JP2001339304A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001339304A JP2001339304A JP2000158917A JP2000158917A JP2001339304A JP 2001339304 A JP2001339304 A JP 2001339304A JP 2000158917 A JP2000158917 A JP 2000158917A JP 2000158917 A JP2000158917 A JP 2000158917A JP 2001339304 A JP2001339304 A JP 2001339304A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- limit value
- conversion result
- lower limit
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 Ａ／Ｄコンバータを内蔵した半導体装置に対
して許容誤差を設定してテストを行う場合、短時間かつ
低コストで実現することを目的とする。 【解決手段】 入力ポート１０５に、Ａ／Ｄ変換の許容
誤差の範囲を示す上限値及び下限値が入力される。アナ
ログ電圧を入力されたＡ／Ｄコンバータ１０２がＡ／Ｄ
変換を行い、ディジタルデータを出力する。良否判定部
１０３が、許容誤差の範囲内にディジタルデータが含ま
れるか否かを判定する。出力ポート１０４が、この良否
判定結果を出力する。このように、許容誤差を考慮した
良否判定を行う構成を装置内部に備えたことにより、従
来複雑だった良否判定処理を簡素化し、テスト時間及び
コストを低減することができる。
して許容誤差を設定してテストを行う場合、短時間かつ
低コストで実現することを目的とする。 【解決手段】 入力ポート１０５に、Ａ／Ｄ変換の許容
誤差の範囲を示す上限値及び下限値が入力される。アナ
ログ電圧を入力されたＡ／Ｄコンバータ１０２がＡ／Ｄ
変換を行い、ディジタルデータを出力する。良否判定部
１０３が、許容誤差の範囲内にディジタルデータが含ま
れるか否かを判定する。出力ポート１０４が、この良否
判定結果を出力する。このように、許容誤差を考慮した
良否判定を行う構成を装置内部に備えたことにより、従
来複雑だった良否判定処理を簡素化し、テスト時間及び
コストを低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にＡ／Ｄコンバータを内蔵したマイクロコントロ
ーラに好適なものに関する。
り、特にＡ／Ｄコンバータを内蔵したマイクロコントロ
ーラに好適なものに関する。
【０００２】
【従来の技術】オーディオ・ヴィジュアル製品等におい
て、アナログ信号を入力されてアナログ／ディジタル変
換（以下、Ａ／Ｄ変換という）を行い、得られたディジ
タルデータを用いて所定の処理を行う、Ａ／Ｄコンバー
タ内蔵のマイクロコントローラが用いられている。
て、アナログ信号を入力されてアナログ／ディジタル変
換（以下、Ａ／Ｄ変換という）を行い、得られたディジ
タルデータを用いて所定の処理を行う、Ａ／Ｄコンバー
タ内蔵のマイクロコントローラが用いられている。
【０００３】従来のマイクロコントローラをテストする
場合、以下のような手順で行っていた。
場合、以下のような手順で行っていた。
【０００４】（１）ＬＳＩ（Large Scale Integratio
n）テスタからテスト用のアナログ電圧を発生させ、マ
イクロコントローラのＡ／Ｄ入力端子に入力する。
n）テスタからテスト用のアナログ電圧を発生させ、マ
イクロコントローラのＡ／Ｄ入力端子に入力する。
【０００５】（２）マイクロコントローラに内蔵された
Ａ／Ｄコンバータで、アナログ電圧がディジタルデータ
に変換される。
Ａ／Ｄコンバータで、アナログ電圧がディジタルデータ
に変換される。
【０００６】（３）得られたディジタルデータが、マイ
クロコントローラの出力ポートから出力される。
クロコントローラの出力ポートから出力される。
【０００７】（４）出力されたディジタルデータをテス
タに入力し、期待値とパターン比較を行い、良否判定を
行う。
タに入力し、期待値とパターン比較を行い、良否判定を
行う。
【０００８】以上のような手順のテストを、アナログ電
圧を変えて繰り返して行っていた。
圧を変えて繰り返して行っていた。
【０００９】
【発明が解決しようとする課題】しかし、従来のマイク
ロコントローラに対してテストを行う場合、次のような
問題があった。
ロコントローラに対してテストを行う場合、次のような
問題があった。
【００１０】テスタを用いて期待値とディジタルデータ
とをパターン比較する場合、期待値とディジタルデータ
とが完全に一致した場合のみ、良品と判断する。従っ
て、ディジタルデータが僅かでも期待値と異なっている
と、不良品と判断していた。
とをパターン比較する場合、期待値とディジタルデータ
とが完全に一致した場合のみ、良品と判断する。従っ
て、ディジタルデータが僅かでも期待値と異なっている
と、不良品と判断していた。
【００１１】ところが、マイクロコントローラにはその
規格において、期待値に対するディジタルデータに許容
される範囲の誤差(以下、許容誤差と称する)が設定され
ている場合が多い。このような場合に、許容誤差を考慮
した良否判定を行おうとすると、手順が以下のように複
雑化していた。
規格において、期待値に対するディジタルデータに許容
される範囲の誤差(以下、許容誤差と称する)が設定され
ている場合が多い。このような場合に、許容誤差を考慮
した良否判定を行おうとすると、手順が以下のように複
雑化していた。
【００１２】（ａ）マイクロコントローラから出力され
たデータを、テスタの内部変数（ソフトウェア言語によ
り設定される値）に取り込む。
たデータを、テスタの内部変数（ソフトウェア言語によ
り設定される値）に取り込む。
【００１３】（ｂ）必要に応じて、取り込んだデータを
変換（例：２進数から１０進数への変換）する。
変換（例：２進数から１０進数への変換）する。
【００１４】（ｃ）期待値に対して許容誤差を含めた良
否判定範囲を算出する。
否判定範囲を算出する。
【００１５】（ｄ）得られた良否判定範囲において、取
り込んだデータに対する良否判定を行う。
り込んだデータに対する良否判定を行う。
【００１６】ところが、テスタによっては内部変数取り
込み機能が備わってない場合があり、このような場合に
は許容誤差を考慮した良否判定は上記手順（ａ）〜
（ｄ）よりも複雑化していた。
込み機能が備わってない場合があり、このような場合に
は許容誤差を考慮した良否判定は上記手順（ａ）〜
（ｄ）よりも複雑化していた。
【００１７】また、Ａ／Ｄコンバータの出力データのビ
ット数が仮に８ビットであるとすると、上記（ａ）〜
（ｄ）から成るテストのポイント数は２５６個となる。
さらに、Ａ／Ｄコンバータが複数のチャネルを有する場
合は、チャネル毎のテストが必要となる。従って、Ａ／
Ｄコンバータの出力データのビット数、さらにはチャネ
ル数の増加に伴ってテストに要する時間及びコストが増
大していた。
ット数が仮に８ビットであるとすると、上記（ａ）〜
（ｄ）から成るテストのポイント数は２５６個となる。
さらに、Ａ／Ｄコンバータが複数のチャネルを有する場
合は、チャネル毎のテストが必要となる。従って、Ａ／
Ｄコンバータの出力データのビット数、さらにはチャネ
ル数の増加に伴ってテストに要する時間及びコストが増
大していた。
【００１８】本発明は上記事情に鑑み、Ａ／Ｄコンバー
タを内蔵する半導体装置のテストをする際に、テスト時
間を短縮しコストを低減することが可能な半導体装置を
提供することを目的とする。
タを内蔵する半導体装置のテストをする際に、テスト時
間を短縮しコストを低減することが可能な半導体装置を
提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
アナログ信号を入力されてアナログ／ディジタル変換を
行い、変換結果を出力するアナログ／ディジタル・コン
バータと、前記変換結果に対する上限値及び下限値を設
定する上限値及び下限値設定手段と、前記変換結果が、
前記上限値と前記下限値との範囲内に入っているか否か
を判定し、判定結果を出力する良否判定部とを備えるこ
とを特徴とする。
アナログ信号を入力されてアナログ／ディジタル変換を
行い、変換結果を出力するアナログ／ディジタル・コン
バータと、前記変換結果に対する上限値及び下限値を設
定する上限値及び下限値設定手段と、前記変換結果が、
前記上限値と前記下限値との範囲内に入っているか否か
を判定し、判定結果を出力する良否判定部とを備えるこ
とを特徴とする。
【００２０】また本発明の半導体装置は、アナログ信号
を入力されてアナログ／ディジタル変換を行い、変換結
果を出力するアナログ／ディジタル・コンバータと、演
算部及び記憶部を含む中央処理装置とを備えて、前記記
憶部は、前記変換結果に対する上限値及び下限値を与え
られて記憶し、前記演算部は、前記変換結果が前記上限
値と前記下限値との範囲内に入っているか否かを判定
し、判定結果を出力することを特徴とする。
を入力されてアナログ／ディジタル変換を行い、変換結
果を出力するアナログ／ディジタル・コンバータと、演
算部及び記憶部を含む中央処理装置とを備えて、前記記
憶部は、前記変換結果に対する上限値及び下限値を与え
られて記憶し、前記演算部は、前記変換結果が前記上限
値と前記下限値との範囲内に入っているか否かを判定
し、判定結果を出力することを特徴とする。
【００２１】あるいは本発明の半導体装置は、アナログ
信号を入力されてアナログ／ディジタル変換を行い、変
換結果を出力するアナログ／ディジタル・コンバータ
と、前記変換結果に対する期待値及び許容誤差を設定す
る期待値及び許容誤差設定手段と、前記期待値及び前記
許容誤差を用いて、前記変換結果が含まれるべき上限値
及び下限値を求め、前記変換結果が前記上限値と前記下
限値との範囲内に入っているか否かを判定し、判定結果
を出力する良否判定部とを備えている。
信号を入力されてアナログ／ディジタル変換を行い、変
換結果を出力するアナログ／ディジタル・コンバータ
と、前記変換結果に対する期待値及び許容誤差を設定す
る期待値及び許容誤差設定手段と、前記期待値及び前記
許容誤差を用いて、前記変換結果が含まれるべき上限値
及び下限値を求め、前記変換結果が前記上限値と前記下
限値との範囲内に入っているか否かを判定し、判定結果
を出力する良否判定部とを備えている。
【００２２】また本発明は、アナログ信号を入力されて
アナログ／ディジタル変換を行い、変換結果を出力する
アナログ／ディジタル・コンバータと、演算部及び記憶
部を含む中央処理装置とを備えた半導体装置であって、
前記記憶部は、前記変換結果に対する期待値及び許容誤
差を与えられて記憶し、前記演算部は、前記期待値及び
前記許容誤差を用いて、前記変換結果が含まれるべき上
限値及び下限値を求め、前記変換結果が前記上限値と前
記下限値との範囲内に入っているか否かを判定し、判定
結果を出力することを特徴とする。
アナログ／ディジタル変換を行い、変換結果を出力する
アナログ／ディジタル・コンバータと、演算部及び記憶
部を含む中央処理装置とを備えた半導体装置であって、
前記記憶部は、前記変換結果に対する期待値及び許容誤
差を与えられて記憶し、前記演算部は、前記期待値及び
前記許容誤差を用いて、前記変換結果が含まれるべき上
限値及び下限値を求め、前記変換結果が前記上限値と前
記下限値との範囲内に入っているか否かを判定し、判定
結果を出力することを特徴とする。
【００２３】さらに本発明は、アナログ信号を入力され
てアナログ／ディジタル変換を行い、変換結果を出力す
るアナログ／ディジタル・コンバータと、前記変換結果
に対する期待値を設定する期待値設定手段と、前記期待
値及び予め設定された複数の許容誤差を用いて、前記変
換結果が含まれるべき複数組の上限値及び下限値を求
め、前記変換結果がそれぞれの前記上限値と前記下限値
との範囲内に入っているか否かを判定し、複数の判定結
果を出力する良否判定部とを備えることを特徴とする。
てアナログ／ディジタル変換を行い、変換結果を出力す
るアナログ／ディジタル・コンバータと、前記変換結果
に対する期待値を設定する期待値設定手段と、前記期待
値及び予め設定された複数の許容誤差を用いて、前記変
換結果が含まれるべき複数組の上限値及び下限値を求
め、前記変換結果がそれぞれの前記上限値と前記下限値
との範囲内に入っているか否かを判定し、複数の判定結
果を出力する良否判定部とを備えることを特徴とする。
【００２４】また本発明は、アナログ信号を入力されて
アナログ／ディジタル変換を行い、変換結果を出力する
アナログ／ディジタル・コンバータと、演算部及び記憶
部を含む中央処理装置とを備えた半導体装置であって、
前記記憶部は、前記変換結果に対する期待値を与えられ
て記憶し、前記演算部は、前記期待値及び予め設定され
た複数の許容誤差を用いて、前記変換結果が含まれるべ
き複数組の上限値及び下限値を求め、前記変換結果が前
記上限値と前記下限値との範囲内に入っているか否かを
判定し、複数の判定結果を出力することを特徴とする。
アナログ／ディジタル変換を行い、変換結果を出力する
アナログ／ディジタル・コンバータと、演算部及び記憶
部を含む中央処理装置とを備えた半導体装置であって、
前記記憶部は、前記変換結果に対する期待値を与えられ
て記憶し、前記演算部は、前記期待値及び予め設定され
た複数の許容誤差を用いて、前記変換結果が含まれるべ
き複数組の上限値及び下限値を求め、前記変換結果が前
記上限値と前記下限値との範囲内に入っているか否かを
判定し、複数の判定結果を出力することを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２６】本発明の第１の実施の形態による半導体装
置は、Ａ／Ｄコンバータを内蔵するマイクロコントロー
ラ１０１であって、図１に示される構成を備えている。
このマイクロコントローラ１０１は、単一又は複数のア
ナログ入力ポート端子１０８、Ａ／Ｄコンバータ１０
２、良否判定部１０３、複数の入力ポート端子１１０、
入力ポート１０５、出力ポート１０４、単一の出力ポー
ト端子１０９、中央処理装置（以下、ＣＰＵという）１
０６、及びこれらを相互に接続するデータバス１０７を
備えている。
置は、Ａ／Ｄコンバータを内蔵するマイクロコントロー
ラ１０１であって、図１に示される構成を備えている。
このマイクロコントローラ１０１は、単一又は複数のア
ナログ入力ポート端子１０８、Ａ／Ｄコンバータ１０
２、良否判定部１０３、複数の入力ポート端子１１０、
入力ポート１０５、出力ポート１０４、単一の出力ポー
ト端子１０９、中央処理装置（以下、ＣＰＵという）１
０６、及びこれらを相互に接続するデータバス１０７を
備えている。
【００２７】入力ポート１０５は、許容誤差の上限値及
び下限値を装置外部から入力ポート端子１１０を介して
与えられ、データバス１０７を介してＣＰＵ１０６へ転
送する。
び下限値を装置外部から入力ポート端子１１０を介して
与えられ、データバス１０７を介してＣＰＵ１０６へ転
送する。
【００２８】Ａ／Ｄコンバータ１０２は、アナログ電圧
１０６を装置外部からアナログ入力ポート端子１０８を
介して入力されてＡ／Ｄ変換を行い、所定ビット数のデ
ィジタルデータを生成し、データバス１０７を介してＣ
ＰＵ１０６に転送する。
１０６を装置外部からアナログ入力ポート端子１０８を
介して入力されてＡ／Ｄ変換を行い、所定ビット数のデ
ィジタルデータを生成し、データバス１０７を介してＣ
ＰＵ１０６に転送する。
【００２９】点線で囲まれた良否判定部１０３は、Ａ／
Ｄコンバータ１０２が出力したディジタルデータが、入
力ポート１０５に入力された上限値と下限値で設定され
る許容誤差の範囲内に含まれるか否かを判断する。ここ
で、良否判定部１０３は、ＣＰＵ１０６がソフトウェア
処理を行うことで実現してもよく、あるいはＣＰＵ１０
６と別個にハードウェアで実現してもよい。
Ｄコンバータ１０２が出力したディジタルデータが、入
力ポート１０５に入力された上限値と下限値で設定され
る許容誤差の範囲内に含まれるか否かを判断する。ここ
で、良否判定部１０３は、ＣＰＵ１０６がソフトウェア
処理を行うことで実現してもよく、あるいはＣＰＵ１０
６と別個にハードウェアで実現してもよい。
【００３０】ＣＰＵ１０６は、ＡＬＵ（Arithmetic Log
ical Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（R
ead Access Memory）、ＰＣ（Program Counter）等を有
し、通常動作では、データバス１０７を介して与えられ
たデータを用いて所定の処理を行い、処理結果をデータ
バス１０７に転送する。テストにおいては、良否判定を
ソフトウェア処理によりＣＰＵ１０６が行う場合は、Ａ
／Ｄコンバータ１０２が出力したディジタルデータが、
入力ポート１０５に入力され、ＲＡＭ等の記憶領域に記
憶した上限値と下限値で設定される許容誤差の範囲内に
含まれるか否かを判断する。
ical Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（R
ead Access Memory）、ＰＣ（Program Counter）等を有
し、通常動作では、データバス１０７を介して与えられ
たデータを用いて所定の処理を行い、処理結果をデータ
バス１０７に転送する。テストにおいては、良否判定を
ソフトウェア処理によりＣＰＵ１０６が行う場合は、Ａ
／Ｄコンバータ１０２が出力したディジタルデータが、
入力ポート１０５に入力され、ＲＡＭ等の記憶領域に記
憶した上限値と下限値で設定される許容誤差の範囲内に
含まれるか否かを判断する。
【００３１】出力ポート１０４は、良否判定部１０３が
行った良否判定結果を与えられ、出力ポート端子１０９
を介して装置外部に出力する。
行った良否判定結果を与えられ、出力ポート端子１０９
を介して装置外部に出力する。
【００３２】次に、本実施の形態による半導体装置のテ
ストを行う手順について、図２のフローチャートを用い
て説明する。
ストを行う手順について、図２のフローチャートを用い
て説明する。
【００３３】ステップ２０１として、入力ポート端子１
１０を介して入力ポート１０５に、ディジタルデータに
対する期待値の上限値及び下限値が入力される。入力さ
れた上限値及び下限値は、データバス１０７を介してＣ
ＰＵ１０６に与えられ、例えばＲＡＭやレジスタ等の記
憶領域に記憶される。
１０を介して入力ポート１０５に、ディジタルデータに
対する期待値の上限値及び下限値が入力される。入力さ
れた上限値及び下限値は、データバス１０７を介してＣ
ＰＵ１０６に与えられ、例えばＲＡＭやレジスタ等の記
憶領域に記憶される。
【００３４】ステップ２０２として、図示されていない
テスタからテスト用のアナログ電圧を発生させ、アナロ
グ入力端子１０８を介してＡ／Ｄコンバータ１０２に入
力する。そして、Ａ／Ｄコンバータ１０２がアナログ電
圧に対してＡ／Ｄ変換を行い、ディジタルデータを生成
する。
テスタからテスト用のアナログ電圧を発生させ、アナロ
グ入力端子１０８を介してＡ／Ｄコンバータ１０２に入
力する。そして、Ａ／Ｄコンバータ１０２がアナログ電
圧に対してＡ／Ｄ変換を行い、ディジタルデータを生成
する。
【００３５】ステップ２０３として、生成されたデジタ
ルデータが、出力値としてデータバスＢＵＳを介してＣ
ＰＵ１０６のＲＡＭ、レジスタ等の記憶領域に保持され
る。
ルデータが、出力値としてデータバスＢＵＳを介してＣ
ＰＵ１０６のＲＡＭ、レジスタ等の記憶領域に保持され
る。
【００３６】ステップ２０４として、保持している下限
値と出力値とを良否判定部１０３が比較し、出力値が下
限値より小さい場合は不良であるとするＮＧ判定を行
う。このＮＧ判定出力は、ステップ２０７として、デー
タバス１０７、出力ポート１０４、出力ポート端子１０
９を介して出力する。逆に、出力値が下限値以上である
場合は、次のステップ２０５へ移行する。
値と出力値とを良否判定部１０３が比較し、出力値が下
限値より小さい場合は不良であるとするＮＧ判定を行
う。このＮＧ判定出力は、ステップ２０７として、デー
タバス１０７、出力ポート１０４、出力ポート端子１０
９を介して出力する。逆に、出力値が下限値以上である
場合は、次のステップ２０５へ移行する。
【００３７】ステップ２０５において、良否判定部１０
３が上限値と出力値との比較を行い、出力値が上限値よ
り大きい場合にＮＧ判定を行い、ステップ２０７として
ＮＧ判定を出力する。出力値が上限値以上である場合
は、良品であるとするＯＫ判定を行う。この判定結果
は、ステップ２０６としてデータバス１０７、出力ポー
ト１０４、出力ポート端子１０９を介して出力する。
３が上限値と出力値との比較を行い、出力値が上限値よ
り大きい場合にＮＧ判定を行い、ステップ２０７として
ＮＧ判定を出力する。出力値が上限値以上である場合
は、良品であるとするＯＫ判定を行う。この判定結果
は、ステップ２０６としてデータバス１０７、出力ポー
ト１０４、出力ポート端子１０９を介して出力する。
【００３８】以上のステップ２０１〜２０７により、１
回分のテストが完了する。さらに、必要に応じてテスタ
から発生させるアナログ電圧を再度設定し、次のポイン
トのテストへ移行する。
回分のテストが完了する。さらに、必要に応じてテスタ
から発生させるアナログ電圧を再度設定し、次のポイン
トのテストへ移行する。
【００３９】本実施の形態によれば、Ａ／Ｄコンバータ
を内蔵した半導体装置に対して許容誤差を設定した状態
でテストを行う場合、装置内部に許容誤差範囲内にデー
タが入るか否かを判断する良否判定手段を有すること
で、テストの手順が簡素化され、テスト時間及びコスト
が低減される。
を内蔵した半導体装置に対して許容誤差を設定した状態
でテストを行う場合、装置内部に許容誤差範囲内にデー
タが入るか否かを判断する良否判定手段を有すること
で、テストの手順が簡素化され、テスト時間及びコスト
が低減される。
【００４０】本発明の第２の実施の形態による半導体装
置について、その構成を示した図３を用いて説明する。
本実施の形態は第１の実施の形態と比較し、期待値及び
その許容誤差を与えられて良否判定を行う点が相違す
る。
置について、その構成を示した図３を用いて説明する。
本実施の形態は第１の実施の形態と比較し、期待値及び
その許容誤差を与えられて良否判定を行う点が相違す
る。
【００４１】本実施の形態による半導体装置は、単一又
は複数のアナログ入力ポート端子３０９、Ａ／Ｄコンバ
ータ３０２、良否判定部３０３、許容誤差入力用の入力
ポート端子３１１及び入力ポート３０５、期待値入力用
の入力ポート端子３１２及び入力ポート３０６、出力ポ
ート３０４、単一の出力ポート端子３１０、ＣＰＵ３０
７、及びこれらを相互に接続するデータバス３０８を備
えている。
は複数のアナログ入力ポート端子３０９、Ａ／Ｄコンバ
ータ３０２、良否判定部３０３、許容誤差入力用の入力
ポート端子３１１及び入力ポート３０５、期待値入力用
の入力ポート端子３１２及び入力ポート３０６、出力ポ
ート３０４、単一の出力ポート端子３１０、ＣＰＵ３０
７、及びこれらを相互に接続するデータバス３０８を備
えている。
【００４２】入力ポート３０５は、許容誤差を装置外部
から入力ポート端子３１１を介して与えられ、データバ
ス３０８を介してＣＰＵ３０７へ転送する。
から入力ポート端子３１１を介して与えられ、データバ
ス３０８を介してＣＰＵ３０７へ転送する。
【００４３】入力ポート３０６は、期待値を装置外部か
ら入力ポート端子３１２を介して与えられ、データバス
３０８を介してＣＰＵ３０７へ転送する。
ら入力ポート端子３１２を介して与えられ、データバス
３０８を介してＣＰＵ３０７へ転送する。
【００４４】Ａ／Ｄコンバータ３０２は、アナログ電圧
を与えられてディジタルデータに変換する。
を与えられてディジタルデータに変換する。
【００４５】ＣＰＵ３０７は、入力された期待値及び許
容誤差をＲＡＭ、レジスタ等の記憶領域に記憶すると共
に、この値を用いて上限値及び下限値を設定する。
容誤差をＲＡＭ、レジスタ等の記憶領域に記憶すると共
に、この値を用いて上限値及び下限値を設定する。
【００４６】良否判定部３０３は、この上限値及び下限
値にディジタルデータが含まれるか否かを判定する。上
記第１の実施の形態と同様に、ＣＰＵ３０７と独立して
ハードウェアにより構成してもよく、あるいはＣＰＵ３
０７がソフトウェア処理を行うことで良否判定部３０３
を兼ねることも可能である。
値にディジタルデータが含まれるか否かを判定する。上
記第１の実施の形態と同様に、ＣＰＵ３０７と独立して
ハードウェアにより構成してもよく、あるいはＣＰＵ３
０７がソフトウェア処理を行うことで良否判定部３０３
を兼ねることも可能である。
【００４７】出力ポート３０４は、良否判定部３０３が
行った良否判定結果を与えられ、出力ポート端子３１０
を介して装置外部に出力する。
行った良否判定結果を与えられ、出力ポート端子３１０
を介して装置外部に出力する。
【００４８】本実施の形態による半導体装置のテストを
行う手順について、図４のフローチャートを用いて説明
する。
行う手順について、図４のフローチャートを用いて説明
する。
【００４９】ステップ４０１として、入力ポート端子３
１１を介して入力ポート３０５に許容誤差が入力され、
ステップ４０２として入力ポート端子３１２を介して入
力ポート３０６に期待値が入力される。入力されたこれ
らの値は、データバス３０８を介してＣＰＵ３０７に与
えられ、例えばＲＡＭやレジスタ等の記憶領域に記憶さ
れる。
１１を介して入力ポート３０５に許容誤差が入力され、
ステップ４０２として入力ポート端子３１２を介して入
力ポート３０６に期待値が入力される。入力されたこれ
らの値は、データバス３０８を介してＣＰＵ３０７に与
えられ、例えばＲＡＭやレジスタ等の記憶領域に記憶さ
れる。
【００５０】ステップ４０３として、ＣＰＵ３０７が許
容誤差及び期待値を用いて、上限値及び下限値を算出し
て記憶する。即ち、期待値に許容誤差を加算したものを
上限値とし、減算したものを下限値とする。
容誤差及び期待値を用いて、上限値及び下限値を算出し
て記憶する。即ち、期待値に許容誤差を加算したものを
上限値とし、減算したものを下限値とする。
【００５１】ステップ４０４として、図示されていない
テスタからテスト用のアナログ電圧を発生させ、アナロ
グ入力端子３０９を介してＡ／Ｄコンバータ３０２に入
力する。Ａ／Ｄコンバータ３０２がアナログ電圧に対し
てＡ／Ｄ変換を行い、ディジタルデータを生成する。
テスタからテスト用のアナログ電圧を発生させ、アナロ
グ入力端子３０９を介してＡ／Ｄコンバータ３０２に入
力する。Ａ／Ｄコンバータ３０２がアナログ電圧に対し
てＡ／Ｄ変換を行い、ディジタルデータを生成する。
【００５２】ステップ４０５として、生成されたデジタ
ルデータが、出力値としてデータバス３０８を介してＣ
ＰＵ３０７の記憶領域に保持される。
ルデータが、出力値としてデータバス３０８を介してＣ
ＰＵ３０７の記憶領域に保持される。
【００５３】ステップ４０６として、下限値と出力値と
を良否判定部３０３が比較し、出力値が下限値より小さ
い場合は不良であるとするＮＧ判定を行う。このＮＧ判
定出力は、ステップ４０９として、データバス３０８、
出力ポート３０４、出力ポート端子３１０を介して出力
する。逆に、出力値が下限値以上である場合は、次のス
テップ４０７へ移行する。
を良否判定部３０３が比較し、出力値が下限値より小さ
い場合は不良であるとするＮＧ判定を行う。このＮＧ判
定出力は、ステップ４０９として、データバス３０８、
出力ポート３０４、出力ポート端子３１０を介して出力
する。逆に、出力値が下限値以上である場合は、次のス
テップ４０７へ移行する。
【００５４】ステップ４０７において、良否判定部３０
３が上限値と出力値との比較を行い、出力値が上限値よ
り大きい場合にＮＧ判定を行い、ステップ４０９として
ＮＧ判定を出力する。出力値が上限値以上である場合
は、良品であるとするＯＫ判定を行う。この判定結果
は、ステップ４０８としてデータバス３０８、出力ポー
ト３０４、出力ポート端子３１０を介して出力する。
３が上限値と出力値との比較を行い、出力値が上限値よ
り大きい場合にＮＧ判定を行い、ステップ４０９として
ＮＧ判定を出力する。出力値が上限値以上である場合
は、良品であるとするＯＫ判定を行う。この判定結果
は、ステップ４０８としてデータバス３０８、出力ポー
ト３０４、出力ポート端子３１０を介して出力する。
【００５５】以上のステップ４０１〜４０９により、１
回分のテストが完了する。必要に応じてテスタから発生
させるアナログ電圧を再度設定し、次のポイントのテス
トへ移行する。
回分のテストが完了する。必要に応じてテスタから発生
させるアナログ電圧を再度設定し、次のポイントのテス
トへ移行する。
【００５６】本実施の形態においても上記第１の実施の
形態と同様に、装置内部で許容誤差の範囲内にデータが
入るか否かを判断することにより、良否判定処理が簡素
化されるので、テスト時間及びコストが低減される。
形態と同様に、装置内部で許容誤差の範囲内にデータが
入るか否かを判断することにより、良否判定処理が簡素
化されるので、テスト時間及びコストが低減される。
【００５７】本発明の第３の実施の形態による半導体装
置は、図５に示される構成を備えている。本実施の形態
による装置は、予め設定された複数種類の許容誤差を用
いて、各々の誤差に対する良否判定を行って出力する点
に特徴がある。例えば、ウェーハ上に形成された段階で
テストを行う場合にはより許容誤差の小さい厳しい良否
判定結果を使用し、ダイシングされてチップに分割され
た後にテストを行う際には条件を緩和し許容誤差が大き
い良否判定結果を用いてもよい。あるいは、同一の装置
に対してテストを行う場合にも、使用者の要求に応じて
異なる許容誤差を設定することもできる。
置は、図５に示される構成を備えている。本実施の形態
による装置は、予め設定された複数種類の許容誤差を用
いて、各々の誤差に対する良否判定を行って出力する点
に特徴がある。例えば、ウェーハ上に形成された段階で
テストを行う場合にはより許容誤差の小さい厳しい良否
判定結果を使用し、ダイシングされてチップに分割され
た後にテストを行う際には条件を緩和し許容誤差が大き
い良否判定結果を用いてもよい。あるいは、同一の装置
に対してテストを行う場合にも、使用者の要求に応じて
異なる許容誤差を設定することもできる。
【００５８】本実施の形態による半導体装置は、単一又
は複数のアナログ入力ポート端子５０８、Ａ／Ｄコンバ
ータ５０２、良否判定部５０３、期待値入力用の入力ポ
ート端子５１０及び入力ポート５０５、出力ポート５０
４、複数の出力ポート端子５０９、ＣＰＵ５０６、及び
これらを相互に接続するデータバス５０７を備えてい
る。
は複数のアナログ入力ポート端子５０８、Ａ／Ｄコンバ
ータ５０２、良否判定部５０３、期待値入力用の入力ポ
ート端子５１０及び入力ポート５０５、出力ポート５０
４、複数の出力ポート端子５０９、ＣＰＵ５０６、及び
これらを相互に接続するデータバス５０７を備えてい
る。
【００５９】入力ポート５０５は、期待値を装置外部か
ら入力ポート端子５１０を介して与えられ、データバス
５０７を介してＣＰＵ５０６へ転送する。
ら入力ポート端子５１０を介して与えられ、データバス
５０７を介してＣＰＵ５０６へ転送する。
【００６０】Ａ／Ｄコンバータ５０２は、テスタが発生
したアナログ電圧をアナログ入力端子５０８を介して与
えられ、ディジタルデータに変換し、データバス５０７
へ転送する。
したアナログ電圧をアナログ入力端子５０８を介して与
えられ、ディジタルデータに変換し、データバス５０７
へ転送する。
【００６１】ＣＰＵ５０６は、入力された期待値と変換
されたディジタルデータとをデータバス５０７から受信
し、ＲＡＭ、レジスタ等の記憶領域に記憶する。さら
に、この期待値を用いて、複数種類の上限値及び下限値
例えば±０、±１、±２、…、±ｎを設定し、記憶領域
に格納する。ここで、上限値及び下限値±０、±１、±
２、…、±ｎに対する良否判定基準は、それぞれ±０．
５ＬＳＢ（Least Significant Bit）、±１．５ＬＳ
Ｂ、±２．５ＬＳＢ、…、±ｎ．５ＬＳＢとなる。これ
は、最下位ビットを考えた場合、ディジタルデータゆえ
に「０」又は「１」の出力をとることとなり、その間の
±０、５は許容誤差として必然的につくことに基づく。
されたディジタルデータとをデータバス５０７から受信
し、ＲＡＭ、レジスタ等の記憶領域に記憶する。さら
に、この期待値を用いて、複数種類の上限値及び下限値
例えば±０、±１、±２、…、±ｎを設定し、記憶領域
に格納する。ここで、上限値及び下限値±０、±１、±
２、…、±ｎに対する良否判定基準は、それぞれ±０．
５ＬＳＢ（Least Significant Bit）、±１．５ＬＳ
Ｂ、±２．５ＬＳＢ、…、±ｎ．５ＬＳＢとなる。これ
は、最下位ビットを考えた場合、ディジタルデータゆえ
に「０」又は「１」の出力をとることとなり、その間の
±０、５は許容誤差として必然的につくことに基づく。
【００６２】例えば図７に、上限値及び下限値が±０で
ある場合のアナログ入力電圧とディジタルデータ（出力
信号）とを実線で示し、さらに期待値を点線で示す。こ
の場合の許容誤差は、図示されたように±０．５とな
る。
ある場合のアナログ入力電圧とディジタルデータ（出力
信号）とを実線で示し、さらに期待値を点線で示す。こ
の場合の許容誤差は、図示されたように±０．５とな
る。
【００６３】上限値及び下限値が±１の場合におけるア
ナログ入力電圧、ディジタルデータ（出力信号）、期待
値は図８に示されたようであり、この場合の許容誤差
は、±１．５となる。
ナログ入力電圧、ディジタルデータ（出力信号）、期待
値は図８に示されたようであり、この場合の許容誤差
は、±１．５となる。
【００６４】ところが、第２の実施の形態と異なり、許
容誤差入力用の入力ポート端子及び入力ポートを本実施
の形態では備えておらず、ＣＰＵ５０６内部の記憶領域
に予め上限値及び下限値±０、±１、±２、…、±ｎが
記憶されている。しかし、許容誤差入力用の入力ポート
端子及び入力ポートを備えて、外部から許容誤差に関す
るデータを入力してもよい。
容誤差入力用の入力ポート端子及び入力ポートを本実施
の形態では備えておらず、ＣＰＵ５０６内部の記憶領域
に予め上限値及び下限値±０、±１、±２、…、±ｎが
記憶されている。しかし、許容誤差入力用の入力ポート
端子及び入力ポートを備えて、外部から許容誤差に関す
るデータを入力してもよい。
【００６５】良否判定部５０３は、この上限値及び下限
値±０、±１、±２、…、±ｎにそれぞれディジタルデ
ータが含まれるか否かを判定する。上限値及び下限値±
０の範囲内にディジタルデータが含まれる場合は、上述
した理由により、±０．５ＬＳＢという基準を満たすも
のと判定する。上限値及び下限値±１の範囲内にディジ
タルデータが含まれる場合は、±１．５ＬＳＢの基準を
パスしたと判定する。
値±０、±１、±２、…、±ｎにそれぞれディジタルデ
ータが含まれるか否かを判定する。上限値及び下限値±
０の範囲内にディジタルデータが含まれる場合は、上述
した理由により、±０．５ＬＳＢという基準を満たすも
のと判定する。上限値及び下限値±１の範囲内にディジ
タルデータが含まれる場合は、±１．５ＬＳＢの基準を
パスしたと判定する。
【００６６】ここで、上記第１、第２の実施の形態と同
様に、良否判定部５０３をＣＰＵ５０６と独立してハー
ドウェアにより構成してもよく、あるいはＣＰＵ５０６
がソフトウェア処理により良否判定を行うことで良否判
定部５０３を兼ねることも可能である。
様に、良否判定部５０３をＣＰＵ５０６と独立してハー
ドウェアにより構成してもよく、あるいはＣＰＵ５０６
がソフトウェア処理により良否判定を行うことで良否判
定部５０３を兼ねることも可能である。
【００６７】出力ポート５０４は、良否判定部５０３が
行った複数の上限値及び下限値毎の良否判定結果を与え
られ、出力ポート端子５０９を介して装置外部に出力す
る。上限値及び下限値が±０である場合は、±０．５Ｌ
ＳＢの基準を満たしたか否かの判定結果を出力し、上限
値及び下限値が±１である場合は±１．５ＬＳＢの基準
を満たしたか否かの判定結果を出力し、…、上限値及び
下限値が±ｎである場合は、±ｎ．５ＬＳＢの基準を満
たしたか否かの判定結果を出力する。
行った複数の上限値及び下限値毎の良否判定結果を与え
られ、出力ポート端子５０９を介して装置外部に出力す
る。上限値及び下限値が±０である場合は、±０．５Ｌ
ＳＢの基準を満たしたか否かの判定結果を出力し、上限
値及び下限値が±１である場合は±１．５ＬＳＢの基準
を満たしたか否かの判定結果を出力し、…、上限値及び
下限値が±ｎである場合は、±ｎ．５ＬＳＢの基準を満
たしたか否かの判定結果を出力する。
【００６８】本実施の形態による半導体装置のテストを
行う手順について、図６のフローチャートを用いて説明
する。
行う手順について、図６のフローチャートを用いて説明
する。
【００６９】ステップ６０１として、入力ポート端子５
１０を介して入力ポート５０５に期待値が入力される。
入力された期待値は、データバス５０７を介してＣＰＵ
５０６に与えられ、例えばＲＡＭやレジスタ等の記憶領
域に記憶される。
１０を介して入力ポート５０５に期待値が入力される。
入力された期待値は、データバス５０７を介してＣＰＵ
５０６に与えられ、例えばＲＡＭやレジスタ等の記憶領
域に記憶される。
【００７０】ステップ６０２として、ＣＰＵ５０６が記
憶している許容誤差及び期待値を用いて、上限値及び下
限値を算出する。即ち、期待値に許容誤差を加算したも
のを上限値とし、減算したものを下限値とする。例え
ば、許容誤差が０である場合は上限値及び下限値は±
０、許容誤差が１である場合は上限値及び下限値は±
１、…、許容誤差がｎである場合は上限値及び下限値は
±ｎとなる。
憶している許容誤差及び期待値を用いて、上限値及び下
限値を算出する。即ち、期待値に許容誤差を加算したも
のを上限値とし、減算したものを下限値とする。例え
ば、許容誤差が０である場合は上限値及び下限値は±
０、許容誤差が１である場合は上限値及び下限値は±
１、…、許容誤差がｎである場合は上限値及び下限値は
±ｎとなる。
【００７１】ステップ６０３として、図示されていない
テスタからテスト用のアナログ電圧を発生させ、アナロ
グ入力端子５０８を介してＡ／Ｄコンバータ５０２に入
力する。Ａ／Ｄコンバータ５０２がアナログ電圧に対し
てＡ／Ｄ変換を行い、ディジタルデータを生成する。
テスタからテスト用のアナログ電圧を発生させ、アナロ
グ入力端子５０８を介してＡ／Ｄコンバータ５０２に入
力する。Ａ／Ｄコンバータ５０２がアナログ電圧に対し
てＡ／Ｄ変換を行い、ディジタルデータを生成する。
【００７２】ステップ６０４として、生成されたデジタ
ルデータが、出力値としてデータバス５０７を介してＣ
ＰＵ５０６の記憶領域に保持される。
ルデータが、出力値としてデータバス５０７を介してＣ
ＰＵ５０６の記憶領域に保持される。
【００７３】ステップ６０５として、下限値−０と出力
値とを良否判定部５０３が比較し、出力値が下限値−０
より小さい場合は不良であるとする−０．５ＮＧ判定を
行う。この−０．５ＮＧ判定出力は、ステップ６０８と
して、データバス５０７、出力ポート５０４、出力ポー
ト端子５０９を介して出力する。逆に、出力値が下限値
以上である場合は、次のステップ６０６へ移行する。
値とを良否判定部５０３が比較し、出力値が下限値−０
より小さい場合は不良であるとする−０．５ＮＧ判定を
行う。この−０．５ＮＧ判定出力は、ステップ６０８と
して、データバス５０７、出力ポート５０４、出力ポー
ト端子５０９を介して出力する。逆に、出力値が下限値
以上である場合は、次のステップ６０６へ移行する。
【００７４】ステップ６０６において、良否判定部５０
３が、上限値と出力値との比較を行い、出力値が上限値
＋０より大きい場合に＋０．５ＮＧ判定を行い、ステッ
プ６０８としてこの＋０．５ＮＧ判定を出力する。出力
値が上限値以上である場合は、良品であるとするＯＫ判
定を行う。
３が、上限値と出力値との比較を行い、出力値が上限値
＋０より大きい場合に＋０．５ＮＧ判定を行い、ステッ
プ６０８としてこの＋０．５ＮＧ判定を出力する。出力
値が上限値以上である場合は、良品であるとするＯＫ判
定を行う。
【００７５】このようなステップ６０５〜６０８の処理
を、上限値及び下限値±０、±１、±２、…、±ｎに対
して、ｎ回繰り返す。
を、上限値及び下限値±０、±１、±２、…、±ｎに対
して、ｎ回繰り返す。
【００７６】そして、ｎ回のループ処理を終了した後、
出力ポート５０４、出力ポート端子５０９を介して、±
０．５ＬＳＢ ＯＫ又はＮＧ、±１．５ＬＳＢ ＯＫ又
はＮＧ、…、±ｎ．５ＬＳＢ ＯＫ又はＮＧという判定
出力を行う。
出力ポート５０４、出力ポート端子５０９を介して、±
０．５ＬＳＢ ＯＫ又はＮＧ、±１．５ＬＳＢ ＯＫ又
はＮＧ、…、±ｎ．５ＬＳＢ ＯＫ又はＮＧという判定
出力を行う。
【００７７】以上のステップ６０１〜６０９により、１
回分のテストが完了する。必要に応じてテスタから発生
させるアナログ電圧を再度設定し、次のポイントのテス
トへ移行する。
回分のテストが完了する。必要に応じてテスタから発生
させるアナログ電圧を再度設定し、次のポイントのテス
トへ移行する。
【００７８】本実施の形態においても上記第１、第２の
実施の形態と同様に、装置内部で許容誤差の範囲内にデ
ータが入るか否かを判断することにより、良否判定処理
が簡素化されるので、テスト時間及びコストが低減され
る。さらに、本実施の形態によれば、複数の良否判定基
準毎の判定結果を得ることができる。
実施の形態と同様に、装置内部で許容誤差の範囲内にデ
ータが入るか否かを判断することにより、良否判定処理
が簡素化されるので、テスト時間及びコストが低減され
る。さらに、本実施の形態によれば、複数の良否判定基
準毎の判定結果を得ることができる。
【００７９】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、上記第１〜第３の実
施の形態では、各要素を接続するデータバスが設けられ
ているが、接続配線は必要に応じた形態で施されていれ
ばよい。
を限定するものではない。例えば、上記第１〜第３の実
施の形態では、各要素を接続するデータバスが設けられ
ているが、接続配線は必要に応じた形態で施されていれ
ばよい。
【００８０】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、許容誤差を考慮した良否判定を装置内部で
行うように構成したことで、テストに要する時間及びコ
ストを低減することが可能である。
置によれば、許容誤差を考慮した良否判定を装置内部で
行うように構成したことで、テストに要する時間及びコ
ストを低減することが可能である。
【図１】本発明の第１の実施の形態による半導体装置の
構成を示すブロック図。
構成を示すブロック図。
【図２】同半導体装置にテストを行う処理の手順を示し
たフローチャート。
たフローチャート。
【図３】本発明の第２の実施の形態による半導体装置の
構成を示すブロック図。
構成を示すブロック図。
【図４】同半導体装置にテストを行う処理の手順を示し
たフローチャート。
たフローチャート。
【図５】本発明の第３の実施の形態による半導体装置の
構成を示すブロック図。
構成を示すブロック図。
【図６】同半導体装置にテストを行う処理の手順を示し
たフローチャート。
たフローチャート。
【図７】同半導体装置において、上限値及び下限値が±
０の場合のアナログ入力電圧と変換されたディジタルデ
ータ、期待値、許容誤差を示したグラフ。
０の場合のアナログ入力電圧と変換されたディジタルデ
ータ、期待値、許容誤差を示したグラフ。
【図８】同半導体装置において、上限値及び下限値が±
１の場合のアナログ入力電圧と変換されたディジタルデ
ータ、期待値、許容誤差を示したグラフ。
１の場合のアナログ入力電圧と変換されたディジタルデ
ータ、期待値、許容誤差を示したグラフ。
１０１、３０１、５０１ マイクロコントローラ １０２、３０２、５０２ Ａ／Ｄコンバータ １０３、３０３、５０３ 良否判定部 １０４、３０４、５０４ 出カポート（良否判定結果出
力用） １０５ 入力ポート（上限値・下限値入力用） ３０５ 入力ボート（許容誤差入力用） ３０６、５０５ 入力ポート（期待値入力用） １０６、３０７、５０５ ＣＰＵ １０７、３０８、５０７ データバス １０８、３０９、５０８ アナログ電圧入力端子 １０９、３１０、５０９ 出カポート端子（良否判定出
力用） １１０ 入力ポート端子（上限値・下限値入力用） ３１１ 入力ポート端子（許容誤差入力用） ３１２、５１０ 入力ポート端子（期待値入力用）
力用） １０５ 入力ポート（上限値・下限値入力用） ３０５ 入力ボート（許容誤差入力用） ３０６、５０５ 入力ポート（期待値入力用） １０６、３０７、５０５ ＣＰＵ １０７、３０８、５０７ データバス １０８、３０９、５０８ アナログ電圧入力端子 １０９、３１０、５０９ 出カポート端子（良否判定出
力用） １１０ 入力ポート端子（上限値・下限値入力用） ３１１ 入力ポート端子（許容誤差入力用） ３１２、５１０ 入力ポート端子（期待値入力用）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 1/12 Ｈ０１Ｌ 27/04 Ｆ Ｆターム(参考） 2G032 AA03 AA09 AB01 AC03 AK11 AK15 AK19 AL00 5F038 DF03 DF04 DF05 DT04 DT05 DT08 DT17 DT19 EZ20 5J022 AA01 AC04 BA05 CC02 CD02 CG01
Claims (6)
- 【請求項１】アナログ信号を入力されてアナログ／ディ
ジタル変換を行い、変換結果を出力するアナログ／ディ
ジタル・コンバータと、 前記変換結果に対する上限値及び下限値を設定する上限
値及び下限値設定手段と、 前記変換結果が、前記上限値と前記下限値との範囲内に
入っているか否かを判定し、判定結果を出力する良否判
定部と、 を備えることを特徴とする半導体装置。 - 【請求項２】アナログ信号を入力されてアナログ／ディ
ジタル変換を行い、変換結果を出力するアナログ／ディ
ジタル・コンバータと、演算部及び記憶部を含む中央処
理装置とを備えた半導体装置であって、 前記記憶部は、前記変換結果に対する上限値及び下限値
を与えられて記憶し、 前記演算部は、前記変換結果が前記上限値と前記下限値
との範囲内に入っているか否かを判定し、判定結果を出
力することを特徴とする半導体装置。 - 【請求項３】アナログ信号を入力されてアナログ／ディ
ジタル変換を行い、変換結果を出力するアナログ／ディ
ジタル・コンバータと、 前記変換結果に対する期待値及び許容誤差を設定する期
待値及び許容誤差設定手段と、 前記期待値及び前記許容誤差を用いて、前記変換結果が
含まれるべき上限値及び下限値を求め、前記変換結果が
前記上限値と前記下限値との範囲内に入っているか否か
を判定し、判定結果を出力する良否判定部と、 を備えることを特徴とする半導体装置。 - 【請求項４】アナログ信号を入力されてアナログ／ディ
ジタル変換を行い、変換結果を出力するアナログ／ディ
ジタル・コンバータと、演算部及び記憶部を含む中央処
理装置とを備えた半導体装置であって、 前記記憶部は、前記変換結果に対する期待値及び許容誤
差を与えられて記憶し、 前記演算部は、前記期待値及び前記許容誤差を用いて、
前記変換結果が含まれるべき上限値及び下限値を求め、
前記変換結果が前記上限値と前記下限値との範囲内に入
っているか否かを判定し、判定結果を出力することを特
徴とする半導体装置。 - 【請求項５】アナログ信号を入力されてアナログ／ディ
ジタル変換を行い、変換結果を出力するアナログ／ディ
ジタル・コンバータと、 前記変換結果に対する期待値を設定する設定手段と、 前記期待値及び予め設定された複数の許容誤差を用い
て、前記変換結果が含まれるべき複数組の上限値及び下
限値を求め、前記変換結果がそれぞれの前記上限値と前
記下限値との範囲内に入っているか否かを判定し、複数
の判定結果を出力する良否判定部と、 を備えることを特徴とする半導体装置。 - 【請求項６】アナログ信号を入力されてアナログ／ディ
ジタル変換を行い、変換結果を出力するアナログ／ディ
ジタル・コンバータと、演算部及び記憶部を含む中央処
理装置とを備えた半導体装置であって、 前記記憶部は、前記変換結果に対する期待値を与えられ
て記憶し、 前記演算部は、前記期待値及び予め設定された複数の許
容誤差を用いて、前記変換結果が含まれるべき複数組の
上限値及び下限値を求め、前記変換結果が前記上限値と
前記下限値との範囲内に入っているか否かを判定し、複
数の判定結果を出力することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158917A JP2001339304A (ja) | 2000-05-29 | 2000-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158917A JP2001339304A (ja) | 2000-05-29 | 2000-05-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339304A true JP2001339304A (ja) | 2001-12-07 |
Family
ID=18663317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158917A Withdrawn JP2001339304A (ja) | 2000-05-29 | 2000-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339304A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006266837A (ja) * | 2005-03-23 | 2006-10-05 | Advantest Corp | 試験装置 |
| JP2015513136A (ja) * | 2012-02-10 | 2015-04-30 | アーベーベー・テクノロジー・アーゲー | オートメーションおよび／または電気工学プロジェクトにおける作業フローを自動処理するためのシステムおよび方法 |
-
2000
- 2000-05-29 JP JP2000158917A patent/JP2001339304A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006266837A (ja) * | 2005-03-23 | 2006-10-05 | Advantest Corp | 試験装置 |
| JP4649251B2 (ja) * | 2005-03-23 | 2011-03-09 | 株式会社アドバンテスト | 試験装置 |
| JP2015513136A (ja) * | 2012-02-10 | 2015-04-30 | アーベーベー・テクノロジー・アーゲー | オートメーションおよび／または電気工学プロジェクトにおける作業フローを自動処理するためのシステムおよび方法 |
| US10019687B2 (en) | 2012-02-10 | 2018-07-10 | Abb Schweiz Ag | System and method for automated handling of a workflow in an automation and/or electrical engineering project |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6492923B1 (en) | Test system and testing method using memory tester | |
| JP2580338Y2 (ja) | アナログ／ディジタル変換器のテスト装置 | |
| US6566857B1 (en) | Testing of digital-to-analog converters | |
| JP2002236149A (ja) | 半導体集積回路の試験装置及び試験方法 | |
| US4829237A (en) | Circuit device having a self-testing function and a testing method thereof | |
| JP2001339304A (ja) | 半導体装置 | |
| US6813579B1 (en) | Apparatus and method for test mode control | |
| JP3918344B2 (ja) | 半導体試験装置 | |
| US20010049803A1 (en) | Microprocessor internally provided with test circuit | |
| US5093724A (en) | Semiconductor device containing video signal processing circuit | |
| US20040064763A1 (en) | Apparatus and method for a trace system on a chip having multiple processing units | |
| KR20000023048A (ko) | 반도체집적회로 및 그의 테스트방법 | |
| JP2001345699A (ja) | Ａ／ｄ変換器の試験回路及びその試験方法 | |
| JPH01316024A (ja) | Ｄ／ａ変換器のテスト装置 | |
| JPS62188980A (ja) | 論理集積回路 | |
| GB2344184A (en) | Testing integrated circuits | |
| KR100480561B1 (ko) | 합산검사부를가지는마이크로-롬구조 | |
| JPH06150698A (ja) | 半導体集積回路 | |
| JPH07209385A (ja) | 半導体回路装置 | |
| JPH02268520A (ja) | 逐次比較型アナログ・ディジタル変換回路 | |
| JP2001257589A (ja) | Ｄ／ａコンバータ及びｄ／ａ変換直線性テスト方法 | |
| JPH04325999A (ja) | シフトレジスタのテスト回路 | |
| JPS63161600A (ja) | 論理ｌｓｉ用組込みテスト回路 | |
| JPH0424833A (ja) | 半導体集積回路 | |
| JPS6116099B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |