JP2001313294A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に配線層を有する半導体装置お
よびその製造方法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a wiring layer and a method of manufacturing the same.
【０００２】[0002]
【背景技術】現在、半導体装置においては、高集積化お
よび微細化を図ることを目的として、配線層を多層にわ
たって形成している。ある配線層と、その上に形成され
た配線層との間には、層間絶縁層が形成される。この層
間絶縁層は、化学的機械的研磨法（ＣＭＰ法）により、
平坦化される。2. Description of the Related Art At present, in a semiconductor device, wiring layers are formed in multiple layers for the purpose of achieving high integration and miniaturization. An interlayer insulating layer is formed between a certain wiring layer and a wiring layer formed thereon. This interlayer insulating layer is formed by a chemical mechanical polishing method (CMP method).
Flattened.
【０００３】ところで、層間絶縁層の平坦性をより向上
させることを目的として、図４に示すように、同一レベ
ルの配線層において、密に形成された配線層１２０ａ
と、孤立した配線層１２０ｂとの間に、配線層と同一工
程で、ダミー配線部１３０を形成する技術が提案されて
いる。ダミー配線部１３０を形成することにより、層間
絶縁層において段差が生じたりするのを抑えることがで
きる。また、特に、配線層１２０およびダミー配線部１
３０をダマシン法により形成する場合には、エロージョ
ン（erosion）もしくはディッシング（dishing）が生じ
たりするのを抑えることができる。In order to further improve the flatness of the interlayer insulating layer, as shown in FIG. 4, wiring layers 120a formed at the same level are densely formed.
A technique has been proposed in which a dummy wiring section 130 is formed between the wiring layer 120b and the isolated wiring layer 120b in the same step as the wiring layer. By forming the dummy wiring portion 130, occurrence of a step in the interlayer insulating layer can be suppressed. In particular, the wiring layer 120 and the dummy wiring portion 1
In the case where 30 is formed by a damascene method, occurrence of erosion or dishing can be suppressed.
【０００４】[0004]
【発明が解決しようとする課題】本発明の目的は、ダミ
ー配線部が形成された半導体装置およびその製造方法を
提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a dummy wiring portion formed thereon and a method of manufacturing the same.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体装置は、
配線層と、前記配線層と同じレベルに設けられた、複数
のダミー配線部とを有し、前記ダミー配線部の平面形状
は、六角形である。According to the present invention, there is provided a semiconductor device comprising:
It has a wiring layer and a plurality of dummy wiring portions provided at the same level as the wiring layer, and the planar shape of the dummy wiring portion is hexagonal.
【０００６】本発明においては、ダミー配線部の平面形
状は、六角形である。ダミー配線部の平面形状が六角形
であることにより、ダミー配線部を最密に配置すること
ができる。In the present invention, the planar shape of the dummy wiring portion is hexagonal. Since the planar shape of the dummy wiring portion is a hexagon, the dummy wiring portions can be arranged most closely.
【０００７】また、ダミー配線部の平面形状は、正六角
形であることが好ましい。The planar shape of the dummy wiring portion is preferably a regular hexagon.
【０００８】前記ダミー配線部は、所定の間隔を置いて
配置されることができる。前記ダミー配線部は、互いに
等間隔に配置されることが好ましい。[0008] The dummy wiring portions may be arranged at predetermined intervals. It is preferable that the dummy wiring portions are arranged at equal intervals.
【０００９】本発明の半導体装置の製造方法は、配線層
を形成する工程を含み、前記配線層を形成する工程にお
いて、複数のダミー配線部が形成され、前記ダミー配線
部の平面形状は、六角形である。The method of manufacturing a semiconductor device according to the present invention includes a step of forming a wiring layer. In the step of forming the wiring layer, a plurality of dummy wiring portions are formed, and the planar shape of the dummy wiring portion is six. It is square.
【００１０】本発明の半導体装置の製造方法において
は、前記配線層を形成する工程において、平面形状が六
角形であるダミー配線部を形成している。このため、本
発明によれば、たとえば、配線層の上に形成された絶縁
層を研磨する場合において、ダミー配線部は、ＣＭＰ法
による絶縁層の研磨の際に、研磨布の円運動に対するス
トレスに強い。すなわち、ダミー配線部に、種々の方向
からの研磨圧力をより確実に吸収させることができる。
このため、本発明によれば、絶縁層を均一に平坦化する
ことができる。In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the wiring layer, a dummy wiring portion having a hexagonal planar shape is formed. For this reason, according to the present invention, for example, when polishing the insulating layer formed on the wiring layer, the dummy wiring portion is subjected to stress against circular motion of the polishing cloth when polishing the insulating layer by the CMP method. Strong. That is, the polishing pressure from various directions can be more reliably absorbed by the dummy wiring portion.
Therefore, according to the present invention, the insulating layer can be uniformly flattened.
【００１１】前記ダミー配線部の平面形状は、正六角形
であることが好ましい。The planar shape of the dummy wiring portion is preferably a regular hexagon.
【００１２】前記ダミー配線部は、所定の間隔を置いて
配置されることができる。前記ダミー配線部は、互いに
等間隔に配置されていることが好ましい。ダミー配線部
が互いに等間隔に配置されることで、ダミー配線部に均
等に研磨圧力を分散させることができる。このため、配
線層の上に形成された絶縁層を、より均一に平坦化する
ことができる。[0012] The dummy wiring portions may be arranged at predetermined intervals. It is preferable that the dummy wiring portions are arranged at equal intervals. By disposing the dummy wiring portions at equal intervals, the polishing pressure can be evenly distributed to the dummy wiring portions. For this reason, the insulating layer formed on the wiring layer can be more evenly planarized.
【００１３】[0013]
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.
【００１４】［半導体装置］図１は、半導体装置を模式
的に示す断面図である。[Semiconductor Device] FIG. 1 is a sectional view schematically showing a semiconductor device.
【００１５】半導体装置１００において、シリコン基板
１０の表面には、半導体素子（たとえばＭＯＳＦＥ
Ｔ）、配線層および素子分離領域（いずれも図示せず）
が形成されている。In semiconductor device 100, a semiconductor element (for example, MOSFE) is provided on the surface of silicon substrate 10.
T), wiring layer and element isolation region (all not shown)
Are formed.
【００１６】シリコン基板１０の上に、第１の層間絶縁
層１２、第２の層間絶縁層４０が順次形成されている。
第１の層間絶縁層１２の所定領域には、スルーホール
（図示せず）が形成され、そのスルーホール内にコンタ
クト層（図示せず）が形成されている。On a silicon substrate 10, a first interlayer insulating layer 12 and a second interlayer insulating layer 40 are sequentially formed.
In a predetermined region of the first interlayer insulating layer 12, a through hole (not shown) is formed, and a contact layer (not shown) is formed in the through hole.
【００１７】第１の層間絶縁層１２と第２の層間絶縁層
４０との間には、第１の配線層２０が形成されている。
第１の配線層２０は、デバイスの設計上、互いに密に形
成された第１の配線層２０ａと、孤立した第１の配線層
２０ｂとが形成されている。互いに密に形成された第１
の配線層２０ａと、孤立した第１の配線層２０ｂとの間
には、複数のダミー配線部３０が形成されている。A first wiring layer 20 is formed between the first interlayer insulating layer 12 and the second interlayer insulating layer 40.
The first wiring layer 20 includes a first wiring layer 20a and an isolated first wiring layer 20b which are densely formed in terms of device design. First densely formed with each other
A plurality of dummy wiring portions 30 are formed between the first wiring layer 20a and the isolated first wiring layer 20b.
【００１８】第２の層間絶縁層４０の所定領域には、ス
ルーホール５２が形成され、そのスルーホール５２内に
コンタクト層５０が形成されている。そして、コンタク
ト層５０および第２の層間絶縁層４０の上において、配
線層６０が形成されている。A through hole 52 is formed in a predetermined region of the second interlayer insulating layer 40, and a contact layer 50 is formed in the through hole 52. Then, a wiring layer 60 is formed on the contact layer 50 and the second interlayer insulating layer 40.
【００１９】以下、ダミー配線部３０が形成されている
レベルの平面構造について説明する。図２は、ダミー配
線部３０が形成されているレベルの平面を模式的に示す
断面図である。Hereinafter, a plane structure at the level where the dummy wiring portion 30 is formed will be described. FIG. 2 is a cross-sectional view schematically showing a plane at the level where the dummy wiring portion 30 is formed.
【００２０】ダミー配線部３０の平面形状は、六角形で
あり、好ましくは正六角形である。ダミー配線部３０の
平面形状が六角形であることにより、ダミー配線部３０
を最密に配置することができる。また、ダミー配線部３
０の平面形状が六角形であることにより、ダミー配線部
３０は、ＣＭＰ法による絶縁層の研磨の際に、研磨布の
円運動に対するストレスに強い。すなわち、種々の方向
からの研磨圧力を、より確実にダミー配線部３０に吸収
させることができる。The planar shape of the dummy wiring portion 30 is a hexagon, preferably a regular hexagon. Since the planar shape of the dummy wiring portion 30 is hexagonal, the dummy wiring portion 30
Can be arranged most closely. Also, the dummy wiring section 3
Since the plane shape of 0 is a hexagon, the dummy wiring portion 30 is resistant to stress due to circular motion of the polishing cloth when polishing the insulating layer by the CMP method. That is, the polishing pressures from various directions can be more reliably absorbed by the dummy wiring portion 30.
【００２１】ダミー配線部３０は、所定の間隔を置いて
配置されている。ダミー配線部３０間の間隔Ｇ１０は、
たとえば設計上の最小の配線間隔以上２μｍ以下であ
る。ダミー配線部３０は、互いに等間隔で形成されるこ
とが好ましい。これにより、ダミー配線部３０に研磨圧
力を均等に分散させることができる。The dummy wiring portions 30 are arranged at predetermined intervals. The interval G10 between the dummy wiring portions 30 is
For example, it is not less than the minimum wiring interval in design and not more than 2 μm. It is preferable that the dummy wiring portions 30 are formed at equal intervals. Thereby, the polishing pressure can be evenly distributed to the dummy wiring portions 30.
【００２２】［半導体装置の製造方法］ （製造プロセス）次に、実施の形態に係る半導体装置の
製造プロセスについて説明する。図３は、本実施の形態
に係る半導体装置の製造工程を模式的に示す断面図であ
る。[Manufacturing Method of Semiconductor Device] (Manufacturing Process) Next, a manufacturing process of the semiconductor device according to the embodiment will be described. FIG. 3 is a sectional view schematically showing a manufacturing process of the semiconductor device according to the present embodiment.
【００２３】（１）まず、図３（ａ）を参照しながら説
明する。半導体基板（たとえばシリコン基板）１０の表
面に、一般的な方法により、半導体素子（たとえばＭＯ
ＳＦＥＴ）、配線層および素子分離領域（いずれも図示
せず）を形成する。(1) First, a description will be given with reference to FIG. On a surface of a semiconductor substrate (for example, a silicon substrate) 10, a semiconductor element (for example, MO
SFET), a wiring layer, and an element isolation region (all not shown) are formed.
【００２４】次に、半導体基板１０上に、公知の方法に
より、第１の層間絶縁層１２を形成する。その後、第１
の層間絶縁層１２に、コンタクトホール（図示せず）を
形成する。コンタクトホールは、たとえば異方性の反応
性イオンエッチングにより形成される。コンタクトホー
ル内に、公知の方法により、コンタクト層（図示せず）
を形成する。コンタクト層は、たとえば、タングステン
プラグ，アルミニウム合金層からなる。Next, a first interlayer insulating layer 12 is formed on the semiconductor substrate 10 by a known method. Then the first
Contact holes (not shown) are formed in the interlayer insulating layer 12 of FIG. The contact hole is formed by, for example, anisotropic reactive ion etching. A contact layer (not shown) is formed in the contact hole by a known method.
To form The contact layer includes, for example, a tungsten plug and an aluminum alloy layer.
【００２５】次に、第１の層間絶縁層１２の上に、導電
層２２を形成する。導電層２２の材質としては、特に限
定されず、たとえばアルミニウム，銅などを挙げること
ができる。導電層２２の形成方法としては、特に限定さ
れず、たとえばスパッタリング法を挙げることができ
る。導電層２２の膜厚としては、デバイスの設計により
異なるが、たとえば５０〜７００ｎｍである。Next, a conductive layer 22 is formed on the first interlayer insulating layer 12. The material of the conductive layer 22 is not particularly limited, and examples thereof include aluminum and copper. The method for forming the conductive layer 22 is not particularly limited, and includes, for example, a sputtering method. The thickness of the conductive layer 22 varies depending on the design of the device, but is, for example, 50 to 700 nm.
【００２６】次に、導電層２２の上に、所定のパターン
を有するレジスト層Ｒ１を形成する。レジスト層Ｒ１
は、第１の配線層２０が形成される領域およびダミー配
線部３０が形成される領域の上方をマスクしている。な
お、レジスト層Ｒ１は、後に形成されるダミー配線部の
平面形状が六角形となるような、パターンを有する。Next, a resist layer R1 having a predetermined pattern is formed on the conductive layer 22. Resist layer R1
Masks a region where the first wiring layer 20 is formed and a region where the dummy wiring portion 30 is formed. The resist layer R1 has a pattern such that the planar shape of a dummy wiring portion formed later becomes a hexagon.
【００２７】（２）次に、図３（ｂ）に示すように、レ
ジスト層Ｒ１をマスクとして、導電層２２をエッチング
し、所定のパターンを有する第１の配線層２０と、ダミ
ー配線部３０とを形成する。また、ここで形成されるダ
ミー配線部３０は、平面形状が六角形である。(2) Next, as shown in FIG. 3B, the conductive layer 22 is etched using the resist layer R1 as a mask, and the first wiring layer 20 having a predetermined pattern and the dummy wiring portion 30 are formed. And are formed. The dummy wiring portion 30 formed here has a hexagonal planar shape.
【００２８】（３）次に、図３（ｃ）に示すように、第
１の層間絶縁層１２、第１の配線層２０およびダミー配
線部３０の上に、絶縁層４２を形成する。絶縁層４２の
材質としては、たとえば酸化シリコンを挙げることがで
きる。絶縁層４２の材質として酸化シリコンを用いた場
合には、酸化シリコンにリン，ホウ素などを含有しても
よい。絶縁層４２の形成方法としては、たとえばＣＶＤ
法，塗布法を挙げることができる。絶縁層４２の膜厚と
しては、特に限定されず、たとえば５００〜２０００ｎ
ｍである。(3) Next, as shown in FIG. 3C, an insulating layer 42 is formed on the first interlayer insulating layer 12, the first wiring layer 20, and the dummy wiring section 30. Examples of the material of the insulating layer 42 include silicon oxide. When silicon oxide is used as the material of the insulating layer 42, the silicon oxide may contain phosphorus, boron, or the like. As a method for forming the insulating layer 42, for example, CVD
Method and coating method. The thickness of the insulating layer 42 is not particularly limited, and is, for example, 500 to 2000 n.
m.
【００２９】（４）次に、絶縁層４２をＣＭＰ法により
研磨することにより、絶縁層４２を平坦化し、図１に示
すように、第２の層間絶縁層４０を形成する。得られる
第２の層間絶縁層４０の膜厚は、デバイスの設計により
異なるが、たとえば２００〜６００ｎｍである。(4) Next, the insulating layer 42 is polished by the CMP method to flatten the insulating layer 42, and a second interlayer insulating layer 40 is formed as shown in FIG. The thickness of the obtained second interlayer insulating layer 40 varies depending on the device design, but is, for example, 200 to 600 nm.
【００３０】次に、第２の層間絶縁層４０に、コンタク
トホール５２を形成する。コンタクトホール５２は、た
とえば異方性の反応性イオンエッチングにより形成され
る。コンタクトホール５２内に、公知の方法により、コ
ンタクト層５０を形成する。コンタクト層５０は、たと
えば、タングステンプラグ，アルミニウム合金層からな
る。その後、コンタクト層５０および第２の層間絶縁層
４０の上に、所定のパターンを有する第２の配線層６０
を形成する。こうして、半導体装置１００が形成され
る。Next, a contact hole 52 is formed in the second interlayer insulating layer 40. The contact hole 52 is formed by, for example, anisotropic reactive ion etching. The contact layer 50 is formed in the contact hole 52 by a known method. Contact layer 50 is made of, for example, a tungsten plug and an aluminum alloy layer. Thereafter, a second wiring layer 60 having a predetermined pattern is formed on the contact layer 50 and the second interlayer insulating layer 40.
To form Thus, the semiconductor device 100 is formed.
【００３１】（作用効果）以下、本実施の形態に係る半
導体装置の製造方法の作用効果について説明する。(Operation and Effect) The operation and effect of the method of manufacturing a semiconductor device according to the present embodiment will be described below.
【００３２】本実施の形態においては、ダミー配線部３
０の平面形状は、六角形である。このため、ダミー配線
部３０は、ＣＭＰ法により絶縁層４２を平坦化する際に
おいて、研磨布の円運動に対するストレスに強い。すな
わち、種々の方向からの研磨圧力を、より確実にダミー
配線部３０に吸収させることができる。このため、絶縁
層４２の研磨の際に、孤立した第１の配線層２０ｂにお
ける絶縁層４２に研磨圧力が集中するのを抑えることが
できる。その結果、本実施の形態によれば、絶縁層を均
一に平坦化することができる。In this embodiment, the dummy wiring portion 3
The plane shape of 0 is a hexagon. For this reason, the dummy wiring portion 30 is resistant to stress caused by the circular movement of the polishing pad when the insulating layer 42 is planarized by the CMP method. That is, the polishing pressures from various directions can be more reliably absorbed by the dummy wiring portion 30. Therefore, when the insulating layer 42 is polished, concentration of the polishing pressure on the insulating layer 42 in the isolated first wiring layer 20b can be suppressed. As a result, according to this embodiment, the insulating layer can be uniformly flattened.
【００３３】［変形例］本発明は、上記の実施の形態に
限定されず、本発明の要旨の範囲で種々の変更が可能で
ある。たとえば、次の変更が可能である。[Modifications] The present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention. For example, the following changes are possible.
【００３４】（１）上記実施の形態においては、ダミー
配線部３０は、第１層目の層間絶縁層１２の上に形成し
た。しかし、これに限定されず、ダミー配線部は、第２
層目以上の層間絶縁層の上に形成してもよい。あるい
は、半導体基板１０の表面に、ダミー配線部を形成して
もよい。(1) In the above embodiment, the dummy wiring portion 30 is formed on the first interlayer insulating layer 12. However, the present invention is not limited to this.
It may be formed on an interlayer insulating layer of a higher layer. Alternatively, a dummy wiring section may be formed on the surface of the semiconductor substrate 10.
【００３５】（２）上記実施の形態においては、第１の
配線層２０を形成した後、第１の配線層２０の上に絶縁
層４２を形成し、その絶縁層４２を研磨した。しかし、
第１の配線層２０およびダミー配線部３０は、ダマシン
法により形成されてもよい。具体的には、次のようにし
て第１の配線層２０およびダミー配線部３０を形成する
ことができる。第１の層間絶縁層１２の上に絶縁層を形
成する。その絶縁層の所定領域に、第１の配線層２０お
よびダミー配線部３０のための開口部を形成する。その
開口部を充填するようにして、導電層を形成する。そし
て、その導電層を研磨して、第１の配線層２０およびダ
ミー配線部３０を形成することができる。このようにし
て、第１の配線層２０およびダミー配線部３０を形成す
ることにより、孤立した第１の配線層２０において、デ
ィッシング（dishing）が生じるのを抑えることができ
る。また、密に形成された第１の配線層２０ａと孤立し
た第１の配線層２０ｂとの間の絶縁層において、エロー
ジョン（erosion）が生じるのを抑えることができる。(2) In the above embodiment, after forming the first wiring layer 20, the insulating layer 42 is formed on the first wiring layer 20, and the insulating layer 42 is polished. But,
The first wiring layer 20 and the dummy wiring section 30 may be formed by a damascene method. Specifically, the first wiring layer 20 and the dummy wiring section 30 can be formed as follows. An insulating layer is formed on the first interlayer insulating layer 12. An opening for the first wiring layer 20 and the dummy wiring unit 30 is formed in a predetermined region of the insulating layer. A conductive layer is formed so as to fill the opening. Then, the conductive layer is polished, so that the first wiring layer 20 and the dummy wiring portion 30 can be formed. By forming the first wiring layer 20 and the dummy wiring section 30 in this manner, it is possible to suppress the occurrence of dishing in the isolated first wiring layer 20. In addition, erosion can be suppressed from occurring in the insulating layer between the densely formed first wiring layer 20a and the isolated first wiring layer 20b.
【図１】半導体装置を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically illustrating a semiconductor device.
【図２】ダミー配線部が形成されているレベルの平面を
模式的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing a plane at a level where dummy wiring portions are formed.
【図３】半導体装置の製造工程を模式的に示す断面図で
ある。FIG. 3 is a cross-sectional view schematically showing a manufacturing process of the semiconductor device.
【図４】従来例にかかるダミー配線部による問題点を説
明するための図である。FIG. 4 is a diagram for explaining a problem caused by a dummy wiring section according to a conventional example.
１０ 半導体基板 １２ 第１の層間絶縁層 ２０ 配線層 ２０ａ 密に形成された配線層 ２０ｂ 孤立した配線層 ３０ ダミー配線部 ４０ 第２の層間絶縁層 ４２ 絶縁層 ５０ コンタクト層 ５２ スルーホール ６０ 第２の配線層 １００ 半導体装置 Reference Signs List 10 semiconductor substrate 12 first interlayer insulating layer 20 wiring layer 20a densely formed wiring layer 20b isolated wiring layer 30 dummy wiring section 40 second interlayer insulating layer 42 insulating layer 50 contact layer 52 through hole 60 second Wiring layer 100 Semiconductor device
Claims (8)
線部とを有し、 前記ダミー配線部の平面形状は、六角形である、半導体
装置。1. A semiconductor device comprising: a wiring layer; and a plurality of dummy wiring portions provided at the same level as the wiring layer, wherein the planar shape of the dummy wiring portion is hexagonal.
体装置。2. The semiconductor device according to claim 1, wherein the planar shape of the dummy wiring portion is a regular hexagon.
る、半導体装置。3. The semiconductor device according to claim 1, wherein the dummy wiring portions are arranged at predetermined intervals.
半導体装置。4. The dummy wiring part according to claim 1, wherein the dummy wiring parts are arranged at regular intervals.
Semiconductor device.
部が形成され、 前記ダミー配線部の平面形状は、六角形である、半導体
装置の製造方法。5. A method of manufacturing a semiconductor device, comprising: forming a wiring layer, wherein a plurality of dummy wiring portions are formed in the step of forming the wiring layer, and wherein a planar shape of the dummy wiring portion is hexagonal. Method.
体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein a plane shape of the dummy wiring portion is a regular hexagon.
る、半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein the dummy wiring portions are arranged at predetermined intervals.
半導体装置の製造方法。8. The dummy wiring section according to claim 5, wherein the dummy wiring sections are arranged at equal intervals to each other.
A method for manufacturing a semiconductor device.
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|---|---|---|---|
| JP2000132354A JP2001313294A (en) | 2000-05-01 | 2000-05-01 | Semiconductor device and its manufacturing method |
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| JP2000132354A JP2001313294A (en) | 2000-05-01 | 2000-05-01 | Semiconductor device and its manufacturing method |
Publications (1)
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| JP2001313294A true JP2001313294A (en) | 2001-11-09 |
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Cited By (2)
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