JP2001290660A - 割込要因選択装置 - Google Patents

Abstract

(57)【要約】 【課題】 レベル比較器３０ａ〜３０ｃをデイジーチェ
ーン接続していることから、割込要求が増加するとその
判定時間も増加するという課題があった。 【解決手段】 割込要因のＣＰＵの処理における優先順
位を示す割込レベル毎に設けられ、割込要求が発生した
ことを示す要求レベル信号と、要求レベル信号を初期値
から変更させて発生した割込要因の中で最高位の割込レ
ベルを有する割込要因を判定するレベル判定手段と、Ｃ
ＰＵが割込要因を処理するための受付処理を行う間に、
レベル判定手段が判定を行った割込要因の中からＣＰＵ
が優先して処理すべき割込要因を決定するレベル比較手
段とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置の周辺機能から出力される割込要求に対しその割込要
因を選択して最優先の割込レベルを判定することでＣＰ
Ｕを効率的に動作させる割込要因選択装置に関するもの
である。

【０００２】

【従来の技術】１チップマイクロコンピュータ（以下、
マイコンと略す）においては、タイマやシリアルＩ／Ｏ
などの様々な周辺機能を内蔵している。これらの周辺機
能をＣＰＵが常に監視する訳でなく、ＣＰＵを効率的に
動作させるために必要に応じて周辺機能からＣＰＵに割
込要求を出し、これに応えてＣＰＵから周辺機能に指示
を与える。近年ではマイコンに内蔵される周辺機能が増
加する傾向にあり、ＣＰＵは周辺機能などによる割込要
因毎に緊急度に応じて優先順位を設けて処理を行う必要
が出ている。このため、割込要因の優先順位を考慮して
選択を行い、ＣＰＵに通知する割込要因選択装置をマイ
コン内に内蔵している。

【０００３】図７はこのような従来の割込要因選択装置
の構成を示すブロック図である。図において、１０ａ〜
１０ｃは割込要因選択装置を構成する要因処理回路であ
り、割込要求信号（要因１，要因２，要因３）を受ける
と各割込要因の優先順位を考慮して割込要因を選択し、
該当する割込要因に係る情報をＣＰＵに出力する。２０
ａ〜２０ｃは各割込要因の優先順位を示す割込レベル１
〜３を保持する割込レベル保持回路、３０ａ〜３０ｃは
レベル比較器で、各々がデイジーチェーン接続されてお
り、各割込要求信号の割込レベル１〜３を比較して優先
して処理すべき割込要因を選択する。ここで、割込要求
信号とは割込要因の割込レベル信号などからなる割込要
因に応じた信号である。

【０００４】次に動作について説明する。各要因処理回
路１０ａ，１０ｂ，１０ｃに割込要求信号（要因１，要
因２，要因３）がそれぞれ入力されると、割込レベル保
持回路２０ａ，２０ｂ，２０ｃは各割込要求信号（要因
１，要因２，要因３）が割込要求有りを示す場合は、レ
ベル比較器３０ａ，３０ｂ，３０ｃにそれぞれの割込レ
ベル１，２，３を出力する。また、割込発生信号が割込
要求なしを示す場合はレベル比較器３０ａ，３０ｂ，３
０ｃに割込要求なしを示す信号をそれぞれ出力する。

【０００５】次に、レベル比較器３０ａ〜３０ｃは割込
レベル保持回路２０ａ〜２０ｃから割込レベルを受ける
と、下位からの割込レベルと自己の割込レベルとを比較
して、下位からの割込レベルが自己より優先であると、
下位からの割込レベルを上位に出力する。また、この他
に自己の割込要求信号が要求なしを示す場合も下位から
の割込レベルを上位に出力する。一方、自己の割込レベ
ルが下位からの割込レベルより優先であると自己の割込
レベルを上位に出力する。

【０００６】また、デイジーチェーン接続した最下位の
レベル比較器３０ａは既定値の割込要求なしを示す信号
が入力されて自己と接続する割込レベル保持回路２０ａ
から割込レベルが入力されれば、これを上位のレベル比
較器３０ｂに出力する。

【０００７】上述のようにして、デイジーチェーン接続
した各レベル比較器３０ａ〜３０ｃにて割込レベル１〜
３が比較されて最上位のレベル比較器３０ｃが最高位の
割込レベルを受けると、この割込レベルを有する周辺機
能の割込要因に係る情報が生成されてＣＰＵに出力され
る。このあと、ＣＰＵは最高位の割込レベルを有する割
込要因に係る割込動作を開始する。

【０００８】近年のマイコンにおいては、処理の高速化
などの要望から上記のような周辺機能の割込要求に対し
て即座に応答することを必要とされているので、上述の
ような割込レベルの優先順位を考慮した割込要求の選択
判定（割込レベル比較）をＣＰＵの動作サイクル毎に行
っている。

【０００９】

【発明が解決しようとする課題】従来の割込要因選択装
置は以上のように構成されているので、レベル比較器３
０ａ〜３０ｃをデイジーチェーン接続していることか
ら、割込要求が増加するとその判定時間も増加するとい
う課題があった。具体的に説明すると、要因処理回路１
０ａ〜１０ｃ内のデイジーチェーン接続したレベル比較
器３０ａ〜３０ｃが動作サイクル毎に最高位の割込レベ
ルを有する割込要因の判定及び最優先にＣＰＵに処理さ
せる割込要因の判定を行っていることから、処理すべき
割込要因が増加した場合にＣＰＵの動作サイクル内に上
記処理を完了して割込要求信号をＣＰＵに出力するため
には、ＣＰＵの動作クロック周波数を上げて動作サイク
ルを短くすることができないという課題があった。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、割込要因選択動作において最高位
の割込レベルを有する割込要因を判定する動作と、最優
先にＣＰＵに処理させる割込要因を判定する動作とを分
離し、割込要因数の増加に関わらず判定時間を一定とす
る割込要因選択装置を得ることを目的とする。

【００１１】また、この発明は優先順位の高い割込の要
求状況に応じて優先順位の低い割込の判定処理を変更す
ることで消費電力を低減することができる割込要因選択
装置を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る割込要因
選択装置は、割込要因のＣＰＵの処理における優先順位
を示す割込レベル毎に設けられ、予め設定した初期値か
ら変更があると、割込要求が発生したことを示す要求レ
ベル信号と、割込要求が発生した割込要因の割込レベル
の要求レベル信号を初期値から変更させて割込要因の中
で最高位の割込レベルを有する割込要因を判定するレベ
ル判定手段と、ＣＰＵが割込要因を処理するための受付
処理を行う間に、レベル判定手段が判定を行った割込要
因の中からＣＰＵが優先して処理すべき割込要因を決定
して該割込要因に係る情報をＣＰＵに出力するレベル比
較手段とを備えるものである。

【００１３】この発明に係る割込要因選択装置は、高位
の優先順位を有する割込レベルの要求レベル信号が割込
要求有りを示すとき、低位の優先順位を有する割込レベ
ルの要求レベル信号を初期値に戻す動作を行わないもの
である。

【００１４】この発明に係る割込要因選択装置は、高位
の優先順位を有する割込レベルの要求レベル信号が割込
要求有りを示すとき低位の優先順位を有する割込レベル
の割込要求が有っても該当する要求レベル信号を初期値
から変更しないものである。

【００１５】この発明に係る割込要因選択装置は、要求
レベル信号の初期値を設定する際にＣＰＵの動作を停止
させ、割込要求が有って要求レベル信号が初期値から変
更するとＣＰＵの動作を復帰させるものである。

【００１６】この発明に係る割込要因選択装置は、複数
のレベル比較手段がデイジーチェーン接続してＣＰＵ側
が上位となるように連結し、各レベル比較手段は自己に
最高位の割込レベルを有する割込要因の割込要求が発生
したとき、自己に入力された割込要因が下位のレベル比
較手段の割込要因より優先する旨を上位のレベル比較手
段に伝達し、上記以外のときは、下位のレベル比較手段
の割込要因が優先する旨を上位のレベル比較手段に伝達
し、下位のレベル比較手段に最高位の割込レベルを有す
る割込要因の割込要求が発生せず、自己に最高位の割込
レベルを有する割込要因の割込要求が発生したとき、該
当する割込レベルを有する割込要因の要因情報をＣＰＵ
に出力するものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による割
込要因選択装置の構成を示すブロック図である。図にお
いて、１ａ〜１ｃは割込要因選択装置を構成する要因処
理回路であり、割込要求信号（要因１，要因２，要因
３）を受けると各割込要因の優先順位を考慮して割込要
求信号を選択しＣＰＵに出力する。２ａ〜２ｃは各割込
要因の優先順位を示す割込レベル１〜３を保持する割込
レベル保持回路、３ａ〜３ｃはレベル比較器（レベル比
較手段）で、各々がデイジーチェーン接続されており、
最優先にＣＰＵに処理させる割込要因を判定する。４ａ
〜４ｃは割込レベル保持回路２ａ〜２ｃから割込要求有
りを示す割込発生信号を受けると、初期値設定回路５か
ら出力される要求レベル信号Ｌ１若しくはＬ２のいずれ
かの値を初期値とは異なる値に変更するレベル判定器
（レベル判定手段）、５は要求レベル信号Ｌ１，Ｌ２の
初期値を設定する初期値設定回路である。また、以下の
実施の形態において、この初期値設定回路５は要求レベ
ル信号Ｌ１，Ｌ２の初期値をＨレベルとする。さらに、
要求レベル信号Ｌ１，Ｌ２は各割込要因の割込レベル毎
に対応して設けられ、割込発生の有無のみを示す値であ
る。

【００１８】次に動作について説明する。各要因処理回
路１ａ，１ｂ，１ｃに割込要求信号（要因１，要因２，
要因３）がそれぞれ入力されると、割込レベル保持回路
２ａ，２ｂ，２ｃはレベル判定器４ａ，４ｂ，４ｃ及び
レベル比較器３ａ，３ｂ，３ｃに各割込要求信号に対応
する割込発生信号及び割込レベル信号を出力する。レベ
ル判定器４ａ〜４ｃは割込発生信号から割込要求の有無
及び割込レベルを判定する。

【００１９】具体的には、割込発生信号が割込要求有り
であると、初期値設定回路５が出力する要求レベル信号
Ｌ１若しくは要求レベル信号Ｌ２の値が初期値と異なる
値、即ち、Ｌレベルとなる。一方、割込要求なしの場合
は、初期値設定回路５が出力する要求レベル信号Ｌ１若
しくは要求レベル信号Ｌ２の値は初期値Ｈレベルのまま
で変更しない。

【００２０】また、要求レベル信号Ｌ１，Ｌ２は各割込
要因の優先順位を示す割込レベル毎に設けられているこ
とから、これらのいずれが初期値から変更したかを検出
することで該当する最高位の割込レベルを有する割込要
因を判定することができる。

【００２１】さらに、レベル比較器３ａ〜３ｃは全て並
列に要求レベル信号Ｌ１，Ｌ２が伝搬する信号線と接続
することから、従来のように各要因処理回路１０ａ〜１
０ｃが動作サイクル毎に最高位の割込レベルを有する割
込要因を判定することがない。また、上記のようなレベ
ル判定器４ａ〜４ｃと初期値設定回路５とによる割込要
求の有無の判定動作は排他的に行うことができることか
ら、例えば動作クロック信号に同期させて制御すること
で、各動作サイクルでのレベル比較器３ａ〜３ｃによる
割込レベルの比較動作が可能となる。

【００２２】次にレベル判定器４ａ〜４ｃ及び初期値設
定回路５の動作を詳細に説明する。図２はこの発明の実
施の形態１による割込要因選択装置に使用するレベル判
定器及び初期値設定回路の構成を示す回路図である。図
において、６ａ１〜６ｃ１はレベル判定器４ａ内に設け
た論理演算回路であり、割込レベル保持回路２ａ〜２ｃ
が出力する割込発生信号、割込レベル信号、及び動作ク
ロック信号を入力して、これらに応じて要求レベル信号
Ｌ１を変化させる。ここで、割込発生信号は、割込要求
信号が入力されると動作クロック信号がＬレベルのとき
にＨレベルとなって割込発生を示すものである。また、
割込レベル信号はＣＰＵから割込レベル保持回路のレジ
スタに設定した割込レベルをそのまま出力した信号であ
る。６ａ２〜６ｃ２はレベル判定器４ａ内に設けた論理
演算回路であり、割込レベル保持回路２ａ〜２ｃが出力
する割込発生信号、割込レベル信号の反転値、及び動作
クロック信号を入力して、これらに応じて要求レベル信
号Ｌ２を変化させる。７ａ，７ｂは動作クロック信号に
同期して要求レベル信号Ｌ１，Ｌ２を生成するフィード
バックループである。なお、図１と同一構成要素には同
一符号を付して重複する説明を省略する。

【００２３】次に動作について説明する。先ず、動作ク
ロック信号がＬレベルのとき、初期値設定回路５は要求
レベル信号Ｌ１，Ｌ２をＨレベルとする。また、これら
要求レベル信号Ｌ１，Ｌ２の値は、初期値設定回路５内
のフィードバックループ７ａ，７ｂによって設定値が維
持される。一方、動作クロック信号がＨレベルのとき
は、レベル判定器４ａ〜４ｃ内の論理演算回路６ａ１〜
６ｃ１，６ｂ２〜６ｂ２が割込レベル保持回路２ａ〜２
ｃの出力信号に応じて要求レベル信号Ｌ１若しくは要求
レベル信号Ｌ２の値を変更する。例えば、要因１が入力
される割込レベル保持回路２ａが出力する割込レベル信
号がＨレベルであり、割込発生信号がＨレベルである
と、論理演算回路６ａ１のＡＮＤ回路の出力がＨレベル
となる。これにより、論理演算回路６ａ１のトランジス
タがオンとなってＨレベルにプリチャージされた要求レ
ベル信号Ｌ１がディスチャージされてＬレベルとなる。

【００２４】ここで、割込が発生したときの動作を詳細
に説明する。周辺機能からの割込要求が発生したときの
ＣＰＵの動作手順を以下に示す。 ａ）割込が発生する（要因処理回路１ａ〜１ｃに割込要
求有りを示す割込要求信号が入力される）。 ｂ）最高位の割込レベルを有する割込要因に応じて割込
要否を判定し割込動作を開始する。 ｃ）ＣＰＵ内の各レジスタ内容を退避する（割込前の状
態保存）。 ｄ）割込要因の情報を取り込む（割込要因を識別す
る）。ここで、割込要因の情報とは、予め設定された各
割込要因を示す要因番号やこれに該当する割込ルーチン
を格納したアドレスなどを指す。 ｅ）割込処理を行う。 ｆ）ＣＰＵ内の各レジスタ内容を復帰する（割込前の状
態復元）。 ｇ）割込前の処理に復帰する。 上記割込時の動作において、特にｃ）ＣＰＵ内の各レジ
スタの内容を退避する動作は、通常数サイクルの動作ク
ロックを要する。そこで、この実施の形態１では、この
ＣＰＵ内の各レジスタの内容を退避する間にデイジーチ
ェーン接続したレベル比較器３ａ〜３ｃの動作を並行し
て行うようにする。この実施の形態１を含めた動作手順
を下記に示す。

【００２５】ａ）初期値設定回路５が、ＣＰＵの動作ク
ロック信号がＬレベルで要求レベル信号Ｌ１，Ｌ２をＨ
レベルとする。 ｂ）ＣＰＵの動作クロック信号がＨレベルで、要因１，
要因２，要因３のうちのいずれかが割込発生を示す値
（割込発生信号がＨレベル）で要因処理回路１ａ〜１ｃ
に入力されると、その要因処理回路内のレベル判定器が
要求レベル信号Ｌ１若しくは要求レベル信号Ｌ２をＬレ
ベルとする。このとき、要因１，要因２，要因３のうち
のいずれも割込発生を示さないとき（割込発生信号がＬ
レベル）、要因処理回路１ａ〜１ｃ内のレベル判定器４
ａ〜４ｃは要求レベル信号Ｌ１，Ｌ２の値（Ｈレベル）
を変更させない。このａ），ｂ）の動作を割込が発生す
るまで繰り返す。 ｃ）ＣＰＵは割込レベルに応じて割込の要否を判定し割
込動作を開始する。具体的には、各割込要因において、
要求レベル信号Ｌ１若しくは要求レベル信号Ｌ２の値が
変更したことよって割込要求の有無が判定され、要求レ
ベル信号Ｌ１及び要求レベル信号Ｌ２のどちらが変更し
たかによって最高位の割込レベルを有する割込要因が判
定される。このようにしてレベル判定された割込レベル
保持回路２ａ〜２ｃからの出力信号がレベル比較器３ａ
〜３ｃに入力される。 ｄ）ＣＰＵ内の各レジスタ内容を退避する（割込前の状
態保存）。このＣＰＵ内の各レジスタ内容を退避する間
に、割込要因選択装置はレベル比較器３ａ，３ｂ，３ｃ
により要因１，要因２，要因３の中で優先して処理する
割込要因がいずれであるかを判定（デイジーチェーンに
よる割込レベル比較）し、その割込要因情報をＣＰＵに
出力する。 ｅ）割込要因情報を取り込む（割込要因を識別する）。 ｆ）割込処理を行う。 ｇ）ＣＰＵ内の各レジスタ内容を復帰する（割込前の状
態復元）。 ｈ）割込前の処理に復帰する。

【００２６】以上のように、この実施の形態１によれ
ば、割込要因のＣＰＵの処理における優先順位を示す割
込レベル毎に設けられ、予め設定した初期値から変更が
あると、割込要求が発生したことを示す要求レベル信号
Ｌ１，Ｌ２と、割込要求が発生した割込要因の割込レベ
ルの要求レベル信号Ｌ１，Ｌ２を初期値から変更させて
割込要因の中で最高位の割込レベルを有する割込要因を
判定するレベル判定器４ａ〜４ｃと、ＣＰＵが割込要因
を処理するための受付処理を行う間に、レベル判定器４
ａ〜４ｃが判定を行った割込要因の中からＣＰＵが優先
して処理すべき割込要因を決定して該割込要因に係る情
報をＣＰＵに出力するレベル比較器３ａ〜３ｃとを備え
るので、初期値設定回路５及びレベル判定器４ａ〜４ｃ
により割込発生の有無の判定に要する時間を割込要因数
に関わらず一定とし、また、レベル比較器３ａ〜３ｃの
デイジーチェーンにより割込要因を選択することで高速
に割込要因選択処理をすることができる。

【００２７】実施の形態２．この実施の形態２は、高位
の優先順位を有する割込の要求レベル信号が割込要求有
りを示すとき、低位の優先順位を有する割込の要求レベ
ル信号の初期化動作を行わないことで消費電力を低減さ
せるものである。

【００２８】図３はこの発明の実施の形態２による割込
要因選択装置の初期値設定回路の構成を示す回路図であ
る。図において、５ａは実施の形態２による初期値設定
回路、７ｃはＣＰＵの動作クロック信号に同期して要求
レベル信号Ｌ１の値を保持するラッチ回路、７ｄは動作
クロック信号の反転値とラッチ回路７ｃの出力信号とを
入力するＮＡＮＤ回路である。なお、図２と同一構成要
素には同一符号を付して重複する説明を省略する。

【００２９】次に動作について説明する。先ず、上記実
施の形態１と同様にして動作クロック信号がＬレベルの
とき、要求レベル信号Ｌ１をＨレベルに設定する。一
方、要求レベル信号Ｌ２は、ラッチ回路７ｃがＣＰＵの
動作クロック信号に同期して保持した要求レベル信号Ｌ
１の値がＨレベルであるとき、Ｈレベルに設定する。即
ち、要求レベル信号Ｌ２より高位の優先順位を有する割
込の要求レベル信号Ｌ１がＨレベルで割込要求なしを示
すときのみ、要求レベル信号Ｌ２のレベル判定処理を行
う。具体的には、要求レベル信号Ｌ２より高位の優先順
位を有する割込の要求レベル信号Ｌ１がＨレベルで初期
値から変更がなく割込要求なしを示すとき、ＮＡＮＤ回
路７ｄにはラッチ回路７ｃからＨレベルの出力信号が入
力される。一方、動作クロック信号はＬレベルから反転
してＨレベルがＮＡＮＤ回路７ｄに入力する。これによ
り、ＮＡＮＤ回路７ｄはフィードバックループ７ｂにＬ
レベルの信号が出力されて、要求レベル信号Ｌ２がプリ
チャージされてＨレベルとなる。

【００３０】以上のように、この実施の形態２によれ
ば、高位の優先順位を有する割込レベルの要求レベル信
号Ｌ１が割込要求有りを示すとき、低位の優先順位を有
する割込レベルの要求レベル信号Ｌ２を初期値に戻す動
作を行わないので、要求レベル信号Ｌ２に係る割込要求
の比較動作をＣＰＵが受け付け可能であるときに限定す
ることができることから、マイコンの消費電力を低減す
ることができる。

【００３１】実施の形態３．この実施の形態３は、高位
の優先順位を有する割込の要求レベル信号が割込要求有
りを示すとき、低位の優先順位を有する割込の要求レベ
ル信号の生成を行わないことで消費電力を低減させるも
のである。

【００３２】図４はこの発明の実施の形態３による割込
要因選択装置のレベル判定器の構成を示す回路図であ
る。図において、４ａ’は実施の形態３によるレベル判
定器（レベル判定手段）、６ａ３はＣＰＵの動作クロッ
ク信号の反転値に同期して要求レベル信号Ｌ１の値を保
持してトランジスタ６ａ４に出力するラッチ回路、６ａ
４はＨレベルの信号が入力されると、接地電位と導通す
るトランジスタである。なお、図２と同一構成要素には
同一符号を付して重複する説明を省略する。

【００３３】次に動作について説明する。先ず、上記実
施の形態１と同様にして動作クロック信号がＬレベルの
とき、要求レベル信号Ｌ１をＨレベルに設定する。一
方、要求レベル信号Ｌ２をＬレベルに設定する論理演算
回路６ａ２は、ラッチ回路６ａ３がＣＰＵの動作クロッ
ク信号の反転値に同期して保持した要求レベル信号Ｌ１
の値がＨレベルであるときのみ動作させる。即ち、要求
レベル信号Ｌ２より高位の優先順位を有する割込の要求
レベル信号Ｌ１がＨレベルで割込要求なしを示すときの
み、要求レベル信号Ｌ２のレベル判定処理を行う。具体
的には、ＣＰＵの動作クロック信号がＨレベルのとき、
要求レベル信号Ｌ２より高位の優先順位を有する割込の
要求レベル信号Ｌ１がＬレベルで割込要求有りを示すと
き、ラッチ回路６ａ３からＬレベルの出力信号がトラン
ジスタ６ａ４に入力される。これにより、トランジスタ
６ａ４は接地電位と導通せず、論理演算回路６ａ２はＨ
レベルの割込発生信号が入力されても要求レベル信号Ｌ
２をＬレベルに変更することができない。一方、要求レ
ベル信号Ｌ１がＨレベルで割込要求なしを示すとき、ラ
ッチ回路６ａ３からＨレベルの出力信号がトランジスタ
６ａ４に入力される。これにより、トランジスタ６ａ４
は接地電位と導通して、論理演算回路６ａ２はＨレベル
の割込発生信号が入力されると要求レベル信号Ｌ２をＨ
レベルに変更することができる。

【００３４】なお、上記実施の形態では割込レベル保持
回路２ａからの出力信号を受けるレベル判定器４ａ’の
みの構成について説明したが、他の要因処理回路内のレ
ベル判定器も同一の構成をしていることは言うまでもな
い。

【００３５】以上のように、この実施の形態３によれ
ば、高位の優先順位を有する割込レベルの要求レベル信
号Ｌ１が割込要求有りを示すとき、低位の優先順位を有
する割込レベルの割込要求が有っても該当する要求レベ
ル信号Ｌ２を初期値から変更しないので、要求レベル信
号Ｌ２に係る割込要求の比較動作をＣＰＵが受け付け可
能であるときに限定することができることから、マイコ
ンの消費電力を低減することができる。

【００３６】実施の形態４．この実施の形態４は要求レ
ベル信号の生成動作でマイコンの動作停止状態に移行す
るように制御するものである。

【００３７】図５はこの発明の実施の形態４による割込
要因選択装置に接続される動作クロック信号生成回路を
示す図である。図において、８は外部クロック信号及び
ＣＰＵを休止させるためのＳＴＯＰ信号を入力して、こ
のＳＴＯＰ信号に応じてＣＰＵを適宜動作停止させる動
作クロック信号生成回路である。

【００３８】次に動作について説明する。マイコンにお
いては、消費電力を低減させるという観点から周辺機能
の割込要求がなければＣＰＵを動作停止させることがあ
る。この実施の形態４では上記ＣＰＵ動作停止機能を持
たせたものである。具体的には、通常の動作クロック信
号生成回路は外部クロック信号を動作クロック信号とし
てマイコン内部に伝達するが、ＣＰＵ動作停止を行うた
めにＳＴＯＰ信号がＬレベルになると、動作クロック信
号をＨレベルに固定する。これにより、上記実施の形態
１から３に示した割込要因選択回路は、動作クロック信
号がＨレベルのとき、即ち割込判定状態（要求レベル信
号Ｌ１若しくはＬ２が初期値から変更するか否かを判定
する状態）に動作クロック信号がＨレベルに固定されて
ＣＰＵは動作停止する。

【００３９】そこで、動作クロック信号がＬレベルのと
きに、上記実施の形態１と同様にして要求レベル信号Ｌ
１，Ｌ２を初期値Ｈレベルにプリチャージする際に、こ
の要求レベル信号Ｌ１，Ｌ２の反転値をＳＴＯＰ信号と
して動作クロック信号生成回路８に入力することで、周
辺機能から割込が発生すると、要求レベル信号Ｌ１若し
くは要求レベル信号Ｌ２の値が初期値から変化するの
で、割込処理によりＣＰＵを動作停止状態から復帰させ
ることができる。

【００４０】以上のように、この実施の形態４によれ
ば、要求レベル信号Ｌ１，Ｌ２の初期値を設定する際に
ＣＰＵの動作を停止させ、割込要求が有って要求レベル
信号Ｌ１，Ｌ２が初期値から変更するとＣＰＵの動作を
復帰させるので、周辺機能の割込要求がなければＣＰＵ
を動作停止させることでき、割込発生をトリガとしてＣ
ＰＵを動作停止状態から復帰させることができることか
ら、消費電力を低減させることができる。

【００４１】実施の形態５．この実施の形態５は最高位
の優先順位を有する割込の要求レベル信号のみが割込発
生を示すように制御するレベル判定器と、自己に接続す
る割込レベル保持回路に保持された割込レベルに該当す
る要求レベル信号と割込発生状況とから比較結果を出力
し、デイジーチェーンの経路中で自己の割込要因で初め
て比較結果が有効になるとき、その割込要因の情報をＣ
ＰＵに出力するレベル比較器とを備えるものである。

【００４２】図６はこの発明の実施の形態５による割込
要因選択装置のレベル比較器の構成を示す回路図であ
る。図において、３ａ’は実施の形態５によるレベル比
較器（レベル比較手段）、９ａは割込発生信号、割込レ
ベル信号、及び要求レベル信号Ｌ１を入力して、要求レ
ベル信号Ｌ１を初期値から変更させた割込に係る割込レ
ベルが受け付け可能か否かを判定する論理演算回路、９
ｂは論理演算回路９ａの結果を受けて、要求レベル信号
Ｌ１を初期値から変更させた割込に係る割込レベルが受
け付け可能な場合に、デイジーチェーン接続した次段
（ＣＰＵ側）のレベル比較器３ａ’にＨレベルの信号を
出力し、要求レベル信号Ｌ１を初期値から変更させた割
込に係る割込レベルが受け付けできない場合に、デイジ
ーチェーン接続した前段のレベル比較器３ａ’からの信
号を出力するＯＲ回路、９ｃはデイジーチェーン接続し
た前段のレベル比較器３ａ’からの信号がＬレベル、次
段への出力信号がＨレベルであることを検出して自己に
入力された割込要因の情報をＣＰＵに出力させるＡＮＤ
回路である。これら論理演算回路９ａ、ＯＲ回路９ｂ、
及びＡＮＤ回路９ｃからレベル比較器３ａ’が構成され
る。

【００４３】次に動作について説明する。この実施の形
態５によるレベル比較器３ａ’は上記実施の形態３で示
した構成に適用する。ここでは、割込レベルが高位の割
込に対応する要求レベル信号Ｌ１のみが割込発生によっ
てＬレベルとなる場合について示す。先ず、実施の形態
５によるレベル比較器３ａ’は、デイジーチェーン接続
した前段からの割込レベルの比較結果を受けて、これと
自己の比較結果との論理和をとり、次段に出力する。こ
のとき、前段からの比較結果がＬレベルで、自己に入力
された割込要因に該当する要求レベル信号Ｌ１がＬレベ
ルとなれば、論理演算回路９ａは自己に入力された割込
要因に設定された割込レベルが受け付け可能状態である
と判断して、ＯＲ回路９ｂにＨレベルの信号を出力す
る。ＯＲ回路９ｂは論理演算回路９ａの出力と前段から
の比較結果との論理和をとって、自己の比較結果として
Ｈレベルの信号を伝達する。

【００４４】一方、前段からの比較結果がＬレベルで、
自己に入力された割込要因に設定された割込レベルに該
当する要求レベル信号Ｌ１がＨレベルとなれば、論理演
算回路９ａは自己に入力された割込要因に設定された割
込レベルが受け付けできない状態であると判断して、Ｏ
Ｒ回路９ｂにＬレベルの信号を出力する。ＯＲ回路９ｂ
は論理演算回路９ａの出力と前段からの比較結果との論
理和をとって、自己の比較結果として前段からの信号と
同一のＬレベルの信号を伝達する。

【００４５】前段からの比較結果がＨレベルであるなら
ば、自己に入力された割込要因の比較結果に関わらず、
ＯＲ回路９ｂは次段に比較結果としてＨレベルの信号を
出力する。

【００４６】さらに、ＡＮＤ回路９ｃが前段からの比較
結果がＬレベルで、且つ、次段に出力する比較結果がＨ
レベルとなったことを検出すると、デイジーチェーンの
経路中で自己に入力された割込要因によって初めて比較
結果がＨレベルとなったと判断する。これにより、ＡＮ
Ｄ回路９ｃは、同一の割込レベルが設定され、且つ、割
込発生している要因の中で、自己に入力された割込要因
が最高位の優先順位を有していると判断して、Ｈレベル
を不図示の自己に入力された割込要因の情報を保持した
ラッチ回路に出力する。これを受けると、上記不図示の
ラッチ回路が自己に入力された割込要因の情報をＣＰＵ
に出力する。

【００４７】以上のように、この実施の形態５によれ
ば、複数のレベル比較器３ａ〜３ｃがデイジーチェーン
接続してＣＰＵ側が上位となるように連結し、各レベル
比較器３ａ〜３ｃは自己に最高位の割込レベルを有する
割込要因の割込要求が発生したとき、自己に入力された
割込要因が下位のレベル比較器の割込要因より優先する
旨を上位のレベル比較器に伝達し、上記以外のときは、
下位のレベル比較器の割込要因が優先する旨を上位のレ
ベル比較器に伝達し、下位のレベル比較器に最高位の割
込レベルを有する割込要因の割込要求が発生せず、自己
に最高位の割込レベルを有する割込要因の割込要求が発
生したとき、該当する割込レベルを有する割込要因の要
因情報をＣＰＵに出力するので、従来では割込レベルの
比較動作を前段と自己に入力された割込要因との間で行
い、割込レベルの比較とともに優先順位の判定も行って
いたので、１つの割込要因を処理する要因処理回路内の
レベル比較器を構成するのに多くの論理演算回路を必要
としたが、割込レベルの比較を分離することができるこ
とから、より少ない論理演算回路でレベル比較器を構成
することができる。

【００４８】

【発明の効果】以上のように、この発明によれば、割込
要因のＣＰＵの処理における優先順位を示す割込レベル
毎に設けられ、予め設定した初期値から変更があると、
割込要求が発生したことを示す要求レベル信号と、割込
要求が発生した割込要因の割込レベルの要求レベル信号
を初期値から変更させて割込要因の中で最高位の割込レ
ベルを有する割込要因を判定するレベル判定手段と、Ｃ
ＰＵが割込要因を処理するための受付処理を行う間に、
レベル判定手段が判定を行った割込要因の中からＣＰＵ
が優先して処理すべき割込要因を決定して該割込要因に
係る情報をＣＰＵに出力するレベル比較手段とを備える
ので、割込要因数の増加に関わらず判定時間を一定とす
ることができる効果がある。

【００４９】この発明によれば、高位の優先順位を有す
る割込レベルの要求レベル信号が割込要求有りを示すと
き、低位の優先順位を有する割込レベルの要求レベル信
号を初期値に戻す動作を行わないので、低位の優先順位
を有する割込レベルの要求レベル信号に係る割込要求の
比較動作をＣＰＵが受け付け可能であるときに限定する
ことができることから、装置の消費電力を低減すること
ができる効果がある。

【００５０】この発明によれば、高位の優先順位を有す
る割込レベルの要求レベル信号が割込要求有りを示すと
き低位の優先順位を有する割込レベルの割込要求が有っ
ても該当する要求レベル信号を初期値から変更しないの
で、上記段落００４９と同様の効果を奏することができ
る。

【００５１】この発明によれば、要求レベル信号の初期
値を設定する際にＣＰＵの動作を停止させ、割込要求が
有って要求レベル信号が初期値から変更するとＣＰＵの
動作を復帰させるので、周辺機能の割込要求がなければ
ＣＰＵを動作停止させることができ、割込発生をトリガ
としてＣＰＵを動作停止状態から復帰させることができ
ることから、装置の消費電力を低減させることができる
効果がある。

【００５２】この発明によれば、複数のレベル比較手段
がデイジーチェーン接続してＣＰＵ側が上位となるよう
に連結し、各レベル比較手段は自己に最高位の割込レベ
ルを有する割込要因の割込要求が発生したとき、自己に
入力された割込要因が下位のレベル比較手段の割込要因
より優先する旨を上位のレベル比較手段に伝達し、上記
以外のときは、下位のレベル比較手段の割込要因が優先
する旨を上位のレベル比較手段に伝達し、下位のレベル
比較手段に最高位の割込レベルを有する割込要因の割込
要求が発生せず、自己に最高位の割込レベルを有する割
込要因の割込要求が発生したとき、該当する割込レベル
を有する割込要因の要因情報をＣＰＵに出力するので、
従来と比較してより少ない論理演算回路でレベル比較手
段を構成することができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による割込要因選択
装置の構成を示すブロック図である。

【図２】 この発明の実施の形態１による割込要因選択
装置に使用するレベル判定器及び初期値設定回路の構成
を示す回路図である。

【図３】 この発明の実施の形態２による割込要因選択
装置の初期値設定回路の構成を示す回路図である。

【図４】 この発明の実施の形態３による割込要因選択
装置のレベル判定器の構成を示す回路図である。

【図５】 この発明の実施の形態４による割込要因選択
装置に接続される動作クロック信号生成回路を示す図で
ある。

【図６】 この発明の実施の形態５による割込要因選択
装置のレベル比較器の構成を示す回路図である。

【図７】 このような従来の割込要因選択装置の構成を
示すブロック図である。

【符号の説明】

１ａ〜１ｃ 要因処理回路、２ａ〜２ｃ 割込レベル保
持回路、３ａ〜３ｃ，３ａ’ レベル比較器（レベル比
較手段）、４ａ〜４ｃ，４ａ’ レベル判定器（レベル
判定手段）、５，５ａ 初期値設定回路、６ａ１〜６ｃ
１ 論理演算回路、６ａ２〜６ｃ２ 論理演算回路、６
ａ３ ラッチ回路、６ａ４ トランジスタ、７ａ，７ｂ
フィードバックループ、７ｃ ラッチ回路、７ｄ Ｎ
ＡＮＤ回路、８ 動作クロック信号生成回路、９ａ 論
理演算回路、９ｂ ＯＲ回路、９ｃ ＡＮＤ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 周辺機能からの割込処理の要求を受ける
   と、その割込要因を選択してＣＰＵに処理させる半導体
   集積回路装置の割込要因選択装置において、 上記割込要因の上記ＣＰＵの処理における優先順位を示
   す割込レベル毎に設けられ、予め設定した初期値から変
   更があると、割込要求が発生したことを示す要求レベル
   信号と、 割込要求が発生した割込要因の割込レベルの上記要求レ
   ベル信号を初期値から変更させて上記割込要因の中で最
   高位の割込レベルを有する割込要因を判定するレベル判
   定手段と、 上記ＣＰＵが上記割込要因を処理するための受付処理を
   行う間に、上記レベル判定手段が判定を行った上記割込
   要因の中から上記ＣＰＵが優先して処理すべき上記割込
   要因を決定して該割込要因に係る情報を上記ＣＰＵに出
   力するレベル比較手段とを備えたことを特徴とする割込
   要因選択装置。
2. 【請求項２】 高位の優先順位を有する割込レベルの要
   求レベル信号が割込要求有りを示すとき、低位の優先順
   位を有する割込レベルの要求レベル信号を初期値に戻す
   動作を行わないことを特徴とする請求項１記載の割込要
   因選択装置。
3. 【請求項３】 高位の優先順位を有する割込レベルの要
   求レベル信号が割込要求有りを示すとき、低位の優先順
   位を有する割込レベルの割込要求が有っても該当する要
   求レベル信号を初期値から変更しないことを特徴とする
   請求項１記載の割込要因選択装置。
4. 【請求項４】 要求レベル信号の初期値を設定する際に
   ＣＰＵの動作を停止させ、割込要求が有って上記要求レ
   ベル信号が初期値から変更するとＣＰＵの動作を復帰さ
   せることを特徴とする請求項１から請求項３のうちのい
   ずれか１項記載の割込要因選択装置。
5. 【請求項５】 複数のレベル比較手段がデイジーチェー
   ン接続してＣＰＵ側が上位となるように連結し、 各レベル比較手段は、自己に最高位の割込レベルを有す
   る割込要因の割込要求が発生したとき、自己に入力され
   た割込要因が下位のレベル比較手段の割込要因より優先
   する旨を上位のレベル比較手段に伝達し、 上記以外のときは、下位のレベル比較手段の割込要因が
   優先する旨を上位のレベル比較手段に伝達し、 下位のレベル比較手段に最高位の割込レベルを有する割
   込要因の割込要求が発生せず、自己に最高位の割込レベ
   ルを有する割込要因の割込要求が発生したとき、該当す
   る割込レベルを有する割込要因の要因情報をＣＰＵに出
   力することを特徴とする請求項２又は請求項３記載の割
   込要因選択装置。