JP2001273711A

JP2001273711A - Ｃｄ−ｒｏｍデコーダ

Info

Publication number: JP2001273711A
Application number: JP2000088209A
Authority: JP
Inventors: Takayuki Suzuki; 貴之鈴木; Hiroyuki Tsuda; 廣之津田; Masayuki Ishibashi; 昌幸石橋
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2001-10-05
Also published as: US20010027550A1; KR20010093708A; TW487926B; KR100418010B1

Abstract

(57)【要約】【課題】システムとしてのより高い動作速度が望まれる
場合であれ、制御マイコンの負担を軽減して、バッファ
リングにかかる制御を的確に行うことの可能なＣＤ−Ｒ
ＯＭデコーダを提供する。【解決手段】ＣＤ−ＲＯＭデコーダを構成するバッファ
リング制御回路４３は、バッファＲＡＭにバッファリン
グされるＣＤ−ＲＯＭデータをセクタ単位でカウントす
る書込セクタカウンタ４１のカウント値ＣＢ、及びＣＤ
−ＲＯＭデータからホストコンピュータに転送されるＣ
Ｄ−ＲＯＭデータをセクタ単位でカウントする転送セク
タカウンタ４２のカウント値ＣＴとに基づきバッファＲ
ＡＭの空容量（セクタ数）を算出する。そして、空容量
が所定容量以下となったときＣＤ−ＲＯＭデータのバッ
ファリングを中断させ、空容量が所定容量に達したとき
同バッファリングを再開させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルデータに
含まれる符号誤りの訂正処理を行い、訂正処理が完了し
たデジタルデータをコンピュータ機器へ転送するＣＤ−
ＲＯＭデコーダに関する。

【０００２】

【従来の技術】図４に、この種のＣＤ−ＲＯＭデコーダ
が組み込まれているＣＤ−ＲＯＭシステムについてその
概要を示す。

【０００３】同図４に示すＣＤ−ＲＯＭシステムにおい
て、ディスク１は、螺旋状に描かれた記録トラックに沿
って所定のフォーマットに従うデジタルデータがＥＦＭ
(Eight to Fourteen Modulation)変調されて記憶された
ものであり、線速度または角速度を一定に保つようにし
て回転駆動される。

【０００４】また、ピックアップ部２は、回転駆動され
るディスク１にレーザ光を照射し、その反射光の状態の
変化に基づいて、ディスク１に記憶されたデジタルデー
タを読み取る部分である。

【０００５】また、アナログ信号処理部３は、ピックア
ップ部２で取り出される電圧値の変化を読み取り、波形
整形等を行う部分である。また、デジタル信号処理部４
は、アナログ信号処理部３を介して入力されるＥＦＭ信
号に対してＥＦＭ復調を施し、１４ビットのデータを８
ビットに変換する部分である。また、同デジタル信号処
理部４においては、ＣＩＲＣ（Cross Interleave Ree
d-Solomon Code）符号に基づく符号エラーの検出／訂
正処理等も行われる。これにより、１フレームが２４バ
イトのＣＤ−ＲＯＭデータが生成される。

【０００６】ここで、このＣＤ−ＲＯＭデータは、図５
に示すように、２３５２（９８フレーム×２４）バイト
が１セクタとして取り扱われ、各セクタの始まりに、同
期信号（１２バイト）、ヘッダ（４バイト）がそれぞれ
割り当てられている。このうち、１２バイトの同期信号
は、セクタの先頭位置を示すもので、固定パターンとし
て各セクタの始めに付されている。また、４バイトのヘ
ッダには、ディスク上のアドレスに相当する絶対時間の
情報（分／秒／フレーム番号：各１バイト）及びセクタ
内のデータのフォーマット（モード）を識別するモード
識別コード（１バイト）が割り当てられている。そし
て、このヘッダに続く２３３６バイトには、モード及び
フォームに合わせてユーザデータや誤り訂正符号（ＥＣ
Ｃ）、誤り検出符号（ＥＤＣ）等がそれぞれ割り当てら
れる。例えば図６に示すように、モード１の場合、ユー
ザデータ（２０４８バイト）、ＥＤＣ（４バイト）、Ｚ
ＥＲＯ（８バイト）及びＥＣＣ（２７６バイト）が割り
当てられる。また、モード２の場合、フォーム１では、
サブヘッダ（８バイト）、ユーザデータ（２０４８バイ
ト）、ＥＤＣ（４バイト）及びＥＣＣ（２７６バイト）
が割り当てられ、フォーム２では、サブヘッダ（８バイ
ト）、ユーザデータ（２３２４バイト）及びＥＤＣ（４
バイト）が割り当てられる。

【０００７】また、同ＣＤ−ＲＯＭシステムにおいて、
ＣＤ−ＲＯＭデコーダ５は、前記デジタル信号処理部４
から入力されるＣＤ−ＲＯＭデータに対して、再度符号
誤りの訂正処理を施し、ホストコンピュータからの要求
に応じて、ＣＤ−ＲＯＭデータ（ユーザデータ）をホス
トコンピュータへ転送する部分である。

【０００８】また、バッファＲＡＭ６は、ＣＤ−ＲＯＭ
デコーダ５に接続され、ＣＤ−ＲＯＭデータをセクタ単
位で所定の期間記憶する部分である。この記憶期間に、
ＣＤ−ＲＯＭデコーダ５において、ＣＤ−ＲＯＭデータ
に含まれる符号誤りを訂正するためのデコード処理が行
われる。

【０００９】そして、制御マイコン７は、所定の制御プ
ログラムに従って上記アナログ信号処理部３、デジタル
信号処理部４及びＣＤ−ＲＯＭデコーダ５のそれぞれの
動作を制御し、各部が互いに正しいタイミングでそれぞ
れの処理を実行できるように統括管理する部分である。
また、同制御マイコン７では、ホストコンピュータから
のＣＤ−ＲＯＭデータの転送要求に応答して上記各部の
動作を制御し、要求のあったデータをホストコンピュー
タ側へ転送する。

【００１０】また、この制御マイコン７では、上記バッ
ファＲＡＭ６にＣＤ−ＲＯＭデータをバッファリングす
る際、バッファリングを開始したいセクタの１つ前のセ
クタのアドレス情報（分／秒／フレーム番号）やセクタ
情報（セクタのフォーマット）を、上記ＣＤ−ＲＯＭデ
コーダ５に設けられるヘッダ情報レジスタから読み出し
て検出し、その後、同ＣＤ−ＲＯＭデコーダ５に対して
バッファリングの開始設定をすることにより、同データ
のバッファリングを開始させる。これはバッファリング
を終了させる場合も同様である。そして、バッファリン
グ中にバッファＲＡＭ６が満杯になるかどうかのバッフ
ァＲＡＭ管理もこの制御マイコン７が行っている。

【００１１】

【発明が解決しようとする課題】このように、上記従来
のＣＤ−ＲＯＭシステムにおいては、デジタル信号処理
部４からＣＤ−ＲＯＭデコーダ５に送られるＣＤ−ＲＯ
ＭデータのバッファＲＡＭ６に対するバッファリング等
も全て制御マイコン７によって管理される。このため、
こうしたバッファリングを含む上記各種処理をその制御
プログラムに基づいて柔軟に行うことができるものの、
同システムに要求される動作速度が高まるにしたがっ
て、制御マイコン７の負担が過大となって、それら各部
の処理動作に追従できなくなるおそれもある。

【００１２】本発明は、こうした実情に鑑みてなされた
ものであり、その目的とするところは、システムとして
のより高い動作速度が望まれる場合であれ、制御マイコ
ンの負担を軽減して、バッファリングにかかる制御を的
確に行うことの可能なＣＤ−ＲＯＭデコーダを提供する
ことにある。

【００１３】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１記載の発明は、一定のバイト数からなるセクタ毎に
所定のフォーマットを形成するデジタルデータをバッフ
ァメモリに一時記憶しつつ、データに含まれる符号誤り
の訂正処理または検出処理を施した後、同データをコン
ピュータ機器へ転送するＣＤ−ＲＯＭデコーダにおい
て、前記バッファメモリに一時記憶されるデータのセク
タ数をカウントする第１のカウンタと、同バッファメモ
リから前記コンピュータ機器に転送されるデータのセク
タ数をカウントする第２のカウンタと、これら第１及び
第２のカウンタのカウント値に基づいて前記バッファメ
モリの空容量を算出し、この空容量が所定容量以下とな
ったとき、前記バッファメモリへのデータの記憶動作を
停止させる第１のバッファリング制御回路と、を備える
ことをその要旨とする。

【００１４】同構成によれば、従来、制御マイコンが行
っていたデジタルデータ（ＣＤ−ＲＯＭデータ）のバッ
ファメモリ（バッファＲＡＭ）へのバッファリング制御
にかかる負荷、特に、バッファメモリの空容量の管理と
ともに、同空容量が所定容量以下となったときにバッフ
ァリングを中断させる処理にかかる負荷を低減させるこ
とができる。

【００１５】請求項２記載の発明は、請求項１に記載の
ＣＤ−ＲＯＭデコーダにおいて、前記バッファリング制
御回路は、前記第１及び第２のカウンタのカウント値に
基づいて算出される前記バッファメモリの空容量が所定
容量に達したとき、前記バッファメモリへのデータの記
憶動作を再開させることをその要旨とする。

【００１６】同構成によれば、コンピュータ機器（ホス
トコンピュータ）へのデータ転送によりバッファＲＡＭ
に空きができたときに制御マイコンが行っていたバッフ
ァリングの再開処理にかかる負荷をも低減させることが
できる。

【００１７】請求項３記載の発明は、請求項２に記載の
ＣＤ−ＲＯＭデコーダにおいて、前記デジタルデータの
バッファリングを開始するセクタのアドレス及びバッフ
ァリングを要求されるセクタ数がそれぞれ設定される第
１及び第２のレジスタと、前記デジタルデータに含まれ
るセクタアドレスを取り込む第３のレジスタと、前記第
１のレジスタに設定されたセクタアドレス及び前記第３
のレジスタに取り込まれたセクタアドレスに基づいてバ
ッファリングの開始を認識し、前記第２のレジスタに設
定されたセクタ数分だけ前記バッファメモリに対する前
記デジタルデータのバッファリングを実行する第２のバ
ッファリング制御回路と、をさらに備えることをその要
旨とする。

【００１８】同構成によれば、従来、制御マイコンが行
っていたＣＤ−ＲＯＭデータのバッファＲＡＭへのバッ
ファリング制御は、上記第1及び第２のバッファリング
制御回路によって行われる。そのため、制御マイコンが
行っていた転送データのバッファリングの開始・終了処
理及びバッファメモリの空容量に基づく同バッファリン
グの停止（中断）・再開処理の双方が自動的に行われる
ようになり、それら制御マイコンのバッファリングにか
かる処理を大幅に低減することができるようになる。

【００１９】

【発明の実施の形態】以下、本発明にかかるＣＤ−ＲＯ
Ｍデコーダの一実施の形態について、図１〜図３を参照
して説明する。

【００２０】図１に、本実施の形態のＣＤ−ＲＯＭデコ
ーダについてそのブロック構成を示す。このＣＤ−ＲＯ
Ｍデコーダは、先の図４に示すＣＤ−ＲＯＭシステムの
ＣＤ−ＲＯＭデコーダ５に相当し、同デコーダも、この
ＣＤ−ＲＯＭデコーダ５と同様にバッファＲＡＭ及び制
御マイコンに接続されている。

【００２１】さて、このＣＤ−ＲＯＭデコーダは、同図
１に示されるように、大きくはバッファＲＡＭにＣＤ−
ＲＯＭデータを書き込むまでの処理を行うデータ書込み
部ＤＷＢ、同書込みデータのエラー検出／訂正にかかる
処理を行うエラーチェック部ＥＤＢ、バッファＲＡＭの
データをホストコンピュータに転送するデータ転送部Ｄ
ＴＢ、及び当該デコーダ内各部のタイミング調整を行う
タイミング調整部ＴＣＢ等を備えて構成される。

【００２２】ここで、上記データ書込み部ＤＷＢは、デ
ィスクランブル回路１１、書込レジスタ１２、ヘッダ情
報レジスタ１３、セクタ情報変換回路１４、セクタ情報
書込レジスタ１５、書込アドレス発生回路１６、エラー
フラグレジスタ３０、書込セクタカウンタ４１、バッフ
ァリング制御回路４３、目標アドレスレジスタ５１、比
較回路５２、バッファセクタカウンタ５３、バッファト
リガ発生回路５４等を備えて構成されている。

【００２３】このうち、ディスクランブル回路１１は、
２３５２バイト（１セクタ）毎に入力されるＣＤ−ＲＯ
Ｍデータの内、１２バイトの同期信号を除く２３４０バ
イトに対してディスクランブル処理を施し、所定のフォ
ーマットに戻されたデータを出力する回路である。

【００２４】また、書込レジスタ１２は、ディスクラン
ブル回路１１から出力されるＣＤ−ＲＯＭデータを取り
込み、そのデータを第１のデータバス１８を通じてバッ
ファＲＡＭへ書き込むレジスタである。また、この書込
レジスタ１２には書込セクタカウンタ４１が接続され、
上記バッファＲＡＭに書き込まれるデータが同書込セク
タカウンタ４１によりセクタ単位でカウントされる。そ
して、そのカウント値ＣＢはバッファリング制御回路４
３へ出力される。

【００２５】また、バッファリング制御回路４３は、上
記カウント値ＣＢ及び後述する転送セクタカウンタ４２
のカウント値ＣＴに基づいて、バッファリングの管理を
行う回路である。なお、ここでのバッファリングの管理
態様に関する詳細は後述する。

【００２６】また、ヘッダ情報レジスタ１３は、ディス
クランブル回路１１から出力されるデータから４バイト
のヘッダを取り込み、そのヘッダ情報を第２のデータバ
ス１９から制御マイコンへ転送するレジスタである。さ
らに、同ヘッダ情報レジスタ１３では、ヘッダに続く８
バイトのデータをサブヘッダと見なして取り込み、ヘッ
ダとサブヘッダ（見なされたものも含む）とを併せてそ
のデータをセクタ情報変換回路１４に供給する。

【００２７】このセクタ情報変換回路１４は、ヘッダの
情報に基づいてＣＤ−ＲＯＭデータのモードの判定を行
い、さらに、モード２の場合には、サブヘッダの情報等
に基づいてフォームの判定を行う回路である。さらに、
セクタ情報変換回路１４では、この判定に基づき、各セ
クタのＣＤ−ＲＯＭデータのフォーマットを示す３ビッ
トのセクタ情報を生成し、この生成したセクタ情報をセ
クタ情報書込レジスタ１５に出力する。

【００２８】また、セクタ情報書込レジスタ１５は、上
記セクタ情報変換回路１４にて生成されたセクタ情報を
取り込み、そのセクタ情報を第１のデータバス１８を通
じてバッファＲＡＭへ書き込むレジスタである。

【００２９】なお、バッファＲＡＭは前述のように、ホ
ストコンピュータ側へのデータの転送に備えて、所定セ
クタ分のＣＤ−ＲＯＭデータを記憶できる容量を有して
いる。そして、本実施の形態にあっては、図２に示すよ
うに、このバッファＲＡＭに、例えばＣＤ−ＲＯＭデー
タが記憶される（２３５２×Ｎ）バイト分の第１の領域
と、同第１の領域に続いて、セクタ情報が記憶されるＮ
バイト分の第２の領域とをそれぞれ確保するようにして
いる。これにより、同バッファＲＡＭには、１セクタ毎
のＣＤ−ＲＯＭデータとそのＣＤ−ＲＯＭデータに対応
するセクタ情報（データのフォーマット情報）とが１対
１に対応するかたちで記憶されるようになる。

【００３０】また、書込アドレス発生回路１６は、バッ
ファＲＡＭ内に確保される上記第１の領域内の１セクタ
（２３５２バイト）分の領域を順次指定するアドレスを
発生し、書込レジスタ１２に保持されたＣＤ−ＲＯＭデ
ータの書き込みアドレスを指定する回路である。この書
き込みアドレスのうち、各セクタの先頭のデータに対応
するアドレスは、第２のデータバス１９を通じて、後述
するアドレスレジスタ２１に取り込まれる。同時に、同
書込アドレス発生回路１６では、バッファＲＡＭ内に確
保される上記第２の領域内の１バイト分の領域を指定す
るアドレスを発生し、セクタ情報書込レジスタ１５に保
持されたセクタ情報の書き込みアドレスを指定する。こ
のセクタ情報の書き込みアドレスも、上記ＣＤ−ＲＯＭ
データに対応する先頭アドレスと同様に、アドレスレジ
スタ２１に取り込まれる。

【００３１】また、エラーフラグレジスタ３０は、前記
デジタル信号処理部４でのエラー訂正処理でエラーが残
されたことを示すエラーフラグを取り込み、これを第2
のデータバス１９を通じて制御マイコン等へ転送するレ
ジスタである。

【００３２】また、目標アドレスレジスタ５１は、第2
のデータバス１９を通じて与えられる目標アドレス情報
を取り込んで記憶し、その目標アドレス情報を繰り返し
比較回路５２に出力するレジスタである。この目標アド
レスレジスタ５１に与えられる目標アドレス情報は、ホ
ストコンピュータ側が転送を要求する先頭のセクタのア
ドレスを示すもので、ホストコンピュータからの指示に
応答して制御マイコンより供給される。

【００３３】また、比較回路５２は、目標アドレスレジ
スタ５１から出力される目標アドレス情報と、ヘッダ情
報レジスタ１３から出力されるデータアドレス情報とを
比較し、各情報が一致したときに立ち上るバッファリン
グスタートパルスを発生する回路である。

【００３４】また、バッファセクタカウンタ５３は、バ
ッファリングすべき（転送すべき）セクタ数を示すバッ
ファリングセクタ情報がプリセットデータとして、同じ
くホストコンピュータからの指示に応答して制御マイコ
ンより供給された後、１セクタのＣＤ−ＲＯＭデータが
入力される毎に後述する同期信号検出回路２８から出力
されるタイミング信号に応じてダウンカウントし、カウ
ント値が初期値（ゼロ）に戻ったときに立ち上るバッフ
ァリングストップパルスを発生するカウンタである。

【００３５】そして、バッファトリガ発生回路５４は、
バッファリングスタートパルスの立ち上がりに応じて、
書込アドレス発生回路１６にバッファリング開始の指示
を与えるとともに、バッファリングストップパルスの立
ち上がりに応じて同書込アドレス発生回路１６にバッフ
ァリング終了の指示を与える回路である。

【００３６】これら目標アドレスレジスタ５１、比較回
路５２、バッファセクタカウンタ５３、及びバッファト
リガ発生回路５４によって、本実施の形態のＣＤ−ＲＯ
Ｍデコーダにあっては、ホストコンピュータの転送要求
に対して、バッファリングの自動開始、及び自動停止が
可能となっている。

【００３７】一方、上記エラーチェック部ＥＤＢは、エ
ラー訂正検出回路１７、チェックセクタカウンタ６１等
を備えて構成されている。このうち、エラー訂正検出回
路１７は、バッファＲＡＭに書き込まれたＣＤ−ＲＯＭ
データに対するエラー訂正や同データからのエラー検出
を行う回路である。すなわちこのエラー訂正検出回路１
７は、書込レジスタ１２からバッファＲＡＭに書き込ま
れたＣＤ−ＲＯＭデータを１セクタ単位で読み出すと共
に、セクタ情報書込レジスタ１５からバッファＲＡＭに
書き込まれたセクタ情報を読み出す。そして、セクタ情
報に基づいて、ＣＤ−ＲＯＭデータに対して施すべき処
理を決定し、ＥＣＣによる符号誤りの訂正処理及びＥＤ
Ｃによる符号誤りの検出処理を施す。例えば、セクタ情
報がモード１、あるいはモード２のフォーム１を示す場
合には、符号誤りに対して訂正処理及び検出処理を行
い、モード２のフォーム２の場合には、符号誤りの検出
処理のみとなる。このエラー訂正検出回路１７において
所定の処理が施されたＣＤ−ＲＯＭデータは、ホストコ
ンピュータへの転送に備えて、再びバッファＲＡＭに保
持される。

【００３８】また、チェックセクタカウンタ６１は、バ
ッファＲＡＭに保持されるＣＤ−ＲＯＭデータに内で、
上述したエラー訂正検出回路１７による所定のエラーチ
ェック処理が終了したセクタ数をカウントするカウント
である。

【００３９】また、データ転送部ＤＴＢは、読出アドレ
ス発生回路２０、アドレスレジスタ２１、アドレスカウ
ンタ２２、セクタ情報読出レジスタ２３、セクタ情報判
定回路２４、コマンドレジスタ２５、コマンド判定回路
２６、転送バッファ２７及びチェック先頭レジスタ６
２等を備えて構成されている。

【００４０】このうち読出アドレス発生回路２０は、後
述するセクタ情報判定回路２４及びコマンド判定回路２
６の指示に応答して、バッファＲＡＭ内の第１の領域及
び第２の領域を順次指定するアドレスを発生し、バッフ
ァＲＡＭに記憶されたセクタ情報及びＣＤ−ＲＯＭデー
タ（ユーザデータ）を読み出す回路である。こうしてバ
ッファＲＡＭから読み出されるセクタ情報は、セクタ情
報読出レジスタ２３に一時的に保持される。また、同バ
ッファＲＡＭから読み出されるユーザデータは第１のデ
ータバス１８を介して転送バッファ２７に取り込まれ
る。この転送バッファ２７に取り込まれたユーザデータ
がホストコンピュータへ転送される。

【００４１】また、アドレスレジスタ２１は、上述した
ように、書込アドレス発生回路１６が発生するアドレス
のうち、各セクタの先頭のデータに対応する書き込みア
ドレスと、セクタ情報に対応する書き込みアドレスとを
取り込んでこれを保持するレジスタである。同時にアド
レスレジスタ２１は、バッファＲＡＭに格納されている
複数のセクタの各時間情報のうち、最も小さいものある
いは最も大きいものを保持する。これにより、バッファ
ＲＡＭに格納されている全ての時間情報を把握すること
ができる。

【００４２】また、アドレスカウンタ２２は、前記読出
アドレス発生回路２０が読み出し用のアドレスを更新す
る毎にカウント動作を繰り返し、そのカウント値を後述
するコマンド判定回路２６に供給するカウンタである。
このアドレスカウンタ２２では、読出アドレス発生回路
２０がバッファＲＡＭに対して読み出しアドレスを供給
している間に動作することで、同バッファＲＡＭから読
み出されるデータのセクタ数（あるいはバイト数）をカ
ウントする。

【００４３】また、チェック先頭レジスタ６２は、上記
エラー訂正検出回路１７による処理が終了し再びバッフ
ァＲＡＭに保持されたセクタのうち、その先頭セクタの
バッファＲＡＭでのアドレスを記憶するレジスタであ
る。

【００４４】また、セクタ情報判定回路２４は、上記セ
クタ情報読出レジスタ２３に保持されたセクタ情報に基
づいて、そのセクタ情報に対応するセクタのＣＤ−ＲＯ
Ｍデータのフォーマットを認識、判定する回路である。
そして、同セクタ情報判定回路２４では、ホストコンピ
ュータへデータを転送する際に、読出アドレス発生回路
２０がその読み出しアドレスに付加するオフセットをＣ
Ｄ−ＲＯＭデータのフォーマットに応じて設定する。す
なわち、バッファＲＡＭに記憶されたＣＤ−ＲＯＭデー
タは、そのヘッダ及びサブヘッダを除いたユーザデータ
がホストコンピュータ側に転送されるため、各セクタ毎
のフォーマットに合わせて、その先頭アドレスに対して
ヘッダ及びサブヘッダの分のアドレスがオフセットとし
て加算される。なお、ＣＤ−ＲＯＭデータについては、
１セクタの全て（２３５２バイト）のデータを転送する
場合もあり、このような場合には、上記オフセットを加
算する必要はない。このオフセットの必要、不必要の制
御は、例えばホストコンピュータからの指示に基づきコ
マンド判定回路２６によって切換えられる。

【００４５】また、コマンドレジスタ２５は、ホストコ
ンピュータから送られてくる転送指示等のコマンドを一
時的に保持するレジスタである。また、コマンド判定回
路２６は、アドレスレジスタ２１及びアドレスカウンタ
２２の出力とコマンドレジスタ２５に保持されたコマン
ドとに従い、読出アドレス発生回路２０やセクタ情報読
出レジスタ２３に対して、動作指示を与える回路であ
る。また、上記チェック先頭レジスタ６２等の情報に基
づき、ホストコンピュータから転送要求のあったデータ
が既にエラーチェック処理を終えてバッファＲＡＭに確
保されているかの判断等も行う。

【００４６】そして、転送バッファ２７は、上述したよ
うにバッファＲＡＭから読み出されるユーザデータを第
１のデータバス１８を通して取り込み、ホストコンピュ
ータへ転送するバッファである。また、この転送バッフ
ァ２７には転送セクタカウンタ４２が接続され、上記バ
ッファＲＡＭから読み出されホストコンピュータに転送
されるデータが、同転送セクタカウンタ４２によりセク
タ単位でカウントされる。そして、そのカウント値ＣＴ
も上記バッファリング制御回路４３へ出力される。

【００４７】また一方、タイミング調整部ＴＣＢは、同
期信号検出回路２８、及びタイミング発生回路２９等を
備えて構成されている。このうち、同期信号検出回路２
８は、入力されるＣＤ−ＲＯＭデータの各セクタの始ま
りに付された１２バイトの同期信号を検出し、同データ
のセクタの始まりを示すタイミング信号を後述するタイ
ミング発生回路２９に与える回路である。また、この同
期信号検出回路２８では、上記同期信号を検出できなか
ったとき、検出エラーを示すデータを第２のデータバス
１９を介して制御マイコン７へ転送する。

【００４８】また、タイミング発生回路２９は、上記同
期信号検出回路２８から出力されるタイミング信号に基
づき、各種のタイミングクロックを生成する回路であ
る。これらのタイミングクロックは、制御マイコンをは
じめとする各部に供給され、それぞれの動作タイミング
を決定する。

【００４９】このように、本実施の形態のＣＤ−ＲＯＭ
デコーダにおいては、タイミング調整部ＴＣＢを通じて
調整されるタイミングクロックのもとに、データ書込み
部ＤＷＢ及びデータ転送部ＤＴＢを構成する各回路の上
述の処理が実行されることで、ホストコンピュータから
のＣＤ−ＲＯＭデータの転送要求に対しても、基本的に
は、同データの制御マイコンを介さない自動転送が可能
となる。

【００５０】すなわち、上記コマンド判定回路２６は、
ホストコンピュータから特定のセクタの転送要求があっ
たとき、要求のあったセクタがバッファＲＡＭに記憶さ
れているかどうかをアドレスレジスタ２１あるいはチェ
ック先頭レジスタ６２に保持されているアドレス及び時
間情報の参照のもとに判定する。そして、目標とするセ
クタがバッファＲＡＭ内に記憶されていた場合、まず、
目標セクタに対応するセクタ情報をセクタ情報読出レジ
スタ２３に読み出し、そのセクタ情報に基づいて目標セ
クタのフォーマットを判定する。

【００５１】続いて、ホストコンピュータからユーザデ
ータのみを転送するように要求があった場合、フォーマ
ットの判定結果に従い、先頭アドレスにオフセットを加
算するようにして読出アドレス発生回路２０を起動し、
目標セクタのユーザデータを読み出す。例えば、目標セ
クタがモード１であった場合、アドレスレジスタ２１に
格納された先頭アドレスに、同期信号の１２バイト分と
ヘッダの４バイト分を加算した位置から目標セクタのユ
ーザデータが読み出されることとなる。

【００５２】そして、ユーザデータの読み出しが開始さ
れると、アドレスカウンタ２２がカウント動作を開始
し、バッファＲＡＭから読み出されるユーザデータのバ
イト数をカウントする。そして、読み出したユーザデー
タのバイト数が、ホストコンピュータから指示されたバ
イト数に達した時点で、コマンド判定回路２６は読出ア
ドレス発生回路２０に対して停止指示を与える。

【００５３】このようにして、バッファＲＡＭに格納さ
れたデータに関しては、制御マイコンの制御を受けるこ
となく、自動的にホストコンピュータ側へ転送されるよ
うになる。

【００５４】一方、目標セクタのＣＤ−ＲＯＭデータが
バッファＲＡＭ内に記憶されていなかった場合、上記コ
マンド判定回路２６は、第２のデータバス１９を通して
制御マイコンに対し新たなＣＤ−ＲＯＭデータの読み込
み指示を送る。これにより、制御マイコンは、ピックア
ップ（図４）を起動し、目標セクタを含むＣＤ−ＲＯＭ
データを読み出すように各部を動作させる。そして、バ
ッファＲＡＭ内に目標セクタが記憶された後には、上述
した態様をもって自動転送動作が行われる。

【００５５】次に、本実施の形態によるバッファリング
の自動処理について、図３に示すフローチャートを併せ
参照して詳細に説明する。このバッファリングの自動処
理のうち、ホストコンピュータの転送要求に対してのバ
ッファリングの自動開始は、上述したように、目標アド
レスレジスタ５１から出力される目標アドレス情報と、
ヘッダ情報レジスタ１３から出力されるデータアドレス
情報とを比較し、各情報が一致したときに立ち上るバッ
ファリングスタートパルスに応じてバッファトリガ発生
回路５４が書込アドレス発生回路１６にバッファリング
開始の指示を与えることによって行われる。

【００５６】一方、バッファリングの自動終了は、バッ
ファセクタカウンタ５３に供給されるバッファリングす
べき（転送すべき）セクタ数を示すプリセットデータが
初期値（ゼロ）に戻ったときに立ち上るバッファリング
ストップパルスに応じてバッファトリガ発生回路５４が
書込アドレス発生回路１６にバッファリング終了の指示
を与えることによって行われる。

【００５７】そして本実施の形態においては、このバッ
ファリングの自動開始・終了処理に加え、バッファリン
グの自動中断・再開処理も行われる。以下に、このバッ
ファリングの自動中断・再開処理の一例について、図３
に示すフローチャートを併せ参照して詳細に説明する。

【００５８】このバッファリングの自動中断・再開処理
は、上述したように、上記バッファリング制御回路４３
において、書込セクタカウンタ４１のカウント値ＣＢ及
び転送セクタカウンタ４２のカウント値ＣＴに基づいて
行われる。なお、ここでの各処理のタイミング調整は、
上記タイミング発生回路２９によって行われる。また、
同バッファリング制御回路４３は、データの大小を比較
するための比較回路、データの加算処理を行う加算回路
（いずれも図示略）等の周知の論理回路を備えて構成さ
れている。

【００５９】さて、このバッファリングの自動中断・再
開処理に際し、同図３に示すステップＳ１では、まず、
書込セクタカウンタ４１のカウント値ＣＢ及び転送セク
タカウンタ４２のカウント値ＣＴがバッファリング制御
回路４３に読み込まれる。

【００６０】なお、これら書込セクタカウンタ４１及び
転送セクタカウンタ４２は、各々、セクタ数を０〜Ｎ個
まで繰り返しカウントするカウンタで、カウント数が
「Ｎ」を越えると、カウント数を「０」に戻して再びカ
ウントを開始する。ここで、「Ｎ」はバッファＲＡＭの
容量に応じて設定される値であり、バッファＲＡＭ内に
記憶可能なデータのセクタ数に一致する。

【００６１】続くステップＳ２では、読み込まれたカウ
ント値ＣＢ及びカウント値ＣＴの大きさが比較される。
ここでカウント値ＣＢがカウント値ＣＴ以上の場合に
は、ステップＳ３に示すように、「Ｎ」からデータ占有
容量（ＣＢ−ＣＴ）を減算して空容量（セクタ数）を算
出する。

【００６２】一方、カウント値ＣＢがカウント値ＣＴよ
り小さい場合には、ステップＳ４に示すように、「Ｎ」
からデータ占有容量（ＣＢ＋Ｎ−ＣＴ）を減算して空容
量（ＣＴ−ＣＢ）を算出する。すなわち、カウント値Ｃ
Ｂがカウント値ＣＴよりも小さい場合、それらの差（Ｃ
Ｔ−ＣＢ）によってバッファＲＡＭの空容量が算出され
る。

【００６３】そしてステップＳ５において、これらバッ
ファＲＡＭの空容量が所定値（「０」（ゼロ）でもよ
い）以下か否かの判定がされる。ここで、空容量が所定
値以下であると判定された場合には、ステップＳ６に示
すように、バッファＲＡＭへのバッファリングが中断さ
れる。これは、バッファＲＡＭがほぼ満杯であることを
意味し、これ以上ＣＤ−ＲＯＭデータのバッファリング
が不可能であるため、同バッファＲＡＭに所定量の空き
ができるまでバッファリング動作を一時中断させるため
である。

【００６４】具体的には、バッファリング制御回路４３
は書込アドレス発生回路１６に対してバッファリングの
ためのアドレス発生を中止させる信号を出力するととも
に、制御マイコンに対して当該ＣＤ−ＲＯＭデコーダへ
のＣＤ−ＲＯＭデータの転送を中断させるための割り込
み信号を出力する。

【００６５】一方、ステップＳ５に示す判断で、空容量
が所定値以下であると判定されない場合には、すなわ
ち、バッファＲＡＭの空容量が所定値以上であると判定
された場合には、ステップＳ７に示すように、バッファ
ＲＡＭへのバッファリングの継続指示がなされる。これ
は、バッファＲＡＭからデータが転送され同ＲＡＭに空
きができたことを意味し、中断していたバッファリング
を再開させる場合も該当する。

【００６６】具体的には、バッファリング制御回路４３
は書込アドレス発生回路１６に対して中止していたバッ
ファリングのためのアドレス発生を再開させる信号を出
力するとともに、制御マイコンに対して当該ＣＤ−ＲＯ
ＭデコーダへのＣＤ−ＲＯＭデータの転送を再開させる
ための割り込み信号を出力する。これら信号によりバッ
ファリングが自動的に再開されるとともに、所定セクタ
数のバッファリングが終了するまでの間は、これらバッ
ファリングの自動中断・再開が繰り返されることとな
る。なお、上記バッファリングの中断・再開を判定する
バッファＲＡＭの空容量の所定値は各々異なる値に設定
されるものであってもよい。例えば、バッファリングを
再開させるためのバッファＲＡＭの空容量の所定値は、
バッファリングを中断させるための同所定値よりも大き
な値に設定されるものであってもよい。

【００６７】このように、本実施の形態においては、制
御マイコンが行っていた転送データのバッファリングの
開始・終了処理及び中断・再開処理の双方が自動的に行
われるようになる。そのため、従来制御マイコンが行っ
ていたそれらバッファリングにかかる処理及び制御を大
幅に割愛させることができるようになる。そのため、制
御マイコンの負荷を低減して、同制御マイコンをＣＤ−
ＲＯＭシステムの高速化や転送データ数の増加に寄与す
るタスクに従事させることができるようになる。

【００６８】以上説明した構成を有する本実施の形態の
ＣＤ−ＲＯＭデコーダによれば、以下のような効果を得
ることができるようになる。（１）従来、制御マイコンが行っていた転送データのバ
ッファリングの開始・終了処理は、バッファトリガ発生
回路５４や書込アドレス発生回路１６等により自動的に
行われるようになる。そのため、従来制御マイコンが行
っていたそれらバッファリングの開始・終了にかかる処
理及び制御を低減することができるようになる。

【００６９】（２）さらに従来、制御マイコンが行って
いた上記バッファリングの中断及び再開にかかる処理
も、上記バッファリング制御回路４３によって行われ
る。そのため、制御マイコンのバッファリングの制御に
かかる負荷を大幅に軽減させることができ、同制御マイ
コンをＣＤ−ＲＯＭシステムの高速化や転送データ数の
増加に寄与するタスクに従事させることができるように
なる。また、ＣＤ−ＲＯＭシステムとして高い動作速度
が望まれる場合であっても、これらバッファリング動作
を確実に行うことができる。

【００７０】（３）上記バッファリングの中断及び再開
にかかる判断を、カウント値ＣＢとカウント値ＣＴとの
差に基づき行っている。そのため、簡易な構成で同バッ
ファリングの中断及び再開を制御することが可能とな
る。

【００７１】（４）各セクタ毎のＣＤ−ＲＯＭデータの
フォーマットを示すセクタ情報を、ＣＤ−ＲＯＭデータ
と共にバッファＲＡＭに記憶させることとしたため、エ
ラー訂正検出回路１７の動作制御や、ホストコンピュー
タ側へのユーザデータの転送制御を同情報を用いてより
容易に行うことができる。このとき、制御マイコンは、
ヘッダ情報などに基づいてセクタのフォーマットの判別
を行う必要がないため、その負荷がさらに低減されて、
システムの高速動作に対応することができるようにな
る。

【００７２】（５）データ転送部に、上記アドレスレジ
スタ２１、アドレスカウンタ２２、セクタ情報読出レジ
スタ２３、セクタ情報判定回路２４、コマンドレジスタ
２５、コマンド判定回路２６等を備えことにより、バッ
ファＲＡＭに格納されたＣＤ−ＲＯＭデータに関して
は、制御マイコンの制御を受けることなく、自動的にホ
ストコンピュータ側へ転送することが可能となる。

【００７３】なお、上記実施の形態は以下のようにその
構成を変更して実施することもできる。・上記実施の形態においては、バッファセクタカウンタ
５３を、当該デコーダに前記デジタルデータの１セクタ
分が取り込まれる毎にそのカウント値をダウンカウント
するダウンカウンタとして構成する例を示したが、同カ
ウンタ５３をアップカウンタとし、カウント値がバッフ
ァリング要求セクタ数に達したときにバッファリングス
トップパルスを発生するように構成してもよい。すなわ
ち、要は、制御マイコンのからのバッファリング要求セ
クタ数が設定されるレジスタを備える構成であればよ
く、且つこのレジスタに設定されたセクタ数分だけ適宜
カウントできる構成であればよい。

【００７４】・上記実施の形態においては、バッファリ
ング及び転送されるＣＤ−ＲＯＭデータ量をセクタ単位
でカウントしそのカウント値に基づいてバッファリング
制御を行う例を示したが、これに限られない。その他、
例えばＣＤ−ＲＯＭデータ量をバイト単位でカウントし
てバッファリング制御を行うようにしてもよい。

【００７５】・また、バッファリング制御回路４３によ
るバッファリングの制御態様も、上記書込セクタカウン
タ４１及び転送セクタカウンタ４２を使用するものに限
られない。その他、例えば上記エラー訂正検出回路１７
での処理が終了したセクタをカウントするチェックセク
タカウンタ６１のカウント値をさらに参照してバッファ
リングの制御を行うようにしてもよい。

【００７６】・上記実施の形態においては、セクタ情報
書込レジスタ１５を備えて、セクタ情報変換回路１４に
よって生成されたセクタ情報をＣＤ−ＲＯＭデータと共
にバッファＲＡＭに記憶させる構成としたが、これに限
られない。その他、例えばセクタ情報書込レジスタ１５
を備えず、セクタ情報をセクタ情報変換回路１４から制
御マイコン７へ転送するように構成しても、同制御マイ
コン７のＣＤ−ＲＯＭデータのバッファリングにかかる
負荷を低減することはできる。

【００７７】・また、上記実施の形態においては、バッ
ファリングの開始・終了処理と中断・再開にかかる処理
との双方をＣＤ−ＲＯＭデコーダ側で行う構成について
例示したが、バッファリングの開始・終了処理とについ
ては制御マイコンで行い、上記バッファリング制御回路
４３を通じた同バッファリングの中断・再開にかかる処
理のみをＣＤ−ＲＯＭデコーダで行う構成としてもよ
い。この場合であれ、制御マイコンの負荷を軽減するこ
とはできる。

【図面の簡単な説明】

【図１】本発明にかかるＣＤ−ＲＯＭデコーダの一実施
の形態についてその構成を示すブロック図。

【図２】バッファＲＡＭのアドレスの割り当て状況を示
す模式図。

【図３】バッファリングの中断・再開動作の一例を示す
フローチャート。

【図４】ＣＤ−ＲＯＭシステムの構成を示すブロック
図。

【図５】ＣＤ−ＲＯＭデータのヘッダの構成を示す図。

【図６】１セクタ分のＣＤ−ＲＯＭデータのフォーマッ
トを示す図。

【符号の説明】

１…コンパクトディスク、２…ピックアップ部、３…ア
ナログ信号処理部、４…デジタル信号処理部、５…ＣＤ
−ＲＯＭデコーダ、６…バッファＲＡＭ、７…制御マイ
コン、１１…ディスクランブル回路、１２…書込レジス
タ、１３…ヘッダ情報レジスタ、１４…セクタ情報変換
回路、１５…セクタ情報書込レジスタ、１６…書込アド
レス発生回路、１７…エラー訂正検出回路、１８…第１
のデータバス、１９…第２のデータバス、２０…読出ア
ドレス発生回路、２１…アドレスレジスタ、２２…アド
レスカウンタ、２３…セクタ情報読出レジスタ、２４…
セクタ情報判定回路、２５…コマンドレジスタ、２６…
コマンド判定回路、２７…転送バッファ、２８…同期信
号検出回路、２９…タイミング発生回路、３０…エラー
フラグレジスタ、４１…書込セクタカウンタ、４２…転
送セクタカウンタ、４３…バッファリング制御回路（第
1のバッファリング制御回路）、５１…目標アドレスレ
ジスタ、５２…比較回路、５３…バッファセクタカウン
タ（第２のレジスタ）、５４…バッファトリガ発生回路
（第２のバッファリング制御回路）、６１…チェックセ
クタカウンタ、６２…チェック先頭レジスタ、ＤＷＢ…
データ書込み部、ＤＴＢ…データ転送部、ＥＣＢ…エラ
ーチェック部、ＴＣＢ…タイミング調整部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者石橋昌幸大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内Ｆターム(参考） 5D044 BC03 CC04 DE69 FG10 HH05 HL02

Claims

【特許請求の範囲】

【請求項１】一定のバイト数からなるセクタ毎に所定の
フォーマットを形成するデジタルデータをバッファメモ
リに一時記憶しつつ、データに含まれる符号誤りの訂正
処理または検出処理を施した後、同データをコンピュー
タ機器へ転送するＣＤ−ＲＯＭデコーダにおいて、前記バッファメモリに一時記憶されるデータのセクタ数
をカウントする第１のカウンタと、同バッファメモリから前記コンピュータ機器に転送され
るデータのセクタ数をカウントする第２のカウンタと、これら第１及び第２のカウンタのカウント値に基づいて
前記バッファメモリの空容量を算出し、この空容量が所
定容量以下となったとき、前記バッファメモリへのデー
タの記憶動作を停止させる第１のバッファリング制御回
路と、を備えることを特徴とするＣＤ−ＲＯＭデコーダ。
【請求項２】前記バッファリング制御回路は、前記第１
及び第２のカウンタのカウント値に基づいて算出される
前記バッファメモリの空容量が所定容量に達したとき、
前記バッファメモリへのデータの記憶動作を再開させる
請求項１記載のＣＤ−ＲＯＭデコーダ。
【請求項３】前記デジタルデータのバッファリングを開
始するセクタのアドレス及びバッファリングを要求され
るセクタ数がそれぞれ設定される第１及び第２のレジス
タと、前記デジタルデータに含まれるセクタアドレスを取り込
む第３のレジスタと、前記第１のレジスタに設定されたセクタアドレス及び前
記第３のレジスタに取り込まれたセクタアドレスに基づ
いてバッファリングの開始を認識し、前記第２のレジス
タに設定されたセクタ数分だけ前記バッファメモリに対
する前記デジタルデータのバッファリングを実行する第
２のバッファリング制御回路と、をさらに備えることを特徴とする請求項２記載のＣＤ−
ＲＯＭデコーダ。