JP2001256055A - Program download system - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はプログラムダウンロ
ード方式、特にマスタプロセッサおよび１個以上のスレ
ーブプロセッサを含む複数（又はマルチ）プロセッサシ
ステムにおけるプログラムダウンロード方式に関する。The present invention relates to a program download method, and more particularly to a program download method in a multiple (or multi) processor system including a master processor and one or more slave processors.
【０００２】[0002]
【従来の技術】複数のプロセッサから構成される複数プ
ロセッサシステムにおいては、マスタプロセッサと呼ば
れる特定の（単一）プロセッサおよびそれ以外のスレー
ブプロセッサに揮発性メモリだけを設け、必要なプログ
ラムをマスタプロセッサからスレーブプロセッサの揮発
性メモリにダウンロードすることが行われている。そし
て、このようなプログラムダウンロード方式として、次
の如き技術が提案されている。2. Description of the Related Art In a multiprocessor system composed of a plurality of processors, a specific (single) processor called a master processor and other slave processors are provided only with volatile memories, and necessary programs are transferred from the master processor. Downloading to the volatile memory of the slave processor has been performed. The following techniques have been proposed as such a program download method.
【０００３】先ず、第１従来技術は、特開平１−２４６
６５２号公報の「プログラムロード方式」に開示されて
いる。マスタプロセッサからもアクセス可能な揮発性の
共用メモリを設け、マスタプロセッサがリセット保持回
路によりスレーブプロセッサを停止させた状態でダウン
ロードすべきプログラムを上述した共用メモリに書き込
む。その後、リセット保持回路を解除して、スレーブプ
ロセッサは、その共用メモリに書き込まれたプログラム
を実行する。First, the first prior art is disclosed in Japanese Patent Laid-Open No.
No. 652, “Program loading method”. A volatile shared memory accessible from the master processor is provided, and the master processor writes a program to be downloaded to the shared memory while the slave processor is stopped by the reset holding circuit. Thereafter, the reset holding circuit is released, and the slave processor executes the program written in the shared memory.
【０００４】第２従来技術は、特開昭６３−１８４１５
５号公報の「マルチプロセッサシステムのダウンロード
方式」に開示されている。スレーブプロセッサに、デー
タおよびプログラムを格納する揮発性メモリと、マスタ
プロセッサからもアクセス可能な揮発性の共用メモリ
と、この共用メモリの任意の領域のアドレス変換を行う
アドレス変換回路と、マスタプロセッサからの自プロセ
ッサに対するリセット信号を保持するリセット保持回路
とを設けている。そして、マスタプロセッサがこのリセ
ット保持回路によりスレーブプロセッサを停止させた状
態でスレーブプロセッサ用ＩＰＬを共用メモリに転送し
てアドレス変換回路によりその転送領域のアドレスをス
レーブプロセッサから見て先頭番地以降（リスタートア
ドレス以降）となるようにアドレス変換した後リセット
状態を解除する。これを契機にスレーブプロセッサが共
用メモリ上のＩＰＬを実行することにより、ダウンロー
ドプログラムをマスタプロセッサのメモリから共用メモ
リを介して自プロセッサの不揮発性メモリにロードして
実行する。A second prior art is disclosed in Japanese Patent Application Laid-Open No. 63-18415.
This is disclosed in Japanese Unexamined Patent Application Publication No. 5 "Multiprocessor System Download Method". A volatile memory for storing data and programs in the slave processor, a volatile shared memory accessible from the master processor, an address conversion circuit for performing address conversion of an arbitrary area of the shared memory, And a reset holding circuit for holding a reset signal for the own processor. Then, the master processor transfers the IPL for the slave processor to the shared memory in a state where the slave processor is stopped by the reset holding circuit, and the address conversion circuit looks at the address of the transfer area from the start address after the start address (restart). After resetting the address so that the address becomes (after the address), the reset state is released. In response to this, the slave processor executes the IPL on the shared memory, so that the download program is loaded from the memory of the master processor to the nonvolatile memory of the own processor via the shared memory and executed.
【０００５】また、第３従来技術は、特開平７−３６７
０４号公報の「プログラムダウンロード方式」に開示さ
れている。マスタプロセッサ側にプログラム書換可能な
不揮発性メモリを有し、マスタプロセッサからスレーブ
プロセッサに対するリセット保持回路を設けている。そ
して、マスタプロセッサがこのリセット保護回路により
スレーブプロセッサを停止させた状態でスレーブプロセ
ッサ用の揮発性メモリにプログラムをロードして実行す
る。A third prior art is disclosed in Japanese Patent Laid-Open No. 7-367.
No. 04, entitled "Program Download Method". The master processor has a programmable rewritable nonvolatile memory, and a reset holding circuit from the master processor to the slave processor. Then, the master processor loads the program into the volatile memory for the slave processor and executes the program while the slave processor is stopped by the reset protection circuit.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上述し
た従来のプログラムダウンロード方式は、次の如き解決
すべき課題を有する。即ち、上述した第１従来の技術
は、スレーブプロセッサが実行すべきダウンロードプロ
グラムを共用メモリに格納する構成を採用しているた
め、共用メモリの性質上、他のプロセッサが共用メモリ
をアクセスしている最中にはスレーブプロセッサはアク
セスできない。従って、プログラムの実行が停止して、
ダウンロードプログラムの実行によるローカルな処理の
性能が低下する。However, the above-mentioned conventional program download method has the following problems to be solved. That is, since the above-described first conventional technique employs a configuration in which the download program to be executed by the slave processor is stored in the shared memory, another processor accesses the shared memory due to the nature of the shared memory. During this time, the slave processor cannot access it. Therefore, the execution of the program stops,
The performance of local processing due to the execution of the download program decreases.
【０００７】次に、上述した第２従来技術は、ダウンロ
ードプログラムを最終的にはスレーブプロセッサ内のロ
ーカルな不揮発性メモリに格納するため、上述した第１
従来技術の問題はない。しかし、先ずスレーブプロセッ
サ用のＩＰＬを転送し、次にスレーブプロセッサがその
ＩＰＬを実行してダウンロードプログラムを共用メモリ
に読み込み、更にそこからローカルな不揮発性メモリに
格納する。そのため、ダウンロード完了までの時間が長
くなる。Next, in the above-mentioned second prior art, the download program is finally stored in a local nonvolatile memory in the slave processor.
There are no problems with the prior art. However, first, the IPL for the slave processor is transferred, and then the slave processor executes the IPL to read the download program into the shared memory, and then stores it in the local nonvolatile memory. Therefore, the time until the download is completed becomes longer.
【０００８】最後に、第３従来技術は、ダウンロードプ
ログラムをマスタプロセッサ内の不揮発性メモリ（書換
可能）に格納するため、上述した第１および第２従来技
術の問題はない。しかし、電源を投入する毎にマスタプ
ロセッサからスレーブプロセッサの揮発性メモリにダウ
ンロードする必要があるためにプロセッサ起動に要する
時間が長くなる。更に、接続されるスレーブプロセッサ
の数に比例して起動時間が膨大となってしまう。また、
スレーブプロセッサの揮発性メモリは、プロセッサの停
止状態においても内容を保持するスタティックタイプの
メモリを必要とするために、通常メインメモリとして使
用されるダイナミックタイプのメモリに比較して高価と
なる。Finally, in the third prior art, the download program is stored in a non-volatile memory (rewritable) in the master processor, so there is no problem of the first and second prior arts. However, it is necessary to download the data from the master processor to the volatile memory of the slave processor every time the power is turned on, so that the time required for starting the processor becomes longer. Further, the startup time becomes enormous in proportion to the number of connected slave processors. Also,
The volatile memory of the slave processor requires a static type memory that retains its contents even when the processor is stopped, and thus is more expensive than a dynamic type memory usually used as a main memory.
【０００９】[0009]
【発明の目的】従って、本発明の目的は、複数プロセッ
サシステムにおいて、マスタプロセッサからスレーブプ
ロセッサのローカルな不揮発性メモリへ迅速なプログラ
ムのダウンロードが可能であるプログラムダウンロード
方式を提供することである。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a program download method capable of quickly downloading a program from a master processor to a local nonvolatile memory of a slave processor in a multiprocessor system.
【００１０】[0010]
【課題を解決するための手段】本発明のプログラムダウ
ンロード方式は、夫々マイクロプロセッサ、ＣＰＵバス
およびバスインタフェースを含み、システムバスを介し
て相互に接続されたマスタプロセッサおよびスレーブプ
ロセッサにより構成される複数プロセッサシステムのプ
ログラムダウンロード方式であって、スレーブプロセッ
サは、ＣＰＵバスに接続されたメモリと、マイクロプロ
セッサおよびバスインタフェースに接続されたリセット
回路とを備え、このリセット回路はマスタプロセッサの
モード設定ストラップの「ダウンロードモード」により
スレーブプロセッサのマイクロプロセッサを停止状態と
し、マスタプロセッサからのプログラムをメモリにダウ
ンロードする。A program download method according to the present invention includes a microprocessor, a CPU bus and a bus interface, each comprising a plurality of processors each comprising a master processor and a slave processor connected to each other via a system bus. In a system program download method, a slave processor includes a memory connected to a CPU bus, and a reset circuit connected to a microprocessor and a bus interface. In the "mode", the microprocessor of the slave processor is stopped, and the program from the master processor is downloaded to the memory.
【００１１】また、本発明のプログラムダウンロード方
式の好適実施形態例によると、マスタプロセッサのＣＰ
Ｕバスには、外部インタフェースを介してダウンロード
用外部装置が接続される。マスタプロセッサは、揮発性
メモリを含み、ダウンロード用外部装置からのマスタプ
ロセッサおよびスレーブプロセッサ用プログラムを一時
的に格納する。更に、マスタプロセッサは、このマスタ
プロセッサおよびスレーブプロセッサ用プログラムを格
納する不揮発性メモリを有する。スレーブプロセッサの
上述したメモリは、不揮発性メモリであり、スレーブプ
ロセッサ用プログラムを格納する。Further, according to a preferred embodiment of the program download method of the present invention, the CP of the master processor is used.
An external device for download is connected to the U bus via an external interface. The master processor includes a volatile memory and temporarily stores a master processor and a slave processor program from an external device for download. Further, the master processor has a nonvolatile memory for storing the programs for the master processor and the slave processor. The above-described memory of the slave processor is a non-volatile memory, and stores a slave processor program.
【００１２】[0012]
【発明の実施の形態】以下、本発明によるプログラムダ
ウンロード方式の好適実施形態例の構成および動作を、
添付図を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration and operation of a preferred embodiment of a program download system according to the present invention will be described below.
This will be described in detail with reference to the accompanying drawings.
【００１３】先ず、図１は、本発明によるプログラムダ
ウンロード方式の好適実施形態例の全体構成を示すブロ
ック図である。図１の特定実施形態例にあっては、マス
タプロセッサ１、このマスタプロセッサ１にシステムバ
ス３２により接続されている１個のスレーブプロセッサ
２、およびダウンロード用外部装置３１より構成され
る。２個以上のスレーブプロセッサが接続可能であるこ
と勿論である。マスタプロセッサ１は、マイクロプロセ
ッサ１１、不揮発性メモリ１３、１６、揮発性メモリ１
４、バスインターフェース１５、モード設定用ストラッ
プ１７および外部インタフェース１８を含んでいる。マ
スタプロセッサ１に含まれるこれら全ての要素１１〜１
８は、ＣＰＵバス１２により相互接続されている。一
方、スレーブプロセッサ２は、ＣＰＵバス２２により相
互接続されているマイクロプロセッサ２１、不揮発性メ
モリ２３、揮発性メモリ２４およびバスインタフェース
２５と、マイクロプロセッサ２１およびバスインタフェ
ース２５に接続されるリセット回路２６とを含んでい
る。FIG. 1 is a block diagram showing the overall configuration of a preferred embodiment of a program download system according to the present invention. 1 includes a master processor 1, one slave processor 2 connected to the master processor 1 by a system bus 32, and an external device 31 for download. It goes without saying that two or more slave processors can be connected. The master processor 1 includes a microprocessor 11, non-volatile memories 13 and 16, a volatile memory 1
4, a bus interface 15, a mode setting strap 17, and an external interface 18. All these elements 11 to 1 included in master processor 1
8 are interconnected by a CPU bus 12. On the other hand, the slave processor 2 includes a microprocessor 21, a nonvolatile memory 23, a volatile memory 24 and a bus interface 25 interconnected by a CPU bus 22, and a reset circuit 26 connected to the microprocessor 21 and the bus interface 25. Contains.
【００１４】ここで、システムバス３２は、バスインタ
フェース１５および２５を介して夫々マスタプロセッサ
１およびスレーブプロセッサ２に接続される。また、ダ
ウンロード用外部装置３１は、マスタプロセッサ１の外
部インタフェース１８に接続されている。Here, the system bus 32 is connected to the master processor 1 and the slave processor 2 via bus interfaces 15 and 25, respectively. The external download device 31 is connected to the external interface 18 of the master processor 1.
【００１５】次に、図１に示すプログラムダウンロード
方式の動作を説明する。先ず、マスタプロセッサ１およ
びスレーブプロセッサ２の電源が投入し、これらマスタ
プロセッサ１およびスレーブプロセッサ２を付勢され
る。すると、ＩＰＬ等のブート用プログラムの格納され
ているマスタプロセッサ１の不揮発性メモリ１６を起動
する。モード設定用ストラップ１７の状態を調べる。こ
のモード設定用ストラップ１７が「ダウンロードモー
ド」であれば、マスタプロセッサ１がバスインタフェー
ス１５を介して、スレーブプロセッサ２のリセット回路
２６を制御する。そして、このリセット回路２６は、ス
レーブプロセッサ２の動作を停止状態にする。Next, the operation of the program download method shown in FIG. 1 will be described. First, the power of the master processor 1 and the slave processor 2 is turned on, and the master processor 1 and the slave processor 2 are energized. Then, the nonvolatile memory 16 of the master processor 1 in which the boot program such as the IPL is stored is started. The state of the mode setting strap 17 is checked. If the mode setting strap 17 is in the “download mode”, the master processor 1 controls the reset circuit 26 of the slave processor 2 via the bus interface 15. Then, the reset circuit 26 stops the operation of the slave processor 2.
【００１６】次に、マスタプロセッサ１の不揮発性メモ
リ１６からのプログラムを実行する。これにより、ダウ
ンロード用外部装置３１から外部インタフェース１８を
通じてマスタプロセッサ１用およびスレーブプロセッサ
２用のプログラムをマスタプロセッサ１内の揮発性メモ
リ１４に一時的に格納する。マスタプロセッサ１の揮発
性メモリ１４からマスタプロセッサ１用プログラムおよ
びスレーブプロセッサ用プログラムを夫々マスタプロセ
ッサ１の不揮発性メモリ１３およびスレーブプロセッサ
２の不揮発性メモリ２３へダウンロードする。Next, the program from the nonvolatile memory 16 of the master processor 1 is executed. As a result, the program for the master processor 1 and the program for the slave processor 2 are temporarily stored in the volatile memory 14 in the master processor 1 from the external device for download 31 through the external interface 18. The program for the master processor 1 and the program for the slave processor are downloaded from the volatile memory 14 of the master processor 1 to the nonvolatile memory 13 of the master processor 1 and the nonvolatile memory 23 of the slave processor 2, respectively.
【００１７】このダウンロードが完了すると、マスタプ
ロセッサ１からスレーブプロセッサ２のリセット回路２
６を制御する。そして、スレーブプロセッサ２内のマイ
クロプロセッサ２１の停止状態を解除しマスタプロセッ
サ１からモード設定用ストラップ１７を「通常モード」
に設定変更し、マスタプロセッサ１をリセットする。ス
レーブプロセッサ２は、リセットが解除されて、不揮発
性メモリ２３のプログラムが起動する。そして、この不
揮発性メモリ２３のアプリケーションプログラムにより
マイクロプロセッサ２１が動作する。同様に、マスタプ
ロセッサ１もリセット後、不揮発性メモリ１６からその
マイクロプロセッサ１１を起動し、モード設定用ストラ
ップ１７の状態を調べる。このモード設定用ストラップ
１７の状態が「通常動作モード」であると、不揮発性メ
モリ１３のアプリケーションプログラムが動作する。When this download is completed, the reset circuit 2 of the master processor 1
6 is controlled. Then, the stopped state of the microprocessor 21 in the slave processor 2 is released, and the mode setting strap 17 is changed from the master processor 1 to the “normal mode”.
And the master processor 1 is reset. The reset of the slave processor 2 is released, and the program in the nonvolatile memory 23 starts. Then, the microprocessor 21 operates according to the application program in the nonvolatile memory 23. Similarly, after resetting, the master processor 1 also starts its microprocessor 11 from the nonvolatile memory 16 and checks the state of the mode setting strap 17. When the state of the mode setting strap 17 is the “normal operation mode”, the application program of the nonvolatile memory 13 operates.
【００１８】次に、図２は、本発明によるプログラムダ
ウンロード方式の他の実施形態例の構成を示すブロック
図である。尚、その基本的構成は図１に示す好適（又は
第１）実施形態例と同じであるので、対応する構成要素
には同じ参照符号を付している。相違点は、ダウンロー
ド用外部装置が接続できない場合であって、図１中の外
部インタフェース１８およびダウンロード用外部装置３
１を含んでいない。そこで、外部インタフェース１８を
介してプログラムをダウンロードするのではなく、予め
マスタプロセッサ１内の不揮発性メモリ１６にマスタプ
ロセッサ１用およびスレーブプロセッサ２用のプログラ
ムを圧縮保存したデータを、マスタプロセッサ１内の揮
発性メモリ１４に解凍展開し一時的に格納する。そし
て、マスタプロセッサ１の揮発性メモリ１４からマスタ
プロセッサ用プログラムを不揮発性メモリ１３およびス
レーブプロセッサ２の不揮発性メモリ２３へスレーブプ
ロセッサ用プログラムを夫々ダウンロードする。FIG. 2 is a block diagram showing the configuration of another embodiment of the program download system according to the present invention. Since the basic configuration is the same as that of the preferred (or first) embodiment shown in FIG. 1, the corresponding components are denoted by the same reference numerals. The difference is that the external device for download cannot be connected, and the external interface 18 and the external device for download 3 in FIG.
Does not contain 1. Therefore, instead of downloading the program via the external interface 18, data obtained by compressing and storing the programs for the master processor 1 and the slave processor 2 in the nonvolatile memory 16 in the master processor 1 in advance is stored in the nonvolatile memory 16. It decompresses and expands in the volatile memory 14 and temporarily stores it. Then, the program for the master processor is downloaded from the volatile memory 14 of the master processor 1 to the nonvolatile memory 13 and the nonvolatile memory 23 of the slave processor 2, respectively.
【００１９】以上、本発明によるプログラムダウンロー
ド方式の実施形態例の構成および動作を詳述した。しか
し、斯かる実施形態例は、本発明の単なる例示に過ぎ
ず、何ら本発明を限定するものではない。The configuration and operation of the embodiment of the program download system according to the present invention have been described above in detail. However, such embodiments are merely examples of the present invention and do not limit the present invention in any way.
【００２０】[0020]
【発明の効果】以上説明した如く、本発明のプログラム
ダウンロード方式によると、以下の如き実用上の顕著な
効果を得ることができる。第１に、スレーブプロセッサ
側に、マイクロプロセッサが停止している間にマスタプ
ロセッサによるローカルメモリへのアクセスを可能にす
るバスインタフェースを設け、マスタプロセッサがダウ
ンロードプログラムを直接にスレーブプロセッサのロー
カルメモリに書き込むように構成した。その結果、上述
した第２従来技術に比べてスレーブプロセッサへのプロ
グラムダウンロード処理時間が短縮され、スレーブプロ
セッサが迅速にそのプログラムの実行を開始できる。勿
論、ローカルメモリ上にダウンロードプログラムを格納
するので、共用メモリ上にダウンロードプログラムを格
納する上述した第１従来技術の問題はない。As described above, according to the program download method of the present invention, the following remarkable practical effects can be obtained. First, the slave processor is provided with a bus interface that enables the master processor to access the local memory while the microprocessor is stopped, and the master processor writes the download program directly to the slave processor's local memory. It was configured as follows. As a result, the processing time for downloading the program to the slave processor is reduced as compared with the above-described second related art, and the slave processor can quickly start executing the program. Of course, since the download program is stored on the local memory, there is no problem of the above-described first conventional technique of storing the download program on the shared memory.
【００２１】第２に、スレーブプロセッサ側に不揮発性
メモリを設けることにより、上述した第３従来技術の如
き電源を投入する毎にマスタプロセッサからスレーブプ
ロセッサの揮発性メモリにダウンロードする必要がなく
なる。そのため、マルチプロセッサシステムの起動時間
が短縮できる。Second, by providing a non-volatile memory on the slave processor side, it is not necessary to download from the master processor to the volatile memory of the slave processor every time the power is turned on as in the third prior art. Therefore, the startup time of the multiprocessor system can be reduced.
【００２２】第３に、通常モードの場合には、マスタプ
ロセッサ側の不揮発性メモリを変更するのみで、本発明
のプログラムダウンロード方式を使用すれば、複数のス
レーブプロセッサのプログラムを一度に変更することが
可能となり、操作が簡単になる。Third, in the normal mode, only the nonvolatile memory of the master processor is changed. If the program download method of the present invention is used, the programs of a plurality of slave processors can be changed at one time. And operation becomes simple.
【００２３】第４に、スレーブプロセッサの不揮発性メ
モリは、プロセッサの停止状態においても内容を保持す
るスタティックタイプのメモリを使用せず、ダイナミッ
クタイプのメモリを使用するため、システムが安価にな
る。Fourth, the non-volatile memory of the slave processor uses a dynamic type memory instead of a static type memory that retains its contents even when the processor is stopped, so that the system is inexpensive.
【図１】本発明によるプログラムロード方式の好適実施
形態例の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a preferred embodiment of a program loading method according to the present invention.
【図２】本発明によるプログラムロード方式の他の実施
形態例の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of another embodiment of the program loading method according to the present invention.
１ マスタプロセッサ ２ スレーブプロセッサ １１、２１ マイクロプロセッサ １２、２２ ＣＰＵバス １３、１６、２３ 不揮発性メモリ １４、２４ 揮発性メモリ １５、２５ バスインタフェース １７ モード設定用ストラップ １８ 外部インタフェース ２６ リセット回路 ３１ ダウンロード用外部装置 ３２ システムバス DESCRIPTION OF SYMBOLS 1 Master processor 2 Slave processor 11, 21 Microprocessor 12, 22 CPU bus 13, 16, 23 Nonvolatile memory 14, 24 Volatile memory 15, 25 Bus interface 17 Mode setting strap 18 External interface 26 Reset circuit 31 External for download Device 32 System bus
Claims (5)
およびバスインタフェースを含み、システムバスを介し
て相互に接続されたマスタプロセッサおよびスレーブプ
ロセッサにより構成される複数プロセッサシステムのプ
ログラムダウンロード方式において、 前記スレーブプロセッサは、前記ＣＰＵバスに接続され
たメモリと、前記マイクロプロセッサおよび前記バスイ
ンタフェースに接続されたリセット回路とを備え、該リ
セット回路は、前記マスタプロセッサのモード設定スト
ラップの「ダウンロードモード」により前記スレーブプ
ロセッサの前記マイクロプロセッサを停止状態とし、前
記マスタプロセッサからのプログラムを前記メモリにダ
ウンロードすることを特徴とするプログラムダウンロー
ド方式。1. A program download method for a multi-processor system including a master processor and a slave processor, each including a microprocessor, a CPU bus, and a bus interface and connected to each other via a system bus, wherein the slave processor comprises: A memory connected to the CPU bus; and a reset circuit connected to the microprocessor and the bus interface, wherein the reset circuit is connected to the slave processor by a “download mode” of a mode setting strap of the master processor. A program download method in which a microprocessor is stopped and a program from the master processor is downloaded to the memory.
は、外部インタフェースを介してダウンロード用外部装
置が接続されることを特徴とする請求項１に記載のプロ
グラムダウンロード方式。2. The program download method according to claim 1, wherein an external device for download is connected to said CPU bus of said master processor via an external interface.
含み、前記ダウンロード用外部装置からの前記マスタプ
ロセッサおよび前記スレーブプロセッサ用のプログラム
を一時的に格納することを特徴とする請求項１又は２に
記載のプログラムダウンロード方式。3. The apparatus according to claim 1, wherein the master processor includes a volatile memory and temporarily stores a program for the master processor and the slave processor from the external device for downloading. The described program download method.
ッサおよび前記スレーブプロセッサ用プログラムを格納
する不揮発性メモリを有することを特徴とする請求項１
に記載のプログラムダウンロード方式。4. The master processor according to claim 1, wherein said master processor has a nonvolatile memory for storing programs for said master processor and said slave processor.
Program download method described in.
不揮発性メモリであり、前記スレーブプロセッサ用プロ
グラムを格納することを特徴とする請求項１に記載のプ
ログラムダウンロード方式。5. The memory of the slave processor,
The method according to claim 1, wherein the program is a non-volatile memory and stores the slave processor program.
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| Application Number | Priority Date | Filing Date | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060111 |
|
| A02 | Decision of refusal |
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