JP2001126491A - Shift register and its control method - Google Patents
Shift register and its control methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数のレジスタユ
ニットを従属接続して構成したシフトレジスタに関し、
特に保持しているデータ列にデータ挿入等の操作を高速
に行うことができるシフトレジスタおよびその制御方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register comprising a plurality of register units connected in cascade,
In particular, the present invention relates to a shift register capable of performing an operation such as data insertion into a held data string at a high speed, and a control method thereof.
【０００２】[0002]
【従来の技術】シフトレジスタは、各種電子回路中で使
用されているが、本発明に係るシフトレジスタは特にデ
ータ列の操作に有効に活用できるものである。例えば、
通信装置等ではデータを時刻順あるいはアドレス順に並
べ変えたい場合など、データを順序良く整理したい場合
等にはデータ列の操作が必要となる。2. Description of the Related Art Although shift registers are used in various electronic circuits, the shift register according to the present invention can be effectively utilized especially for data string operations. For example,
In a communication device or the like, when it is desired to arrange data in order, such as when it is desired to rearrange data in time order or address order, it is necessary to operate a data sequence.
【０００３】従来、このような機能の実現は、ソフトウ
ェア処理によっておこなわれていた。例えばデータ列中
へのデータの挿入であれば、プログラムによって新しい
データを割り込ませたい場所から後ろに位置しているデ
ータ群を１つずつ全てずらしてゆき、空いた場所に新し
いデータを割り込ませるという手法が一般的であった。
このため、データを１つ割り込ませるだけであっても多
大な時間を要するという問題点があった。Conventionally, such functions have been implemented by software processing. For example, in the case of inserting data into a data string, the program shifts all the data groups located one by one from the place where the new data is to be interrupted, and then inserts the new data into the empty place. The technique was common.
For this reason, there is a problem that it takes a lot of time even if only one data is interrupted.
【０００４】[0004]
【発明が解決しようとする課題】本発明の目的は、前述
のようなデータ列に対する操作（データの構築）を、比
較的簡単なハードウェア的構成を用いることで従来のソ
フトウェア処理に比べて格段に高速かつ簡単に行うため
のシフトレジスタとその制御方法を新規に提案すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to perform operations (construction of data) on data strings as described above by using a relatively simple hardware configuration, as compared with conventional software processing. It is another object of the present invention to propose a new shift register and a control method therefor, which can be performed quickly and easily.
【０００５】[0005]
【課題を解決するための手段】課題解決のため本発明に
よれば、シフトレジスタユニットを多段に縦続接続した
シフトレジスタにおいて、各レジスタユニットが直接に
データを入力可能な直接入力端子を有し、前記直接入力
端子へのデータ入力を個別に制御可能なゲート手段と、
任意位置の連続したレジスタユニット全てにのみシフト
クロックを印加することも可能なクロック手段とを備え
た構成とする。更には、前記クロック手段を最後段より
任意個数のレジスタユニットの全てにのみシフトクロッ
クを供給するように構成する。According to the present invention, there is provided a shift register in which shift register units are cascade-connected in multiple stages, each register unit having a direct input terminal capable of directly inputting data, Gate means capable of individually controlling data input to the direct input terminal,
Clock means capable of applying a shift clock only to all the consecutive register units at an arbitrary position is provided. Further, the clock means is configured to supply a shift clock only to all of the arbitrary number of register units from the last stage.
【０００６】上記回路構成により、例えば任意に位置指
定される特定のレジスタユニットのみを直接入力動作と
しデータバス側を選択すれば、シフトクロックがアクテ
ィブになると、そのレジスタユニットはデータバス上の
データを取り込み、また、そのレジスタユニットから後
のレジスタユニットでは前段の出力データを取り込む、
即ちシフト動作を行うこととなる。これによりデータ列
中への任意データの挿入が高速に行える。その他各種の
データ列操作が、各レジスタユニットの入力選択とシフ
トクロック印加の有無を適切に制御することで可能とな
る。According to the above-described circuit configuration, for example, if only a specific register unit arbitrarily specified in position is set to a direct input operation and the data bus side is selected, when the shift clock becomes active, the register unit transmits data on the data bus. In addition, the register unit following the register unit captures the output data of the previous stage,
That is, a shift operation is performed. Thereby, arbitrary data can be inserted into the data sequence at high speed. Other various data string operations can be performed by appropriately controlling the input selection of each register unit and whether or not a shift clock is applied.
【０００７】また、本発明では上述した如きのシフトレ
ジスタを複数個並列に用いてシフトレジスタを構成し、
段数位置が対応したシフトレジスタユニット群毎に同期
したシフトクロックが選択的に印加され、且つ段数位置
の対応するシフトレジスタユニット群のそれぞれの直接
入力端子からの入力動作が同期して行われるように構成
する。これにより複数ビットを組にした例えばワード単
位の高速なデータ操作が可能になる。According to the present invention, a shift register is constructed by using a plurality of shift registers as described above in parallel.
A shift clock synchronized with each shift register unit group corresponding to the number of stages is selectively applied, and an input operation from each direct input terminal of the corresponding shift register unit group corresponding to the number of stages is performed in synchronization. Constitute. Thus, high-speed data manipulation, for example, in word units, in which a plurality of bits are set, can be performed.
【０００８】また、指定された任意の位置のレジスタユ
ニットに前記直接入力端子からデータを入力させるとと
もに当該レジスタユニットより後段のレジスタユニット
の全てをシフト動作させるセレクト／シフト制御部を備
えた構成とする。データ挿入が簡単な制御で行える。In addition, a select / shift control unit for inputting data from the direct input terminal to a register unit at a designated arbitrary position and shifting all register units subsequent to the register unit is provided. . Data can be inserted with simple control.
【０００９】本発明の方法の１つは上述したようなシフ
トレジスタに順に保持されたデータ列の任意の位置に１
段分のデータを挿入する場合の制御方法であり、挿入位
置に対応するシフトレジスタユニットの入力を挿入すべ
きデータが印加された前記直接入力端子を選択し、前記
挿入位置に対応するシフトレジスタユニット及び後段の
連続するシフトレジスタユニットにシフトクロックを印
加するように制御を行う。One of the methods of the present invention is to store one bit at an arbitrary position in a data sequence held in a shift register as described above.
This is a control method in the case of inserting data for a stage, wherein the input of the shift register unit corresponding to the insertion position is selected by the direct input terminal to which the data to be inserted is applied, and the shift register unit corresponding to the insertion position is selected. The control is performed so that the shift clock is applied to the subsequent shift register unit at the subsequent stage.
【００１０】また、他の方法は前述シフトレジスタに順
に保持されたデータ列の任意の位置にｎ段分のデータを
挿入する場合の制御方法であって、前記挿入位置に対応
するシフトレジスタユニット及び後段の連続するシフト
レジスタユニットにｎ−１個のシフトクロックを印加
し、その後、挿入位置に対応するシフトレジスタユニッ
ト及び後続する（ｎ−１）個のシフトレジスタユニット
群の前記直接入力端子に挿入すべきｎ段分のデータを順
番を対応させて印加して当該ｎ個のシフトレジスタユニ
ット群のみ直接入力端子を選択してシフトクロックを印
加するように制御する。Another method is a control method for inserting data of n stages into an arbitrary position of a data string sequentially held in the shift register, wherein a shift register unit corresponding to the insertion position and N-1 shift clocks are applied to the subsequent successive shift register units, and then inserted into the shift register unit corresponding to the insertion position and the direct input terminal of the subsequent (n-1) shift register unit group. Data for n stages to be applied is applied in a corresponding order, and only the n shift register unit groups are controlled so as to directly select an input terminal and apply a shift clock.
【００１１】更に他の方法は、前述シフトレジスタに順
に保持されたデータ列の任意の位置のデータを置換する
場合の制御方法であって、前記置換開始位置に対応する
シフトレジスタユニットの前記直接入力端子に置換すべ
きデータを印加して当該シフトレジスタユニットのみ直
接入力端子を選択してシフトクロックを印加する。Still another method is a control method for replacing data at an arbitrary position in a data string sequentially held in the shift register, wherein the direct input of the shift register unit corresponding to the replacement start position is performed. The data to be replaced is applied to the terminal, and only the shift register unit directly selects the input terminal and applies the shift clock.
【００１２】また、本発明の上記同様に前述シフトレジ
スタに順に保持されたデータ列の任意の位置からｎ段分
のデータを置換する場合の制御方法では、前記置換開始
位置に対応するシフトレジスタユニット及び後続する
（ｎ−１）個のシフトレジスタユニット群の前記直接入
力端子に置換すべきｎ段分のデータを順番を対応させて
印加して当該ｎ個のシフトレジスタユニット群のみ直接
入力端子を選択してシフトクロックを印加する。In the control method according to the present invention for replacing data of n stages from an arbitrary position of a data sequence sequentially held in the shift register, the shift register unit corresponding to the replacement start position is provided. And n stages of data to be replaced are applied to the direct input terminals of the subsequent (n-1) shift register unit groups in correspondence with the order, and only the n shift register unit groups are directly input terminals. Select and apply shift clock.
【００１３】[0013]
【発明の実施の形態】本発明のシフトレジスタは、シフ
トレジスタユニットを多段に縦続接続するとともに各レ
ジスタユニットに直接にデータを入力可能な直接入力端
子を設け、前記直接入力端子へのデータ入力を個別に制
御可能なゲート手段と、任意位置の連続したレジスタユ
ニット全てにのみシフトクロックを印加することも可能
なクロック手段とを設ける。DESCRIPTION OF THE PREFERRED EMBODIMENTS A shift register according to the present invention has a cascade connection of a plurality of shift register units and a direct input terminal capable of directly inputting data to each register unit. Gate means that can be individually controlled and clock means that can apply a shift clock only to all consecutive register units at an arbitrary position are provided.
【００１４】上記のようなシフトレジスタに対して所定
制御を行うことでデータの挿入、置換等を行う。データ
の挿入には挿入位置に対応するシフトレジスタユニット
の入力を挿入すべきデータが印加された前記直接入力端
子を選択し、前記挿入位置に対応するシフトレジスタユ
ニット及び後段の連続するシフトレジスタユニットにシ
フトクロックを印加する。複数回繰り返せば複数段のデ
ータ挿入ができる。By performing predetermined control on the shift register as described above, data insertion and replacement are performed. For data insertion, the input of the shift register unit corresponding to the insertion position is selected by selecting the direct input terminal to which the data to be inserted is applied, and the shift register unit corresponding to the insertion position and the subsequent shift register unit at the subsequent stage are selected. Apply shift clock. If it is repeated a plurality of times, data can be inserted in multiple stages.
【００１５】また、ｎ段分のデータを挿入する場合の制
御として、挿入位置に対応するシフトレジスタユニット
及び後段の連続するシフトレジスタユニットにｎ−１個
のシフトクロックを印加し、その後、挿入位置に対応す
るシフトレジスタユニット及び後続する（ｎ−１）個の
シフトレジスタユニット群の前記直接入力端子に挿入す
べきｎ段分のデータを順番を対応させて印加して当該ｎ
個のシフトレジスタユニット群のみ直接入力端子を選択
してシフトクロックを印加する。As control for inserting data of n stages, n-1 shift clocks are applied to the shift register unit corresponding to the insertion position and the subsequent shift register unit at the subsequent stage. And n stages of data to be inserted into the direct input terminals of the shift register unit corresponding to (n) and the succeeding (n-1) shift register unit groups are applied in a corresponding order to the n.
Only the input terminals of the shift register unit groups are directly selected and a shift clock is applied.
【００１６】更に、前述シフトレジスタに順に保持され
たデータ列の任意の位置からｎ段分のデータを置換する
場合の制御には、置換開始位置に対応するシフトレジス
タユニット及び後続する（ｎ−１）個のシフトレジスタ
ユニット群の直接入力端子に置換すべきｎ段分のデータ
を順番を対応させて印加して当該ｎ個のシフトレジスタ
ユニット群のみ直接入力端子を選択してシフトクロック
を印加する。Further, control for replacing data of n stages from an arbitrary position of the data string sequentially held in the shift register is performed by the shift register unit corresponding to the replacement start position and the subsequent (n-1) ) Data of n stages to be replaced are applied to the direct input terminals of the shift register unit groups in a corresponding order, and only the direct input terminals of the n shift register unit groups are selected to apply the shift clock. .
【００１７】[0017]
【実施例】以下、実施例を挙げ図面を参照して本発明に
ついて詳細に説明する。図１は本発明装置の一実施例で
あるシフトレジスタ７０のブロック図を示している。図
１のシフトレジスタは、縦続接続された複数のレジスタ
ユニット１１〜１ｎと、シフト／セレクタ制御部１０に
よって構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a shift register 70 according to an embodiment of the present invention. The shift register in FIG. 1 includes a plurality of register units 11 to 1n connected in cascade and a shift / selector control unit 10.
【００１８】各レジスタユニットには、その入力データ
として前段のレジスタユニットの出力データまたはデー
タバスＤＢ上のデ―タのいずれかを選択的に入力するこ
とができる。どちらの入力に印加されているデータを用
いるかは、シフト／セレクタ制御部１０からのＳＥＬ信
号によって選択することができる。Each of the register units can selectively input either output data of the preceding register unit or data on the data bus DB as input data. Which input to use the data applied to can be selected by the SEL signal from the shift / selector control unit 10.
【００１９】また、各レジスタユニットはシフト／セレ
クタ制御部１０から出力されるＣＫ信号に同期して入力
データを取り込み、出力に反映させる。従って、各レジ
スタユニット全てに前段の出力データが入力される場合
には全体として従来のシフトレジスタと同様にＣＫ信号
に同期してシフト動作を行う。Each register unit fetches input data in synchronization with the CK signal output from the shift / selector control unit 10 and reflects the input data on the output. Therefore, when the output data of the previous stage is input to all the register units, the shift operation is performed in synchronism with the CK signal as in the conventional shift register as a whole.
【００２０】ＣＫ信号（シフトクロック）は、外部のク
ロック源から加えられたクロックパルスをシフト／セレ
クタ制御部１０で加工して出力されるもので、個々のシ
フトレジスタユニットに対して独立して印加が制御可能
になっている。そして、単なるシフト動作のためには全
てのシフトレジスタユニットに同一タイミングでＣＫ信
号を入力すれば良い。The CK signal (shift clock) is obtained by processing a clock pulse applied from an external clock source by the shift / selector control unit 10, and is applied independently to each shift register unit. Can be controlled. Then, for a simple shift operation, the CK signal may be input to all the shift register units at the same timing.
【００２１】このようにクロック源とシフト／セレクタ
制御部により構成されるクロック手段によって、例えば
データバス上のデータ取り込み動作を行うレジスタユニ
ット以降にＣＫ信号（シフトクロック）を供給すること
ができる。By the clock means constituted by the clock source and the shift / selector control unit, a CK signal (shift clock) can be supplied to, for example, a register unit for performing a data fetch operation on a data bus.
【００２２】図２の回路図は、レジスタ回路部の一実施
例である。それぞれｎ個のセレクタ回路２１〜２ｎとＤ
型Ｆ／Ｆ（フリップフロップ）３１〜３ｎを個々に対に
してレジスタユニットＲ１〜Ｒｎとした構成であり、対
となるレジスタユニットはｎ段に直列接続されている。FIG. 2 is a circuit diagram showing an embodiment of the register circuit section. Each of the n selector circuits 21 to 2n and D
In this configuration, the type F / Fs (flip-flops) 31 to 3n are individually paired to form register units R1 to Rn, and the paired register units are connected in series in n stages.
【００２３】各レジスタユニットはＳＥＬ信号がアクテ
ィブの場合Ａ入力を、そうでない場合Ｂ入力（ＩＮ或い
は前段レジスタユニットの出力）を選択する。またＣＫ
信号がアクティブになったとき、そのとき選択されてい
る入力端子に印加されているデータを取り込んで保持す
るとともにこのデータを出力に反映させる。Each register unit selects the A input when the SEL signal is active, and otherwise selects the B input (IN or the output of the preceding register unit). Also CK
When the signal becomes active, the data applied to the input terminal selected at that time is captured and held, and this data is reflected on the output.
【００２４】次に、シフト／セレクタ制御部１０は、シ
フト位置指定データによって指定されるレジスタユニッ
トＲｘ（１≦ｘ≦ｎ）のみに対して、前段の出力データ
ではなくデータバス上のデータを選択するよう指示す
る。また、シフト位置指定データによって指定されるレ
ジスタユニットＲｘ以降のレジスタユニットに対し、シ
フトクロックであるＣＫ信号を与える。図３の回路図
は、シフト／セレクタ制御部１０の一実施例を示してい
る。Next, the shift / selector control unit 10 selects the data on the data bus instead of the output data of the preceding stage only for the register unit Rx (1 ≦ x ≦ n) specified by the shift position specifying data. To do so. Further, a CK signal, which is a shift clock, is given to register units subsequent to the register unit Rx designated by the shift position designation data. The circuit diagram of FIG. 3 shows one embodiment of the shift / selector control unit 10.
【００２５】ラインデコーダ４０には、シフト位置を指
定するためのバイナリー信号１〜ｋが入力され、デコー
ドされた結果ＳＥＬ１〜ＳＥＬｎのいずれかの信号がア
クティブとなる。ＯＲ回路５２〜５ｎは、２つの入力の
少なくとも１つがアクティブとなったとき、出力もアク
ティブとなる回路である。本実施例では、あるＳＥＬ信
号がアクティブとなると、それを入力とするＯＲ回路以
降の全てのＯＲ回路の出力がアクティブとなる。The line decoder 40 receives binary signals 1 to k for designating shift positions, and as a result of decoding, one of the signals SEL1 to SELn becomes active. The OR circuits 52 to 5n are circuits whose outputs become active when at least one of the two inputs becomes active. In this embodiment, when a certain SEL signal becomes active, the outputs of all the OR circuits after the OR circuit which receives the signal become active.
【００２６】ＳＥＬ１とＯＲ回路の出力はイネーブル付
きバッファ６１〜６ｎのイネーブル端子に接続されてい
る。イネーブルバッファは、イネーブル端子にアクティ
ブ信号が印可されると入力信号が出力端子に出力される
素子である。本回路例では、ＳＥＬｘ（１≦ｘ≦ｎ）端
子がアクティブになると、イネーブルバッファ６ｘ以降
の全てのイネーブルバッファのイネーブル端子がアクテ
ィブとなり、シフトクロックがＣＫｘ〜ＣＫｎに出力さ
れるようになる。The outputs of SEL1 and the OR circuit are connected to enable terminals of buffers 61 to 6n with enable. The enable buffer is an element that outputs an input signal to an output terminal when an active signal is applied to the enable terminal. In this circuit example, when the SELx (1 ≦ x ≦ n) terminal becomes active, the enable terminals of all the enable buffers after the enable buffer 6x become active, and the shift clock is output to CKx to CKn.
【００２７】このように、シフト／セレクタ制御部はデ
ータバス上のデータ取り込み動作を行うレジスタユニッ
ト以降にＣＫ信号（シフトクロック）を供給する。ま
た、そのレジスタユニットのみＳＥＬ信号として、デー
タバス側を選択するような極性のものをシフト／セレク
タ制御部１０から出力する。As described above, the shift / selector control unit supplies the CK signal (shift clock) to the register unit that performs the data fetch operation on the data bus. The shift / selector control unit 10 outputs only the register unit having a polarity that selects the data bus side as the SEL signal.
【００２８】以上述べた回路構成により、実施例のシフ
トレジスタは、シフト位置指定ビットで指定される、あ
る特定のレジスタユニットのみ入力としてデータバス側
を選択し、シフトクロックがアクティブになると、その
レジスタユニットはデータバス上のデータを取り込み、
また、そのレジスタユニットから後のレジスタユニット
では前段の出力データを取り込む、即ちシフト動作を行
うこととなる。With the circuit configuration described above, the shift register of the embodiment selects the data bus side as an input only for a specific register unit designated by the shift position designating bit, and when the shift clock becomes active, the shift register becomes active. The unit takes in the data on the data bus,
Further, a register unit following the register unit takes in output data of the preceding stage, that is, performs a shift operation.
【００２９】このように実施例レジスタ装置は、ある並
びのデータ系列がシフトレジスタにセットされていて、
その任意の位置に所望のデータを割り込ませたいという
場合に、任意のレジスタユニットに対して所望のデータ
をセットしそのレジスタユニット以降に元からセットさ
れているデータは後段にシフトさせるという動作（デー
タの挿入）がハードウェアによって簡単かつ高速に実行
可能である。As described above, in the register device of the embodiment, a certain data sequence is set in the shift register.
In the case where desired data is to be interrupted at an arbitrary position, the desired data is set in an arbitrary register unit, and the data originally set after the register unit is shifted to the subsequent stage (data operation). Can be easily and quickly executed by hardware.
【００３０】本実施例のレジスタは、例えば一連のシリ
アルデータ中の所定位置に特定のシリアルコードを挿入
する場合等に利用することができる。コード挿入の動作
例を図４を参照して説明する。The register of this embodiment can be used, for example, when inserting a specific serial code at a predetermined position in a series of serial data. An operation example of code insertion will be described with reference to FIG.
【００３１】ステップ１は、ある時点で本実施例のシフ
トレジスタに格納されているデータ列を示す。Ｒ１〜Ｒ
ｎは連続するレジスタユニットを示す。ここでステップ
２に示す如く、Ｒ７とＲ８の間に“１，１，１，０，
０，０”という６ビットの連続データを挿入する場合を
想定する。そのためには、データバス上にＢ４というデ
ータを出力し、Ｃ１が格納されている８段目のレジスタ
ユニットＲ８をシフト位置指定ビットで指定し、シフト
クロックをアクティブとしシフトクロックに対応して順
に“１，１，１，０，０，０”をレジスタユニットＲ８
に入力すればよい。Step 1 shows a data string stored in the shift register of this embodiment at a certain point in time. R1-R
n indicates a continuous register unit. Here, as shown in step 2, "1,1,1,0,
It is assumed that 6-bit continuous data of "0, 0" is inserted. For this purpose, data B4 is output on the data bus, and the register unit R8 of the eighth stage in which C1 is stored is designated as the shift position. The shift clock is made active and "1,1,1,0,0,0" is sequentially registered in the register unit R8 in accordance with the shift clock.
Should be entered.
【００３２】ステップ３は上記動作を行った結果を示
す。同様な動作を繰返すことで６ビット分のデータが挿
入される。ステップ４は最終結果を示す。このようにハ
ードウェアによって、任意の位置にデータを割り込ま
せ、所望の並びのデータ列を構築することが出来る。な
お、挿入位置から挿入個数分の段数だけシフト動作を行
わせた後に、開いたレジスタユニット群に挿入データを
並列入力しても同じようにデータの挿入が行える（図示
なし）。Step 3 shows the result of performing the above operation. By repeating the same operation, 6-bit data is inserted. Step 4 shows the final result. As described above, the data can be interrupted at an arbitrary position by the hardware, and a desired data sequence can be constructed. After the shift operation is performed by the number of stages corresponding to the number of insertions from the insertion position, data can be inserted in the same manner by inserting the insertion data into the opened register unit group in parallel (not shown).
【００３３】上述のようなシフトレジスタを並列に複数
個並列に接続して、共通のセレクト／シフト制御部によ
って段数位置が対応したシフトレジスタユニット群毎に
同期したシフトクロックが選択的に印加され、且つ段数
位置の対応するシフトレジスタユニット群のそれぞれの
直接入力端子からの入力動作が同期して行われるように
したシフトレジスタを構成することもできる。A plurality of shift registers as described above are connected in parallel, and a common select / shift control section selectively applies a synchronous shift clock to each shift register unit group corresponding to the number of stages, In addition, it is possible to configure a shift register in which the input operation from each direct input terminal of the shift register unit group corresponding to the stage number position is performed in synchronization.
【００３４】図５の回路図は、レジスタユニットの他の
実施例を説明するブロック図である。それぞれｍ個（ｍ
は１以上）のセレクタ回路２１´〜２ｍ´とＤ型Ｆ／Ｆ
（フリップフロップ）３１´〜３ｍ´を個々に対にした
構成であり、各対（単位ユニット）には共通のＳＥＬ入
力及び共通のＣＫ入力が接続されている。各レジスタユ
ニットはＳＥＬ信号がアクティブの場合Ａ入力を、そう
でない場合Ｂ入力を選択する。またＣＫ信号がアクティ
ブになったとき、そのとき選択されている入力端子に印
加されているデータを取り込んで保持するとともにこの
データを出力に反映させる。FIG. 5 is a block diagram for explaining another embodiment of the register unit. M (m
Is 1 or more) and the D-type F / F
(Flip-flops) 31 'to 3m' are individually paired, and a common SEL input and a common CK input are connected to each pair (unit unit). Each register unit selects the A input when the SEL signal is active, and the B input otherwise. Further, when the CK signal becomes active, the data applied to the input terminal selected at that time is taken in and held, and this data is reflected on the output.
【００３５】このようなレジスタユニットを複数段、そ
れぞれのレジスタユニットの出力（ＯＵＴ１〜ＯＵＴ
ｍ）を、次段のレジスタユニットの対応する単位ユニッ
トのＢ入力に接続させて、順に縦続させることで複数ビ
ット（ｍビット）のデータが扱えるシフトレジスタを構
成することができる。Ａ入力は、例えばデータバスに接
続される（図１参照）。Such register units are provided in a plurality of stages, and the outputs (OUT1 to OUT
m) is connected to the B input of the corresponding unit unit of the register unit at the next stage, and is sequentially cascaded, whereby a shift register that can handle a plurality of bits (m bits) of data can be configured. The A input is connected to, for example, a data bus (see FIG. 1).
【００３６】上述のシフトレジスタの動作例を図６を参
照して説明する。まず前提条件として、大別するとＡ，
Ｂ，Ｃ，Ｄの４種類のデータがあるとする。各種類には
複数のデータがあり、それぞれ順序を示す番号がふられ
ているものとする。ここでは次々に発生するデータをＡ
〜Ｄの順に、なおかつ同じ種類の中では若番順（昇順）
に並べる必要がある場合を想定する。An operation example of the above shift register will be described with reference to FIG. First, as a precondition, A,
It is assumed that there are four types of data B, C, and D. It is assumed that each type has a plurality of data, and numbers indicating the order are given to each type. Here, the data generated one after another is A
To D, and in the same type, in ascending order (ascending order)
Assume that it is necessary to arrange them in
【００３７】ステップ１は、ある時点で本実施例のシフ
トレジスタに格納されているデータ列を示す。もしここ
でステップ２に示す如く、Ｂ４というデータが発生した
場合、このデータはＢ３とＣ１との間に挿入すべきであ
る。そのためには、データバス上にＢ４というデータを
出力し、Ｃ１が格納されている８段目のレジスタユニッ
トをシフト位置指定ビットで指定し、シフトクロックを
アクティブとすればよい。ステップ３は上記動作を行っ
た結果を示すものである。このようにハードウェアによ
って、任意の位置にデータを割り込ませ、所望の並びの
データ列を構築することが出来る。Step 1 shows a data string stored in the shift register of this embodiment at a certain point in time. If the data B4 occurs, as shown in step 2, this data should be inserted between B3 and C1. For this purpose, data B4 is output on the data bus, the register unit at the eighth stage in which C1 is stored is designated by the shift position designation bit, and the shift clock is activated. Step 3 shows the result of performing the above operation. As described above, the data can be interrupted at an arbitrary position by the hardware, and a desired data sequence can be constructed.
【００３８】[0038]
【発明の効果】以上説明したように本発明によれば、既
述した構成とこれに対応した制御によって、ある並びの
データ系列がシフトレジスタにセットされていて、その
任意の位置に所望のデータを割り込ませる等のデータ列
に対する操作が、任意のレジスタユニットに対して所望
のデータをセットしそのレジスタユニット以降のレジス
タユニットに順次にシフトさせることによりハードウェ
ア上で簡単かつ高速に実行可能となるという効果が得ら
れる。なお、本発明のシフトレジスタは構成的に簡易で
あり安価との利点を有する。As described above, according to the present invention, a data sequence in a certain sequence is set in the shift register by the above-described configuration and control corresponding thereto, and the desired data is stored at an arbitrary position in the shift register. An operation on a data string, such as interrupting a register unit, can be easily and quickly executed on hardware by setting desired data in an arbitrary register unit and sequentially shifting the register unit after that register unit. The effect is obtained. It should be noted that the shift register of the present invention has the advantages of simple configuration and low cost.
【図１】本発明のシフトレジスタの一実施例の構成を示
すブロック図である。FIG. 1 is a block diagram showing a configuration of one embodiment of a shift register of the present invention.
【図２】本発明に係るレジスタユニットの構成の一例を
示す回路図である。FIG. 2 is a circuit diagram showing an example of a configuration of a register unit according to the present invention.
【図３】本発明に係るシフト／セレクタ制御部の構成の
一例を示す回路図である。FIG. 3 is a circuit diagram showing an example of a configuration of a shift / selector control unit according to the present invention.
【図４】本発明のレジスタの作用を説明する説明図であ
る。FIG. 4 is an explanatory diagram for explaining the operation of the register of the present invention.
【図５】本発明に係るレジスタユニットの構成の他の例
を示す回路図である。FIG. 5 is a circuit diagram showing another example of the configuration of the register unit according to the present invention.
【図６】本発明のレジスタの作用を説明する説明図であ
る。FIG. 6 is an explanatory diagram illustrating the operation of the register of the present invention.
１０…シフト／セレクタ制御部 １１〜１ｎ…レジスタユニット ２１〜２ｍ…セレクタ回路 ３１〜３ｍ…Ｄ型Ｆ／Ｆ（フリップフロップ） ４０…ラインデコーダ ５２〜５ｎ…ＯＲ回路 ６１〜６ｎ…イネーブル付きバッファ ７０…シフトレジスタ ＤＢ…データバス Ｒ１〜Ｒｍ…レジスタユニット Reference Signs List 10 shift / selector control section 11-1n register unit 21-2m selector circuit 31-3m D-type F / F (flip-flop) 40 line decoder 52-5n OR circuit 61-6n enable buffer 70 ... Shift register DB ... Data bus R1-Rm ... Register unit
Claims (8)
続したシフトレジスタにおいて、 各レジスタユニットが直接にデータを入力可能な直接入
力端子を有し、 前記直接入力端子へのデータ入力を個別に制御可能なゲ
ート手段と、 任意位置の連続したレジスタユニット全てにのみシフト
クロックを印加することも可能なクロック手段とを備え
てなるシフトレジスタ。In a shift register in which shift register units are cascaded in multiple stages, each register unit has a direct input terminal capable of directly inputting data, and data input to the direct input terminal can be individually controlled. A shift register comprising: gate means; and clock means capable of applying a shift clock only to all consecutive register units at an arbitrary position.
のレジスタユニットの全てにのみシフトクロックを供給
するように構成した請求項１に記載のシフトレジスタ。2. The shift register according to claim 1, wherein said clock means is configured to supply a shift clock only to all of an arbitrary number of register units from the last stage.
ジスタを複数個並列に用いて構成され、段数位置が対応
したシフトレジスタユニット群毎に同期したシフトクロ
ックが選択的に印加され、且つ段数位置の対応するシフ
トレジスタユニット群のそれぞれの直接入力端子からの
入力動作が同期して行われることを特徴とするシフトレ
ジスタ。3. A shift clock which is constituted by using a plurality of shift registers according to claim 1 or 2 in parallel, wherein a shift clock synchronized with each shift register unit group corresponding to the number of stages is selectively applied, and A shift register wherein input operations from respective direct input terminals of a shift register unit group corresponding to the number of stages are performed in synchronization.
トに前記直接入力端子からデータを入力させるとともに
当該レジスタユニットより後段のレジスタユニットの全
てをシフト動作させるセレクト／シフト制御部を備えて
なる請求項１〜請求項３に記載のシフトレジスタ。4. A select / shift control unit for inputting data from the direct input terminal to a register unit at a designated arbitrary position and shifting all register units subsequent to the register unit. The shift register according to claim 1.
れたシフトレジスタに順に保持されたデータ列の任意の
位置に１段分のデータを挿入する場合の制御方法であっ
て、 挿入位置に対応するシフトレジスタユニットの入力を挿
入すべきデータが印加された前記直接入力端子を選択
し、 前記挿入位置に対応するシフトレジスタユニット及び後
段の連続するシフトレジスタユニットにシフトクロック
を印加することを特徴とするシフトレジスタの制御方
法。5. A control method for inserting data of one stage into an arbitrary position of a data string sequentially stored in the shift register according to claim 1. Selecting the direct input terminal to which the data to insert the input of the shift register unit corresponding to the position is applied, and applying a shift clock to the shift register unit corresponding to the insertion position and a subsequent shift register unit at a subsequent stage. A control method of a shift register, characterized by comprising:
れたシフトレジスタに順に保持されたデータ列の任意の
位置にｎ段分のデータを挿入する場合の制御方法であっ
て、 前記挿入位置に対応するシフトレジスタユニット及び後
段の連続するシフトレジスタユニットにｎ−１個のシフ
トクロックを印加し、 その後、挿入位置に対応するシフトレジスタユニット及
び後続する（ｎ−１）個のシフトレジスタユニット群の
前記直接入力端子に挿入すべきｎ段分のデータを順番を
対応させて印加して当該ｎ個のシフトレジスタユニット
群のみ直接入力端子を選択してシフトクロックを印加す
ることを特徴とするシフトレジスタの制御方法。6. A control method for inserting data of n stages into an arbitrary position of a data string sequentially stored in the shift register according to claim 1. Applying (n-1) shift clocks to the shift register unit corresponding to the insertion position and the subsequent shift register unit at the subsequent stage, and thereafter, the shift register unit corresponding to the insertion position and the subsequent (n-1) shift registers N stages of data to be inserted into the direct input terminals of the unit group are applied in a corresponding order, and only the n shift register unit groups are directly selected as input terminals and a shift clock is applied. Control method of the shift register.
れたシフトレジスタに順に保持されたデータ列の任意の
位置のデータを置換する場合の制御方法であって、 前記置換開始位置に対応するシフトレジスタユニットの
前記直接入力端子に置換すべきデータを印加して当該シ
フトレジスタユニットのみ直接入力端子を選択してシフ
トクロックを印加することを特徴とするシフトレジスタ
の制御方法。7. A control method for replacing data at an arbitrary position in a data string sequentially stored in the shift register according to claim 1; A method for controlling a shift register, comprising applying data to be replaced to the direct input terminal of a corresponding shift register unit, selecting only the direct input terminal of the shift register unit, and applying a shift clock.
れたシフトレジスタに順に保持されたデータ列の任意の
位置からｎ段分のデータを置換する場合の制御方法であ
って、 前記置換開始位置に対応するシフトレジスタユニット及
び後続する（ｎ−１）個のシフトレジスタユニット群の
前記直接入力端子に置換すべきｎ段分のデータを順番を
対応させて印加して当該ｎ個のシフトレジスタユニット
群のみ直接入力端子を選択してシフトクロックを印加す
ることを特徴とするシフトレジスタの制御方法。8. A control method for replacing data of n stages from an arbitrary position of a data string sequentially held in the shift register according to claim 1; The data of n stages to be replaced are applied to the shift register unit corresponding to the replacement start position and the direct input terminals of the succeeding (n-1) shift register unit groups in the order corresponding to the n pieces of data. A shift register control method, wherein a shift clock is applied by directly selecting an input terminal only in a shift register unit group.
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