JP2001057426A - 高耐圧半導体装置およびその製造方法 - Google Patents
高耐圧半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】耐圧特性の信頼性を向上できる高耐圧半導体装
置とその製造方法を提供すること。 【解決手段】ｎ形半導体基板１の表面層にｎ+ カソード
領域２とｐ+ アノード領域３を形成し、ｎ+ カソード領
域２上にカソード電極５、ｐ+ アノード領域３上にアノ
ード電極６を形成する。ｎ+ カソード領域２の一部上、
ｐ+ アノード領域３の一部上およびこれらの領域に挟ま
れるｎ形半導体基板１上に、表面保護膜となる酸化膜４
を形成する。この酸化膜４上に、プラズマＣＶＤ法によ
り半絶縁性窒化シリコン膜１０を厚さ１μｍ形成し、半
絶縁性窒化シリコン膜１０の表面層を厚さ０．１μｍ程
度の窒化シリコン膜（Ｓｉ3 Ｎ4 ）に膜組成を変えるこ
とで絶縁性窒化シリコン膜８とする。このとき、下地の
半絶縁性窒化シリコン膜７の組成を変化しないようにす
る。この半絶縁性窒化シリコン膜７は、フィールドプレ
ートの役割をして、表面での電界集中を緩和することが
できる。
置とその製造方法を提供すること。 【解決手段】ｎ形半導体基板１の表面層にｎ+ カソード
領域２とｐ+ アノード領域３を形成し、ｎ+ カソード領
域２上にカソード電極５、ｐ+ アノード領域３上にアノ
ード電極６を形成する。ｎ+ カソード領域２の一部上、
ｐ+ アノード領域３の一部上およびこれらの領域に挟ま
れるｎ形半導体基板１上に、表面保護膜となる酸化膜４
を形成する。この酸化膜４上に、プラズマＣＶＤ法によ
り半絶縁性窒化シリコン膜１０を厚さ１μｍ形成し、半
絶縁性窒化シリコン膜１０の表面層を厚さ０．１μｍ程
度の窒化シリコン膜（Ｓｉ3 Ｎ4 ）に膜組成を変えるこ
とで絶縁性窒化シリコン膜８とする。このとき、下地の
半絶縁性窒化シリコン膜７の組成を変化しないようにす
る。この半絶縁性窒化シリコン膜７は、フィールドプレ
ートの役割をして、表面での電界集中を緩和することが
できる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）や高耐圧パワーＩＣ
などの高耐圧半導体装置で、特に表面の高耐圧化に関す
る。
ゲート型バイポーラトランジスタ）や高耐圧パワーＩＣ
などの高耐圧半導体装置で、特に表面の高耐圧化に関す
る。
【０００２】
【従来の技術】半導体素子のプレーナ化、高耐圧化に対
し、従来よりいろいろな工夫がなされてきている。その
主なものは、プレーナ接合部周辺の空乏層の制御であ
り、接合部の曲率拡大、ガードリングの配置など電界緩
和に向けた改良がなされてきている。
し、従来よりいろいろな工夫がなされてきている。その
主なものは、プレーナ接合部周辺の空乏層の制御であ
り、接合部の曲率拡大、ガードリングの配置など電界緩
和に向けた改良がなされてきている。
【０００３】表面電界緩和を目的とした電極構造、所謂
オーバーオキサイド構造もその一つであり、IEEE Tran
s. Electron Dev.ED-26,pp.1098 (1979) などにその最
適化の方法が開示されている。また、抵抗性薄膜を電極
と周辺のガードリング部の間に被覆させ、電極と周辺の
ガードリング部の間にかかる電位を抵抗で分割すること
により、表面の電界緩和を実現する方法も開示されてい
る（Solid-State Electronics,Vol.15,pp.653-657 (197
2)) 。
オーバーオキサイド構造もその一つであり、IEEE Tran
s. Electron Dev.ED-26,pp.1098 (1979) などにその最
適化の方法が開示されている。また、抵抗性薄膜を電極
と周辺のガードリング部の間に被覆させ、電極と周辺の
ガードリング部の間にかかる電位を抵抗で分割すること
により、表面の電界緩和を実現する方法も開示されてい
る（Solid-State Electronics,Vol.15,pp.653-657 (197
2)) 。
【０００４】近年、抵抗性薄膜に代わって半絶縁性薄膜
を用いる方法も提示されている（IEEE Trans.on Electr
on Device,Vol.ED-23,No.8, p826, August (1976) な
ど）。従来技術である抵抗性薄膜は、一般にシリコンソ
ースを電子ビームで蒸発させる、所謂電子ビーム蒸着法
により成膜される。本方法はシリコンソースが高融点材
料であることに起因して、ソース溶融に際して巧みな方
法を駆使しないと突沸が生じて、ウエハ表面に突起物を
形成してしまう等の不具合が発生し、ウエハプロセス的
には課題がある。また、半絶縁性薄膜を用いる技術（SI
POS; Semi-Insulating Polycrystalline Silicon）で
は、減圧ＣＶＤ法でシラン（SiH4）と亜酸化窒素（N2O
）とをN2雰囲気下で反応させ、一般には600 ℃以上で
形成する。そのため、Al電極形成後の成膜は熱的な問題
から不可能で、Al電極形成前に成膜しなければならない
ことなどの制約がある。低温形成可能との利点を生かし
てプラズマＣＶＤ法による半絶縁性窒化シリコン膜を適
用する方法も提案されている（IEEE Trans. On Electro
n Device,Vol.37, No.6, p1522, June (1990）) 。
を用いる方法も提示されている（IEEE Trans.on Electr
on Device,Vol.ED-23,No.8, p826, August (1976) な
ど）。従来技術である抵抗性薄膜は、一般にシリコンソ
ースを電子ビームで蒸発させる、所謂電子ビーム蒸着法
により成膜される。本方法はシリコンソースが高融点材
料であることに起因して、ソース溶融に際して巧みな方
法を駆使しないと突沸が生じて、ウエハ表面に突起物を
形成してしまう等の不具合が発生し、ウエハプロセス的
には課題がある。また、半絶縁性薄膜を用いる技術（SI
POS; Semi-Insulating Polycrystalline Silicon）で
は、減圧ＣＶＤ法でシラン（SiH4）と亜酸化窒素（N2O
）とをN2雰囲気下で反応させ、一般には600 ℃以上で
形成する。そのため、Al電極形成後の成膜は熱的な問題
から不可能で、Al電極形成前に成膜しなければならない
ことなどの制約がある。低温形成可能との利点を生かし
てプラズマＣＶＤ法による半絶縁性窒化シリコン膜を適
用する方法も提案されている（IEEE Trans. On Electro
n Device,Vol.37, No.6, p1522, June (1990）) 。
【０００５】
【発明が解決しようとする課題】しかし、この方法の場
合モールド樹脂封止した後の信頼性試験で半絶縁性窒化
シリコン膜が腐食されるという不具合が生じるなどの欠
点がある。それを防止する手段として、半絶縁性窒化シ
リコン膜の上を絶縁性窒化シリコン膜で保護する方法も
考案されている。しかし、この場合、絶縁性窒化シリコ
ン膜の成膜過程で下層の半絶縁性窒化シリコン膜の膜組
成を変化させるために、再現性のある半絶縁性窒化シリ
コン膜を得ることが困難な場合がある。このように、不
安定な半絶縁性窒化シリコン膜を有する高耐圧半導体装
置では、その耐圧特性についての信頼性がよくない。
合モールド樹脂封止した後の信頼性試験で半絶縁性窒化
シリコン膜が腐食されるという不具合が生じるなどの欠
点がある。それを防止する手段として、半絶縁性窒化シ
リコン膜の上を絶縁性窒化シリコン膜で保護する方法も
考案されている。しかし、この場合、絶縁性窒化シリコ
ン膜の成膜過程で下層の半絶縁性窒化シリコン膜の膜組
成を変化させるために、再現性のある半絶縁性窒化シリ
コン膜を得ることが困難な場合がある。このように、不
安定な半絶縁性窒化シリコン膜を有する高耐圧半導体装
置では、その耐圧特性についての信頼性がよくない。
【０００６】この場合、成膜過程で、半絶縁性窒化シリ
コン膜は活性な水素原子が多量に存在する雰囲気に晒さ
れるため、この下層の薄膜となる半絶縁性窒化シリコン
膜の中に、活性な水素原子が拡散して、半絶縁性窒化シ
リコン膜の膜質を変化させてしまうという不具合が生じ
る。図４は、従来の高耐圧半導体装置で、同図（ａ）は
要部断面図、同図（ｂ）は従来の製法で成膜した半絶縁
性窒化シリコン膜と絶縁性窒化シリコン膜の深さ方向の
組成元素の分布図である。
コン膜は活性な水素原子が多量に存在する雰囲気に晒さ
れるため、この下層の薄膜となる半絶縁性窒化シリコン
膜の中に、活性な水素原子が拡散して、半絶縁性窒化シ
リコン膜の膜質を変化させてしまうという不具合が生じ
る。図４は、従来の高耐圧半導体装置で、同図（ａ）は
要部断面図、同図（ｂ）は従来の製法で成膜した半絶縁
性窒化シリコン膜と絶縁性窒化シリコン膜の深さ方向の
組成元素の分布図である。
【０００７】同図（ａ）はプレーナダイオードの要部断
面図である。ｎ形半導体基板１の表面層にｎ+ カソード
領域２とｐ+ アノード領域３を形成し、ｎ+ カソード２
領域上にカソード電極５、ｐ+ アノード領域３上にアノ
ード電極６を形成する。ｎ+カソード領域２の一部上、
ｐ+ アノード領域３の一部上およびこれらの領域に挟ま
れるｎ形半導体基板１上に、表面保護膜となる酸化膜４
を形成する。この酸化膜４上にフィールドプート膜であ
る半絶縁性窒化シリコン膜２７と絶縁性窒化シリコン膜
２８を形成する。この半絶縁性窒化シリコン膜２７はプ
ラズマＣＶＤ法で成膜し、信頼性確保上、この半絶縁性
窒化シリコン膜２８を保護するために、前記の絶縁性窒
化シリコン膜２８を被覆する。この絶縁性窒化シリコン
膜２８はシラン（SiH4）とアンモニア（NH3 ）もしくは
窒素（N2）を原料ガスとしてプラズマＣＶＤ法で半絶縁
性窒化シリコン膜１７上に形成する。
面図である。ｎ形半導体基板１の表面層にｎ+ カソード
領域２とｐ+ アノード領域３を形成し、ｎ+ カソード２
領域上にカソード電極５、ｐ+ アノード領域３上にアノ
ード電極６を形成する。ｎ+カソード領域２の一部上、
ｐ+ アノード領域３の一部上およびこれらの領域に挟ま
れるｎ形半導体基板１上に、表面保護膜となる酸化膜４
を形成する。この酸化膜４上にフィールドプート膜であ
る半絶縁性窒化シリコン膜２７と絶縁性窒化シリコン膜
２８を形成する。この半絶縁性窒化シリコン膜２７はプ
ラズマＣＶＤ法で成膜し、信頼性確保上、この半絶縁性
窒化シリコン膜２８を保護するために、前記の絶縁性窒
化シリコン膜２８を被覆する。この絶縁性窒化シリコン
膜２８はシラン（SiH4）とアンモニア（NH3 ）もしくは
窒素（N2）を原料ガスとしてプラズマＣＶＤ法で半絶縁
性窒化シリコン膜１７上に形成する。
【０００８】同図（ｂ）において、前記のようにして成
膜した場合、１層目の半絶縁性窒化シリコン膜２７のＨ
原子濃度が２層目の絶縁性窒化シリコン膜２８の成膜過
程で変化（ΔＣH だけ増加）するために、１層目の半絶
縁性窒化シリコン膜２７は抵抗性フィールドプレートと
しての機能が低下する。そのために、高耐圧半導体装置
の耐圧特性の信頼性が低下する。尚、図中のＳｉはシリ
コン、Ｎは窒素、Ｈは水素で、各濃度は原子％である。
膜した場合、１層目の半絶縁性窒化シリコン膜２７のＨ
原子濃度が２層目の絶縁性窒化シリコン膜２８の成膜過
程で変化（ΔＣH だけ増加）するために、１層目の半絶
縁性窒化シリコン膜２７は抵抗性フィールドプレートと
しての機能が低下する。そのために、高耐圧半導体装置
の耐圧特性の信頼性が低下する。尚、図中のＳｉはシリ
コン、Ｎは窒素、Ｈは水素で、各濃度は原子％である。
【０００９】この発明の目的は、前記の課題を解決し、
耐圧特性の信頼性を向上できる高耐圧半導体装置とその
製造方法を提供することにある。
耐圧特性の信頼性を向上できる高耐圧半導体装置とその
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の半導体基板の表面層に、第１導電形
の第１領域と第２導電形の第２領域を有する高耐圧半導
体装置において、第１領域と第２領域に挟まれた半導体
基板上に形成された半絶縁性薄膜と、該半絶縁性薄膜上
に形成される絶縁性薄膜とを有する構成とする。
めに、第１導電形の半導体基板の表面層に、第１導電形
の第１領域と第２導電形の第２領域を有する高耐圧半導
体装置において、第１領域と第２領域に挟まれた半導体
基板上に形成された半絶縁性薄膜と、該半絶縁性薄膜上
に形成される絶縁性薄膜とを有する構成とする。
【００１１】前記半導体基板上に絶縁膜を介して形成さ
れる半絶縁膜薄膜を有するとよい。前記第１領域上に形
成される第１電極と、前記第２領域上に形成される第２
電極と、前記第１電極と前記第２電極の端部を覆う前記
半絶縁性薄膜とするとよい。前記半絶縁性薄膜が、少な
くともＳｉ、Ｎ、Ｈの元素を含み、前記絶縁性薄膜が、
前記半絶縁性薄膜を窒素プラズマ中で窒化して形成され
る薄膜であるとよい。
れる半絶縁膜薄膜を有するとよい。前記第１領域上に形
成される第１電極と、前記第２領域上に形成される第２
電極と、前記第１電極と前記第２電極の端部を覆う前記
半絶縁性薄膜とするとよい。前記半絶縁性薄膜が、少な
くともＳｉ、Ｎ、Ｈの元素を含み、前記絶縁性薄膜が、
前記半絶縁性薄膜を窒素プラズマ中で窒化して形成され
る薄膜であるとよい。
【００１２】前記絶縁性薄膜が、前記半絶縁性薄膜の表
面層を窒素プラズマ中で窒化して形成される薄膜である
とよい。前記半絶縁性薄膜が、少なくともＳｉ、Ｎ、Ｈ
の元素を含み、前記絶縁性薄膜が、水素を含まない反応
性スパッタ法で成膜された、少なくとも主要な元素がＳ
ｉとＮである薄膜であるとよい。
面層を窒素プラズマ中で窒化して形成される薄膜である
とよい。前記半絶縁性薄膜が、少なくともＳｉ、Ｎ、Ｈ
の元素を含み、前記絶縁性薄膜が、水素を含まない反応
性スパッタ法で成膜された、少なくとも主要な元素がＳ
ｉとＮである薄膜であるとよい。
【００１３】第１導電形の半導体基板の表面層に、第１
導電形の第１領域と第２導電形の第２領域を有する高耐
圧半導体装置の製造方法において、第１領域と第２領域
に挟まれた半導体基板上に、少なくともＳｉ、Ｎ、Ｈの
元素を含む半絶縁性薄膜を形成する工程と、該半絶縁性
薄膜の表面層を窒素プラズマ中で窒化して、絶縁性薄膜
を形成する工程とを含む製造工程とするとよい。
導電形の第１領域と第２導電形の第２領域を有する高耐
圧半導体装置の製造方法において、第１領域と第２領域
に挟まれた半導体基板上に、少なくともＳｉ、Ｎ、Ｈの
元素を含む半絶縁性薄膜を形成する工程と、該半絶縁性
薄膜の表面層を窒素プラズマ中で窒化して、絶縁性薄膜
を形成する工程とを含む製造工程とするとよい。
【００１４】第１導電形の半導体基板の表面層に、第１
導電形の第１領域と第２導電形の第２領域を有する高耐
圧半導体装置の製造方法において、第１領域と第２領域
に挟まれた半導体基板上に、少なくともＳｉ、Ｎ、Ｈの
元素を含む半絶縁性薄膜を形成する工程と、該半絶縁性
薄膜の表面層を水素を含まない反応性スパッタ法で、少
なくとも主要な元素がＳｉとＮの元素である絶縁性薄膜
を形成する工程を含む製造工程とするとよい。
導電形の第１領域と第２導電形の第２領域を有する高耐
圧半導体装置の製造方法において、第１領域と第２領域
に挟まれた半導体基板上に、少なくともＳｉ、Ｎ、Ｈの
元素を含む半絶縁性薄膜を形成する工程と、該半絶縁性
薄膜の表面層を水素を含まない反応性スパッタ法で、少
なくとも主要な元素がＳｉとＮの元素である絶縁性薄膜
を形成する工程を含む製造工程とするとよい。
【００１５】前記半導体基板上に絶縁膜を形成する工程
と、該絶縁膜上に、少なくとも、Ｓｉ、Ｎ、Ｈの元素を
含む半絶縁性薄膜を形成する工程とを含む製造工程とす
るとよい。このようにすることで、保護膜とする絶縁性
窒化シリコン膜の形成を活性な水素原子が存在しない雰
囲気下で形成することができるため、下地の半絶縁性窒
化シリコン膜の膜質を変化させずに、絶縁性窒化シリコ
ン膜を形成できる。
と、該絶縁膜上に、少なくとも、Ｓｉ、Ｎ、Ｈの元素を
含む半絶縁性薄膜を形成する工程とを含む製造工程とす
るとよい。このようにすることで、保護膜とする絶縁性
窒化シリコン膜の形成を活性な水素原子が存在しない雰
囲気下で形成することができるため、下地の半絶縁性窒
化シリコン膜の膜質を変化させずに、絶縁性窒化シリコ
ン膜を形成できる。
【００１６】
【発明の実施の形態】図１は、この発明の第１実施例
で、同図（ａ）は高耐圧半導体装置の要部断面図、同図
（ｂ）は半絶縁性薄膜と絶縁性薄膜の深さ方向の組成元
素の分布図である。ここで、半絶縁性薄膜とは、半絶縁
性窒化シリコン膜で、絶縁性薄膜とは絶縁性窒化シリコ
ン膜である。
で、同図（ａ）は高耐圧半導体装置の要部断面図、同図
（ｂ）は半絶縁性薄膜と絶縁性薄膜の深さ方向の組成元
素の分布図である。ここで、半絶縁性薄膜とは、半絶縁
性窒化シリコン膜で、絶縁性薄膜とは絶縁性窒化シリコ
ン膜である。
【００１７】ここで示した高耐圧半導体装置は、横型の
プレーナ構造であるダイオードの例であるが、横型また
は縦型のＭＯＳＦＥＴやＩＧＢＴなどのプレーナ構造の
半導体素子にもこの実施例は適用できる。同図（ａ）に
おいて、ｎ形半導体基板１の表面層にｎ+ カソード領域
２とｐ+アノード領域３を形成し、ｎ+ カソード領域２
上にカソード電極５、ｐ+ アノード領域３上にアノード
電極６を形成する。ｎ+ カソード領域２の一部上、ｐ+
アノード領域３の一部上およびこれらの領域に挟まれる
ｎ形半導体基板１上に、表面保護膜となる酸化膜４を形
成する。この酸化膜４上に、プラズマＣＶＤ法により半
絶縁性窒化シリコン膜１０を厚さ１μｍ形成する。成膜
条件は基板温度３２０℃、ｒｆパワー１ｋＷ（５０ｋＨ
ｚ）、成膜時のチャンバー内圧力５３Ｐａ，Ａｒキャリ
アガス１．５ＳＬＭ，ガス流量比Ｒ＝ＳｉＨ4 ／（Ｓｉ
Ｈ4 ＋ＮＨ3）は０．８である。
プレーナ構造であるダイオードの例であるが、横型また
は縦型のＭＯＳＦＥＴやＩＧＢＴなどのプレーナ構造の
半導体素子にもこの実施例は適用できる。同図（ａ）に
おいて、ｎ形半導体基板１の表面層にｎ+ カソード領域
２とｐ+アノード領域３を形成し、ｎ+ カソード領域２
上にカソード電極５、ｐ+ アノード領域３上にアノード
電極６を形成する。ｎ+ カソード領域２の一部上、ｐ+
アノード領域３の一部上およびこれらの領域に挟まれる
ｎ形半導体基板１上に、表面保護膜となる酸化膜４を形
成する。この酸化膜４上に、プラズマＣＶＤ法により半
絶縁性窒化シリコン膜１０を厚さ１μｍ形成する。成膜
条件は基板温度３２０℃、ｒｆパワー１ｋＷ（５０ｋＨ
ｚ）、成膜時のチャンバー内圧力５３Ｐａ，Ａｒキャリ
アガス１．５ＳＬＭ，ガス流量比Ｒ＝ＳｉＨ4 ／（Ｓｉ
Ｈ4 ＋ＮＨ3）は０．８である。
【００１８】半絶縁性窒化シリコン膜１０を１μｍ成膜
後、一旦ガスを排気した後ＡｒキャリアガスとＮ2 ガス
（１ＳＬＭ）のみで５分間放電し、半絶縁性窒化シリコ
ン膜１０の表面層を厚さ０．１μｍ程度の、例えばスト
イキオメトリックな窒化シリコン膜（Ｓｉ3 Ｎ4 ）に膜
組成を変えることで絶縁性窒化シリコン膜８とする。但
し、この絶縁性窒化シリコン膜８の下の０．９μｍ程度
の膜厚の半絶縁性窒化シリコン膜７の組成は、絶縁性窒
化シリコン膜７を形成する前の半絶縁性窒化シリコン膜
１０の組成のままである。
後、一旦ガスを排気した後ＡｒキャリアガスとＮ2 ガス
（１ＳＬＭ）のみで５分間放電し、半絶縁性窒化シリコ
ン膜１０の表面層を厚さ０．１μｍ程度の、例えばスト
イキオメトリックな窒化シリコン膜（Ｓｉ3 Ｎ4 ）に膜
組成を変えることで絶縁性窒化シリコン膜８とする。但
し、この絶縁性窒化シリコン膜８の下の０．９μｍ程度
の膜厚の半絶縁性窒化シリコン膜７の組成は、絶縁性窒
化シリコン膜７を形成する前の半絶縁性窒化シリコン膜
１０の組成のままである。
【００１９】この絶縁性窒化シリコン膜８により半絶縁
性窒化シリコン膜７が雰囲気に晒されることが防止され
る。同図（ｂ）において、同図（ａ）で説明した絶縁性
窒化シリコン膜８を形成する条件では、下地の半絶縁性
窒化シリコン膜７の膜組成、特に、Ｈの濃度を変化させ
ないで、絶縁性窒化シリコン膜８を形成できる。この組
成の変化が殆ど起こらない半絶縁性窒化シリコン膜７
は、フィールドプレートの役割をして、ｎ形半導体基板
１に拡がる空乏層内の等電位線の間隔を均等化し、表面
での電界集中を緩和することができる。この半絶縁性窒
化シリコン膜７を、前記の絶縁性窒化シリコン膜８で雰
囲気に晒されないように保護することで、高耐圧半導体
装置の耐圧特性について信頼性を大幅に向上できる。
尚、図中のＳｉはシリコン、Ｎは窒素、Ｈは水素であ
る。また、表示されている各濃度は原子％で表示されて
いる。また、膜の組成分析はＥＳＣＡ（Ｅｌｅｃｔｒｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙｆｏｒ Ｃｈｅｍｉｃａ
ｌ Ａｎａｌｙｓｉｓ）で行った。
性窒化シリコン膜７が雰囲気に晒されることが防止され
る。同図（ｂ）において、同図（ａ）で説明した絶縁性
窒化シリコン膜８を形成する条件では、下地の半絶縁性
窒化シリコン膜７の膜組成、特に、Ｈの濃度を変化させ
ないで、絶縁性窒化シリコン膜８を形成できる。この組
成の変化が殆ど起こらない半絶縁性窒化シリコン膜７
は、フィールドプレートの役割をして、ｎ形半導体基板
１に拡がる空乏層内の等電位線の間隔を均等化し、表面
での電界集中を緩和することができる。この半絶縁性窒
化シリコン膜７を、前記の絶縁性窒化シリコン膜８で雰
囲気に晒されないように保護することで、高耐圧半導体
装置の耐圧特性について信頼性を大幅に向上できる。
尚、図中のＳｉはシリコン、Ｎは窒素、Ｈは水素であ
る。また、表示されている各濃度は原子％で表示されて
いる。また、膜の組成分析はＥＳＣＡ（Ｅｌｅｃｔｒｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙｆｏｒ Ｃｈｅｍｉｃａ
ｌ Ａｎａｌｙｓｉｓ）で行った。
【００２０】図２は、この発明の第２実施例の高耐圧半
導体装置の要部断面図である。この断面図は配線端部の
段差部を示している。プラズマＣＶＤ法で、半絶縁窒化
シリコン膜である半絶縁性Ｓｉx ＮY ＨZ 膜（Ｒ−Ｓｉ
Ｎ２１）をｎ形半導体基板１上およびＡｌで形成された
配線２３上に成膜した後、Ｎ2 プラズマ処理により、こ
のＲ−ＳｉＮ２１の表面層を絶縁性窒化シリコン膜であ
る絶縁性Ｓｉx Ｎy Ｈz 膜（Ｒ−ＳｉＮ＋Ｎ2 ２２）に
改質する。
導体装置の要部断面図である。この断面図は配線端部の
段差部を示している。プラズマＣＶＤ法で、半絶縁窒化
シリコン膜である半絶縁性Ｓｉx ＮY ＨZ 膜（Ｒ−Ｓｉ
Ｎ２１）をｎ形半導体基板１上およびＡｌで形成された
配線２３上に成膜した後、Ｎ2 プラズマ処理により、こ
のＲ−ＳｉＮ２１の表面層を絶縁性窒化シリコン膜であ
る絶縁性Ｓｉx Ｎy Ｈz 膜（Ｒ−ＳｉＮ＋Ｎ2 ２２）に
改質する。
【００２１】最初の半絶縁性Ｓｉx Ｎy Ｈz 膜（Ｒ−Ｓ
ｉＮ２１）の成膜条件は、ＳｉＮ4を２７５ｓｃｃｍ、
ＮＨ3 を１００ｓｃｃｍ、キャリアガスであるＡｒを１
５００ｓｃｃｍ、ガス圧力を０．４ｔｏｒｒ、基板温度
を３２０℃、ＲＦパワーを０．３８ｋＷ（５０ｋＨ
ｚ）、成膜時間を２０５秒であり、この成膜条件で、
０．１μｍの膜厚を得る。
ｉＮ２１）の成膜条件は、ＳｉＮ4を２７５ｓｃｃｍ、
ＮＨ3 を１００ｓｃｃｍ、キャリアガスであるＡｒを１
５００ｓｃｃｍ、ガス圧力を０．４ｔｏｒｒ、基板温度
を３２０℃、ＲＦパワーを０．３８ｋＷ（５０ｋＨ
ｚ）、成膜時間を２０５秒であり、この成膜条件で、
０．１μｍの膜厚を得る。
【００２２】つぎに、前記の半絶縁性Ｓｉx Ｎy Ｈz 膜
（Ｒ−ＳｉＮ２１）の表面層を、絶縁性Ｓｉx Ｎy Ｈz
膜（Ｒ−ＳｉＮ＋Ｎ2 ２２）に、Ｎ2 プラズマ処理で改
質する。その改質条件は、Ｎ2 を２７５ｓｃｃｍ、キャ
リアガスであるＮ2 を１１２０ｓｃｃｍ、ガス圧力を
０．４ｔｏｒｒ、基板温度を３２０℃、ＲＦパワーを
０．３８ｋＷ（５０ｋＨｚ）、成膜時間を２４００秒で
ある。この改質条件で、半絶縁性Ｓｉx Ｎy Ｈz 膜（Ｒ
−ＳｉＮ２１）の表面層を、０．０１８μｍの膜厚の絶
縁性Ｓｉx Ｎy Ｈz 膜（Ｒ−ＳｉＮ＋Ｎ2 ２２）に改質
する。
（Ｒ−ＳｉＮ２１）の表面層を、絶縁性Ｓｉx Ｎy Ｈz
膜（Ｒ−ＳｉＮ＋Ｎ2 ２２）に、Ｎ2 プラズマ処理で改
質する。その改質条件は、Ｎ2 を２７５ｓｃｃｍ、キャ
リアガスであるＮ2 を１１２０ｓｃｃｍ、ガス圧力を
０．４ｔｏｒｒ、基板温度を３２０℃、ＲＦパワーを
０．３８ｋＷ（５０ｋＨｚ）、成膜時間を２４００秒で
ある。この改質条件で、半絶縁性Ｓｉx Ｎy Ｈz 膜（Ｒ
−ＳｉＮ２１）の表面層を、０．０１８μｍの膜厚の絶
縁性Ｓｉx Ｎy Ｈz 膜（Ｒ−ＳｉＮ＋Ｎ2 ２２）に改質
する。
【００２３】参考までに、従来の絶縁性Ｓｉx Ｎy Ｈz
膜（Ｉ−ＳｉＮ）の成膜条件は、ＳｉＨ4 を２０２ｓｃ
ｃｍ、ＮＨ3 を３８０ｓｃｃｍ、キャリアガスであるＡ
ｒを１９３８ｓｃｃｍ、ガス圧力を０．４ｔｏｒｒ、基
板温度を３００℃、ＲＦパワーを０．３６ｋＷ（５０ｋ
Ｈｚ）、成膜時間２０１１４０秒である。このように成
膜した膜の組成分析をＥＳＣＡで行った結果を表１に示
す。
膜（Ｉ−ＳｉＮ）の成膜条件は、ＳｉＨ4 を２０２ｓｃ
ｃｍ、ＮＨ3 を３８０ｓｃｃｍ、キャリアガスであるＡ
ｒを１９３８ｓｃｃｍ、ガス圧力を０．４ｔｏｒｒ、基
板温度を３００℃、ＲＦパワーを０．３６ｋＷ（５０ｋ
Ｈｚ）、成膜時間２０１１４０秒である。このように成
膜した膜の組成分析をＥＳＣＡで行った結果を表１に示
す。
【００２４】
【表１】 表１により、Ｎ2 プラズマ処理を施すことによって、Ｈ
含有量の少ない窒化シリコン膜（Ｒ−ＳｉＮ＋Ｎ2 ２
２）が得られていることが分かった。その結果、配線２
３端部の段差部２４を被覆している半絶縁性窒化シリコ
ン膜（Ｒ−ＳｉＮ２１）に発生する亀裂２５が、Ｎ2 プ
ラズマ処理で絶縁性窒化シリコン膜（Ｒ−ＳｉＮ＋Ｎ2
２２）に改質されて、密着し、この段差部２４での水分
の進入を防止することができる。これらのことは、ＫＯ
Ｈ浸漬試験で確認された。
含有量の少ない窒化シリコン膜（Ｒ−ＳｉＮ＋Ｎ2 ２
２）が得られていることが分かった。その結果、配線２
３端部の段差部２４を被覆している半絶縁性窒化シリコ
ン膜（Ｒ−ＳｉＮ２１）に発生する亀裂２５が、Ｎ2 プ
ラズマ処理で絶縁性窒化シリコン膜（Ｒ−ＳｉＮ＋Ｎ2
２２）に改質されて、密着し、この段差部２４での水分
の進入を防止することができる。これらのことは、ＫＯ
Ｈ浸漬試験で確認された。
【００２５】図３は、この発明の第３実施例の高耐圧半
導体装置で、同図（ａ）は要部断面図、同図（ｂ）は半
絶縁性薄膜と絶縁性薄膜の深さ方向の組成元素の分布図
である。図１（ａ）のように、プラズマＣＶＤ法により
半絶縁性窒化シリコン膜１７を厚さ１μｍ形成した。成
膜条件は第１実施例と同じである。第１実施例との違い
は、その半絶縁性窒化シリコン膜１７上にシリコンをタ
ーゲットとした反応性スパッタ法（スパッタ条件：ター
ゲットはＳｉ, ガス流量比はR=N2/(N2+Ar)、圧力は0.27
Pa、DCPower は2.5kW 、基板温度200 ℃）により、絶縁
性窒化シリコン膜１８を厚さ０．２μｍ堆積させた点で
あり、半絶縁性窒化シリコン膜の表面を削りながら、絶
縁性窒化シリコン膜を堆積させた点である。この場合
も、その下の半絶縁性窒化シリコン膜１７の膜組成に殆
ど変化がない。
導体装置で、同図（ａ）は要部断面図、同図（ｂ）は半
絶縁性薄膜と絶縁性薄膜の深さ方向の組成元素の分布図
である。図１（ａ）のように、プラズマＣＶＤ法により
半絶縁性窒化シリコン膜１７を厚さ１μｍ形成した。成
膜条件は第１実施例と同じである。第１実施例との違い
は、その半絶縁性窒化シリコン膜１７上にシリコンをタ
ーゲットとした反応性スパッタ法（スパッタ条件：ター
ゲットはＳｉ, ガス流量比はR=N2/(N2+Ar)、圧力は0.27
Pa、DCPower は2.5kW 、基板温度200 ℃）により、絶縁
性窒化シリコン膜１８を厚さ０．２μｍ堆積させた点で
あり、半絶縁性窒化シリコン膜の表面を削りながら、絶
縁性窒化シリコン膜を堆積させた点である。この場合
も、その下の半絶縁性窒化シリコン膜１７の膜組成に殆
ど変化がない。
【００２６】第１および第２の実施例からわかること
は、保護膜である絶縁性窒化シリコン膜１７、１８を形
成する際に、半絶縁性窒化シリコン膜１７、１８の膜組
成を変化させないようにすることが重要である。特に、
絶縁性窒化シリコン膜１８は、耐イオン性や機械的強度
が強いなどの性質を有している点で好ましいが、この絶
縁性窒化シリコン膜１８の形成に当たっては、下地の半
絶縁性窒化シリコン膜１７にＨ原子が取り込まれないよ
うにすることが重要である。
は、保護膜である絶縁性窒化シリコン膜１７、１８を形
成する際に、半絶縁性窒化シリコン膜１７、１８の膜組
成を変化させないようにすることが重要である。特に、
絶縁性窒化シリコン膜１８は、耐イオン性や機械的強度
が強いなどの性質を有している点で好ましいが、この絶
縁性窒化シリコン膜１８の形成に当たっては、下地の半
絶縁性窒化シリコン膜１７にＨ原子が取り込まれないよ
うにすることが重要である。
【００２７】図４は、従来の半絶縁性窒化シリコン膜／
絶縁性窒化シリコン膜の２層構造を適用したプレーナダ
イオード（従来品）と、第１実施例で形成した２層構造
を適用したプレーナダイオード（本発明品１）および第
２実施例で形成した２層構造を適用したプレーナーダイ
オード（本発明品２）の耐圧特性の安定性を示した図で
ある。これらのプレーナダイオードは樹脂モールドされ
ている。
絶縁性窒化シリコン膜の２層構造を適用したプレーナダ
イオード（従来品）と、第１実施例で形成した２層構造
を適用したプレーナダイオード（本発明品１）および第
２実施例で形成した２層構造を適用したプレーナーダイ
オード（本発明品２）の耐圧特性の安定性を示した図で
ある。これらのプレーナダイオードは樹脂モールドされ
ている。
【００２８】耐圧特性の安定性は高温電圧印加試験で調
べた。条件は、印加電圧５３０Ｖ，温度１２５℃であ
る。試験結果は図から判るように、従来品では、試験開
始後一旦耐圧が低下するという現象がみられるが、本発
明品１および２のいずれもそのような不具合は発生しな
いことがわかった。
べた。条件は、印加電圧５３０Ｖ，温度１２５℃であ
る。試験結果は図から判るように、従来品では、試験開
始後一旦耐圧が低下するという現象がみられるが、本発
明品１および２のいずれもそのような不具合は発生しな
いことがわかった。
【００２９】
【発明の効果】この発明によれば、下地の半絶縁性窒化
シリコン膜の組成を保ったまま、半絶縁性窒化シリコン
膜の表面層を絶縁性窒化シリコン膜に変質させること
で、半絶縁性窒化シリコン膜が外部の雰囲気に晒される
ことなく、表面での電界集中が起こることを長時間防止
し、半導体装置の耐圧特性についての信頼性を大幅に向
上できる。
シリコン膜の組成を保ったまま、半絶縁性窒化シリコン
膜の表面層を絶縁性窒化シリコン膜に変質させること
で、半絶縁性窒化シリコン膜が外部の雰囲気に晒される
ことなく、表面での電界集中が起こることを長時間防止
し、半導体装置の耐圧特性についての信頼性を大幅に向
上できる。
【図１】この発明の第１実施例で、（ａ）は高耐圧半導
体装置の要部断面図、（ｂ）は半絶縁性薄膜と絶縁性薄
膜の深さ方向の組成元素の分布図
体装置の要部断面図、（ｂ）は半絶縁性薄膜と絶縁性薄
膜の深さ方向の組成元素の分布図
【図２】この発明の第２実施例の高耐圧半導体装置の要
部断面図
部断面図
【図３】この発明の第３実施例の高耐圧半導体装置で、
（ａ）は要部断面図、（ｂ）は半絶縁性薄膜と絶縁性薄
膜の深さ方向の組成元素の分布図
（ａ）は要部断面図、（ｂ）は半絶縁性薄膜と絶縁性薄
膜の深さ方向の組成元素の分布図
【図４】従来品と本発明品１および本発明品２の耐圧特
性の安定性を示した図
性の安定性を示した図
【図５】従来の高耐圧半導体装置で、（ａ）は要部断面
図、（ｂ）は従来の製法で成膜した半絶縁性窒化シリコ
ン膜と絶縁性窒化シリコン膜の深さ方向の組成元素の分
布図
図、（ｂ）は従来の製法で成膜した半絶縁性窒化シリコ
ン膜と絶縁性窒化シリコン膜の深さ方向の組成元素の分
布図
１ ｎ形半導体基板 ２ ｎ+ カソード領域 ３ ｐ+ アノード領域 ４ 酸化膜 ５ カソード電極 ６ アノード電極 ７ 半絶縁性窒化ソリコン膜 ８ 絶縁性窒化ジリコン膜 １０ 半絶縁性窒化シリコン膜（絶縁性窒化シリコン
膜形成前） １７ 半絶縁性窒化ソリコン膜 １８ 絶縁性窒化ジリコン膜 ２１ Ｒ−ＳｉＮ ２２ Ｒ−ＳｉＮ＋Ｎ2 ２３ 配線 ２４ 段差部 ２５ 亀裂 ２７ 半絶縁性窒化シリコン膜 ２８ 絶縁性窒化シリコン膜
膜形成前） １７ 半絶縁性窒化ソリコン膜 １８ 絶縁性窒化ジリコン膜 ２１ Ｒ−ＳｉＮ ２２ Ｒ−ＳｉＮ＋Ｎ2 ２３ 配線 ２４ 段差部 ２５ 亀裂 ２７ 半絶縁性窒化シリコン膜 ２８ 絶縁性窒化シリコン膜
Claims (9)
- 【請求項１】第１導電形の半導体基板の表面層に、第１
導電形の第１領域と第２導電形の第２領域を有する高耐
圧半導体装置において、第１領域と第２領域に挟まれた
半導体基板上に形成された半絶縁性薄膜と、該半絶縁性
薄膜上に形成される絶縁性薄膜とを有することを特徴と
する高耐圧半導体装置。 - 【請求項２】前記半導体基板上に絶縁膜を介して形成さ
れる半絶縁膜薄膜を有することを特徴とする請求項１に
記載の高耐圧半導体装置。 - 【請求項３】前記第１領域上に形成される第１電極と、
前記第２領域上に形成される第２電極と、前記第１電極
と前記第２電極の端部を覆う前記半絶縁性薄膜とを有す
ることを特徴とする請求項１または２に記載の高耐圧半
導体装置。 - 【請求項４】前記半絶縁性薄膜が、少なくとも、Ｓｉ、
Ｎ、Ｈの元素を含み、前記絶縁性薄膜が、前記半絶縁性
薄膜を窒素プラズマ中で窒化して形成される薄膜である
ことを特徴とする請求項１ないし３のいずれかに記載の
高耐圧半導体装置。 - 【請求項５】前記絶縁性薄膜が、前記半絶縁性薄膜の表
面層を窒素プラズマ中で窒化して形成される薄膜である
ことを特徴とする請求項４に記載の高耐圧半導体装置。 - 【請求項６】前記半絶縁性薄膜が、少なくとも、Ｓｉ、
Ｎ、Ｈの元素を含み、前記絶縁性薄膜が、水素を含まな
い反応性スパッタ法で成膜された、少なくとも主要な元
素がＳｉとＮの元素であることを特徴とする請求項１ま
たは２に記載の高耐圧半導体装置。 - 【請求項７】第１導電形の半導体基板の表面層に、第１
導電形の第１領域と第２導電形の第２領域を有する高耐
圧半導体装置の製造方法において、第１領域と第２領域
に挟まれた半導体基板上に、少なくとも、Ｓｉ、Ｎ、Ｈ
の元素を含む半絶縁性薄膜を形成する工程と、該半絶縁
性薄膜の表面層を窒素プラズマ中で窒化して、絶縁性薄
膜を形成する工程とを含むことを特徴とする高耐圧半導
体装置の製造方法。 - 【請求項８】第１導電形の半導体基板の表面層に、第１
導電形の第１領域と第２導電形の第２領域を有する高耐
圧半導体装置の製造方法において、第１領域と第２領域
に挟まれた半導体基板上に、少なくとも、Ｓｉ、Ｎ、Ｈ
の元素を含む半絶縁性薄膜を形成する工程と、該半絶縁
性薄膜の表面層を水素を含まない反応性スパッタ法で、
少なくとも主要な元素がＳｉとＮである絶縁性薄膜を形
成する工程を含むことを特徴とする高耐圧半導体装置の
製造方法。 - 【請求項９】前記半導体基板上に絶縁膜を形成する工程
と、該絶縁膜上に、少なくとも、Ｓｉ、Ｎ、Ｈの元素を
含む半絶縁性薄膜を形成する工程とを含むことを特徴と
する請求項７または８に記載の高耐圧半導体装置の製造
方法。
Priority Applications (3)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009522812A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 電界緩和機能を有するｉｉｉ族窒化物電力半導体 |
| JP2010062421A (ja) * | 2008-09-05 | 2010-03-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
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|---|---|---|---|---|
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| US8395053B2 (en) * | 2007-06-27 | 2013-03-12 | Stats Chippac Ltd. | Circuit system with circuit element and reference plane |
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Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721631A (en) * | 1985-02-14 | 1988-01-26 | Sharp Kabushiki Kaisha | Method of manufacturing thin-film electroluminescent display panel |
| USH665H (en) * | 1987-10-19 | 1989-08-01 | Bell Telephone Laboratories, Incorporated | Resistive field shields for high voltage devices |
| JPH01176067A (ja) * | 1987-12-29 | 1989-07-12 | Hoya Corp | 窒化シリコン膜の成膜方法 |
| US4962065A (en) * | 1989-02-13 | 1990-10-09 | The University Of Arkansas | Annealing process to stabilize PECVD silicon nitride for application as the gate dielectric in MOS devices |
| JP2953468B2 (ja) * | 1989-06-21 | 1999-09-27 | 三菱化学株式会社 | 化合物半導体装置及びその表面処理加工方法 |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| JP3186295B2 (ja) * | 1993-02-08 | 2001-07-11 | 富士電機株式会社 | 半導体装置の製造方法 |
| EP0739037B1 (en) * | 1993-08-05 | 2000-10-25 | Matsushita Electronics Corporation | Semiconductor device having capacitor and manufacturing method thereof |
| JP3332063B2 (ja) * | 1995-10-19 | 2002-10-07 | ソニー株式会社 | ＳｉＮｘ／ＰＳＧ積層構造の形成方法 |
| KR100271222B1 (ko) * | 1995-12-14 | 2000-12-01 | 오카베 히로무 | 반도체 소자 및 그 제조 방법 |
| JP3220645B2 (ja) * | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
| US6027815A (en) * | 1996-11-06 | 2000-02-22 | Taiwan Semiconductor Manufacturing Company | Non-absorbing anti-reflective coated (ARC) reticle using thin dielectric films and method of forming reticle |
-
1999
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-
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-
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- 2002-08-12 US US10/217,083 patent/US20030003699A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9640649B2 (en) | 2004-12-30 | 2017-05-02 | Infineon Technologies Americas Corp. | III-nitride power semiconductor with a field relaxation feature |
| JP2009522812A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 電界緩和機能を有するｉｉｉ族窒化物電力半導体 |
| JP2010062421A (ja) * | 2008-09-05 | 2010-03-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
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