JP2001007332A - Mos field-effect transistor of soi structure and manufacture thereof - Google Patents
Mos field-effect transistor of soi structure and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界
効果トランジスタ及びその製造方法に関する。The present invention relates to SOI (Sili)
1. Field of the Invention The present invention relates to a MOS field-effect transistor having a con-on-insulator structure and a method of manufacturing the same.
【０００２】[0002]
【背景技術及び発明が解決しようとする課題】ＳＯＩ構
造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界
効果トランジスタに比べ、低消費電力で、かつ高速で駆
動させることができる。2. Description of the Related Art A MOS field effect transistor having an SOI structure can be driven at lower power consumption and at a higher speed than an ordinary MOS field effect transistor.
【０００３】図２６は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。シリコン基板１００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが互
いに間を設けて形成されている。埋め込み酸化膜１１０
０上であって、かつソース領域１２００とドレイン領域
１３００との間には、ボディ領域１４００が形成されて
いる。ボディ領域１４００上には、ゲート絶縁膜を介し
てゲート電極１５００が形成されている。FIG. 26 is a schematic diagram showing an example of a MOS field effect transistor having an SOI structure. Silicon substrate 100
Buried oxide film 11 made of a silicon oxide film
00 is formed. On the buried oxide film 1100, a source region 1200 and a drain region 1300 are formed with a space therebetween. Buried oxide film 110
A body region 1400 is formed on 0 and between the source region 1200 and the drain region 1300. A gate electrode 1500 is formed over body region 1400 with a gate insulating film interposed therebetween.
【０００４】図２６に示すＭＯＳ電界効果トランジスタ
のボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン化現象により発生した
キャリアは、ボディ領域１４００に蓄積されることにな
る。キャリアが蓄積されると、ボディ領域１４００の電
位が変化する。これが基板浮遊効果とよばれる現象であ
る。これにより、キンク現象や寄生バイポーラ効果（Ｐ
ａｒａｓｉｔｉｃ Ｂ−ｉｐｏｌａｒ Ｅｆｆｅｃｔ）
等の様々な不都合が、ＭＯＳ電界効果トランジスタに生
じる。The body region 1400 of the MOS field effect transistor shown in FIG. 26 is in a floating state. Therefore, carriers generated by the impact ionization phenomenon are accumulated in the body region 1400. When carriers are accumulated, the potential of the body region 1400 changes. This is a phenomenon called a substrate floating effect. Thereby, the kink phenomenon and the parasitic bipolar effect (P
arasictic B-ipolar Effect)
Various disadvantages occur in MOS field-effect transistors.
【０００５】基板浮遊効果を抑制することができるＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタがある。図２７
は、このＭＯＳ電界効果トランジタの模式図である。こ
のＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａ
ｍｉｃ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ ＭＯＳ
ＦＥＴ）と呼ばれる。図２６に示すＭＯＳ電界効果トラ
ンジスタとの違いは、ボディ領域１４００とゲート電極
１５００とが電気的に接続されている点である。この接
続により、ボディ領域１４００内に蓄積された過剰なキ
ャリアをボディ領域１４００外に引き抜くことができ
る。これにより、ボディ領域の電位が安定し、基板浮遊
効果の発生を防ぐことができる。[0005] SO that can suppress the substrate floating effect
There is a MOS field effect transistor having an I structure. FIG.
FIG. 1 is a schematic diagram of this MOS field effect transistor. This MOS field effect transistor is a DTMOS (Dyna
mic Threshold-voltage MOS
FET). The difference from the MOS field effect transistor shown in FIG. 26 is that body region 1400 and gate electrode 1500 are electrically connected. With this connection, excess carriers accumulated in body region 1400 can be pulled out of body region 1400. Thereby, the potential of the body region is stabilized, and the occurrence of the substrate floating effect can be prevented.
【０００６】ところが、ＤＴＭＯＳにはゲート電圧が１
Ｖ程度以下という低いゲート電圧条件下でしか、実用的
な使用ができないという問題がる。すなわち、ＤＴＭＯ
Ｓにおいて、ゲート電極に印加された電圧と同じ値の電
圧がボディ領域に印加される。ボディ領域に電圧が印加
されることにより、ボディ領域とソース領域とで構成さ
れるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合
の順方向耐圧は通常０.７Ｖ程度であるから、ゲート電
圧がこれより大きくなると、ボディ領域とソース領域と
の間に大きな電流が流れる。この電流により、ＳＯＩ構
造の目的である低消費電力化が達成できなくなる。ま
た、この電流により、ＳＯＩ構造を含む回路が誤動作す
ることがある。さらに、たとえゲート電圧が０.７Ｖ以
下でこのＤＴＭＯＳを使用したとしても、ボディ領域と
ソース領域との間に少量の順方向電流が流れるので、低
消費電力化を達成するには不利である。However, DTMOS has a gate voltage of 1
There is a problem that practical use is possible only under a low gate voltage condition of about V or less. That is, DTMO
In S, a voltage having the same value as the voltage applied to the gate electrode is applied to the body region. When a voltage is applied to the body region, a forward bias voltage is applied to a pn junction formed by the body region and the source region. Since the forward withstand voltage of the pn junction is usually about 0.7 V, when the gate voltage is higher than this, a large current flows between the body region and the source region. This current makes it impossible to achieve low power consumption, which is the purpose of the SOI structure. In addition, a circuit including an SOI structure may malfunction due to this current. Further, even if the DTMOS is used at a gate voltage of 0.7 V or less, a small amount of forward current flows between the body region and the source region, which is disadvantageous in achieving low power consumption.
【０００７】本発明の目的は、ゲート電圧が比較的高い
条件下で使用される場合であっても、低消費電力にする
ことが可能なＳＯＩ構造のＭＯＳ電界効果トランジスタ
及びその製造方法を提供することである。An object of the present invention is to provide a MOS field effect transistor having an SOI structure capable of reducing power consumption even when used under a condition where a gate voltage is relatively high, and a method of manufacturing the same. That is.
【０００８】[0008]
【課題を解決するための手段】（１）本発明は、ＳＯＩ
基板上に形成されたＭＯＳ電界効果トランジスタであっ
て、ソース領域、ドレイン領域、ボディ領域、ゲート電
極、ゲート絶縁膜、第１のコンタクト部、第２のコンタ
クト部及び抵抗部を備え、ボディ領域は、ソース領域と
ドレイン領域とによって挟まれており、かつ第１の端部
と第２の端部とを有し、ゲート電極は、ゲート絶縁膜を
介してボディ領域上に形成されており、かつ第１の端部
から第２の端部へ向かう方向に延びており、第１のコン
タクト部において、ゲート電極とゲート電極へ入力され
るゲート信号を伝達するゲート信号配線とが電気的に接
続され、第２のコンタクト部において、ゲート電極とボ
ディ領域とが電気的に接続され、第１のコンタクト部と
第２のコンタクト部とは、抵抗部を介して電気的に接続
されている。Means for Solving the Problems (1) The present invention provides an SOI
A MOS field-effect transistor formed on a substrate, comprising: a source region, a drain region, a body region, a gate electrode, a gate insulating film, a first contact portion, a second contact portion, and a resistance portion, wherein the body region is A gate electrode formed between the source region and the drain region, having a first end and a second end, the gate electrode being formed on the body region via a gate insulating film, and The gate electrode extends in a direction from the first end to the second end, and is electrically connected at a first contact portion to a gate electrode and a gate signal line transmitting a gate signal input to the gate electrode. In the second contact portion, the gate electrode and the body region are electrically connected, and the first contact portion and the second contact portion are electrically connected via a resistance portion.
【０００９】ＤＴＭＯＳにおいて、ボディ領域とゲート
電極とは、電気的に接続されている。また、ボディ領域
とソース領域とは、ｐｎ接合となっている。このため、
例えば、ｎＭＯＳで説明すると、ゲート電極に正電圧が
印加されたとき、上記ｐｎ接合に順方向の電圧が印加さ
れることになる。そして、上記ｐｎ接合の順方向耐圧以
上の電圧が、ゲート電極とソース領域との間に印加され
ると、ボディ領域を介して、ゲート電極とソース領域と
の間に電流が流れることになる。ゲート電圧を上げてい
くと、この電流も大きくなる。よって、ゲート電圧が比
較的高い条件下で使用される場合、ＤＴＭＯＳの消費電
力が大きくなる。In the DTMOS, the body region and the gate electrode are electrically connected. Further, the body region and the source region have a pn junction. For this reason,
For example, in the case of an nMOS, when a positive voltage is applied to the gate electrode, a forward voltage is applied to the pn junction. When a voltage equal to or higher than the forward breakdown voltage of the pn junction is applied between the gate electrode and the source region, a current flows between the gate electrode and the source region via the body region. This current increases as the gate voltage increases. Therefore, when used under the condition that the gate voltage is relatively high, the power consumption of the DTMOS increases.
【００１０】本発明に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタにおいて、第１のコンタクト部と第２のコ
ンタクト部とは、抵抗部を介して電気的に接続されてい
る。このため、上記ｐｎ接合に流れる順方向電流は抵抗
部によって制限され、ボディ領域とソース領域との間の
電流を低く抑えることができる。この結果、ゲート電圧
が比較的高い条件下で本発明に係るＳＯＩ構造のＭＯＳ
電界効果トランジスタを使用しても、ＭＯＳ電界効果ト
ランジスタの消費電力を低くすることができる。In the MOS field effect transistor having the SOI structure according to the present invention, the first contact and the second contact are electrically connected via a resistor. Therefore, the forward current flowing through the pn junction is limited by the resistance portion, and the current between the body region and the source region can be suppressed low. As a result, under the condition that the gate voltage is relatively high, the MOS of the SOI structure according to the present invention is used.
Even when the field effect transistor is used, the power consumption of the MOS field effect transistor can be reduced.
【００１１】本発明に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタにおいて、電界効果トランジスタが部分空
乏型、完全空乏型のいずれでも消費電力を低くする効果
がある。理由は、発明の実施の形態の［実験例］で説明
する。In the MOS field effect transistor having the SOI structure according to the present invention, there is an effect that power consumption is reduced regardless of whether the field effect transistor is a partially depleted type or a fully depleted type. The reason will be described in [Experimental example] of the embodiment of the present invention.
【００１２】（２）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタにおいて、第１のコンタクト部と第
２のコンタクト部との間の抵抗値としては、例えば、次
の値がある。第１のコンタクト部と第２のコンタクト部
との間の抵抗値は、電界効果トランジスタのＯＮ抵抗値
より大きい。(2) In the MOS field effect transistor having the SOI structure according to the present invention, the resistance between the first contact portion and the second contact portion includes, for example, the following values. The resistance between the first contact and the second contact is greater than the ON resistance of the field effect transistor.
【００１３】第１のコンタクト部と第２のコンタクト部
との間の抵抗値は、電界効果トランジスタのＯＮ抵抗値
より１０倍以上大きいのが好ましい。電界効果トランジ
スタに流れる電流は、ドレイン領域とソース領域との間
の電流（Ｉｄｓ）の値に、ゲート電極とソース領域との
間の電流（Ｉｇｓ）の値を加えた値となる。第１のコン
タクト部と第２のコンタクト部との間の抵抗値が、電界
効果トランジスタのＯＮ抵抗値より１０倍以上大きい
と、次のことがいえる。すなわち、ドレイン領域とソー
ス領域との間の電流の値に対して、ゲート電極とソース
領域との間の電流の値が、約十分の一以下になるのであ
る。ところで、半導体装置の電気的特性には、１０％程
度のばらつきが不可避的に生じる。よって、ゲート電極
とソース領域との間の電流の値が、ドレイン領域とソー
ス領域との間の電流の値に加算されても、この合計値
は、ドレイン−ソース電流（Ｉｄｓ）の値の誤差の範囲
内となるのである。The resistance between the first contact and the second contact is preferably at least ten times greater than the ON resistance of the field effect transistor. The current flowing through the field-effect transistor has a value obtained by adding the value of the current (Igs) between the gate electrode and the source region to the value of the current (Ids) between the drain region and the source region. If the resistance value between the first contact portion and the second contact portion is 10 times or more larger than the ON resistance value of the field effect transistor, the following can be said. That is, the value of the current between the gate electrode and the source region is about one-tenth or less of the value of the current between the drain region and the source region. Incidentally, about 10% inevitably occurs in the electrical characteristics of the semiconductor device. Therefore, even if the value of the current between the gate electrode and the source region is added to the value of the current between the drain region and the source region, the total value is an error in the value of the drain-source current (Ids). Is within the range.
【００１４】（３）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタにおいて、抵抗部は、ボディ領域と
オーミック接触可能な第１の膜を含み、第１の膜は、第
２のコンタクト部に形成され、第１の膜は、ゲート電極
及びボディ領域と接触している、のが好ましい。(3) In the SOI-structure MOS field-effect transistor according to the present invention, the resistance portion includes a first film capable of ohmic contact with the body region, and the first film is formed on the second contact portion. Preferably, the first film is in contact with the gate electrode and the body region.
【００１５】第１の膜は、シリコン膜又はシリコン化合
物膜を含む、のが好ましい。シリコン膜とはポリシリコ
ン膜、単結晶シリコン膜又は非晶質シリコン膜をいう。
シリコン化合物膜として、例えば シリコンゲルマニウ
ム膜がある。特に、第１の膜としては、ポリシリコン膜
を含むのが好ましい。ポリシリコン膜は、抵抗値の制御
が比較的容易だからである。すなわち、ポリシリコン膜
中に含まれる不純物濃度を変えることにより、抵抗値の
制御をすることができる。なお、ポリシリコン膜の厚み
を変えることによっても、抵抗値の制御をすることがで
きる。The first film preferably includes a silicon film or a silicon compound film. The silicon film refers to a polysilicon film, a single crystal silicon film, or an amorphous silicon film.
As the silicon compound film, for example, there is a silicon germanium film. In particular, it is preferable that the first film includes a polysilicon film. This is because the resistance of the polysilicon film is relatively easy to control. That is, the resistance value can be controlled by changing the concentration of impurities contained in the polysilicon film. The resistance value can also be controlled by changing the thickness of the polysilicon film.
【００１６】第１の膜の厚みとしては、例えば、５〜２
０ｎｍである。第１の膜の抵抗値としては、例えば、シ
ート抵抗値が１０4〜１０7Ω／□である。The thickness of the first film is, for example, 5 to 2
0 nm. As the resistance value of the first film, for example, the sheet resistance value is 10 4 to 10 7 Ω / □.
【００１７】第１の膜の導電型としては、ｉ型、ｐ型又
はｎ型がある。これらの型は、ボディ領域がｎ型、ｐ型
いずれの場合でも適用できる。とくに、次の組み合わせ
が好ましい。第１の膜の導電型がｐ型の場合、ボディ領
域がｎ型であれば、第１の膜とボディ領域とでｐｎ接合
のダイオードが構成されることになる。このダイオード
には、逆方向に電圧が印加される。このため、第１の膜
自身の抵抗値に、逆方向に電圧が印加された場合におけ
るダイオードの抵抗値を加えた値が、抵抗部の抵抗値と
なる。また、第１の膜の導電型がｎ型で、ボディ領域が
ｐ型の組み合わせでも同じことがいえる。As the conductivity type of the first film, there are i-type, p-type and n-type. These types are applicable regardless of whether the body region is an n-type or a p-type. In particular, the following combinations are preferred. When the conductivity type of the first film is p-type and the body region is n-type, a pn junction diode is formed by the first film and the body region. A voltage is applied to this diode in the reverse direction. Therefore, a value obtained by adding the resistance value of the diode when the voltage is applied in the reverse direction to the resistance value of the first film itself is the resistance value of the resistance portion. The same can be said for a combination in which the conductivity type of the first film is n-type and the body region is p-type.
【００１８】第１の膜の導電型は、ボディ領域の導電型
と逆の導電型であるのが好ましい。これにより、第１の
膜とボディ領域とを含むダイオードが形成されるからで
ある。このダイオードは上記ポリシリコン膜の説明箇所
で説明したダイオードと同じ働きをする。It is preferable that the conductivity type of the first film is a conductivity type opposite to the conductivity type of the body region. Thereby, a diode including the first film and the body region is formed. This diode has the same function as the diode described in the description of the polysilicon film.
【００１９】ゲート電極は第１の導電型のポリシリコン
膜を含む膜で構成され、第１の膜は第２の導電型である
のが好ましい。これにより、ゲート電極と第１の膜とを
含むダイオードが形成されるからである。このダイオー
ドは上記ポリシリコン膜の説明箇所で説明したダイオー
ドと同じ働きをする。The gate electrode is preferably formed of a film including a polysilicon film of the first conductivity type, and the first film is preferably of the second conductivity type. Thereby, a diode including the gate electrode and the first film is formed. This diode has the same function as the diode described in the description of the polysilicon film.
【００２０】第１の膜は第１及び第２の層を含む積層構
造であるのが好ましい。この場合、第１の層の導電型と
第２の層の導電型とは異なるのが好ましい。これによ
り、第１の層と第２の層とを含むダイオードが形成され
るからである。このダイオードは上記ポリシリコン膜の
説明箇所で説明したダイオードと同じ働きをする。The first film preferably has a laminated structure including the first and second layers. In this case, the conductivity type of the first layer and the conductivity type of the second layer are preferably different. Thereby, a diode including the first layer and the second layer is formed. This diode has the same function as the diode described in the description of the polysilicon film.
【００２１】本発明に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタにおいて、抵抗部は、ボディ領域及びゲー
ト電極の少なくともいずれか一方とオーミック接触しな
い第２の膜を含み、第２の膜は、第２のコンタクト部に
形成され、かつボディ領域及びゲート電極と接触してい
る、のが好ましい。第２の膜は、ボディ領域及びゲート
電極の少なくともいずれか一方とオーミック接触しな
い。このため、第２の膜とボディ領域との接触抵抗及び
／又は第２の膜とゲート電極との接触抵抗は、比較的大
きくなる。よって、第２の膜自身の抵抗値に、この接触
抵抗の値を加えた値が抵抗部の抵抗値となる。In the SOI-structure MOS field effect transistor according to the present invention, the resistance portion includes a second film that does not make ohmic contact with at least one of the body region and the gate electrode, and the second film includes the second film. It is preferably formed at the contact portion and in contact with the body region and the gate electrode. The second film does not make ohmic contact with at least one of the body region and the gate electrode. For this reason, the contact resistance between the second film and the body region and / or the contact resistance between the second film and the gate electrode become relatively large. Therefore, the value obtained by adding the value of the contact resistance to the resistance value of the second film itself is the resistance value of the resistance portion.
【００２２】第２の膜としては、例えば、金属膜、金属
シリサイド膜又はＩＴＯ膜がある。金属膜の材質として
は、例えば、Ａｌ、Ｃｕ、Ｃｒ、Ｍｏ、Ｎｉ、Ｐｔ、
Ｗ、Ｔｉがある。金属シリサイド膜とは、シリコンと上
記金属とにより形成された膜である。第２の膜は積層構
造であるのが好ましい。このようなＳＯＩ構造のＭＯＳ
電界効果トランジスタは、以下の工程により製造するこ
とができる。As the second film, for example, there is a metal film, a metal silicide film or an ITO film. As the material of the metal film, for example, Al, Cu, Cr, Mo, Ni, Pt,
There are W and Ti. The metal silicide film is a film formed of silicon and the above metal. The second film preferably has a laminated structure. MOS of such SOI structure
The field effect transistor can be manufactured by the following steps.
【００２３】（ａ）ＳＯＩ基板上に、第１の端部と第２
の端部とを有するボディ領域を形成する工程と、（ｂ）
ボディ領域上に、第１の端部から第２の端部へ向かう方
向に延びているゲート電極を形成する工程と、（ｃ）ゲ
ート電極をマスクとして、ＳＯＩ基板にイオンを注入
し、ボディ領域を挟むように、ソース領域及びドレイン
領域を形成する工程と、（ｄ）第２の端部側に、ゲート
電極とボディ領域とを電気的に接続する抵抗部を形成す
る工程。(A) A first end and a second end are formed on an SOI substrate.
Forming a body region having an end portion of (b);
Forming a gate electrode extending from the first end to the second end on the body region; and (c) implanting ions into the SOI substrate using the gate electrode as a mask, Forming a source region and a drain region so as to sandwich them, and (d) forming a resistance portion on the second end side for electrically connecting the gate electrode and the body region.
【００２４】（４）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタにおいて、第１のコンタクト部は第
１の端部側に形成され、第２のコンタクト部は第２の端
部側に形成されているのが好ましい。したがって、この
構造によれば、第１のコンタクト部及び第２のコンタク
ト部が第２の端部側に形成された構造に比べ、第１のコ
ンタクト部と第２のコンタクト部とを電気的に接続する
配線の長さは大きくなる。このため、配線自身を抵抗と
することができる。配線には、ゲート電極が含まれる。
配線を抵抗部として機能させるために、ゲート電極のシ
ート抵抗値は、例えば、１０2〜１０5Ω／□である。ゲ
ート電極がポリシリコン膜を含む場合は、ポリシリコン
膜中の不純物濃度により、ゲート電極のシート抵抗値を
制御できる。(4) In the SOI structure MOS field effect transistor according to the present invention, the first contact portion is formed on the first end side, and the second contact portion is formed on the second end side. Is preferred. Therefore, according to this structure, the first contact portion and the second contact portion are electrically connected to each other as compared with a structure in which the first contact portion and the second contact portion are formed on the second end side. The length of the wiring to be connected increases. Therefore, the wiring itself can be used as a resistor. The wiring includes a gate electrode.
The sheet resistance value of the gate electrode is, for example, 10 2 to 10 5 Ω / □ in order for the wiring to function as a resistance portion. When the gate electrode includes a polysilicon film, the sheet resistance value of the gate electrode can be controlled by the impurity concentration in the polysilicon film.
【００２５】このようなＳＯＩ構造のＭＯＳ電界効果ト
ランジスタは、以下の工程により製造することができ
る。The SOI-structure MOS field effect transistor can be manufactured by the following steps.
【００２６】工程（ｄ）の後に、（ｅ）ゲート電極と電
気的に接続される配線を形成する工程を備え、配線とゲ
ート電極とは、第１の端部側で電気的に接続されてい
る。After the step (d), there is provided a step (e) of forming a wiring electrically connected to the gate electrode, wherein the wiring and the gate electrode are electrically connected on the first end side. I have.
【００２７】このようなＳＯＩ構造のＭＯＳ電界効果ト
ランジスタは、以下の工程によっても製造することがで
きる。The MOS field effect transistor having such an SOI structure can be manufactured also by the following steps.
【００２８】（ｇ）ＳＯＩ基板上に、第１の端部と第２
の端部とを有するボディ領域を形成する工程と、（ｈ）
ボディ領域上に、第１の端部から第２の端部へ向かう方
向に延びているゲート電極を形成する工程と、（ｉ）ゲ
ート電極をマスクとして、ＳＯＩ基板にイオンを注入
し、ボディ領域を挟むように、ソース領域及びドレイン
領域を形成する工程と、（ｊ）第１の端部側に、第１の
コンタクト部を形成し、第２の端部側に第２のコンタク
ト部を形成する工程と、を備え、第１のコンタクト部に
おいて、ゲート電極とゲート電極へ入力されるゲート信
号を伝達するゲート信号配線とが電気的に接続され、第
２のコンタクト部において、ゲート電極とボディ領域と
が電気的に接続される。(G) A first end portion and a second end portion are formed on an SOI substrate.
Forming a body region having an end of
Forming a gate electrode extending from the first end to the second end on the body region; and (i) implanting ions into the SOI substrate using the gate electrode as a mask, Forming a source region and a drain region so as to sandwich the same; and (j) forming a first contact portion on the first end side and forming a second contact portion on the second end side A gate electrode and a gate signal line for transmitting a gate signal input to the gate electrode are electrically connected in the first contact portion, and the gate electrode and the body are connected in the second contact portion. The region is electrically connected.
【００２９】（５）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタにおいて、第１のコンタクト部は第
２の端部側に形成されており、第２のコンタクト部は第
２の端部側に形成されており、ゲート電極は、第１の端
部側で他の配線と電気的に接続されていない、のが好ま
しい。このような構造であると、第１の端部側におい
て、ゲート電極を他の配線と電気的に接続させるための
領域の確保が不要となる。よって、第１の端部側の素子
分離領域を縮小できる。(5) In the SOI structure MOS field effect transistor according to the present invention, the first contact portion is formed on the second end side, and the second contact portion is formed on the second end side. It is preferable that the gate electrode is formed and is not electrically connected to another wiring on the first end side. With such a structure, it is not necessary to secure a region for electrically connecting the gate electrode to another wiring on the first end side. Therefore, the element isolation region on the first end side can be reduced.
【００３０】このようなＳＯＩ構造のＭＯＳ電界効果ト
ランジスタは、以下の工程により製造することができ
る。The MOS field effect transistor having such an SOI structure can be manufactured by the following steps.
【００３１】工程（ｄ）の後に、（ｆ）ゲート電極と電
気的に接続される配線を形成する工程を備え、配線とゲ
ート電極とは、第２の端部側で電気的に接続されてい
る。After the step (d), there is provided a step (f) of forming a wiring electrically connected to the gate electrode, wherein the wiring and the gate electrode are electrically connected on the second end side. I have.
【００３２】[0032]
【発明の実施の形態】［第１の実施の形態］ ｛構造の説明｝図２は、本発明の第１の実施の形態に係
るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図で
ある。図１は、図２に示すＳＯＩ構造のＭＯＳ電界効果
トランジスタをＡ−Ａ線に沿って切断した状態を示す断
面構造図である。このＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタにおいて、ゲート電極２４及びポリシリコン膜
３２が抵抗部となる。図２を参考にしながら、図１に示
すＳＯＩ構造のＭＯＳ電界効果トランジスタの構造を説
明する。ＳＯＩ基板は、シリコン基板１０、埋め込み酸
化膜１２及びシリコン層から構成されている。シリコン
基板１０上には、シリコン酸化膜からなる埋め込み酸化
膜１２が形成されている。埋め込み酸化膜１２上には、
シリコン層が形成されている。シリコン層には、ボディ
領域（ｐ-領域１４、ｐ+領域１６）等が形成されてい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] {Description of Structure} FIG. 2 is a plan view of a MOS field effect transistor having an SOI structure according to a first embodiment of the present invention. FIG. 1 is a sectional structural view showing a state where the MOS field effect transistor having the SOI structure shown in FIG. 2 is cut along the line AA. In the MOS field-effect transistor having the SOI structure, the gate electrode 24 and the polysilicon film 32 serve as a resistor. The structure of the MOS field effect transistor having the SOI structure shown in FIG. 1 will be described with reference to FIG. The SOI substrate includes a silicon substrate 10, a buried oxide film 12, and a silicon layer. On silicon substrate 10, buried oxide film 12 made of a silicon oxide film is formed. On the buried oxide film 12,
A silicon layer is formed. A body region (p − region 14, p + region 16) and the like are formed in the silicon layer.
【００３３】埋め込み酸化膜１２上には、ｐ-領域１４
及びｐ+領域１６を挟むように、フィールド酸化膜１
８、２０が形成されている。ｐ-領域１４を挟むように
ドレイン領域３８とソース領域４０とが形成されている
（図２）。ｐ-領域１４上には、ゲート酸化膜２２が形
成されている。ゲート酸化膜２２上には、ゲート電極２
４が形成されている。ゲート電極２４は、フィールド酸
化膜２０上にまで延びている。On the buried oxide film 12, a p - region 14 is formed.
And field oxide film 1 so as to sandwich p + region 16.
8 and 20 are formed. Drain region 38 and source region 40 are formed so as to sandwich p − region 14 (FIG. 2). A gate oxide film 22 is formed on p − region 14. The gate electrode 2 is formed on the gate oxide film 22.
4 are formed. Gate electrode 24 extends over field oxide film 20.
【００３４】ゲート電極２４を覆うように、ＳＯＩ基板
上には、シリコン酸化膜２６が形成されている。シリコ
ン酸化膜２６には、スルーホール２８、３０が形成され
ている。スルーホール２８は、ボディ領域（ｐ-領域１
４、ｐ+領域１６）の第２の端部１５側に形成されてい
る。スルーホール２８により、ｐ+領域１６が露出して
いる。スルーホール２８には、ポリシリコン膜３２が形
成されている。ポリシリコン膜３２は、抵抗部となる。A silicon oxide film 26 is formed on the SOI substrate so as to cover gate electrode 24. Through holes 28 and 30 are formed in the silicon oxide film 26. The through hole 28 is formed in the body region (p − region 1).
4, p + region 16) on the second end 15 side. The p + region 16 is exposed by the through hole 28. In the through hole 28, a polysilicon film 32 is formed. The polysilicon film 32 becomes a resistance portion.
【００３５】アルミ充填膜３４が、スルーホール２８内
に充填されている。アルミ充填膜３４及びポリシリコン
膜３２により、ゲート電極２４とｐ+領域１６とが電気
的に接続される。ゲート電極２４とｐ+領域１６との接
続部が、第２のコンタクト部５０となる。The through hole 28 is filled with an aluminum filling film 34. Gate electrode 24 and p + region 16 are electrically connected by aluminum filling film 34 and polysilicon film 32. The connection portion between the gate electrode 24 and the p + region 16 becomes the second contact portion 50.
【００３６】スルーホール３０は、ボディ領域（ｐ-領
域１４、ｐ+領域１６）の第１の端部１７側に形成され
ている。シリコン酸化膜２６上には、ゲート信号配線３
６が形成されている。ゲート電極２４へ入力されるゲー
ト信号は、ゲート信号配線３６から伝達される。ゲート
信号配線３６はアルミニウムから構成されている。ゲー
ト信号配線３６は、スルーホール３０内にも充填されて
いる。ゲート信号配線３６とゲート電極２４とは、スル
ーホール３０内に充填されたゲート信号配線３６を介し
て電気的に接続されている。ゲート信号配線３６とゲー
ト電極２４との接続部が、第１のコンタクト部４２とな
る。ゲート信号は、第１のコンタクト部４２を通り、ゲ
ート電極２４に伝達される。The through hole 30 is formed on the first end 17 side of the body region (p − region 14, p + region 16). On the silicon oxide film 26, the gate signal wiring 3
6 are formed. The gate signal input to the gate electrode 24 is transmitted from the gate signal line 36. Gate signal wiring 36 is made of aluminum. The gate signal wiring 36 is also filled in the through hole 30. The gate signal wiring 36 and the gate electrode 24 are electrically connected via the gate signal wiring 36 filled in the through hole 30. The connection portion between the gate signal wiring 36 and the gate electrode 24 becomes the first contact portion 42. The gate signal passes through the first contact portion 42 and is transmitted to the gate electrode 24.
【００３７】図１及び図２に示す本発明の第１の実施の
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
等価回路を表した図が、図３である。１４及び１６はボ
ディ領域（ｐ-領域１４、ｐ+領域１６）、２４はゲート
電極、３８はドレイン領域、４０はソース領域を示して
いる。FIG. 3 is a diagram showing an equivalent circuit of the MOS field effect transistor having the SOI structure according to the first embodiment of the present invention shown in FIGS. 1 and 2. Reference numerals 14 and 16 denote body regions (p − region 14 and p + region 16), 24 denotes a gate electrode, 38 denotes a drain region, and 40 denotes a source region.
【００３８】｛製造方法の説明｝本発明の第１の実施の
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
製造方法を説明する。図５は、ＳＯＩ基板の平面図であ
る。図４は、図５に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。図４及び図５に
示すように、ＳＯＩ基板は、シリコン基板１０と、シリ
コン基板１０上に形成された埋め込み酸化膜１２と、埋
め込み酸化膜１２上に形成されたシリコン層１３と、備
える。<< Description of Manufacturing Method >> A method of manufacturing the MOS field effect transistor having the SOI structure according to the first embodiment of the present invention will be described. FIG. 5 is a plan view of the SOI substrate. FIG. 4 is a sectional structural view showing a state where the SOI substrate shown in FIG. 5 is cut along the line AA. As shown in FIGS. 4 and 5, the SOI substrate includes a silicon substrate 10, a buried oxide film 12 formed on the silicon substrate 10, and a silicon layer 13 formed on the buried oxide film 12.
【００３９】図６及び図７（図６は、図７に示すＳＯＩ
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、例えば、ＬＯＣＯＳ法を用い
て、シリコン層１３に、フィールド酸化膜１８、２０を
形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電
界効果トランジスタが形成される領域を囲むように形成
されている。次に、フィールド酸化膜１８、２０をマス
クとして、シリコン層１３にｐ型のイオンを注入し、ｎ
ＭＯＳ電界効果トランジスタが形成される領域にｐ-領
域１４を形成する。ｐ型のアクセプタとしては、例え
ば、ボロンがある。イオン注入のエネルギーとしては、
例えば、２０ｋｅＶ程度である。ドーズ量としては、例
えば、６×１０12／ｃｍ2である。FIGS. 6 and 7 (FIG. 6 shows the SOI shown in FIG. 7).
FIG. 3 is a sectional structural view showing a state where the substrate is cut along the line AA. As shown in (1), field oxide films 18 and 20 are formed on the silicon layer 13 by using, for example, the LOCOS method. Field oxide films 18 and 20 are formed so as to surround a region where an nMOS field effect transistor is formed. Next, p-type ions are implanted into the silicon layer 13 using the field oxide films 18 and 20 as a mask,
A p − region 14 is formed in a region where a MOS field effect transistor is formed. As the p-type acceptor, for example, there is boron. The energy of ion implantation is
For example, about 20 keV. The dose is, for example, 6 × 10 12 / cm 2 .
【００４０】図８及び図９（図８は、図９に示すＳＯＩ
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、次に、例えば、熱酸化によ
り、ｐ -領域１４上にゲート酸化膜２２となる薄い酸化
膜（膜厚７ｎｍ）を形成する。FIGS. 8 and 9 (FIG. 8 shows the SOI shown in FIG. 9).
Sectional structural drawing showing the state where the substrate was cut along line AA.
It is. ), Then, for example, by thermal oxidation
, P -Thin oxidation to form gate oxide film 22 on region 14
A film (thickness: 7 nm) is formed.
【００４１】次に、例えば、ＣＶＤ法により、ＳＯＩ基
板の全面上にゲート電極２４となるポリシリコン膜（膜
厚２５０ｎｍ）を形成する。Next, a polysilicon film (having a thickness of 250 nm) to be the gate electrode 24 is formed on the entire surface of the SOI substrate by, eg, CVD.
【００４２】次に、ポリシリコン膜をフォトリソグラフ
ィ技術とエッチング技術とにより、パターンニングし、
ゲート電極２４を形成する。ボディ領域の第２の端部１
５側において、ゲート電極２４は、フィールド酸化膜１
８上に乗り上げていない。ゲート電極２４とフィールド
酸化膜１８との間の領域を、領域４６とする。一方、ボ
ディ領域の第１の端部１７側において、ゲート電極２４
は、フィールド酸化膜２０上に乗り上げている。Next, the polysilicon film is patterned by a photolithography technique and an etching technique,
The gate electrode 24 is formed. Second end 1 of body region
On the side of the gate electrode 24, the field oxide film 1
8 is not on. A region between the gate electrode 24 and the field oxide film 18 is referred to as a region 46. On the other hand, on the first end 17 side of the body region, the gate electrode 24
Are running on the field oxide film 20.
【００４３】図１０及び図１１（図１０は、図１１に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、領域４６を覆うレジ
スト４４を形成する。レジスト４４及びフィールド酸化
膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ
電界効果トランジスタが形成される領域に注入し、ソー
ス領域４０とドレイン領域３８とを形成する。ｎ型のイ
オンとしては、例えば、リンがある。イオン注入のエネ
ルギーとしては、例えば、４０ｋｅＶである。ドーズ量
としては、例えば、２×１０15／ｃｍ2 図１２及び図１３（図１２は、図１３に示すＳＯＩ基板
をＡ−Ａ線に沿って切断した状態を示す断面構造図であ
る。）に示すように、領域４６を露出するレジスト４８
を形成する。レジスト４８をマスクとして、ｐ型のイオ
ンを領域４６に注入し、ｐ+領域１６を形成する。ｐ型
のイオンとしては、例えば、ボロンがある。イオン注入
のエネルギーとしては、例えば、２０ｋｅＶである。ド
ーズ量としては、例えば、２×１０15／ｃｍ2である。As shown in FIGS. 10 and 11 (FIG. 10 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 11 is cut along the line AA), a resist 44 covering the region 46 is shown. To form Using the resist 44 and the field oxide films 18 and 20 as a mask, n-type ions are
A source region 40 and a drain region 38 are formed by implantation into a region where a field effect transistor is formed. Examples of the n-type ion include phosphorus. The energy of the ion implantation is, for example, 40 keV. The dose is, for example, 2 × 10 15 / cm 2 FIG. 12 and FIG. 13 (FIG. 12 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 13 is cut along the line AA). As shown in FIG.
To form Using the resist 48 as a mask, p-type ions are implanted into the region 46 to form the p + region 16. Examples of the p-type ion include boron. The energy of the ion implantation is, for example, 20 keV. The dose is, for example, 2 × 10 15 / cm 2 .
【００４４】図１４及び図１５（図１４は、図１５に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、例えば、ＣＶＤ法に
より、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚
５００ｎｍ）を形成する。フォトリソグラフィ技術及び
エッチング技術により、シリコン酸化膜２６を選択的に
除去し、ｐ+領域１６を露出させるスルーホール２８を
形成する。As shown in FIGS. 14 and 15 (FIG. 14 is a sectional structural view showing a state where the SOI substrate shown in FIG. 15 is cut along the line AA), for example, by a CVD method. A silicon oxide film 26 (500 nm thick) is formed on the entire surface of the SOI substrate. The silicon oxide film 26 is selectively removed by photolithography and etching to form a through hole 28 exposing the p + region 16.
【００４５】図１６及び図１７（図１６は、図１７に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、例えば、ＣＶＤ法に
より、シリコン酸化膜２６上にポリシリコン膜３２（膜
厚５〜２０ｎｍ）を形成する。ポリシリコン膜３２は、
スルーホール２８内にも形成されている。ポリシリコン
膜３２により、ゲート電極２４とｐ+領域１６とが電気
的に接続される。ゲート電極２４とｐ+領域１６との接
続部が、第２のコンタクト部５０となる。As shown in FIGS. 16 and 17 (FIG. 16 is a sectional structural view showing a state where the SOI substrate shown in FIG. 17 is cut along the line AA), for example, by the CVD method. A polysilicon film 32 (film thickness 5 to 20 nm) is formed on the silicon oxide film 26. The polysilicon film 32
It is also formed in the through hole 28. Gate electrode 24 and p + region 16 are electrically connected by polysilicon film 32. The connection portion between the gate electrode 24 and the p + region 16 becomes the second contact portion 50.
【００４６】そして、スルーホール２８内にポリシリコ
ン膜３２が残るように、ポリシリコン膜３２を、フォト
リソグラフィ技術及びエッチング技術により、パターン
ニングする。なお、ポリシリコン膜３２の抵抗値を制御
するために、イオン注入法によりポリシリコン膜３２中
に不純物を導入してもよい。イオン注入はパターンニン
グ前後いずれでもよい。Then, the polysilicon film 32 is patterned by photolithography and etching so that the polysilicon film 32 remains in the through hole 28. In order to control the resistance value of the polysilicon film 32, an impurity may be introduced into the polysilicon film 32 by an ion implantation method. Ion implantation may be performed before or after patterning.
【００４７】図１８及び図１９（図１８は、図１９に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、フォトリソグラフィ
技術とエッチング技術とにより、シリコン酸化膜２６を
選択的に除去し、スルーホール３０を形成する。スルー
ホール３０は、ゲート電極２４のうち、ボディ領域の第
１の端部１７側に位置している部分を露出するように形
成されている。なお、スルーホール３０はスルーホール
２８と同時に形成してもよい。As shown in FIGS. 18 and 19 (FIG. 18 is a sectional structural view showing a state where the SOI substrate shown in FIG. 19 is cut along the line AA). As a result, the silicon oxide film 26 is selectively removed, and a through hole 30 is formed. The through hole 30 is formed so as to expose a portion of the gate electrode 24 located on the first end 17 side of the body region. The through hole 30 may be formed simultaneously with the through hole 28.
【００４８】図１及び図２に示すように、例えば、スパ
ッタリング法により、ＳＯＩ基板の全面上にアルミニウ
ム膜（膜厚５００ｎｍ）を形成する。As shown in FIGS. 1 and 2, an aluminum film (500 nm thick) is formed on the entire surface of the SOI substrate by, for example, a sputtering method.
【００４９】アルミニウム膜を、例えば、フォトリソグ
ラフィ技術及びエッチング技術により、パターンニング
し、アルミ充填膜３４、ゲート信号配線３６を形成す
る。以上により、第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタが完成する。The aluminum film is patterned by, for example, photolithography and etching to form an aluminum filling film 34 and a gate signal wiring 36. Thus, the MOS field effect transistor having the SOI structure according to the first embodiment is completed.
【００５０】｛効果の説明｝図１に示すように、本発明
の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタにおいて、ボディ領域（ｐ-領域１４、ｐ+
領域１６）とゲート電極２４とは、ポリシリコン膜３２
を介して電気的に接続されている。ポリシリコン膜３２
は、抵抗部Ｒとなる。ポリシリコン膜３２の抵抗値は、
例えば、０.０１〜１０Ωｃｍである。{Explanation of Effect} As shown in FIG. 1, in the MOS field effect transistor having the SOI structure according to the first embodiment of the present invention, the body region (p − region 14, p +
The region 16) and the gate electrode 24 are formed by a polysilicon film 32.
Are electrically connected via Polysilicon film 32
Becomes the resistance portion R. The resistance value of the polysilicon film 32 is
For example, it is 0.01 to 10 Ωcm.
【００５１】また、図１に示すように、第１のコンタク
ト部４２は、第１の端部１７側に形成されている。第２
のコンタクト部５０は、第２の端部１５側に形成されて
いる。したがって、この構造によれば、第１のコンタク
ト部と第２のコンタクト部とが第２の端部１５側に形成
された構造に比べ、第１のコンタクト部と第２のコンタ
クト部とを電気的に接続する配線の長さを大きくするこ
とができる。このため、配線自身を抵抗部Ｒとすること
ができる。配線の抵抗値は、例えば、１０3〜１０6Ω／
□である。As shown in FIG. 1, the first contact portion 42 is formed on the first end 17 side. Second
Contact portion 50 is formed on the second end 15 side. Therefore, according to this structure, the first contact portion and the second contact portion are electrically connected to each other as compared with the structure in which the first contact portion and the second contact portion are formed on the second end portion 15 side. It is possible to increase the length of the wiring to be electrically connected. Therefore, the wiring itself can be used as the resistance part R. The resistance value of the wiring is, for example, 10 3 to 10 6 Ω /
□.
【００５２】上記二つの抵抗部を備えることにより、以
下に説明する効果が生じる。図３に示すように、ゲート
電極２４に正電圧が印加されると、抵抗部Ｒを介してボ
ディ領域（ｐ-領域１４、ｐ+領域１６）にも同じ値の正
電圧が印加される。ボディ領域はｐ型であり、かつソー
ス領域４０はｎ型であるので、ボディ領域とソース領域
４０とでｐｎ接合が形成される。通常、ソース領域４０
は基準電圧なので、ゲート電極２４への正電圧印加によ
り、ボディ領域とソース領域４０とのｐｎ接合に順方向
電圧が印加されることになる。従って、もし抵抗部Ｒが
ないと、ゲート電極２４とソース領域４０との間に電流
（Ｉｇｓ）が流れることになる。この電流は通常のＭＯ
Ｓ電界効果トランジスタでは流れることのない電流なの
で、望ましくない電流である。しかも、上記ｐｎ接合の
順方向耐圧以上の電圧が、ゲート電極２４とソース領域
４０との間に印加されると、ゲート電極２４とソース領
域４０との間を流れる電流（Ｉｇｓ）が、ソース領域４
０とドレイン領域３８との間を流れる電流（Ｉｄｓ）よ
り大きくなることがある。Providing the above two resistance parts produces the following effects. As shown in FIG. 3, when a positive voltage is applied to the gate electrode 24, a positive voltage having the same value is also applied to the body regions (p − region 14 and p + region 16) via the resistor R. Since the body region is p-type and the source region 40 is n-type, a pn junction is formed between the body region and the source region 40. Usually, the source region 40
Is a reference voltage, a forward voltage is applied to the pn junction between the body region and the source region 40 by applying a positive voltage to the gate electrode 24. Therefore, if there is no resistance portion R, a current (Igs) flows between the gate electrode 24 and the source region 40. This current is normal MO
Since the current does not flow in the S field effect transistor, it is an undesirable current. In addition, when a voltage equal to or higher than the forward breakdown voltage of the pn junction is applied between the gate electrode 24 and the source region 40, a current (Igs) flowing between the gate electrode 24 and the source region 40 is reduced. 4
It may be larger than the current (Ids) flowing between 0 and the drain region 38.
【００５３】本発明の第１の実施の形態に係るＳＯＩ構
造のＭＯＳ電界効果トランジスタは抵抗部Ｒを備えてい
る。このため、上記ｐｎ接合に流れる順方向電流は抵抗
部Ｒによって制限され、ボディ領域とソース領域４０と
の間の電流を低く抑えることができる。この結果、ゲー
ト電圧が比較的高い条件下で第１の実施の形態に係るＳ
ＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、
ＭＯＳ電界効果トランジスタの消費電力を低くすること
ができる。The SOI-structure MOS field-effect transistor according to the first embodiment of the present invention includes a resistance portion R. Therefore, the forward current flowing through the pn junction is limited by the resistance portion R, and the current between the body region and the source region 40 can be suppressed low. As a result, under the condition that the gate voltage is relatively high, the S
Even if a MOS field effect transistor having an OI structure is used,
The power consumption of the MOS field effect transistor can be reduced.
【００５４】第１の実施の形態は、上記二つの抵抗部を
備えている。このため、一つの抵抗部を備える場合に比
べ、抵抗部の抵抗値を容易に高くすることができる。し
たがって、ボディ領域とソース領域４０との間の電流を
より低くすることができる。The first embodiment has the above-mentioned two resistance parts. Therefore, the resistance value of the resistance unit can be easily increased as compared with the case where one resistance unit is provided. Therefore, the current between the body region and the source region 40 can be further reduced.
【００５５】なお、第１の実施の形態は、ｎＭＯＳ電界
効果トランジスタについて説明したが、ｐＭＯＳ電界効
果トランジスタについても同様の効果が生じる。Although the first embodiment has been described with reference to an nMOS field effect transistor, a similar effect is produced for a pMOS field effect transistor.
【００５６】［第２の実施の形態］ ｛構造の説明｝図２１は、本発明の第２の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図２０は、図２１に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、ゲート電極２４とｐ+領域１６とが電気的
に接続される第２のコンタクト部５０には、ポリシリコ
ン膜３２がない点である。ゲート電極２４とｐ+領域１
６とは、アルミ充填膜３４によって電気的に接続されて
いる。本発明の第２の実施の形態に係るＳＯＩ構造のＭ
ＯＳ電界効果トランジスタにおいて、図１及び図２に示
す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタの構成要素と同一要素については、同一符
号を用いることにより、説明を省略する。[Second Embodiment] {Description of Structure} FIG. 21 is a plan view of an SOI-structure MOS field effect transistor according to a second embodiment of the present invention. FIG. 20 is a sectional structural view showing a state where the MOS field effect transistor having the SOI structure shown in FIG. 21 is cut along the line AA. The difference from the SOI-structure MOS field-effect transistor according to the first embodiment shown in FIGS. 1 and 2 is that the second contact portion 50 where the gate electrode 24 and the p + region 16 are electrically connected to each other is provided. Is that the polysilicon film 32 is not provided. Gate electrode 24 and p + region 1
6 is electrically connected by an aluminum filling film 34. SOI structure M according to the second embodiment of the present invention
In the OS field effect transistor, the same components as those of the MOS field effect transistor having the SOI structure according to the first embodiment shown in FIGS.
【００５７】｛製造方法の説明｝図１２及び図１３に示
す工程まで、第２の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタの製造方法は、第１の実施の形
態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製
造方法と同じである。図１２及び図１３に示す工程後、
図２２及び図２３（図２２は、図２３に示すＳＯＩ基板
をＡ−Ａ線に沿って切断した状態を示す断面構造図であ
る。）に示すように、ＳＯＩ基板全面上にシリコン酸化
膜２６を形成する。形成方法、条件は、第１の実施の形
態と同じ方法、条件を用いることができる。次に、フォ
トリソグラフィ技術とエッチング技術とにより、シリコ
ン酸化膜２６を選択的に除去し、スルーホール２８、３
０を形成する。スルーホール２８は、ｐ+領域１６を露
出させるように形成されている。スルーホール３０は、
ゲート電極２４のうち、ボディ領域の第１の端部１７側
に位置している部分を露出するように形成されている。
形成方法、条件は、第１の実施の形態と同じ方法、条件
を用いることができる。{Description of Manufacturing Method} The MOI of the SOI structure according to the second embodiment up to the steps shown in FIGS.
The method for manufacturing the S field effect transistor is the same as the method for manufacturing the SOI structure MOS field effect transistor according to the first embodiment. After the steps shown in FIGS. 12 and 13,
As shown in FIGS. 22 and 23 (FIG. 22 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 23 is cut along the line AA), a silicon oxide film 26 is formed on the entire surface of the SOI substrate. To form The same method and conditions as in the first embodiment can be used for the formation method and conditions. Next, the silicon oxide film 26 is selectively removed by a photolithography technique and an etching technique, and the through holes 28 and 3 are removed.
0 is formed. Through hole 28 is formed to expose p + region 16. The through hole 30
Gate electrode 24 is formed so as to expose a portion located on first end portion 17 side of the body region.
The same method and conditions as in the first embodiment can be used for the formation method and conditions.
【００５８】図２０及び図２１に示すように、例えば、
スパッタリング法により、ＳＯＩ基板の全面上にアルミ
ニウム膜（膜厚５００〜６００ｎｍ）を形成する。形成
方法、条件は、第１の実施の形態と同じ方法、条件を用
いることができる。アルミニウム膜を、例えば、フォト
リソグラフィ技術及びエッチング技術により、パターン
ニングし、アルミ充填膜３４、ゲート信号配線３６を形
成する。以上により、第２の実施の形態に係るＳＯＩ構
造のＭＯＳ電界効果トランジスタが完成する。As shown in FIGS. 20 and 21, for example,
An aluminum film (thickness: 500 to 600 nm) is formed over the entire surface of the SOI substrate by a sputtering method. The same method and conditions as in the first embodiment can be used for the formation method and conditions. The aluminum film is patterned by, for example, a photolithography technique and an etching technique to form an aluminum filling film 34 and a gate signal wiring 36. Thus, the MOS field effect transistor having the SOI structure according to the second embodiment is completed.
【００５９】｛効果の説明｝図２０及び図２１に示すよ
うに、本発明の第２の実施の形態に係るＳＯＩ構造のＭ
ＯＳ電界効果トランジスタにおいて、第１のコンタクト
部４２は、第１の端部１７側に形成されている。第２の
コンタクト部５０は、第２の端部１５側に形成されてい
る。したがって、この構造によれば、第１のコンタクト
部と第２のコンタクト部とが第２の端部１５側に形成さ
れた構造に比べ、第１のコンタクト部と第２のコンタク
ト部とを電気的に接続する配線の長さを大きくすること
ができる。このため、配線自身を抵抗部Ｒとすることが
できる。{Explanation of Effect} As shown in FIGS. 20 and 21, the SOI structure M according to the second embodiment of the present invention is
In the OS field-effect transistor, the first contact part 42 is formed on the first end 17 side. The second contact portion 50 is formed on the second end 15 side. Therefore, according to this structure, the first contact portion and the second contact portion are electrically connected to each other as compared with the structure in which the first contact portion and the second contact portion are formed on the second end portion 15 side. It is possible to increase the length of the wiring to be electrically connected. Therefore, the wiring itself can be used as the resistance part R.
【００６０】この配線自身が、上記第１の実施の形態の
｛効果の説明｝で説明した電流制限を生じさせる抵抗部
Ｒとなる。第１の実施の形態と同様に、ゲート電圧が比
較的高い条件下で、第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタを使用しても、半導体装
置の消費電力を低くすることができる。The wiring itself becomes the resistance portion R that causes the current limitation described in the “Explanation of Effects” of the first embodiment. As in the first embodiment, the power consumption of the semiconductor device can be reduced under the condition that the gate voltage is relatively high, even when the MOS field-effect transistor having the SOI structure according to the second embodiment is used. Can be.
【００６１】第２の実施の形態は、第１の実施の形態に
比べ、ポリシリコン膜３２形成工程がないので、製造工
程の簡略化を図ることができる。Since the second embodiment does not include the step of forming the polysilicon film 32 as compared with the first embodiment, the manufacturing process can be simplified.
【００６２】第２の実施の形態は、ｎＭＯＳ電界効果ト
ランジスタについて説明したが、ｐＭＯＳ電界効果トラ
ンジスタについても同様の効果が生じる。Although the second embodiment has been described with reference to an nMOS field effect transistor, a similar effect is produced with a pMOS field effect transistor.
【００６３】［第３の実施の形態］ ｛構造の説明｝図２５は、本発明の第３の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図２４は、図２５に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、第１のコンタクト部４２と第２のコンタク
ト部５０とが第２の端部１５側に形成された構造という
点である。ゲート信号配線３６は、ゲート信号をゲート
電極２４へ伝達する配線の役割の他、ゲート電極２４と
ボディ領域のｐ+領域１６とを電気的に接続する配線と
しての役割も有する。[Third Embodiment] {Description of Structure} FIG. 25 is a plan view of a SOI-structure MOS field effect transistor according to a third embodiment of the present invention. FIG. 24 is a sectional structural view showing a state where the MOS field effect transistor having the SOI structure shown in FIG. 25 is cut along the line AA. The difference from the SOI-structure MOS field-effect transistor according to the first embodiment shown in FIGS. 1 and 2 is that the first contact portion 42 and the second contact portion 50 are located on the second end 15 side. The point is that the structure is formed. Gate signal line 36 has a role of a line for transmitting a gate signal to gate electrode 24 and also a role of a line for electrically connecting gate electrode 24 and p + region 16 of the body region.
【００６４】本発明の第３の実施の形態に係るＳＯＩ構
造のＭＯＳ電界効果トランジスタにおいて、図１及び図
２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタの構成要素と同一要素については、
同一符号を用いることにより、説明を省略する。The SOI-structure MOS field-effect transistor according to the third embodiment of the present invention is the same as the component of the SOI-structure MOS field-effect transistor according to the first embodiment shown in FIGS. For the element,
The description is omitted by using the same reference numerals.
【００６５】｛製造方法の説明｝図１６及び図１７に示
す工程まで、第３の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタの製造方法は、第１の実施の形
態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製
造方法と同じである。図１６及び図１７に示す工程後、
図２４及び図２５に示すように、例えば、スパッタリン
グ法により、ＳＯＩ基板の全面上にアルミニウム膜（膜
厚５００〜６００ｎｍ）を形成する。形成方法、条件
は、第１の実施の形態と同じ方法、条件を用いることが
できる。{Description of Manufacturing Method} The MOI of the SOI structure according to the third embodiment up to the steps shown in FIGS.
The method for manufacturing the S field effect transistor is the same as the method for manufacturing the SOI structure MOS field effect transistor according to the first embodiment. After the steps shown in FIGS. 16 and 17,
As shown in FIGS. 24 and 25, for example, an aluminum film (500 to 600 nm in thickness) is formed over the entire surface of the SOI substrate by a sputtering method. The same method and conditions as in the first embodiment can be used for the formation method and conditions.
【００６６】アルミニウム膜を、例えば、フォトリソグ
ラフィ技術により、パターンニングし、ゲート信号配線
３６を形成する。以上により、第３の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。The gate film 36 is formed by patterning the aluminum film by, for example, photolithography. Thus, the MOS field effect transistor having the SOI structure according to the third embodiment is completed.
【００６７】｛効果の説明｝図２４に示すように、本発
明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタにおいて、ボディ領域（ｐ-領域１４、
ｐ+領域１６）とゲート電極２４とは、ポリシリコン膜
３２を介して電気的に接続されている。ポリシリコン膜
３２は、抵抗部Ｒとなる。ポリシリコン膜３２の抵抗値
は、例えば、０.０１〜１００Ωｃｍである。{Explanation of Effect} As shown in FIG. 24, in the SOI-structure MOS field effect transistor according to the third embodiment of the present invention, the body region (p − region 14,
The p + region 16) and the gate electrode 24 are electrically connected via the polysilicon film 32. The polysilicon film 32 becomes the resistance part R. The resistance value of the polysilicon film 32 is, for example, 0.01 to 100 Ωcm.
【００６８】このポリシリコン膜３２が、上記第１の実
施の形態の｛効果の説明｝で説明した電流制限を生じさ
せる抵抗部Ｒとなる。よって、第１の実施の形態と同様
に、ゲート電圧が比較的高い条件下で、第３の実施の形
態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使
用しても、半導体装置の消費電力を低くすることができ
る。The polysilicon film 32 serves as the resistance portion R that causes the current limitation described in the description of the effect of the first embodiment. Therefore, similarly to the first embodiment, the power consumption of the semiconductor device can be reduced even when the SOI-structure MOS field effect transistor according to the third embodiment is used under the condition that the gate voltage is relatively high. can do.
【００６９】また、第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタにおいて、第１のコンタ
クト部４２は、第２の端部１５側に形成されている。ゲ
ート電極２４は、第１の端部１７側で他の配線と電気的
に接続されていない。このため、第１の端部１７側にお
いて、ゲート電極２４を他の配線と電気的に接続させる
ための領域の確保が不要となる。よって、第１の端部１
７側の素子分離領域を縮小できる。In the SOI-structure MOS field effect transistor according to the third embodiment, the first contact portion 42 is formed on the second end 15 side. The gate electrode 24 is not electrically connected to other wiring on the first end 17 side. Therefore, it is not necessary to secure a region on the first end 17 side for electrically connecting the gate electrode 24 to another wiring. Therefore, the first end 1
The element isolation region on the seventh side can be reduced.
【００７０】［実験例］ＤＴＭＯＳの特性を説明しなが
ら、抵抗部Ｒを備えることにより生じる効果を、実験例
を用いて説明する。図２６は、ＳＯＩ構造のＭＯＳ電界
効果トランジスタの一例の模式図である。この構造は、
背景技術の欄ですでに説明した。この構造を、以下、フ
ローティングボディ型電界効果トランジスタと呼ぶ。図
２７は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他
の例の模式図である。この構造は、背景技術の欄ですで
に説明した。この構造を、以下、ＤＴＭＯＳ型電界効果
トランジスタと呼ぶ。図２８は、本発明の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図
である。図２８に示す構造と図２７に示す構造との違い
は、図２８に示す構造は、抵抗部Ｒを備えている点であ
る。この構造を、以下、本発明の実施の形態に係るＤＴ
ＭＯＳ型電界効果トランジスタと呼ぶ。[Experimental Example] The effect caused by the provision of the resistance portion R will be described using an experimental example while explaining the characteristics of the DTMOS. FIG. 26 is a schematic diagram of an example of a MOS field-effect transistor having an SOI structure. This structure
This has already been described in the section of Background Art. This structure is hereinafter referred to as a floating body type field effect transistor. FIG. 27 is a schematic view of another example of the MOS field effect transistor having the SOI structure. This structure has already been described in the background section. This structure is hereinafter referred to as a DTMOS field effect transistor. FIG. 28 is a schematic diagram of a MOS field-effect transistor having an SOI structure according to an embodiment of the present invention. The difference between the structure shown in FIG. 28 and the structure shown in FIG. 27 is that the structure shown in FIG. This structure is hereinafter referred to as DT according to the embodiment of the present invention.
It is called a MOS field effect transistor.
【００７１】そして、これらのＭＯＳ電界効果トランジ
スタの動作モードには、完全空乏型（Ｆｕｌｌｙ Ｄｅ
ｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ
Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏
型は、部分空乏型よりもボディ領域の厚さが小さい。こ
のため、ボディ領域がすべて空乏層となる。これに対し
て、部分空乏型は、ボディ領域の底部が空乏層とならな
い。The operation modes of these MOS field effect transistors include a fully depleted type (Fully Depletion type).
pleated) and partially depleted (Partially)
D-emplified). In general, the fully depleted type has a smaller body region thickness than the partially depleted type. Therefore, the entire body region becomes a depletion layer. On the other hand, in the partially depleted type, the bottom of the body region does not become a depletion layer.
【００７２】図２９は、フローティングボディ型電界効
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。FIG. 29 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the floating body type field effect transistor.
The conditions are as follows.
【００７３】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ゲート電圧（Ｖｇ）が０.５
Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇する
と、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が
急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇する
と基板浮遊効果が生じるので、しきい値の低下が起きる
からである。Operation mode: Partially depleted type Body region thickness: 175 nm Element isolation method: LOCOS method Gate electrode width: 25 μm Gate electrode length: 0.6 μm Drain voltage Vd: 0.1 V, 1.1 V, 2 0.1V Resistance part: None As can be seen from the graph, the gate voltage (Vg) is 0.5.
When the drain voltage (Vd) increases in a range around V, the current (Ids) sharply increases even if the gate voltage (Vg) is the same. This is because an increase in the drain voltage (Vd) causes a floating effect on the substrate, which lowers the threshold voltage.
【００７４】ちなみに電流（Ｉｄｓ）が、例えば、１.
Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電
流が流れていることを示している。The current (Ids) is, for example, 1.
E-03 (A) indicates that a current of 1 mA flows between the drain and the source.
【００７５】１.Ｅ−０３（Ａ）＝１.０×１０-3（Ａ）
＝１.０（ｍＡ） なお、図２９から図３５に示すＶｇ−Ｉｄｓ特性におい
て、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン
−ソース間の電流にゲート−ソース間の電流を加えた値
を示している。1. E-03 (A) = 1.0 × 10 −3 (A)
= 1.0 (mA) In the Vg-Ids characteristics shown in FIGS. 29 to 35, the vertical axis (Ids) represents a value obtained by adding a current between the gate and the source to a current between the drain and the source of the field-effect transistor. Is shown.
【００７６】図３０は、フローティングボディ型電界効
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。FIG. 30 is a graph showing the relationship between the gate voltage (Vg) of the floating body type field effect transistor and the drain-source current (Ids).
The conditions are as follows.
【００７７】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、完全空乏型では、上記した部
分空乏型で生じる現象が生じていない。Operating mode: Fully depleted type Body region thickness: 55 nm Element isolation method: LOCOS method Gate electrode width: 25 μm Gate electrode length: 0.6 μm Drain voltage Vd: 0.1 V, 1.1 V, 2 .1V Resistance section: None As can be seen from the graph, the phenomenon that occurs in the partially depleted type described above does not occur in the fully depleted type.
【００７８】図３１は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。FIG. 31 is a graph showing the relationship between the gate voltage (Vg) of the DTMOS field effect transistor and the drain-source current (Ids). condition is,
It is as follows.
【００７９】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ＤＴＭＯＳ型電界効果トラン
ジスタだと、部分空乏型であっても、上記したフローテ
ィングボディ型電界効果トランジスタ（部分空乏型）で
生じる現象が生じていない。Operation mode: Partially depleted type Body region thickness: 175 nm Element isolation method: LOCOS method Gate electrode width: 25 μm Gate electrode length: 0.6 μm Drain voltage Vd: 0.1 V, 1.1 V, 2 .1V Resistance: None As can be seen from the graph, in the case of the DTMOS field effect transistor, the phenomenon that occurs in the floating body type field effect transistor (partially depleted type) described above does not occur even in the partially depleted type.
【００８０】しかし、図２９と比べて、（Ｖｇ）が０.
８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。
これはゲート電極からボディ領域を介してソース領域に
流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加
わっているためである。この電流（Ｉｇｓ）の増大が抵
抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの
実用的に使用できる電源電圧の範囲を制限している理由
である。However, as compared with FIG.
In the region of 8 V or more, (Ids) abnormally increases.
This is because the current (Igs) flowing from the gate electrode to the source region via the body region is added to the current between the drain and the source. This is the reason why the increase in the current (Igs) limits the range of a practically usable power supply voltage of the DTMOS field-effect transistor having no resistance portion R.
【００８１】図３２は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。FIG. 32 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the DTMOS field effect transistor. condition is,
It is as follows.
【００８２】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ＤＴＭＯＳ型電界効果トラン
ジスタ（完全空乏型）も、上記したフローティングボデ
ィ型電界効果トランジスタ（部分空乏型）で生じる現象
がほとんど生じていない。Operation mode: Fully depleted type Body region thickness: 55 nm Element isolation method: LOCOS method Gate electrode width: 25 μm Gate electrode length: 0.6 μm Drain voltage Vd: 0.1 V, 1.1 V, 2 .1V Resistance: None As can be seen from the graph, the DTMOS field effect transistor (fully depleted type) hardly suffers from the phenomenon that occurs in the floating body type field effect transistor (partially depleted type) described above.
【００８３】しかし、図３０と比べて（Ｖｇ）が０.７
Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。
この原因は、ゲート電極からボディ領域を介してソース
領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電
流に加わっているためである。 図３３は、本発明の実
施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲ
ート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）
と、の関係を示したグラフである。条件は、以下のとお
りである。However, (Vg) is 0.7 compared to FIG.
(Ids) is abnormally increased in the region above V.
This is because current (Igs) flowing from the gate electrode to the source region via the body region is added to the current between the drain and the source. FIG. 33 shows the gate voltage (Vg) and the drain-source current (Ids) of the DTMOS field effect transistor according to the embodiment of the present invention.
6 is a graph showing the relationship between and. The conditions are as follows.
【００８４】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：有り（５０ｋΩ） 本発明の実施の形態に係るＤＴＭＯＳ型電界効果トラン
ジスタは、抵抗部Ｒを備えている。グラフから分かるよ
うに、本発明の実施の形態に係るＤＴＭＯＳ型電界効果
トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても
（１.０Ｖ以上）、電流Ｉｄｓが１.Ｅ−０３近辺の範囲
以下に抑えられている。これは、抵抗部Ｒにより、ボデ
ィ領域とソース領域との間の電流が抑制されるからであ
る。よって、本発明の実施の形態に係るＤＴＭＯＳ型電
界効果トランジスタは、ゲート電圧が比較的高い条件下
で使用されても、電流（Ｉｄｓ）、すなわち消費電力を
低くすることができる。これに対して、抵抗部Ｒを備え
ないＤＴＭＯＳ型電界効果トランジスタ（図３１）は、
ゲート電圧（Ｖｇ）が比較的高くなると（１.０Ｖ以
上）、電流（Ｉｄｓ）を１.Ｅ−０３近辺の範囲以下に
抑えることができなくなる。Operating mode: Partially depleted type Body region thickness: 175 nm Element isolation method: LOCOS method Gate electrode width: 25 μm Gate electrode length: 0.6 μm Drain voltage Vd: 0.1 V, 1.1 V, 2 .1V Resistance section: Available (50 kΩ) The DTMOS field effect transistor according to the embodiment of the present invention includes the resistance section R. As can be seen from the graph, in the DTMOS field effect transistor according to the embodiment of the present invention, even when the gate voltage (Vg) is relatively high (1.0 V or more), the current Ids is in a range around 1.E-03. It is kept below. This is because the current between the body region and the source region is suppressed by the resistance portion R. Therefore, the DTMOS field effect transistor according to the embodiment of the present invention can reduce the current (Ids), that is, the power consumption, even when used under the condition that the gate voltage is relatively high. On the other hand, the DTMOS field effect transistor without the resistor R (FIG. 31)
If the gate voltage (Vg) becomes relatively high (1.0 V or more), the current (Ids) cannot be suppressed below a range around 1.E-03.
【００８５】また、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。Further, the DTMO according to the embodiment of the present invention
In the S-type field effect transistor, the phenomenon that occurs in the floating body type field effect transistor (partially depleted type) does not occur.
【００８６】図３４は、本発明の実施の形態に係るＤＴ
ＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）
と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示し
たグラフである。条件は、以下のとおりである。FIG. 34 shows a DT according to an embodiment of the present invention.
Gate voltage (Vg) of MOS field effect transistor
5 is a graph showing the relationship between the current and the drain-source current (Ids). The conditions are as follows.
【００８７】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：有り（５０ｋΩ） 図３４において、Ｖｇ（０.７Ｖ以上）でも、図３２に
見られるような（Ｉｄｓ）の異常な増加は見あたらな
い。抵抗部Ｒにより（Ｉｇｓ）が制限されているからで
ある。Operating mode: Fully depleted type Body region thickness: 55 nm Element isolation method: LOCOS method Gate electrode width: 25 μm Gate electrode length: 0.6 μm Drain voltage Vd: 0.1 V, 1.1 V, 2 .1V Resistance section: present (50 kΩ) In FIG. 34, even at Vg (0.7 V or more), no abnormal increase in (Ids) as shown in FIG. 32 is found. This is because (Igs) is limited by the resistance portion R.
【００８８】また、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。The DTMO according to the embodiment of the present invention
In the S-type field effect transistor, the phenomenon that occurs in the floating body type field effect transistor (partially depleted type) does not occur.
【００８９】図３５は、抵抗部Ｒが有る場合と、抵抗部
Ｒがない場合とを、一緒に表したグラフである。すなわ
ち、図３５には、図３１に示すグラフのうち、ドレイン
電圧（Ｖｄ）が１.１Ｖのときのグラフが表されてい
る。また、図３５には、図３３に示すグラフのうち、ド
レイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表され
ている。ゲート電圧（Ｖｇ）が比較的高い場合（１.０
Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トラ
ンジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴ
ＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べ
て、低いことが分かる。FIG. 35 is a graph showing the case where there is a resistance portion R and the case where there is no resistance portion R together. That is, FIG. 35 shows a graph when the drain voltage (Vd) is 1.1 V in the graph shown in FIG. FIG. 35 shows a graph when the drain voltage (Vd) is 1.1 V in the graph shown in FIG. When the gate voltage (Vg) is relatively high (1.0
V or more), the current (Ids) of the DTMOS field effect transistor provided with the resistor R
It can be seen that the current is lower than the current (Ids) of the MOS field effect transistor.
【００９０】図３６は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領
域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係
を示したグラフである。条件は、以下のとおりである。FIG. 36 is a graph showing the relationship between the gate voltage (Vg) of the DTMOS field effect transistor and the current (Igs) flowing from the gate electrode through the body region to the source region. The conditions are as follows.
【００９１】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ グラフから分かるように、抵抗部Ｒ（５０ｋΩ）がある
場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖ
ｇ）が比較的高い場合（０.７〜０.８Ｖ以上）、電流
（Ｉｇｓ）が抑制されていることが分かる。上記で説明
した本発明の実施の形態に係るＤＴＭＯＳ型電界効果ト
ランジスタの電流（Ｉｄｓ）を比較的低い値にできるの
は、電流（Ｉｇｓ）が抑制されているからである。Operation mode: Partially depleted type Body region thickness: 175 nm Element isolation method: LOCOS method Gate electrode width: 25 μm Gate electrode length: 0.6 μm As can be seen from the graph, the resistance R (50 kΩ) is In some cases, the gate voltage (V
When g) is relatively high (0.7 to 0.8 V or more), it can be seen that the current (Igs) is suppressed. The reason why the current (Ids) of the DTMOS field effect transistor according to the embodiment of the present invention described above can be set to a relatively low value is that the current (Igs) is suppressed.
【図１】図２に示すＳＯＩ構造のＭＯＳ電界効果トラン
ジスタをＡ−Ａ線に沿って切断した状態を示す断面構造
図である。FIG. 1 is a cross-sectional structure diagram showing a state in which a MOS field effect transistor having an SOI structure shown in FIG. 2 is cut along a line AA.
【図２】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの平面図である。FIG. 2 is a plan view of a MOS field-effect transistor having an SOI structure according to the first embodiment of the present invention.
【図３】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの等価回路図である。FIG. 3 is an equivalent circuit diagram of the SOI-structure MOS field-effect transistor according to the first embodiment of the present invention.
【図４】図５に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。FIG. 4 is a sectional structural view showing a state where the SOI substrate shown in FIG. 5 is cut along a line AA.
【図５】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第１工程を説
明するためのＳＯＩ基板の平面図である。FIG. 5 is a plan view of the SOI substrate for describing a first step of the method for manufacturing the SOI-structure MOS field effect transistor according to the first embodiment of the present invention.
【図６】図７に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。FIG. 6 is a sectional structural view showing a state where the SOI substrate shown in FIG. 7 is cut along the line AA.
【図７】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第２工程を説
明するためのＳＯＩ基板の平面図である。FIG. 7 is a plan view of the SOI substrate for describing a second step of the method for manufacturing the SOI-structure MOS field effect transistor according to the first embodiment of the present invention.
【図８】図９に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。FIG. 8 is a sectional structural view showing a state where the SOI substrate shown in FIG. 9 is cut along the line AA.
【図９】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第３工程を説
明するためのＳＯＩ基板の平面図である。FIG. 9 is a plan view of the SOI substrate for describing a third step of the method for manufacturing the MOS field-effect transistor having the SOI structure according to the first embodiment of the present invention.
【図１０】図１１に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。FIG. 10 is a sectional structural view showing a state where the SOI substrate shown in FIG. 11 is cut along line AA.
【図１１】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。FIG. 11 is a plan view of the SOI substrate for describing a fourth step of the method for manufacturing the MOS field-effect transistor having the SOI structure according to the first embodiment of the present invention.
【図１２】図１３に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。FIG. 12 is a sectional structural view showing a state where the SOI substrate shown in FIG. 13 is cut along the line AA.
【図１３】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。FIG. 13 is a plan view of the SOI substrate for explaining a fifth step of the method for manufacturing the SOI-structure MOS field effect transistor according to the first embodiment of the present invention.
【図１４】図１５に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。FIG. 14 is a sectional structural view showing a state where the SOI substrate shown in FIG. 15 is cut along the line AA.
【図１５】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第６工程を
説明するためのＳＯＩ基板の平面図である。FIG. 15 is a plan view of the SOI substrate for describing a sixth step of the method for manufacturing the SOI structure MOS field effect transistor according to the first embodiment of the present invention.
【図１６】図１７に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。16 is a sectional structural view showing a state where the SOI substrate shown in FIG. 17 is cut along the line AA.
【図１７】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第７工程を
説明するためのＳＯＩ基板の平面図である。FIG. 17 is a plan view of the SOI substrate for describing a seventh step of the method for manufacturing the SOI-structure MOS field effect transistor according to the first embodiment of the present invention.
【図１８】図１９に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。18 is a cross-sectional structural view showing a state where the SOI substrate shown in FIG. 19 is cut along the line AA.
【図１９】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第８工程を
説明するためのＳＯＩ基板の平面図である。FIG. 19 is a plan view of the SOI substrate for describing an eighth step of the method for manufacturing the MOS field-effect transistor having the SOI structure according to the first embodiment of the present invention.
【図２０】図２１に示すＳＯＩ構造のＭＯＳ電界効果ト
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。20 is a sectional structural view showing a state where the MOS field-effect transistor having the SOI structure shown in FIG. 21 is cut along the line AA.
【図２１】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの平面図である。FIG. 21 is a plan view of a MOS field-effect transistor having an SOI structure according to a second embodiment of the present invention.
【図２２】図２３に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。FIG. 22 is a sectional structural view showing a state where the SOI substrate shown in FIG. 23 is cut along the line AA.
【図２３】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法を説明するた
めのＳＯＩ基板の平面図である。FIG. 23 is a plan view of an SOI substrate for describing a method of manufacturing a MOS field-effect transistor having an SOI structure according to a second embodiment of the present invention.
【図２４】図２５に示すＳＯＩ構造のＭＯＳ電界効果ト
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。24 is a sectional structural view showing a state where the MOS field effect transistor having the SOI structure shown in FIG. 25 is cut along the line AA.
【図２５】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの平面図である。FIG. 25 is a plan view of a MOS field effect transistor having an SOI structure according to a third embodiment of the present invention.
【図２６】ＳＯＩ構造のＭＯＳ電界効果トランジスタの
一例の模式図である。FIG. 26 is a schematic diagram of an example of a MOS field effect transistor having an SOI structure.
【図２７】ＳＯＩ構造のＭＯＳ電界効果トランジスタの
他の例の模式図である。FIG. 27 is a schematic diagram of another example of a MOS field effect transistor having an SOI structure.
【図２８】本発明の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタの模式図である。FIG. 28 shows an MO having an SOI structure according to an embodiment of the present invention.
It is a schematic diagram of an S field effect transistor.
【図２９】フローティングボディ型電界効果トランジス
タ（部分空乏型）の特性を示したグラフである。FIG. 29 is a graph showing characteristics of a floating body type field effect transistor (partially depleted type).
【図３０】フローティングボディ型電界効果トランジス
タ（完全空乏型）の特性を示したグラフである。FIG. 30 is a graph showing characteristics of a floating body type field effect transistor (fully depleted type).
【図３１】ＤＴＭＯＳ型電界効果トランジスタ（部分空
乏型）の特性を示したグラフである。FIG. 31 is a graph showing characteristics of a DTMOS field effect transistor (partially depleted type).
【図３２】ＤＴＭＯＳ型電界効果トランジスタ（完全空
乏型）の特性を示したグラフである。FIG. 32 is a graph showing characteristics of a DTMOS field effect transistor (fully depleted type).
【図３３】本発明の実施の形態に係るＤＴＭＯＳ型電界
効果トランジスタ（部分空乏型）の特性を示したグラフ
である。FIG. 33 is a graph showing characteristics of a DTMOS field effect transistor (partially depleted type) according to an embodiment of the present invention.
【図３４】本発明の実施の形態に係るＤＴＭＯＳ型電界
効果トランジスタ（完全空乏型）の特性を示したグラフ
である。FIG. 34 is a graph showing characteristics of a DTMOS field effect transistor (fully depleted type) according to an embodiment of the present invention.
【図３５】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トラ
ンジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電
界効果トランジスタの特性と、を比較したグラフであ
る。FIG. 35 is a graph comparing the characteristics of a DTMOS field-effect transistor having a resistance portion R with the characteristics of a DTMOS field-effect transistor having no resistance portion R.
【図３６】ＤＴＭＯＳ型電界効果トランジスタのゲート
電圧Ｖｇと、ゲート電極からボディ領域を通りソース領
域へ流れる電流Ｉｇｓと、の関係を示したグラフであ
る。FIG. 36 is a graph showing a relationship between a gate voltage Vg of the DTMOS field effect transistor and a current Igs flowing from the gate electrode to the source region through the body region.
１０ シリコン基板 １２ 埋め込み酸化膜 １３ シリコン層 １４ ｐ-領域 １５ 第２の端部 １６ ｐ+領域 １７ 第１の端部 １８ フィールド酸化膜 ２０ フィールド酸化膜 ２２ ゲート酸化膜 ２４ ゲート電極 ２６ シリコン酸化膜 ２８ スルーホール ３０ スルーホール ３２ ポリシリコン膜 ３４ アルミ充填膜 ３６ ゲート信号配線 ３８ ドレイン領域 ４０ ソース領域 ４２ 第１のコンタクト部 ４４ レジスト ４６ 領域 ４８ レジスト ５０ 第２のコンタクト部Reference Signs List 10 silicon substrate 12 buried oxide film 13 silicon layer 14 p − region 15 second end 16 p + region 17 first end 18 field oxide film 20 field oxide film 22 gate oxide film 24 gate electrode 26 silicon oxide film 28 Through hole 30 Through hole 32 Polysilicon film 34 Aluminum filling film 36 Gate signal wiring 38 Drain region 40 Source region 42 First contact portion 44 Resist 46 Region 48 Resist 50 Second contact portion
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蝦名 昭彦 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F110 AA09 AA15 BB20 CC10 DD05 DD13 EE09 EE38 EE45 FF02 FF23 GG02 GG12 GG24 GG25 GG28 GG32 GG34 GG52 HJ01 HJ04 HJ13 HL03 HL23 NN02 NN04 NN23 NN55 NN62 NN66 QQ11 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Akihiko Ena 3-3-5 Yamato, Suwa City, Nagano Prefecture Seiko Epson Corporation F-term (reference) 5F110 AA09 AA15 BB20 CC10 DD05 DD13 EE09 EE38 EE45 FF02 FF23 GG02 GG12 GG24 GG25 GG28 GG32 GG34 GG52 HJ01 HJ04 HJ13 HL03 HL23 NN02 NN04 NN23 NN55 NN62 NN66 QQ11
Claims (23)
果トランジスタであって、 ソース領域、ドレイン領域、ボディ領域、ゲート電極、
ゲート絶縁膜、第１のコンタクト部、第２のコンタクト
部及び抵抗部を備え、 前記ボディ領域は、前記ソース領域と前記ドレイン領域
とによって挟まれており、かつ第１の端部と第２の端部
とを有し、 前記ゲート電極は、前記ゲート絶縁膜を介して前記ボデ
ィ領域上に形成されており、かつ前記第１の端部から前
記第２の端部へ向かう方向に延びており、 前記第１のコンタクト部において、前記ゲート電極と前
記ゲート電極へ入力されるゲート信号を伝達するゲート
信号配線とが電気的に接続され、 前記第２のコンタクト部において、前記ゲート電極と前
記ボディ領域とが電気的に接続され、 前記第１のコンタクト部と前記第２のコンタクト部と
は、前記抵抗部を介して電気的に接続されている、ＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタ。1. A MOS field effect transistor formed on an SOI substrate, comprising: a source region, a drain region, a body region, a gate electrode,
A gate insulating film, a first contact portion, a second contact portion, and a resistance portion; wherein the body region is sandwiched between the source region and the drain region; An end portion, wherein the gate electrode is formed on the body region via the gate insulating film, and extends in a direction from the first end portion to the second end portion. The first contact portion is electrically connected to the gate electrode and a gate signal line transmitting a gate signal input to the gate electrode; and the second contact portion has the gate electrode and the body. The first contact portion and the second contact portion are electrically connected to each other through the resistor portion.
MOS field effect transistor of I structure.
間の抵抗値は、前記電界効果トランジスタのＯＮ抵抗値
より大きい、ＳＯＩ構造のＭＯＳ電界効果トランジス
タ。2. The SOI-structure MOS field effect transistor according to claim 1, wherein a resistance value between the first contact portion and the second contact portion is larger than an ON resistance value of the field effect transistor.
間の抵抗値は、前記電界効果トランジスタのＯＮ抵抗値
より１０倍以上大きい、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタ。3. The SOI-structure MOS electric field according to claim 2, wherein a resistance value between the first contact portion and the second contact portion is at least 10 times larger than an ON resistance value of the field effect transistor. Effect transistor.
第１の膜を含み、 前記第１の膜は、前記第２のコンタクト部に形成され、 前記第１の膜は、前記ゲート電極及び前記ボディ領域と
接触している、ＳＯＩ構造のＭＯＳ電界効果トランジス
タ。4. The device according to claim 1, wherein the resistance portion includes a first film capable of making ohmic contact with the body region, and wherein the first film is formed on the second contact portion. An MOS field effect transistor having an SOI structure, wherein the first film is in contact with the gate electrode and the body region.
む、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。5. The MOS field effect transistor according to claim 4, wherein the first film includes a silicon film or a silicon compound film.
造のＭＯＳ電界効果トランジスタ。6. The MOS field-effect transistor according to claim 4, wherein the first film is an i-type, p-type, or n-type.
の導電型である、ＳＯＩ構造のＭＯＳ電界効果トランジ
スタ。7. The MOS field effect transistor according to claim 4, wherein a conductivity type of the first film is a conductivity type opposite to a conductivity type of the body region.
む膜で構成され、 前記第１の膜は、第２の導電型である、ＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ。8. The semiconductor device according to claim 4, wherein the gate electrode is formed of a film including a polysilicon film of a first conductivity type, and the first film is of a second conductivity type. , SOI structure M
OS field effect transistor.
る、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。9. The SOI-structure MOS field-effect transistor according to claim 4, wherein the first film has a stacked structure including first and second layers.
る、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。10. The MOS field effect transistor according to claim 9, wherein the conductivity type of the first layer is different from the conductivity type of the second layer.
なくともいずれか一方とオーミック接触しない第２の膜
を含み、前記第２の膜は、前記第２のコンタクト部に形
成され、 前記第２の膜は、前記ボディ領域及び前記ゲート電極と
接触している、ＳＯＩ構造のＭＯＳ電界効果トランジス
タ。11. The device according to claim 1, wherein the resistance portion includes a second film that does not make ohmic contact with at least one of the body region and the gate electrode. A MOS field effect transistor having an SOI structure, formed at the second contact portion, wherein the second film is in contact with the body region and the gate electrode.
膜を含む、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。12. The method according to claim 11, wherein the second film is a metal film, a metal silicide film, or an ITO film.
A MOS field effect transistor having an SOI structure including a film.
電界効果トランジスタ。13. The SOI structure MOS according to claim 12, wherein the second film has a stacked structure.
Field effect transistor.
れ、 前記第２のコンタクト部は、前記第２の端部側に形成さ
れ、 前記抵抗部は、前記ゲート電極である、ＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ。14. The device according to claim 1, wherein the first contact portion is formed on the first end side, and the second contact portion is formed on the second end side. The resistance portion is formed of an SOI structure M that is the gate electrode.
OS field effect transistor.
れ、 前記第２のコンタクト部は、前記第２の端部側に形成さ
れ、 前記ゲート電極は、前記第１の端部側では他の配線と電
気的に接続されていない、ＳＯＩ構造のＭＯＳ電界効果
トランジスタ。15. The device according to claim 1, wherein the first contact portion is formed on the second end side, and the second contact portion is formed on the second end side. A MOS field effect transistor having an SOI structure, wherein the gate electrode is formed and is not electrically connected to another wiring on the first end side.
Ｉ構造のＭＯＳ電界効果トランジスタ。16. The SO field-effect transistor according to claim 1, wherein the field-effect transistor is partially depleted.
MOS field effect transistor of I structure.
Ｉ構造のＭＯＳ電界効果トランジスタ。17. The SO device according to claim 1, wherein the field-effect transistor is a fully depleted transistor.
MOS field effect transistor of I structure.
効果トランジスタの製造方法であって、 （ａ）前記ＳＯＩ基板上に、第１の端部と第２の端部と
を有するボディ領域を形成する工程と、 （ｂ）前記ボディ領域上に、前記第１の端部から前記第
２の端部へ向かう方向に延びているゲート電極を形成す
る工程と、 （ｃ）前記ゲート電極をマスクとして、前記ＳＯＩ基板
にイオンを注入し、前記ボディ領域を挟むように、ソー
ス領域及びドレイン領域を形成する工程と、 （ｄ）前記第２の端部側に、前記ゲート電極と前記ボデ
ィ領域とを電気的に接続する抵抗部を形成する工程と、 を備える、ＳＯＩ構造のＭＯＳ電界効果トランジスタの
製造方法。18. A method of manufacturing a MOS field-effect transistor formed on an SOI substrate, comprising: (a) forming a body region having a first end and a second end on the SOI substrate; (B) forming a gate electrode extending in a direction from the first end to the second end on the body region; and (c) using the gate electrode as a mask. Implanting ions into the SOI substrate to form a source region and a drain region so as to sandwich the body region; and (d) forming the gate electrode and the body region on the second end side. Forming a resistance part to be electrically connected, a method for manufacturing a MOS field effect transistor having an SOI structure.
部材を含み、 前記抵抗部は、前記ゲート電極及び前記ボディ領域と接
触している、ＳＯＩ構造のＭＯＳ電界効果トランジスタ
の製造方法。19. The SOI structure MOS electric field according to claim 18, wherein the resistance portion includes a member that can make ohmic contact with the body region, and the resistance portion is in contact with the gate electrode and the body region. Method for manufacturing effect transistor.
なくともいずれか一方とオーミック接触しない部材を含
み、 前記抵抗部は、前記ボディ領域及び前記ゲート電極と接
触している、ＳＯＩ構造のＭＯＳ電界効果トランジスタ
の製造方法。20. The device according to claim 18, wherein the resistance portion includes a member that does not make ohmic contact with at least one of the body region and the gate electrode, and the resistance portion contacts the body region and the gate electrode. Manufacturing method of a MOS field effect transistor having an SOI structure.
て、 前記工程（ｄ）の後に、 （ｅ）前記ゲート電極と電気的に接続される配線を形成
する工程を備え、 前記配線と前記ゲート電極とは、前記第１の端部側で電
気的に接続されている、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの製造方法。21. The method according to claim 18, further comprising, after the step (d), (e) forming a wiring electrically connected to the gate electrode, wherein the wiring and the gate electrode are provided. Means a method of manufacturing a MOS field effect transistor having an SOI structure, which is electrically connected on the first end side.
て、 前記工程（ｄ）の後に、 （ｆ）前記ゲート電極と電気的に接続される配線を形成
する工程を備え、 前記配線と前記ゲート電極とは、前記第２の端部側で電
気的に接続されている、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの製造方法。22. The method according to claim 18, further comprising, after the step (d), (f) forming a wiring electrically connected to the gate electrode, wherein the wiring and the gate electrode are provided. Is a method for manufacturing a MOS field effect transistor having an SOI structure, which is electrically connected on the second end side.
効果トランジスタの製造方法であって、 （ｇ）前記ＳＯＩ基板上に、第１の端部と第２の端部と
を有するボディ領域を形成する工程と、 （ｈ）前記ボディ領域上に、前記第１の端部から前記第
２の端部へ向かう方向に延びているゲート電極を形成す
る工程と、 （ｉ）前記ゲート電極をマスクとして、前記ＳＯＩ基板
にイオンを注入し、前記ボディ領域を挟むように、ソー
ス領域及びドレイン領域を形成する工程と、 （ｊ）前記第１の端部側に、第１のコンタクト部を形成
し、前記第２の端部側に第２のコンタクト部を形成する
工程と、を備え、 前記第１のコンタクト部において、前記ゲート電極と前
記ゲート電極へ入力されるゲート信号を伝達するゲート
信号配線とが電気的に接続され、 前記第２のコンタクト部において、前記ゲート電極と前
記ボディ領域とが電気的に接続される、ＳＯＩ構造のＭ
ＯＳ電界効果トランジスタの製造方法。23. A method of manufacturing a MOS field-effect transistor formed on an SOI substrate, comprising: (g) forming a body region having a first end and a second end on the SOI substrate. (H) forming a gate electrode extending in the direction from the first end to the second end on the body region; and (i) using the gate electrode as a mask. Implanting ions into the SOI substrate to form a source region and a drain region so as to sandwich the body region; and (j) forming a first contact portion on the first end side; Forming a second contact portion on the second end side; wherein, in the first contact portion, a gate signal line for transmitting a gate signal input to the gate electrode and the gate electrode; Are electrically connected , In the second contact portion, and the gate electrode and the body region are electrically connected, the SOI structure M
A method for manufacturing an OS field effect transistor.
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