【発明の詳細な説明】
集積回路のための導電体
技術分野
本発明は、基板に対して小さな損失を有する集積回路（ＩＣ）の中の導電体、
およびこのような導電体の製造法に関する。さらに詳細にいえば、本発明は螺旋
型インダクタの製造法およびまた集積回路インダクタの製造法に関する。
発明の背景
最近では、１ＧＨｚ〜２ＧＨｚの周波数範囲の高速電子応用装置において、最
新技術のシリコン・バイポーラ回路、ＣＭＯＳ回路およびＢｉＣＭＯＳ回路が用
いられている。周期律表のIII族−IV族の元素を材料の基本とするデバイスを用
いてのみ作成することが可能であった従来の回路に代って、これらの回路が用い
られている。
共振器およびフィルタのようなブロック装置を作成する際、高周波数回路にお
いてインダクタ素子がしばしば必要である。すべての集積回路デバイスに共通す
る１つの問題点は、大きなＱ因子を有しそして大きな動作周波数を有する集積回
路インダクタをどのようにして作成するかということである。ここで、動作周波
数は共振周波数により制限される。
Ｑ因子は、蓄積されたエネルギと損失エネルギとの比であり、インダクタに対
してはＱ＝２＊π＊ｆ＊Ｌ／Ｒで表すことができる。ここで、Ｌはインダクタン
ス、Ｒは金属の抵抗による損失である。ここで、下側の基板によるすべての寄生
損失は考慮されていない。
基板が導電性を有するために、インダクタのＱ値は小さくなる。インダクタの
下のシリコンを選択的に除去することにより、大きなＱ値および高い共振周波数
が得られる。このような除去を行うことにより、Ｑ値を２倍にまで大きくするこ
とができる。この除去は、シリコンのエッチング工程の形式で行うことができる
。この除去工程により、数100マイクロメートルの空隙を得ることができる。Ｊ
．Ｙ．Ｃ．チャング(J.Y.C.Chang)、Ａ．Ａ．アビディ(A.A.Abidi)、Ｍ．ゲイタ
ン（M.Gaitan）名の論文「シリコンの上に懸垂されたインダクタと２μｍＣＭＯ
Ｓ ＲＦ増幅器へのそれらの応用(Large Suspended Inductor on Silicon and T
heir Use in a 2μｍ CMOS RF Amplifier)、ＩＥＥＥトランスアクションズ・オ
ン・エレクトロン・デバイス(IEEE Transactions on Electron Devices)、第40
巻、第５号、246頁（1993年５月）を参照されたい。しかしこのような除去は、
大量生産において実行することは容易であるとは思われない、またはシリコンＩ
Ｃの処理工程と両立するとは思われない。
シリコンの上に集積回路を製造する処理方法の最近の進歩により、集積回路の
単位面積当たりのインダクタンスが大きくそして損失の小さいインダクタの配置
設計が可能になっている。その理由は、回路の寸法が小さくなってきていること
と、厚い酸化物を用いた多重金属層により、インダクタを基板からさらに良く分
離できるようになったことのためである。それでもなおかなり大きい損失が存在
する。それは、金属の抵抗率と、ＩＣがその上に作成されている対応する基板の
中の損失とのためである。シリコン・ウエハを処理する従来の方法を用いて、１
ＧＨｚ〜２ＧＨｚの周波数範囲において、Ｑ値が５〜１０よりも大きいインダク
タ素子を得ることは困難である。
インダクタ素子は通常、長方形で螺旋型の金属ストリップとして配置される。
例えば、Ｎ．Ｍ．ニグエン（N.M.Nguyen）、Ｒ．Ｇ．メイヤ(R.G.Meyer)名の論
文、「シリコンＩＣと両立するインダクタおよびＬＣ受動フィルタ(Si IC-Compa
tible Inductor and LC Passive Filter)」、ＩＥＥＥジャーナル・オブ・ソリ
ッド・ステート・サーキット（IEEE Journal of Solid-State Circuits）、第２
５巻、第４号、1028頁（1990年８月）を参照されたい。さらに通常は、ＩＣは多
重金属層を有し、そして現在では複雑な大規模集積（ＶＬＳＩ）回路は５層まで
の金属層を有することは普通である。螺旋型の配置設計では少なくとも２個の金
属層が必要である。１つは螺旋そのものの金属層であり、もう１つは構造体を閉
じるための金属層、すなわち螺旋の中央部からインダクタの端部の出力端子への
導電路を形成するための金属層である。最も上の金属層は大きな厚さであるため
に小さな抵抗率を有するのが通常であり、そしてそれを用いなければならない。
円形の螺旋をその代わりに用いることにより、同じインダクタンス値に対し10
％の抵抗値の減少を得ることができ、その結果として、同じ大きさに作成された
インダクタのＱ値が増大する。コンピュータ・エイデッド・デザイン(ＣＡＤ、C
omputer Aided Design)に用いられる共通のソフトウエアに対しては、回路のこ
の配置設計は全く適していないが、しかしインダクタの抵抗値を増大させること
なく、回路の配置設計を八角形構造に置き換えることができる。Ｓ．チャキ(S.C
haki)、Ｓ．アオノ（S.Aono）、Ｎ．アンドー(N.Andoh)、Ｙ．ササキ（Y.Sasaki
）、Ｎ．タニノ（N.Tanino）名の論文「螺旋型インダクタの損失の減少(Loss Re
duction of a Spiral Inductor)」、テクニカル・レポート・オブ・ＩＥＩＣＥ(
Technical Report of IEICE)、61頁、ＥＤ93-166、ＭＷ93-123、１ＣＤ93-181(1
994-01)を参照されたい。
抵抗値を小さくするさらに良い方法は、隣接する層の中に平行な螺旋路を有す
るインダクタを作成することである、例えば最も上の金属層を並列に接続するこ
とである。このインダクタのＱ値は、この場合には1.5倍〜２倍に増大する。た
だしこの場合には、分離の厚さが減少するために共振周波数が低下する。螺旋の
巻数を増加させることにより、インダクタンス値が大きくなる。けれども、イン
ダクタ螺旋の基板に対する静電容量もまた増加し、そのために共振周波数が低下
し、そしてインダクタの有効な動作周波数範囲が制限される。
米国特許第5,446,311号は、インダクタの抵抗値を小さくするするために多重
金属層レベルの中に作成されたインダクタを有するこのような構造体を開示して
いる。
さらに、日本国出願中特許第ＪＰ Ａ 07-106 514号は、米国特許第5,446,31
1号に開示されている構造体と類似の構造体を開示している。この日本国出願中
特許は、異なるメタライゼーション層の中に作成された２つの螺旋型金属路を有
するインダクタを作成することにより、そしてそれらを第３層によって相互に接
続することにより、静電容量による損失が減少し、そしてＱ値が増大する。
最近のＩＣ処理工程において、デバイスを分離するために深いトレンチが用い
られる。このようなトレンチを用いる利点は、それにより寄生静電容量が小さく
なり、そしてデバイスの間隔距離を小さくすることができることである。深さが
５μｍ〜２０μｍで幅が１μｍ〜２μｍの深くて細いトレンチを、乾式エッチン
グと、そのエッチングにより作成された孔を酸化物と不純物が添加されていない
ポリシリコンとで再充填することにより、または誘電体で再充填することにより
得ることができる。この再充填工程の後、基板の表面が再充填材料の層で被覆さ
れる。このことにより基板の表面が平坦になって、例えば金属層をトレンチの上
になんの制限も受けずに配置することができる。
米国特許第5,336,921号および第5,372,967号はまた、垂直型トレンチの中にイ
ンダクタを作成する方法を開示している。開示されているトレンチの目的は、ト
レンチの中に誘導コイル形状の垂直型インダクタを製造する方法を得ることによ
り、集積回路の上に従来の水平型インダクタを製造する時に生ずる種々の問題点
を解消することである。
米国特許第5,095,357号はさらに、半導体集積回路の中に直接に集積すること
ができる、小さな寄生静電容量を有する誘導性構造体を開示している。
発明の要約
本発明の１つの目的は、損失の小さな導電体を単純な方式で作成することがで
きる方法を提供することである。
本発明のまた別の目的は、大きなＱ値を有するインダクタを達成することがで
きる、集積回路のための構造体を得ることである。
これらの目的およびその他の目的は、螺旋型インダクタの下に分離用材料で充
填されたトレンチを用いることにより得ることができる。このことにより、金属
から半導体基板までの実効距離が増大する。この場合、集積されたデバイスの基
板の中の損失および基板に対する静電容量は小さくなるであろう。したがって、
インダクタのＱ値および共振周波数は増大するであろう。
２個の金属層のみが利用可能である場合、充填されたトレンチにより受入れ可
能なＱ値および共振周波数を達成することは十分に可能である。
さらに多数個の金属層が利用可能である場合には、典型的には４個ないし５個
の金属層が利用可能である場合には、金属層の最も上の層の中に螺旋を配置しな
ければならなく、それにより基板の中の充填されたトレンチにより既に小さくな
っている基板に対する寄生静電容量がさらに小さくなり、さらに高い自己共振周
波数が得られる。最も上側の層は通常は最も小さなシート抵抗値を有し、そして
このことはまたＱ値を増大させるであろう。
減少した基板静電容量をまた用いることにより、上側の金属層を並列に接続す
ることができる。例えば、基板から金属層３および金属層４を螺旋のために、お
よび基板から金属層２をクロス・アンダのために並列に接続し、それによりＱ値
が1.5倍〜２倍というまた別の因子だけ増大する。
寄生静電容量を小さくするためにおよび基板に対する損失を小さくするために
また、任意の金属線路の下または接合パッドの下にトレンチを用いることができ
る。
さらに、たとえ進歩したＳｉ−ＩＣ処理工程が用いられても、処理工程の変更
および処理工程段階をさらに付加することなく、このことを達成することができ
る。
このように、集積回路インダクタまたはインダクタを備えた集積回路を製造す
る方法において、電気的に半導体性の基板または電気的に半分離性の基板の中ま
たは上にインダクタが作成される、特にシリコン基板の上に種々の層を沈着また
は被覆することにより作成される。インダクタは通常、実質的に１つの面の中に
広がっている、または複数個の面、例えば実質的に平行な面、の中に延長されて
いる導電体路の構造体を備えている。導電体路が作成される前に、特に基板の上
にインダクタの金属路が取り付けられるまたは沈着される前に、基板の適切な位
置において基板表面から基板の内部にトレンチがエッチングにより作成される。
インダクタ路がトレンチの上およびその近傍に配置されるように、トレンチの位
置が選定される。そして通常、トレンチは基板の材料の内部の仮想的電流路と交
差するであろう。インダクタが用いられそしてその中を電流が流れる時、そして
基板の中にトレンチがもし作成されていなかったならば、その時にはこの構造体
のトレンチは基板内部の電流を減衰させるまたは妨げるであろう。導電体路を作
成する時、続いて行われる処理工程段階が実質的に平坦な表面で行われるために
、トレンチが電気的分離用の材料で充填される、特に誘電体材料または半導体材
料で充填される。
トレンチはインダクタの下の最大に可能な領域を占有するように、すなわちト
レンチを密に配置することができるように、トレンチを利点を有して配置するこ
とができる。またトレンチは、実質的に平行なトレンチ構造体に配置することが
できる、またはメッシュ型構造体に配置することができる。
その中にインダクタを集積して有する集積回路は、最も全体的な特徴として、
基板よりも悪いまたは貧弱な導電性を有する導電体材料の薄いプレートを有する
。これらの「プレート」は、前記で説明した充填されたトレンチである。これら
のプレートは導電体路の一定の領域の中、例えばインダクタ路の下、の基板の中
に配置されるが、しかしまた複雑な構造体では、導電体路のプレートの間および
インダクタ路の上にプレートを有する構造体が考えられる。いずれの場合にも、
回路が用いられる時、および基板の中で導電体の１つの位置からその導電体の別
の位置に基板の中で好ましくない電流が導電体路の中を流れる時、この好ましく
ない電流路が長くなってこれらの電流路に大きな抵抗値を与えるために、これら
のプレートは導電体路の１個または複数個の面に実質的に垂直に配置することが
できる、または任意の他の適切な幾何学的構造体を有することができる。この構
造体により、これらの電流は大幅に小さくなる。
このように、プレートは相互に実質的に平行に配置することができる、そして
すべてのプレートの全部の組の少なくとも部分組において相互に実質的に平行に
配置することができる。この時プレートは、導電体路の方向から見た時、平行な
プレートの２個の部分組で形成されたメッシュ型の構造体に配置することができ
る。基板の内側の電流路を十分にカット・オフするために、および基板の中の電
流が基板の内側で長い経路だけを有するように限定するために、プレートは適切
な厚さを有することができる。プレートの厚さは、例えば典型的なプレート材料
に対する導電体路の厚さに実質的に等しいことができる。プレートの幅すなわち
深さはまた、導電体路から見た時、電流路を基板の内側に十分に限定されなけれ
ばならない。またこの時好ましいことに、プレートは密に配置される、または密
な間隔距離すなわち近接した間隔距離を有するように配置される。したがって、
隣接するプレートの間の間隔距離が小さく、このことはまた電流路を制限し、し
たがって導電体の上の１つの位置からその導電体の上で非常に近接して配置され
た位置に流れる基板の内側の電流が限定される。例えば、間隔距離はプレートの
厚さの実質的に２倍または数倍、例えば５倍、に等しいことができる。このこと
を言葉で言えば、インダクタから見た時、プレートまたはトレンチは最大に可能
な領域を占有するように配置され、しかしインダクタから見た時のそれぞれのプ
レートの横断面領域は小さい、というように言うことができる。
前記で説明したように集積回路は通常、電気的に半導体性の基板または半分離
的性の基板の上または中、特にシリコン基板の上、に作成された金属導電体を有
する。この導電体は、例えばインダクタ路の一部分である。この時また、プレー
トまたはトレンチは、基板に対する導電体の中の損失を小さくするために、前記
で説明したように導電体の領域の中にまたは導電体に隣接する領域の中に配置す
ることができる。この時前記で説明したようにプレートを、導電体の面にまたは
その中の電流路に実質的に垂直に配置することができる。プレートは、金属導電
体の中の電流路に全体的に交差するように配置され、そして前記電流路に実質的
に垂直な方向におよび／または導電体の縦方向に延長された充填されたトレンチ
であることができる。
図面の簡単な説明
下記において、本発明を添付図面を参照しながらさらに詳細に説明する。
図１は、本発明による集積回路インダクタの大幅に概略化された長方形螺旋の
配置設計を上から見た図。
図２ａおよび図２ｂは、図１のインダクタの横断面概要図。
図３は、集積回路インダクタの横断面概要図。
図４は、基板の上に用いられるトレンチ・パターンの図。
図５は、金属導電体線路の下のトレンチ・パターンを示した図。
好ましい実施例の説明
図１は、インダクタを構成する最新式の長方形螺旋の配置設計を示した図であ
る。この場合インダクタは、底部から数えて第４の最も上の金属層１０１の中に
螺旋により作成され、そして導電路は多数個の長方形の巻線を有する。典型的な
場合には、この巻線の総数は５と１０の間にある。下側のメタライゼーション層
１０３は、この場合には第３層は、クロス・アンダ(cross-under)により螺旋構
造体を閉じるために用いられる。
図１のインダクタ構造体はまた、図２ａおよび図２ｂの横断面図に示されてい
る。図２ａおよび図２ｂはそれぞれ、図１の線ａ−ａおよび線ｂ−ｂに沿って取
られた横断面図である。したがって図２ａには、長方形の巻線を構成する第４金
属層の金属２０１が示されている。金属螺旋２０１の下に、シリコン基板２０５
に取り付けられた酸化物層２０３がある。金属層の厚さは典型的な場合には１μ
ｍ〜２μｍの範囲内にあり、そして酸化物層の厚さは典型的な場合には６μｍで
ある。導電体路の幅は約５μｍであり、そして隣接する導電体路の間の距離は導
電体路の幅と同じ程度の大きさである。
図２ｂは図１の線ｂ−ｂに沿って取られた横断面図であるが、この図にはまた
第３金属層２０７が示されている。第３金属２０７層は、インダクタのコイルを
完成するための導電性のクロス・アンダを構成する。第４金属層２０１および第
３金属層は、導電性の接続体２０９により接続される。これらの接続体はエッチ
ングおよびメタライゼーションを用いたまた別の段階により作成することができ
る、または適切な孔を先ず作成しそして次にこれらの孔を第４層の材料で充填す
ることにより作成することができる。
図３は改良された分離体を有するインダクタ３０５の横断面図であり、インダ
クタ路はシリコン基板３０１の最も上の第４金属層の中に作成される。けれども
シリコン基板３０１の上に構造体を作成する前に、シリコン基板３０１の上にト
レンチを作成するエッチング工程が行われ、そしてその後、分離用材料、すなわ
ち基板の材料の導電率よりは小さな導電率を有する材料、でこれらのトレンチが
再充填することが行われる。再充填されたトレンチ３０３は、インダクタの金属
層から半導体基板までの実効距離を増大する役割を果たす。この時、基板の中の
損失と基板に対する静電容量とが増大するであろう。したがってまた、インダク
タのＱ値および自己共振周波数が増大するであろう。
デバイス分離に対して最近のＩＣ処理工程において再び用いられている従来の
方法と実質的に同じようにして、トレンチを作成することができる。このように
、乾式エッチングを行う段階と、このエッチングにより作成された孔を二酸化シ
リコンまたは不純物が添加されていないポリシリコンまたは誘電体材料のような
分
離用材料で再充填する段階とにより、深くてかつ細いトレンチを作成することが
できる。この時、この再充填工程で作成された基板の上の表面はなお実質的に平
坦であるであろう。トレンチは約１μｍ〜２μｍの幅と、約５μｍ〜２０μｍの
深さとを有することができる。隣接するトレンチの間の基板材料の幅は実際的に
可能である限り小さくすることができる、例えば２μｍ〜４μｍにすることがで
きる。これらのトレンチは、上に配置された導電路と交差する適切なパターンに
配置される。
図４は基板４０１の一部分の平面図であって、トレンチ４０３の好ましいパタ
ーンがエッチングにより作成されているのが示されている。この場合、基板に対
する損失を小さくするために、トレンチ・パターンがインダクタの下に用いられ
る。このパターンは、相互に平行で同じ間隔距離を有して配置された複数個の真
直ぐで同等な第１組のトレンチと、また相互に平行で同じ間隔距離を有して配置
された同等な第２組のトレンチとを有する。第２組のトレンチは第１組のトレン
チに対して垂直である。これらのトレンチは、最も外側のインダクタ巻線を越え
てインダクタを取り囲む自由部材の中まで横切るように常に十分に長く、そして
配置されなければならない。けれども、用いられるトレンチ・パターンは任意の
メッシュの形状であることができ、そして通常は基板をできるだけ多くを除去す
ることが好ましい。
最後に図５は、前記で説明した方法がまた別の応用にどのように用いられるか
を示した図である。この場合には、寄生静電容量を小さくしそして基板に対する
損失を小さくするために、トレンチ５０１はメタライゼーション線路５０３の下
にエッチングにより作成される。これらのトレンチは前記で説明したのと同じ寸
法を有することができ、そしてこれらは導電路の下で実質的に平角で交差するよ
うに配置される。これらのトレンチは導電路の下に対称的に配置され、そして必
要な限りまたは可能な限りに、例えば４μｍ〜１０μｍの程度に、導電路のそれ
ぞれの側に延長される。接合パッドの損失を小さくするために、このトレンチ構
造体をまたは好ましくは図３のメッシュ型構造体を、また用いることができる。DETAILED DESCRIPTION OF THE INVENTION
Conductors for integrated circuits
Technical field
The present invention relates to a conductor in an integrated circuit (IC) having a small loss to the substrate,
And a method for producing such a conductor. More specifically, the present invention provides a spiral
The present invention relates to a method of manufacturing a type inductor and also to a method of manufacturing an integrated circuit inductor.
Background of the Invention
Recently, in high-speed electronic application devices in the frequency range of 1 GHz to 2 GHz,
Uses new technology silicon bipolar circuit, CMOS circuit and BiCMOS circuit
It has been. Use devices based on elements of groups III-IV of the periodic table
These circuits replace traditional circuits that could only be created
Have been.
When creating block devices such as resonators and filters,
And an inductor element is often required. Common to all integrated circuit devices
One problem is that integrated circuits with large Q-factors and large operating frequencies.
How to make a circuit inductor. Where the operating frequency
The number is limited by the resonance frequency.
The Q factor is the ratio of stored energy to lost energy,
For example, it can be expressed by Q = 2 * π * f * L / R. Where L is the inductance
And R are losses due to the resistance of the metal. Where all the parasitics due to the lower substrate
No losses are taken into account.
Since the substrate is conductive, the Q value of the inductor is small. Inductor
High Q value and high resonance frequency by selectively removing the lower silicon
Is obtained. By performing such removal, the Q value can be doubled.
Can be. This removal can take place in the form of a silicon etching step.
. By this removing step, voids of several hundred micrometers can be obtained. J
. Y. C. Chang (J.Y.C.Chang); A. Abidi, M.A. Geita
M. Gaitan's paper, “Inductors suspended on silicon and 2 μm CMOs
S Applications for RF Amplifiers (Large Suspended Inductor on Silicon and T
heir Use in a 2μm CMOS RF Amplifier), IEEE Transactions O
IEEE Transactions on Electron Devices, No. 40
Vol. 5, No. 5, page 246 (May 1993). However, such removal
Does not seem easy to implement in mass production or silicon I
It is not expected to be compatible with the processing step C.
With recent advances in processing methods for manufacturing integrated circuits on silicon,
Inductor placement with high inductance and low loss per unit area
Design is possible. The reason is that circuit dimensions are getting smaller
And multiple metal layers using thick oxides to better isolate the inductor from the substrate.
This is because they can now be separated. Still significant losses exist
I do. It depends on the resistivity of the metal and the corresponding substrate on which the IC is built.
Because of the losses and for. Using conventional methods of processing silicon wafers,
Inductors with Q values greater than 5 to 10 in the frequency range of GHz to 2 GHz
It is difficult to obtain a data element.
Inductor elements are typically arranged as rectangular, spiral-shaped metal strips.
For example, N. M. Nguyen, R.M. G. FIG. Theory of R.G.Meyer name
Sentence, "Inductors and LC passive filters compatible with silicon ICs (Si IC-Compa
tible Inductor and LC Passive Filter) ”, IEEE Journal of Soli
IEEE Journal of Solid-State Circuits, 2nd
5, Vol. 4, p. 1028 (August 1990). More usually, ICs
Has heavy metal layers and now has up to five complex large-scale integrated (VLSI) circuits
It is common to have a metal layer of At least two gold in spiral arrangement design
A genus is required. One is the metal layer of the spiral itself, and the other is the structure closed.
From the center of the helix to the output terminal at the end of the inductor.
This is a metal layer for forming a conductive path. Because the top metal layer is large in thickness
It usually has a low resistivity and must be used.
By using a circular spiral instead, for the same inductance value, 10
% Reduction in resistance can be obtained, and as a result, made to the same size
The Q value of the inductor increases. Computer Aided Design (CAD, C
For common software used for omputer aided design),
Layout design is not suitable at all, but increasing the resistance of the inductor
Instead, the circuit layout design can be replaced with an octagonal structure. S. Chaki (S.C.
haki), S.M. A. Aono, N.A. N. Andoh, Y. Sasaki (Y.Sasaki)
), N.R. N.Tanino's paper, "Reducing Loss in Spiral Inductors (Loss Re
duction of a Spiral Inductor) ", Technical Report of IEICE (
Technical Report of IEICE), p. 61, ED93-166, MW93-123, 1CD93-181 (1
994-01).
A better way to reduce resistance is to have parallel spiral paths in adjacent layers
That the top metal layers are connected in parallel.
And In this case, the Q value of the inductor increases 1.5 to 2 times. Was
However, in this case, the resonance frequency is reduced because the thickness of the separation is reduced. Spiral
Increasing the number of turns increases the inductance value. But the Inn
The capacitance of the helical helix to the substrate also increases, thereby reducing the resonance frequency
And the effective operating frequency range of the inductor is limited.
U.S. Pat. No. 5,446,311 discloses multiple multiplexing to reduce inductor resistance.
Disclose such a structure having an inductor made in the metal layer level
I have.
Further, Japanese Patent Application No. JP A 07-106 514 is disclosed in U.S. Pat. No. 5,446,31.
A structure similar to the structure disclosed in No. 1 is disclosed. This Japanese patent pending
The patent has two spiral metal tracks created in different metallization layers.
By forming inductors that connect to each other, and interconnecting them by a third layer
By continuing, the loss due to capacitance is reduced and the Q value is increased.
Modern IC processing uses deep trenches to isolate devices
Can be The advantage of using such a trench is that it reduces parasitic capacitance.
And the distance between devices can be reduced. Depth
A deep and narrow trench having a width of 5 μm to 20 μm and a width of 1 μm to 2 μm is formed by dry etching.
And the holes created by the etching are free of oxides and impurities
By refilling with polysilicon or by refilling with dielectric
Obtainable. After this refilling step, the surface of the substrate is covered with a layer of refilling material.
It is. This flattens the surface of the substrate, e.g.
Can be placed without any restrictions.
U.S. Pat. Nos. 5,336,921 and 5,372,967 also disclose an image in a vertical trench.
A method for making a nectar is disclosed. The purpose of the disclosed trench is
By obtaining a method of manufacturing a vertical inductor in the shape of an induction coil in a wrench
And various problems arising when manufacturing conventional horizontal inductors on integrated circuits.
Is to eliminate.
U.S. Pat. No. 5,095,357 further discloses that integration directly into semiconductor integrated circuits
An inductive structure with small parasitic capacitance is disclosed.
Summary of the Invention
One object of the present invention is to make a low loss conductor in a simple manner.
Is to provide a way to
Another object of the present invention is to achieve an inductor having a large Q factor.
To obtain a structure for an integrated circuit.
These and other purposes are filled with isolation material below the spiral inductor.
It can be obtained by using a filled trench. This allows metal
The effective distance from the semiconductor substrate to the semiconductor substrate increases. In this case, the base of the integrated device
Losses in the plate and capacitance to the substrate will be small. Therefore,
The Q and resonance frequency of the inductor will increase.
Acceptable by filled trench if only two metal layers are available
It is quite possible to achieve good Q values and resonance frequencies.
Typically, four to five layers if more metal layers are available
If a metal layer is available, do not place the spiral in the top layer of the metal layer.
Have to be reduced because of the filled trenches in the substrate.
Parasitic capacitance for a substrate that is
The wave number is obtained. The top layer usually has the lowest sheet resistance, and
This will also increase the Q factor.
Connecting the upper metal layers in parallel by also using the reduced substrate capacitance
Can be For example, to spiral the metal layers 3 and 4 from the substrate,
And the metal layer 2 from the substrate in parallel for cross-under, so that the Q value
Increases by another factor of 1.5 to 2 times.
To reduce the parasitic capacitance and the loss to the substrate
Also, trenches can be used under any metal lines or under junction pads.
You.
Furthermore, even if advanced Si-IC processing steps are used, changes in the processing steps
This can be achieved without additional processing steps.
You.
Thus, an integrated circuit inductor or an integrated circuit having an inductor is manufactured.
In the method, an electrically semi-conductive or semi-separable substrate
Or on top of which the inductor is made, in particular by depositing various layers on the silicon substrate
Is made by coating. Inductors are typically in substantially one plane
Extending or extending into a plurality of surfaces, for example, substantially parallel surfaces
Conductor structure. Before the conductor tracks are created, especially on the substrate
Before the metal path of the inductor is mounted or deposited on the
A trench is created by etching from the substrate surface to the interior of the substrate.
Position the trench so that the inductor path is located above and near the trench.
Is selected. And usually, the trenches interact with virtual current paths inside the substrate material.
I will. When an inductor is used and current flows through it, and
If no trench was created in the substrate, then this structure
Trenches will attenuate or prevent current flow inside the substrate. Make a conductor path
When formed, the subsequent processing steps are performed on a substantially planar surface.
The trench is filled with a material for electrical isolation, in particular a dielectric or semiconductor material
Is filled with the ingredients.
The trench occupies the largest possible area under the inductor, i.e.
Place the trenches with advantage so that the wrench can be densely placed.
Can be. Also, the trenches may be arranged in a substantially parallel trench structure.
Or can be arranged in a mesh-type structure.
The integrated circuit with the inductor integrated in it is the most general feature,
Having a thin plate of conductive material with worse or poorer conductivity than the substrate
. These "plates" are the filled trenches described above. these
Plate in a certain area of the conductor path, for example, in the substrate below the inductor path
But also in complex structures, between the plates of the conductor tracks and
A structure having a plate above the inductor path is conceivable. In each case,
When a circuit is used, and from one location of a conductor in the substrate to another of that conductor
When an undesired current flows in the conductor path at the position
These current paths are not long to provide large resistance to these current paths.
May be arranged substantially perpendicular to one or more surfaces of the conductor track.
Or can have any other suitable geometric structure. This structure
Depending on the structure, these currents are significantly reduced.
In this way, the plates can be arranged substantially parallel to each other, and
Substantially parallel to each other in at least a subset of the entire set of all plates
Can be arranged. At this time, the plate is parallel when viewed from the direction of the conductor path.
Can be arranged in a mesh-type structure formed by two subsets of plates
You. In order to sufficiently cut off the current paths inside the board, and
Plates are adequate to limit the flow to have only long paths inside the substrate
Can have various thicknesses. The thickness of the plate is, for example, typical plate material
Can be substantially equal to the thickness of the conductor path to The width of the plate, ie
The depth must also be sufficiently confined to the current path inside the substrate when viewed from the conductor path.
Must. Also preferably at this time, the plates are closely arranged or tightly packed.
It is arranged so as to have an appropriate interval distance, that is, a close interval distance. Therefore,
The spacing distance between adjacent plates is small, which also limits the current path and
Thus placed very close on the conductor from one location on the conductor
The current inside the substrate flowing to the shifted position is limited. For example, the spacing distance is
It can be substantially equal to twice or several times the thickness, for example five times. this thing
In a word, plates or trenches are maximally possible when viewed from the inductor
Occupy a small area, but each of them is viewed from the inductor
It can be stated that the cross-sectional area of the rate is small.
As described above, integrated circuits are usually electrically semiconducting substrates or semi-isolated
Metal conductors formed on or in the substrate of the substrate, especially on a silicon substrate
I do. This conductor is, for example, part of the inductor path. Play again at this time
The trenches or trenches may be used to reduce losses in the conductor to the substrate.
In the area of the conductor or in the area adjacent to the conductor as described in
Can be At this time, as described above, the plate is placed on the surface of the conductor or
It can be arranged substantially perpendicular to the current path therein. Plate is metal conductive
Positioned to substantially intersect a current path in the body, and substantially
Filled trenches extending perpendicular to and / or longitudinally of the conductor
Can be
BRIEF DESCRIPTION OF THE FIGURES
In the following, the invention will be explained in more detail with reference to the accompanying drawings.
FIG. 1 shows a highly schematic rectangular spiral of an integrated circuit inductor according to the invention.
The figure which looked at the layout design from above.
2a and 2b are schematic cross-sectional views of the inductor of FIG.
FIG. 3 is a schematic cross-sectional view of an integrated circuit inductor.
FIG. 4 is a diagram of a trench pattern used on a substrate.
FIG. 5 is a diagram showing a trench pattern below a metal conductor line.
Description of the preferred embodiment
FIG. 1 is a diagram showing a layout design of a state-of-the-art rectangular spiral forming an inductor.
You. In this case, the inductor is located in the fourth topmost metal layer 101, counting from the bottom.
Created by a spiral, and the conductive path has a number of rectangular windings. Typical
In this case, the total number of windings is between 5 and 10. Lower metallization layer
103 indicates that in this case the third layer is a spiral structure by cross-under
Used to close the structure.
The inductor structure of FIG. 1 is also shown in the cross-sectional views of FIGS. 2a and 2b.
You. 2a and 2b are taken along lines aa and bb in FIG. 1, respectively.
FIG. Accordingly, FIG. 2a shows a fourth gold member forming a rectangular winding.
The metal 201 of the metal layer is shown. Under the metal spiral 201, a silicon substrate 205
There is an oxide layer 203 attached to the substrate. The thickness of the metal layer is typically 1 μm
m to 2 μm and the thickness of the oxide layer is typically 6 μm.
is there. The width of the conductor tracks is about 5 μm, and the distance between adjacent conductor tracks is
It is as large as the width of the electrical path.
FIG. 2b is a cross-sectional view taken along line bb of FIG.
A third metal layer 207 is shown. The third metal 207 layer forms the coil of the inductor.
Construct a conductive cross under to complete. The fourth metal layer 201 and the fourth
The three metal layers are connected by a conductive connection body 209. These connections are etch
Can be created in a separate step using texturing and metallization
Or suitable holes are first created and then these holes are filled with the material of the fourth layer.
Can be created by
FIG. 3 is a cross-sectional view of an inductor 305 having an improved isolator.
The collector path is made in the uppermost fourth metal layer of the silicon substrate 301. But
Before forming a structure on the silicon substrate 301,
An etching process is performed to make the wrench, and then the separation material,
That is, these trenches are made of a material having a conductivity smaller than that of the substrate material.
Refilling is performed. The refilled trench 303 is the metal of the inductor.
It serves to increase the effective distance from the layer to the semiconductor substrate. At this time,
Losses and capacitance to the substrate will increase. Therefore also Indac
The Q and the self-resonant frequency of the data will increase.
The conventional method used again in recent IC processing for device isolation
The trench can be created in substantially the same manner. in this way
Performing dry etching, and removing the holes created by this etching with silicon dioxide.
Such as polysilicon or undoped polysilicon or dielectric material
Minute
Refilling with release material can create deep and narrow trenches
it can. At this time, the upper surface of the substrate created in this refilling step is still substantially flat.
Will be tan. The trench has a width of about 1 μm to 2 μm and a width of about 5 μm to 20 μm.
And can have a depth. The width of the substrate material between adjacent trenches is actually
It can be as small as possible, for example 2 μm to 4 μm.
Wear. These trenches are properly patterned to intersect the conductive paths
Be placed.
FIG. 4 is a plan view of a portion of the substrate 401, showing a preferred pattern of the trench 403. FIG.
The pattern is shown as being created by etching. In this case,
Trench pattern is used under the inductor to reduce
You. This pattern consists of a plurality of tracks arranged parallel to each other and at the same distance.
Immediately equivalent first set of trenches and also arranged parallel to each other and at equal spacing
An equivalent second set of trenches. The second set of trenches is the first set of
Perpendicular to the h. These trenches extend beyond the outermost inductor winding
Always long enough to cross into the free member surrounding the inductor, and
Must be located. However, the trench pattern used can be any
Can be in the form of a mesh, and usually remove as much of the substrate as possible
Preferably.
Finally, FIG. 5 shows how the method described above can be used in yet another application.
FIG. In this case, the parasitic capacitance is reduced and the
In order to reduce the loss, the trench 501 is located below the metallization line 503.
Formed by etching. These trenches have the same dimensions as described above.
And these can intersect at a substantially flat angle under the conductive path.
Are arranged as follows. These trenches are symmetrically located below the conductive paths and
That of the conductive path to the extent necessary or possible, for example to the order of 4 μm to 10 μm.
It is extended to each side. This trench structure is used to reduce the loss of the bonding pad.
Structures or, preferably, mesh-type structures of FIG. 3 can also be used.
【手続補正書】特許法第１８４条の８第１項
【提出日】平成１０年７月２３日（１９９８．７．２３）
【補正内容】
請求の範囲
１． 電気的に半導体性である基板または半分離性である基板の上または中、
特にシリコン基板の上、に作成された金属導電体を有する集積回路であって、基
板よりも悪いまたは貧弱な導電性を有する導電体材料の薄いプレートが前記導電
体の位置の領域の中の１個または複数個の活性層の下の基板の中に配置されるこ
とと、特に前記プレートが前記導電体の下に位置する基板の中にありそして電気
的分離用の材料特に誘電体材料または半導体性材料で再充填されたトレンチであ
ることと、前記プレートが前記導電体の面またはその中の電流路に実質的に垂直
に配置されること特に前記導電体の中の前記電流路に全体的に交差するように配
置されることと、前記プレートが好ましくは前記電流路に実質的に垂直な方向お
よび／または前記導電体の縦方向に延長されていることと、を特徴とする前記回
路。
２． 請求項１記載の回路において、前記プレートが相互に実質的に平行に配
置されることを特徴とする、前記回路。
３． 請求項１〜請求項２のいずれかに記載された回路において、隣接する前
記プレートの間の間隔距離が小さいように、好ましくは前記プレートの厚さの実
質的に２倍または数倍であるように、前記プレートが密に配置されることと、特
に前記トレンチが前記導電体の下の最大に可能な領域を占有するように配置され
ることと、を特徴とする前記回路。
４． 請求項１〜請求項３のいずれかに記載された回路において、前記プレー
トがメッシュ型の構造体に配置されることを特徴とする、前記回路。
５． 基板に対して小さな損失を有する導電体を集積回路の中に作成する方法
であって、
前記基板の上に金属導電体を取り付ける前に、１個または複数個のその活性層
の下の前記基板の中にトレンチをエッチングにより作成する段階と、
次に前記トレンチを電気的分離用の材料、特に誘電体材料または半導体性材料
または前記基板よりは導電性の悪い材料、で再充填する段階と、
を有し、前記トレンチをエッチングで作成する段階において、前記トレンチの縦
方向が前記金属導電体の中の電流路に交差するように配置されることと、特に前
記トレンチが前記経路に実質的に垂直な方向および／または前記導電体の縦方向
に延長されることと、を特徴とする前記回路。
６． 電気的に半導体性である基板または半分離性である基板の上または中に
、特にシリコン基板の上に、作成された集積回路の中のインダクタであって、１
個の面または複数個の実質的に平行な面の中に延長された導電体路の構造体を有
し、前記基板よりも悪いまたは貧弱な導電性を有する材料の薄いプレートが前記
導電体路の位置の領域の中の１個または複数個のその活性層の下の基板の中に配
置されることと、特に前記プレートが前記導電体路の下に位置する基板の中にあ
りそして電気的分離性の材料特に誘電体材料または半導体性材料で再充填された
トレンチであることと、を特徴とする前記回路。
７． 請求項６記載のインダクタにおいて、前記プレートが前記導電体路の１
個の面または複数個の面に実質的に垂直に配置されることを特徴とする、前記回
路。
８． 請求項６または請求項７のいずれかに記載されたインダクタにおいて、
前記プレートが相互に実質的に平行に配置されることを特徴とする、前記回路。
９． 請求項６〜請求項８のいずれかに記載されたインダクタにおいて、前記
プレートの幅が前記導電体路の幅に実質的に等しいことを特徴とする、前記回路
。
１０． 請求項６〜請求項９のいずれかに記載されたインダクタにおいて、隣
接する前記トレンチの間の間隔距離が小さいように、好ましくは隣接する前記ト
レンチの間の前記間隔距離が前記トレンチの幅の実質的に２倍または数倍に等し
いように、前記プレートが密に配置されることを特徴とする、前記回路。
１１． 請求項６〜請求項１０のいずれかに記載されたインダクタにおいて、
前記プレートがメッシュ型の構造体に配置されることを特徴とする、前記回路。
１２． 電気的に半導体性である基板または半分離性である基板の中または上
に、特にシリコン基板の上に、大きなＱ値を有しおよび１個の面または数個の実
質的に平行な面の中に延長された導電体路の構造体を有する、集積回路インダク
タを製造する方法であって、
前記導電体路を作成する前に、特に前記基板の上に前記インダクタ路を取り付
ける前に、前記インダクタ路が前記トレンチの上に配置されるような位置の１個
または複数個のその活性層の下の前記基板の中にトレンチがエッチングにより作
成される段階と、
電気的分離性である材料で、特に誘電体材料または半導体性材料または前記基
板よりは導電性の悪い材料で、前記トレンチを再充填する段階と、
を特徴とする、前記方法。
１３． 請求項１２記載の方法において、前記トレンチが前記インダクタの下
の最大に可能な領域を占有するように配置されることを特徴とする、前記方法。
１４． 請求項１２または請求項１３のいずれかに記載された方法において、
前記トレンチが実質的に平行なトレンチの構造体またはメッシュ型の構造体に配
置されることを特徴とする、前記方法。[Procedure of Amendment] Article 184-8, Paragraph 1 of the Patent Act
[Submission date] July 23, 1998 (7.27.32 1998)
[Correction contents]
The scope of the claims
1. On or in an electrically semiconductive or semi-separable substrate,
An integrated circuit having a metal conductor formed on a silicon substrate,
A thin plate of conductive material having worse or poorer conductivity than the plate
It may be located in the substrate under one or more active layers in the body location area.
And especially when the plate is in a substrate underlying the conductor and
Trenches which are refilled with a material for isolating, especially a dielectric or semiconducting material.
That the plate is substantially perpendicular to the plane of the conductor or a current path therein.
In particular, it is arranged so as to entirely cross the current path in the conductor.
And the plate is preferably in a direction substantially perpendicular to the current path.
And / or extending in the longitudinal direction of the conductor.
Road.
2. 2. The circuit according to claim 1, wherein said plates are arranged substantially parallel to one another.
The circuit described above.
3. In the circuit according to any one of claims 1 to 2, before the circuit is adjacent to the circuit.
The thickness of the plate is preferably adjusted so that the distance between the plates is small.
The plates are closely arranged so that they are qualitatively double or several times;
Is arranged so that the trench occupies the largest possible area under the conductor
Said circuit.
4. The circuit according to any one of claims 1 to 3, wherein
The circuit is arranged in a mesh-type structure.
5. Method of making a conductor with low loss to a substrate in an integrated circuit
And
Before mounting a metal conductor on said substrate, one or more of its active layers
Etching a trench in said substrate below,
Next, the trench is made of a material for electrical isolation, in particular, a dielectric material or a semiconductive material.
Or refilling with a material that is less conductive than the substrate,
Having the trench formed by etching,
Being arranged so that the direction intersects the current path in the metal conductor, and
A direction in which the trench is substantially perpendicular to the path and / or a longitudinal direction of the conductor;
The circuit is extended to:
6. On or in an electrically semiconductive or semi-separable substrate
An inductor in an integrated circuit fabricated on a silicon substrate,
Having a structure of conductor tracks extending in one or more substantially parallel planes
And a thin plate of a material having worse or poorer conductivity than the substrate
One or more of the conductive paths are located in the substrate under the active layer.
And that the plate is located in a substrate located below the conductor track.
Refilled with electrically isolating materials, especially dielectric or semiconductive materials
The circuit, wherein the circuit is a trench.
7. 7. The inductor of claim 6, wherein said plate is one of said conductor paths.
Wherein said circuit is disposed substantially perpendicular to said one or more surfaces.
Road.
8. In the inductor according to any one of claims 6 and 7,
Said circuit wherein said plates are arranged substantially parallel to one another.
9. The inductor according to any one of claims 6 to 8, wherein
The circuit wherein the width of the plate is substantially equal to the width of the conductor track
.
10. The inductor according to any one of claims 6 to 9, wherein
Preferably, the adjacent trenches are so small that the spacing distance between the adjacent trenches is small.
The distance between the wrench is substantially twice or several times the width of the trench;
The circuit, wherein the plates are closely spaced.
11. The inductor according to any one of claims 6 to 10, wherein
The circuit according to claim 1, wherein the plate is arranged in a mesh-type structure.
12. In or on electrically semi-conductive or semi-separable substrates
In particular, especially on a silicon substrate, have a large Q value and
Integrated circuit inductor having extended conductor path structures in qualitatively parallel planes
A method of manufacturing
Before making the conductor tracks, mount the inductor paths, especially on the substrate.
One of the locations such that the inductor path is located above the trench before
Or a plurality of trenches are etched in said substrate under its active layer.
Stages to be formed,
A material that is electrically separable, especially a dielectric or semiconductive material or
Refilling the trench with a material that is less conductive than the plate;
The method as described above.
13. 13. The method of claim 12, wherein the trench is below the inductor.
Said method is arranged to occupy the largest possible area of
14． A method according to claim 12 or claim 13, wherein
The trench is arranged in a substantially parallel trench structure or a mesh type structure.
The method described above.
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フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，
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ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ
Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ
，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，
ＵＺ，ＶＮ，ＹＵ────────────────────────────────────────────────── ───
Continuation of front page
(81) Designated countries EP (AT, BE, CH, DE,
DK, ES, FI, FR, GB, GR, IE, IT, L
U, MC, NL, PT, SE), OA (BF, BJ, CF)
, CG, CI, CM, GA, GN, ML, MR, NE,
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D, SZ, UG), EA (AM, AZ, BY, KG, KZ
, MD, RU, TJ, TM), AL, AM, AT, AU
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CN, CU, CZ, DE, DK, EE, ES, FI, G
B, GE, GH, HU, IL, IS, JP, KE, KG
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LU, LV, MD, MG, MK, MN, MW, MX, N
O, NZ, PL, PT, RO, RU, SD, SE, SG
, SI, SK, TJ, TM, TR, TT, UA, UG,
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