JP2000340723A - Semiconductor switching device and power conversion device using the semiconductor switching device - Google Patents

Semiconductor switching device and power conversion device using the semiconductor switching device

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JP2000340723A
JP2000340723A JP11152305A JP15230599A JP2000340723A JP 2000340723 A JP2000340723 A JP 2000340723A JP 11152305 A JP11152305 A JP 11152305A JP 15230599 A JP15230599 A JP 15230599A JP 2000340723 A JP2000340723 A JP 2000340723A
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type semiconductor
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switch device
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Abstract

PROBLEM TO BE SOLVED: To prevent as much as possible the performance of a semiconductor switching device from being deterioration. SOLUTION: A semiconductor switching device has an insulating board 2, a semiconductor chip 1 which is mounted on the main surface of the board 2 and is formed with a switching element, a closure diode 9 which is provided on the main surface of the board 2 and is connected in reverse parallel with the switching element to the switching element, N-type and P-type semiconductor parts 6a and 6b and a conductor part 5b to connect the N-type semiconductor part with the P-type semiconductor part, and the semiconductor switching device is provided with a Peltier element part 4, constituted into a structure such that the conductor part 5b comes into contact with the rear of the board 2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体スイッチ装置
およびこの半導体スイッチ装置を用いた電力変換装置に
関する。
The present invention relates to a semiconductor switch device and a power conversion device using the semiconductor switch device.

【0002】[0002]

【従来の技術】近年、産業上のモータ駆動装置としてエ
レベータ、車両、鉄鋼、無停電電源装置(UPS)等あ
らゆる分野に電力変換装置、特にインバータ装置が使用
されており、今後も、その需要は大幅に延びていくこと
が考えられる。更に、客先の要求に答えるべく、インバ
ータ装置自体の性能が大幅に向上していき静音化、小形
化等で差別化を図る動きが顕著になってきている。これ
らの性能向上を図るためにインバータ装置に使用する半
導体スイッチ装置自体も高速スイッチング、電力の低損
失化等の性能向上が要求されている。この半導体スイッ
チ装置を構成するスイッチング素子としてIGBT(In
sulated Gate Bipolar Transistor )等の出現により高
速スイッチングおよび電力の低損失化が実現化されてき
ている。しかし静音化を図るためにPWM制御における
スイッチング周波数の増大が余儀なくされてきている。
このスイッチング損失増大により電力の低損失化に関し
てはまだまだ改良が必要な状況になっている。特にモー
タを駆動するインバータ装置においてはモータ起動時の
周波数が低い上に加速時のトルクが大きくなるため、イ
ンバータ装置として低周波・大電流を出力できる実力が
要求されており、各インバータ装置としてそれらの条件
に耐えうるように定格容量を下げて製品化している状況
である。
2. Description of the Related Art In recent years, power conversion devices, particularly inverter devices, have been used in various fields such as elevators, vehicles, steel, uninterruptible power supplies (UPS), etc. as industrial motor drive devices. It is conceivable that it will increase significantly. Further, in order to respond to the demands of customers, the performance of the inverter device itself has been greatly improved, and there has been a remarkable movement to differentiate by reducing noise, downsizing, and the like. In order to improve these performances, the semiconductor switch device itself used in the inverter device is also required to have higher performance such as high-speed switching and lower power loss. IGBT (In) is used as a switching element of the semiconductor switch device.
With the advent of sulated gate bipolar transistors), high-speed switching and low power loss have been realized. However, in order to reduce noise, the switching frequency in PWM control must be increased.
Due to the increase in the switching loss, it is necessary to improve the power loss. In particular, since the frequency at the start of the motor is low and the torque at the time of acceleration is large, the ability to output low frequency and large current is required as the inverter device. It is in a situation where the rated capacity is lowered so that it can withstand the above conditions.

【0003】インバータ装置を構成する従来の半導体ス
イッチ装置の構成を図15に示す。この従来の半導体ス
イッチ装置はIGBTチップ1と、このIGBTチップ
1に逆並列に接続された環流ダイオード9と、これらの
IGBTチップ1および環流ダイオード9が載置される
絶縁基板2と、この絶縁基板2が載置される例えば銅か
らなる放熱板7とを備えている。したがってIGBTチ
ップ1および環流ダイオード9は放熱板7と絶縁基板2
によって絶縁される構成となっている。
FIG. 15 shows the configuration of a conventional semiconductor switch device constituting an inverter device. This conventional semiconductor switch device includes an IGBT chip 1, a reflux diode 9 connected in anti-parallel to the IGBT chip 1, an insulating substrate 2 on which the IGBT chip 1 and the reflux diode 9 are mounted, and an insulating substrate 2 on which a heat radiating plate 7 made of, for example, copper is placed. Therefore, the IGBT chip 1 and the freewheeling diode 9 are composed of the heat sink 7 and the insulating substrate 2.
It is configured to be insulated by.

【0004】IGBTチップ1は、図16に示すように
並列に接続された複数のIGBT21から構成され、端
子C,Eを介して主回路に電流を流す。そして、このI
GBTチップ1、環流ダイオード9、および絶縁基板2
は通常モールド樹脂12によって樹脂封止される。この
モールドされた半導体スイッチ装置の表面には端子23
が設けられ、この端子23とIGBTチップ1とは配線
22によって接続される。IGBTチップ1から発生さ
れた熱は放熱板7を介して放熱フィン15により放熱さ
れ、更に冷却ファン13を用いて放熱フィン15に風を
流入することにより、放熱効率を向上させている。
[0004] The IGBT chip 1 is composed of a plurality of IGBTs 21 connected in parallel as shown in FIG. 16, and supplies a current to a main circuit via terminals C and E. And this I
GBT chip 1, freewheeling diode 9, and insulating substrate 2
Is usually resin-sealed by a mold resin 12. Terminals 23 are provided on the surface of the molded semiconductor switch device.
Are provided, and the terminal 23 and the IGBT chip 1 are connected by the wiring 22. The heat generated from the IGBT chip 1 is radiated by the radiating fins 15 via the radiating plate 7, and the cooling fan 13 allows the wind to flow into the radiating fins 15 to improve the heat radiation efficiency.

【0005】[0005]

【発明が解決しようとする課題】ここでインバータ装置
が低周波大電流を出力する時の問題点について図17
(a),(b),(c)を参照して説明する。図17
(a),(b),(c)は交流モータが運転開始から停
止するまでのモータ速度、インバータ電流、IGBTチ
ップ1の温度を示している。ここでモータが加速する時
(図17(a)のt1区間)はVVVF(Variable Vol
tage Variable Frequency )制御によりモータ速度は0
Hzからスタートし定格速度(t2区間)に移行する。
FIG. 17 shows a problem when the inverter device outputs a low frequency large current.
This will be described with reference to (a), (b), and (c). FIG.
(A), (b), and (c) show the motor speed, the inverter current, and the temperature of the IGBT chip 1 from the start to the stop of the operation of the AC motor. Here, when the motor accelerates (section t1 in FIG. 17A), VVVF (Variable Vol.
stage Variable Frequency) control, the motor speed is 0
Hz and shifts to the rated speed (t2 section).

【0006】加速する時モータには負荷としての貫性系
がつながっているため加速時の電流は定格速度に到達し
た後の電流より当然大きくなる。一方スイッチングを行
なう半導体スイッチ装置とそれが発生する熱と放熱する
関係を図15を参照して説明する。
When accelerating, the motor is connected to a penetrating system as a load, so that the current during acceleration naturally becomes larger than the current after reaching the rated speed. On the other hand, a semiconductor switching device that performs switching and a relationship between heat generated by the semiconductor switching device and heat radiation will be described with reference to FIG.

【0007】図15において、IGBTチップ1がスイ
ッチングにより主回路電流を流すなどそのスイッチング
による損失と、オン状態が継続していることによるオン
損失とが発生し、IGBTチップ1が急激に発熱し温度
が上昇していく。この熱はIGBTチップ1のジャンク
ションと絶縁基板2を介して放熱板7まで熱抵抗R
th(i−c)で伝達していく。又、放熱板7まで到着し
た熱は更に放熱フィン15までRth(c−f)の熱抵抗
で伝達していく。更に放熱フィン15まで到達した熱は
冷却ファン13による風で冷却され外気までRth(f−
a)の熱抵抗で伝達することにより冷却される。従って
インバータ連続運転している時のIGBTチップ1のジ
ャンクション温度上昇TjはQをIGBTチップ1の損
失熱とすると次式により表される。
[0007] In FIG. 15, a loss due to the switching, such as the main circuit current flowing by the switching of the IGBT chip 1, and an on-loss due to the continuation of the on-state occur. Rises. This heat is transferred to the heat sink 7 through the junction of the IGBT chip 1 and the insulating substrate 2 by the heat resistance R.
th (ic). Further, the heat arriving at the heat radiating plate 7 is further transmitted to the heat radiating fins 15 with a thermal resistance of R th ( cf ). Further, the heat reaching the radiating fins 15 is cooled by the air from the cooling fan 13 to reach the outside air at R th (f−
Cooling is achieved by transmission with the thermal resistance of a). Therefore, the junction temperature rise Tj of the IGBT chip 1 during the continuous inverter operation is represented by the following equation, where Q is the heat loss of the IGBT chip 1.

【0008】Tj={Rth(i−c)+Rth(c−f)
+Rth(f−a)}Q ここで放熱フィン15の過渡熱時定数はIGBTチップ
1の過渡熱時定数に比べ100倍以上大きいのが普通で
あり、インバータ運転の平均損失でその冷却能力を表わ
すことができる。しかし、IGBTチップ1の損失に対
しては過渡熱時定数が極端に速くてインバータの運転時
の低周波数においてはこのIGBTチップ1の過渡熱時
定数によるチップ温度上昇を無視することができない。
Tj = {R th (ic) + R th ( cf )
+ R th ( fa )} Q Here, the transient thermal time constant of the radiating fin 15 is usually 100 times or more larger than the transient thermal time constant of the IGBT chip 1, and the cooling capacity can be reduced by the average loss of the inverter operation. Can be represented. However, the transient thermal time constant is extremely fast with respect to the loss of the IGBT chip 1, and the chip temperature rise due to the transient thermal time constant of the IGBT chip 1 cannot be ignored at a low frequency during the operation of the inverter.

【0009】図18はインバータ内IGBTチップ1の
ジャンクションに対する過渡熱時定数を表わしており、
thM (i−c)を連続通電時のジャンクションと放熱
板7間の熱抵抗とすると電流が流れ始めてからR
thM (i−c)に至るまでの時定数(63%到達点)が
半導体スイッチ装置により異なるが大体0.03〜0.
1秒(図10では0.1秒)程度である。従ってインバ
ータが低周波電流を流している区間T1が1秒程度ある
とすると過渡熱時定数63%到達時が時定数に対し10
倍以上あり、t4区間(図17(b)参照)ではジャン
クションと放熱用板間の熱抵抗RthM (i−c)に到っ
ており、この区間は直流電流を流し続けているのと同じ
であり、図17(c)のジャンクション温度上昇の波形
を見ればわかるようにかなり高い温度まで上昇すること
がわかる。このように低周波通電領域t4でのジャンク
ション温度上昇が高ければ高い程インバータ装置の出力
電流の定格として低下させていくことになる。前述した
ように静音化を図るべくスイッチング周波数を高くして
いくとスイッチング損失が増大し、結局、t4領域での
ジャンクション温度上昇を更に高くすることになる。
又、この温度上昇を犠牲にして、スイッチング周波数を
上げていくと、図17(c)に示す放熱フィン15の温
度Tfを下げていく必要がある。このTfを下げるため
には定格電流の減少や、放熱フィン15の大型化、冷却
ファン13の風量増加等が必要であり、これらはコスト
アップにつながるという問題があった。
FIG. 18 shows a transient thermal time constant for the junction of the IGBT chip 1 in the inverter.
If R thM (ic) is the thermal resistance between the junction and the heat radiating plate 7 during continuous conduction, R
Although the time constant (at which point reaches 63%) up to thM (ic) varies depending on the semiconductor switch device, it is approximately 0.03-0.
It is about one second (0.1 seconds in FIG. 10). Therefore, assuming that the section T1 in which the inverter is passing the low-frequency current is about 1 second, the time when the transient thermal time constant reaches 63% is 10 times the time constant.
In the t4 section (see FIG. 17B), the thermal resistance R thM (ic) between the junction and the heat radiating plate has been reached, and this section is the same as that in which the direct current continues to flow. As can be seen from the waveform of the rise in junction temperature in FIG. 17C, it can be seen that the temperature rises to a considerably high temperature. As described above, the higher the junction temperature rise in the low-frequency conduction region t4, the lower the rating of the output current of the inverter device. As described above, if the switching frequency is increased in order to reduce the noise, the switching loss increases, and as a result, the junction temperature rise in the t4 region further increases.
If the switching frequency is increased at the expense of the temperature increase, it is necessary to decrease the temperature Tf of the radiation fin 15 shown in FIG. In order to reduce the Tf, it is necessary to reduce the rated current, increase the size of the radiation fins 15, increase the air flow of the cooling fan 13, and the like, which has the problem of increasing the cost.

【0010】本発明は上記事情を考慮してなされたもの
であって、性能の低下を抑制することのできる半導体ス
イッチ装置およびこの半導体スイッチ装置を用いた電力
変換装置を提供することを目的とする。
The present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor switch device capable of suppressing a decrease in performance and a power conversion device using the semiconductor switch device. .

【0011】[0011]

【課題を解決するための手段】本発明による半導体スイ
ッチ装置は、絶縁基板と、この絶縁基板の主面上に載置
され、スイッチング素子が形成された半導体チップと、
前記絶縁基板の前記主面上に設けられ、前記スイッチン
グ素子と逆並列に接続された環流ダイオードと、N型半
導体部およびP型半導体部ならびに前記N型半導体部と
前記P型半導体部とを接続する導電体部を有し、前記導
電体部が前記絶縁基板の裏面に接するように構成された
ペルチェ素子部と、を備えたことを特徴とする。
A semiconductor switch device according to the present invention comprises: an insulating substrate; a semiconductor chip mounted on a main surface of the insulating substrate and having a switching element formed thereon;
A reflux diode provided on the main surface of the insulating substrate and connected in anti-parallel with the switching element; and connects the N-type semiconductor part and the P-type semiconductor part, and the N-type semiconductor part and the P-type semiconductor part. And a Peltier element configured so that the conductor contacts the back surface of the insulating substrate.

【0012】なお、前記ペルチェ素子部は、各々がN型
半導体部、P型半導体部および前記N型半導体部の一端
と前記P型半導体部の一端を接続する第1の導電体部を
有し、前記第1の導電体部が前記絶縁基板の裏面に接す
るように構成された第1乃至第n(n≧2)のペルチェ
素子を少なくとも1組備え、前記第i(i=1,…n−
1)のペルチェ素子のP型半導体部の他端は前記第i+
1のペルチェ素子のN型半導体部の他端と第2の導電体
部によって接続され、前記第2の導電体部は放熱板上に
設けられた絶縁板に接するように構成しても良い。
Each of the Peltier element sections has an N-type semiconductor section, a P-type semiconductor section, and a first conductor section connecting one end of the N-type semiconductor section to one end of the P-type semiconductor section. , At least one set of first to n-th (n ≧ 2) Peltier elements configured such that the first conductor portion is in contact with the back surface of the insulating substrate, and the i-th (i = 1,... N) −
The other end of the P-type semiconductor portion of the Peltier element of 1) is the i +
The other Peltier element may be connected to the other end of the N-type semiconductor portion by a second conductor portion, and the second conductor portion may be configured to be in contact with an insulating plate provided on a heat sink.

【0013】なお、前記ペルチェ素子部は前記半導体チ
ップ直下に配置されているように構成しても良い。
[0013] The Peltier device may be arranged directly below the semiconductor chip.

【0014】なお、前記ペルチェ素子部は前記環流ダイ
オード直下まで延在するように配置されるように構成し
ても良い。
[0014] The Peltier device may be arranged so as to extend directly below the free-wheeling diode.

【0015】なお、前記半導体チップは並列に接続され
た複数のスイッチング素子を有し、前記ペルチェ素子部
は前記複数のスイッチング素子のうちの1つのスイッチ
ング素子と直列に接続されるように構成しても良い。
The semiconductor chip has a plurality of switching elements connected in parallel, and the Peltier element is configured to be connected in series with one of the plurality of switching elements. Is also good.

【0016】なお、前記第i(i=1,…n)のペルチ
ェ素子には、N型半導体部とP型半導体部との間に、一
端が導電体を介して前記絶縁板に接し、他端が空中にあ
るように構成された第iの半導体片が設けられ、前記第
i(i=1,…n−1)の半導体片と、前記第i+1の
半導体片は導電型が異なり、かつ前記第1乃至第nの半
導体片は直列に接続されて直列回路を構成し、この直列
回路の端子は外部に引出されるように構成されていても
良い。
The i-th (i = 1,..., N) Peltier element has one end in contact with the insulating plate via a conductor between the N-type semiconductor part and the P-type semiconductor part. An i-th semiconductor piece whose end is in the air is provided, and the i-th (i = 1,..., N-1) semiconductor piece and the (i + 1) -th semiconductor piece have different conductivity types, and The first to n-th semiconductor pieces may be connected in series to form a series circuit, and the terminals of the series circuit may be configured to be led out.

【0017】なお、前記第1乃至第nのペルチェ素子の
各半導体部が突抜けるための穴を有する第2の放熱板
を、前記絶縁基板と前記放熱板との間に、前記放熱板と
ともに筐体を構成するように設けても良い。
A second heat sink having holes through which the respective semiconductor portions of the first to n-th Peltier elements penetrate is provided between the insulating substrate and the heat sink together with the heat sink. You may provide so that a body may be comprised.

【0018】また本発明による半導体スイッチ装置は、
絶縁基板と、この絶縁基板の表面上に載置され、スイッ
チング素子が形成された半導体チップと、前記絶縁基板
の前記表面上に設けられ、前記スイッチング素子と逆並
列に接続された環流ダイオードと、各々が、N型半導体
部、P型半導体部、および前記N型半導体部の一端と前
記P型半導体部の一端を接続する第1の導電体部を有
し、前記第1の導電体部は前記絶縁基板を突抜けて前記
半導体チップの内部に位置するように構成された第1乃
至第n(n≧2)のペルチェ素子を、少なくとも1組有
するペルチェ素子部と、を備え、前記第i(i=1…n
−1)のペルチェ素子のP型半導体部の他端は前記第i
+1のペルチェ素子のN型半導体部の他端と第2の導電
体部によって接続され、前記第2の導電体部は放熱板上
に設けられた絶縁板に接するように構成されていること
を特徴とする。
Further, the semiconductor switch device according to the present invention comprises:
An insulating substrate, a semiconductor chip mounted on the surface of the insulating substrate and having a switching element formed thereon, and a free-wheeling diode provided on the surface of the insulating substrate and connected in anti-parallel with the switching element; Each has an N-type semiconductor portion, a P-type semiconductor portion, and a first conductor portion connecting one end of the N-type semiconductor portion and one end of the P-type semiconductor portion, wherein the first conductor portion is A Peltier element unit having at least one set of first to n-th (n ≧ 2) Peltier elements configured to penetrate the insulating substrate and to be positioned inside the semiconductor chip; (I = 1 ... n
-1) The other end of the P-type semiconductor portion of the Peltier element is
The other end of the N-type semiconductor portion of the +1 Peltier element is connected to a second conductor portion, and the second conductor portion is configured to be in contact with an insulating plate provided on a heat sink. Features.

【0019】また本発明による電力変換装置は、複数の
スイッチング装置からなるインバータ装置を有し、各ス
イッチング装置は上述の半導体スイッチ装置のいずれか
であるように構成しても良い。
Further, the power converter according to the present invention may include an inverter device including a plurality of switching devices, and each switching device may be any one of the above-described semiconductor switch devices.

【0020】なお、複数のスイッチング装置からなるコ
ンバータ装置を有し、各スイッチング装置は上述の半導
体スイッチ装置のいずれかであるように構成しても良
い。
It is to be noted that a converter device including a plurality of switching devices may be provided, and each switching device may be configured to be any of the above-described semiconductor switch devices.

【0021】[0021]

【発明の実施の形態】(第1の実施の形態)本発明によ
る半導体スイッチ装置の第1の実施の形態の構成を図1
に示す。この第1の実施の形態の半導体スイッチ装置
は、IGBTが形成されたIGBTチップ1と、絶縁基
板2と、絶縁板3と、ペルチェ素子4と、放熱板7と、
環流ダイオード9と、を備えている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 shows the configuration of a first embodiment of a semiconductor switch device according to the present invention.
Shown in The semiconductor switch device according to the first embodiment includes an IGBT chip 1 on which an IGBT is formed, an insulating substrate 2, an insulating plate 3, a Peltier element 4, a heat sink 7,
A free-wheeling diode 9.

【0022】環流ダイオード9はIGBTチップ1と逆
並列に接続され、IGBTチップ1とともに絶縁基板2
上に形成される。絶縁板3は放熱板7上に設けられる。
絶縁基板2と絶縁板3は対向するように配置される。そ
して絶縁基板2と絶縁板3との間にペルチェ素子4が設
けられた構成となっている。
The freewheeling diode 9 is connected in anti-parallel with the IGBT chip 1 and, together with the IGBT chip 1, the insulating substrate 2
Formed on top. The insulating plate 3 is provided on the heat sink 7.
The insulating substrate 2 and the insulating plate 3 are arranged so as to face each other. The Peltier device 4 is provided between the insulating substrate 2 and the insulating plate 3.

【0023】このペルチェ素子4は、導電体5a,5
b,5cと、N型半導体部6aと、P型半導体部6bと
を有している。導電体5a,5cは絶縁板3に接するよ
うに設けられ、導電体5bは絶縁基板2のIGBTチッ
プ1が設けられた主面と反対側の裏面に接するよう設け
られる。そして、N型半導体部6aの一端が導電体5a
に接し、他端が導電体5bに接するように設けられてい
る。またP型半導体部6bの一端が導電体5bに接し、
他端が導電体5cに接するように設けられている。
The Peltier element 4 is composed of conductors 5a, 5
b, 5c, an N-type semiconductor portion 6a, and a P-type semiconductor portion 6b. The conductors 5a and 5c are provided so as to be in contact with the insulating plate 3, and the conductor 5b is provided so as to be in contact with the back surface of the insulating substrate 2 opposite to the main surface on which the IGBT chip 1 is provided. One end of the N-type semiconductor portion 6a is connected to the conductor 5a.
And the other end thereof is provided so as to be in contact with the conductor 5b. Also, one end of the P-type semiconductor portion 6b contacts the conductor 5b,
The other end is provided so as to be in contact with the conductor 5c.

【0024】したがって、N型半導体部6aとP型半導
体部6bとは直列に接続され、導電体5bが接合面とな
る。そして、導電体5aは直流電源8の陽極に接続さ
れ、導電体5cは直流電源8の陰極に接続される。
Therefore, the N-type semiconductor portion 6a and the P-type semiconductor portion 6b are connected in series, and the conductor 5b serves as a bonding surface. The conductor 5a is connected to the anode of the DC power supply 8, and the conductor 5c is connected to the cathode of the DC power supply 8.

【0025】次に本実施の形態の半導体スイッチ装置の
動作を説明する。まず本実施の形態の半導体スイッチ装
置に用いられているペルチェ素子の動作について図2を
参照して説明する。
Next, the operation of the semiconductor switch device of this embodiment will be described. First, the operation of the Peltier device used in the semiconductor switch device of the present embodiment will be described with reference to FIG.

【0026】図2に示すように、N型半導体部6a,6
cとP型半導体部6bを接続し、直流電源8により電流
を流すと接合面ではジュール熱以外の熱の発生及び吸熱
がおこる。これをペルチェ効果と呼ぶ。その接合面で発
生する熱量は他方の接合面で吸熱される熱量に等しくこ
の熱量Qは電流Iに比例し、Q=π・Iで表される。π
をペルチェ係数と呼ぶ。又、N型半導体部とP型半導体
部の接合面で発生(吸収)する熱量QX =QNPに関する
ペルチェ係数πNPは πNP=αNP・T αNP=αN −αP となる。ここでT=絶対温度であ
り、αN 、αP はN型半導体,P半導体部の絶対ゼーベ
ック係数(絶対熱起電流)である。N型半導体部6a,
6cのαN はαN <0、P型半導体部6bのαP はαP
>0という特性があることにより、電流Iを流すと接合
面XでαNP<0、つまりπNP<0となって発熱量が吸熱
となる。一方接合面YではαPN>0となり、上記と同じ
熱量の発熱が生じる。電流を逆にすれば逆方向の吸発熱
となる。
As shown in FIG. 2, the N-type semiconductor portions 6a, 6a
When c is connected to the P-type semiconductor portion 6b and a current is supplied by the DC power supply 8, heat other than Joule heat is generated and heat is absorbed at the joint surface. This is called the Peltier effect. The amount of heat generated at the joining surface is equal to the amount of heat absorbed at the other joining surface, and the amount of heat Q is proportional to the current I, and is represented by Q = π · I. π
Is called a Peltier coefficient. The Peltier coefficient π NP relating to the amount of heat Q X = Q NP generated (absorbed) at the junction surface between the N-type semiconductor portion and the P-type semiconductor portion is π NP = α NP · T α NP = α N −α P. Here, T = absolute temperature, and α N and α P are absolute Seebeck coefficients (absolute thermoelectromotive currents) of the N-type semiconductor and P semiconductor portions. N-type semiconductor section 6a,
Α N of 6c is α N <0, and α P of P-type semiconductor portion 6b is α P
Due to the characteristic of> 0, when the current I is applied, α NP <0, that is, π NP <0, at the bonding surface X, and the heat generation amount becomes endothermic. On the other hand, at the joint surface Y, α PN > 0, and the same amount of heat is generated. If the current is reversed, heat is absorbed and generated in the opposite direction.

【0027】再び図1に戻り、N型半導体部6aは多数
キャリアが電子18により構成され、電圧が印加される
と電子18は陽極に向って移動する。一方P型半導体部
6bは多数キャリアが正孔19により構成され、電圧が
印加されると正孔19が陰極に向って移動する。このよ
うに電子が導電体5bから導電体5aに流れる時に低エ
ネルギーの状態から高エネルギーの状態に移ることにな
り、エネルギーが熱の形で電子に吸収されることによ
り、N型半導体部6aの上側すなわち導電体5bはコー
ルドジャンクション、その反対面すなわち導電体5aは
ホットジャンクションとなり吸熱、発熱が接合面で分岐
されて出てくることになる。
Returning to FIG. 1, the majority carriers of the N-type semiconductor portion 6a are constituted by electrons 18, and when a voltage is applied, the electrons 18 move toward the anode. On the other hand, in the P-type semiconductor portion 6b, majority carriers are constituted by holes 19, and when a voltage is applied, the holes 19 move toward the cathode. As described above, when electrons flow from the conductor 5b to the conductor 5a, the state shifts from a low energy state to a high energy state, and the energy is absorbed by the electrons in the form of heat. The upper side, that is, the conductor 5b becomes a cold junction, and the opposite side, that is, the conductor 5a becomes a hot junction, and heat absorption and heat generation are branched off at the joint surface and come out.

【0028】以上説明したように、本実施の形態におい
ては、ペルチェ素子4の導電体5bがコールドジャンク
ションとなるため、絶縁基板2を介してIGBTチップ
1が冷却され、IGBTチップ1のジャンクションの温
度上昇を抑制することが可能となる。すなわち、直流電
源8からペルチェ素子4に流れる電流をIとすると、熱
量Q=π・IだけIGBTチップ1が冷却されることに
なり、インバータ装置の動作時にIGBTチップ1の温
度上昇を抑制することができる。これにより、インバー
タ装置の出力電流の定格を下げる必要が無くなり、性能
の低下を抑制することができる。また、静音化を図るた
めにスイッチング周波数を高くしても、放熱フィンの大
型化や冷却ファンの風量増加を行う必要が無くなり、製
造コストの上昇を抑制することができる。
As described above, in the present embodiment, since the conductor 5b of the Peltier element 4 becomes a cold junction, the IGBT chip 1 is cooled via the insulating substrate 2 and the temperature of the junction of the IGBT chip 1 is reduced. It is possible to suppress the rise. That is, if the current flowing from the DC power supply 8 to the Peltier element 4 is I, the IGBT chip 1 is cooled by the amount of heat Q = π · I, and the temperature rise of the IGBT chip 1 during operation of the inverter device is suppressed. Can be. Thus, it is not necessary to lower the rating of the output current of the inverter device, and it is possible to suppress a decrease in performance. In addition, even if the switching frequency is increased to reduce noise, it is not necessary to increase the size of the radiation fins or increase the air volume of the cooling fan, and it is possible to suppress an increase in manufacturing cost.

【0029】(第2の実施の形態)次に本発明による半
導体スイッチ装置の第2の実施の形態の構成を図3に示
す。この第2の実施の形態の半導体スイッチ装置は図1
に示す第1の実施の形態の半導体スイッチ装置におい
て、絶縁基板2と絶縁基板3との間に複数(図3上では
4個)のペルチェ素子41 ,…44 を設けた構成となっ
ている。各ペルチェ素子4i (i=1,…4)は第1の
実施の形態のペルチェ素子4と同一の構成を有してお
り、各ペルチェ素子のコールドジャンクション部は絶縁
基板2に接するように設けられ、ホットジャンクション
部は絶縁板3に接するように設けられている。そして、
ペルチェ素子4i (i=1,2,3)のP型半導体部と
ペルチェ素子4i+1 のN型半導体部は絶縁板3上に設け
られた導電体によって接続された構成、すなわち複数の
ペルチェ素子41 ,…44 が直列に接続された構成とな
っている。
(Second Embodiment) FIG. 3 shows the configuration of a semiconductor switch device according to a second embodiment of the present invention. The semiconductor switch device according to the second embodiment is shown in FIG.
The semiconductor switching device of the first embodiment shown in, the Peltier element 4 first plurality between the insulating substrate 2 and the insulating substrate 3 (four on FIG. 3), ... 4 4 is configured in which a I have. Each Peltier element 4 i (i = 1,..., 4) has the same configuration as the Peltier element 4 of the first embodiment, and the cold junction of each Peltier element is provided so as to be in contact with the insulating substrate 2. The hot junction is provided so as to be in contact with the insulating plate 3. And
The P-type semiconductor portion of the Peltier device 4 i (i = 1, 2, 3) and the N-type semiconductor portion of the Peltier device 4 i + 1 are connected by a conductor provided on the insulating plate 3, that is, a plurality of Peltier elements 4 1, ... 4 4 has a configuration connected in series.

【0030】この実施の形態の半導体スイッチ装置は第
1の実施の形態の半導体スイッチ装置よりも冷却熱量を
多くすることが可能となり、IGBTチップ1の温度上
昇を更に抑制することができる。これにより性能の低下
を可及的に抑制することが可能となるとともに製造コス
トの上昇を抑制することができる。
The semiconductor switch device of this embodiment can increase the amount of cooling heat compared with the semiconductor switch device of the first embodiment, and can further suppress the temperature rise of the IGBT chip 1. As a result, it is possible to suppress a decrease in performance as much as possible and to suppress an increase in manufacturing cost.

【0031】(第3の実施の形態)次に本発明による半
導体スイッチ装置の第3の実施の形態を図4(a),
(b)を参照して説明する。図4(a)は第3の実施の
形態の半導体スイッチ装置の構成を示す断面図であり、
図4(b)はIGBTチップ1とペルチェ素子4との接
続を示す回路図である。
(Third Embodiment) Next, a third embodiment of the semiconductor switch device according to the present invention will be described with reference to FIGS.
This will be described with reference to FIG. FIG. 4A is a cross-sectional view illustrating a configuration of the semiconductor switch device according to the third embodiment.
FIG. 4B is a circuit diagram showing the connection between the IGBT chip 1 and the Peltier element 4.

【0032】この第3の実施の形態の半導体スイッチ装
置は、図3に示す第2の実施の形態の半導体スイッチ装
置において、直流電源8を削除し、直列に接続された複
数のペルチェ素子41 ,…44 からなるペルチェ素子群
10にIGBTチップ1を構成する、並列に接続された
複数のIGBTのうちの1つのIGBTから電流を供給
するように構成したものである(図4(b)参照)。な
お、この実施の形態においては図4(b)に示すように
ペルチェ素子群10に一方向に電流を流すために、IG
BTとペルチェ素子群10との間にブロックダイオード
11が設けられている。
The semiconductor switching device of the third embodiment, the semiconductor switching device of the second embodiment shown in FIG. 3, to remove the direct current power supply 8, a plurality of Peltier elements connected in series 4 1 , ... 4 constituting the Peltier element group 10 consisting of 4 an IGBT chip 1, which is constituted so as to supply current from one IGBT of a plurality of IGBT connected in parallel (see FIG. 4 (b) reference). In this embodiment, in order to allow a current to flow through the Peltier element group 10 in one direction as shown in FIG.
A block diode 11 is provided between the BT and the Peltier element group 10.

【0033】この第3の実施の形態の半導体スイッチ装
置において、ゲート信号がIGBTチップ1の各IGB
Tに入力されると、各IGBTがオンし、ブロックダイ
オード11を介してペルチェ素子群10に電流が流れ
る。これにより、各ペルチェ素子4i (i=1,…4)
のコールドジャンクション部が冷却され、IGBTチッ
プ1の温度上昇が抑制される。
In the semiconductor switch device according to the third embodiment, a gate signal is applied to each IGB of the IGBT chip 1.
When input to T, each IGBT is turned on, and a current flows through the Peltier element group 10 via the block diode 11. Thereby, each Peltier element 4 i (i = 1,... 4)
Is cooled, and the temperature rise of the IGBT chip 1 is suppressed.

【0034】次に第3の実施の形態の半導体スイッチ装
置のIGBTチップ1の冷却の様子を図5を参照して説
明する。図5(a)はこの実施の形態の半導体スイッチ
装置から構成されるインバータ装置に接続されたモータ
の出力電流(正弦波実線)を示し、この電流を流すため
にIGBTがオン、オフを繰り返す。図5(a)中、斜
線部がIGBTのオン区間で白地がオフ区間である。図
5(b)はペルチェ素子に電流を流している区間の様子
を表わしている。第3の実施の形態においてIGBTの
オン区間のみペルチェ素子を流し冷却動作をするので、
IGBTのオン区間が長くなり電流が増加してIGBT
チップ1の損失が増加するのに伴いペルチェ素子の導通
時間及び電流が増加していき冷却効率が増加していくこ
とになる。反対に図5(a)に示すモータ出力電流が負
になると環流ダイオード9しかオンしないため、IGB
Tチップ1の温度上昇は生じないのでペルチェ素子にも
電流が流れず冷却しないことになり、ペルチェ素子によ
る冷却に無駄がなくなり効率的な冷却を行うことができ
る。これにより、性能の低下を可及的に抑制することが
できるとともに製造コストを抑制することができる。
又、ペルチェ素子自体もIGBTチップと同様半導体素
子であるため、第3の実施の形態において図18に示す
過渡熱抵抗と同様の曲線を有するペルチェ素子を選定す
れば、IGBTチップ1の温度上昇に比例した冷却を行
なうことができより効率的となる。
Next, how the IGBT chip 1 of the semiconductor switch device according to the third embodiment is cooled will be described with reference to FIG. FIG. 5A shows the output current (solid sine wave) of the motor connected to the inverter device including the semiconductor switch device of this embodiment, and the IGBT is repeatedly turned on and off in order to flow this current. In FIG. 5A, a hatched portion is an IGBT ON section and a white background is an OFF section. FIG. 5B shows a state where a current is flowing through the Peltier element. In the third embodiment, the cooling operation is performed by flowing the Peltier element only in the ON section of the IGBT.
The on-period of the IGBT becomes longer, the current increases, and the
As the loss of the chip 1 increases, the conduction time and the current of the Peltier element increase, and the cooling efficiency increases. Conversely, when the motor output current shown in FIG. 5A becomes negative, only the freewheeling diode 9 is turned on.
Since the temperature rise of the T chip 1 does not occur, current does not flow to the Peltier element and cooling is not performed, and cooling by the Peltier element is not wasted and efficient cooling can be performed. As a result, a decrease in performance can be suppressed as much as possible, and the manufacturing cost can be suppressed.
Further, since the Peltier element itself is a semiconductor element like the IGBT chip, if a Peltier element having a curve similar to the transient thermal resistance shown in FIG. 18 is selected in the third embodiment, the temperature rise of the IGBT chip 1 can be reduced. Proportional cooling can be performed, which is more efficient.

【0035】(第4の実施の形態)次に本発明による半
導体スイッチ装置の第4の実施の形態の構成を図6に示
す。この第4の実施の形態の半導体スイッチ装置は図4
に示す第3の実施の形態の半導体スイッチ装置におい
て、ペルチェ素子301 ,302 を絶縁基板2を介して
環流ダイオード9の直下にも設けた構成となっている。
すなわち、ペルチェ素子による冷却面がIGBTチップ
1の下面のみならず、環流ダイオード9の下面まで広が
った構成となっている。なお、ペルチェ素子301 ,3
2 はペルチェ素子41 ,…44 と直列に接続される構
成となっている。
(Fourth Embodiment) FIG. 6 shows the configuration of a fourth embodiment of the semiconductor switch device according to the present invention. The semiconductor switch device according to the fourth embodiment is shown in FIG.
In the semiconductor switch device according to the third embodiment shown in ( 1) , the Peltier elements 30 1 and 30 2 are provided directly below the free-wheeling diode 9 via the insulating substrate 2.
That is, the cooling surface formed by the Peltier element extends not only to the lower surface of the IGBT chip 1 but also to the lower surface of the freewheeling diode 9. The Peltier devices 30 1 and 3
0 2 is configured to be connected in series with the Peltier elements 4 1 ,..., 4 4 .

【0036】この第4の実施の形態においては、IGB
Tチップ1がオンしているときは環流ダイオード9はオ
ンせず、環流ダイオード9がオンしているときはIGB
Tチップ1はオンしない。しかし、IGBTチップ1が
オンしているときに環流ダイオード9の下面も十分に冷
却しておき、環流ダイオード9をコールド状態にしてお
けば、環流ダイオード9が次にオンするときに環流ダイ
オード9はコールド状態での通電となり、環流ダイオー
ド9のジャンクションの温度の上昇を抑制することがで
きる。
In the fourth embodiment, the IGB
When the T chip 1 is on, the freewheeling diode 9 is not turned on, and when the freewheeling diode 9 is on, the IGB
The T chip 1 does not turn on. However, if the lower surface of the freewheeling diode 9 is sufficiently cooled when the IGBT chip 1 is turned on and the freewheeling diode 9 is kept in a cold state, the freewheeling diode 9 is turned on next time when the freewheeling diode 9 is turned on. Since the current is supplied in the cold state, it is possible to suppress an increase in the temperature of the junction of the freewheeling diode 9.

【0037】この第4の実施の形態の半導体スイッチ装
置も第3の実施の形態の半導体スイッチ装置と同様の効
果を奏することは云うまでもない。
It goes without saying that the semiconductor switch device according to the fourth embodiment has the same effect as the semiconductor switch device according to the third embodiment.

【0038】(第5の実施の形態)次に本発明による半
導体スイッチ装置の第5の実施の形態の構成を図7に示
す。この実施の形態の半導体スイッチ装置は、図4に示
す第3の実施の形態の半導体スイッチ装置において、各
ペルチェ素子4i (i=1,…4)のN型半導体部、P
型半導体部、およびこれらの半導体部を接続する、コー
ルドジャンクションとなる導電体で囲まれた空間に両端
に導電体が形成された半導体部32i を設け、この半導
体部32i の一端の導電体が絶縁板3に接するように構
成されている。なお、ペルチェ素子4i (i−1,…
4)と半導体部32i とは電気的に絶縁されている。そ
して、隣接するペルチェ素子4i ,4i+1 (i=1,…
3)に各々設けられた半導体部32i 、32i+1 の導電
型は逆となっている。例えば、半導体部321 ,323
はN型であり、半導体部322 ,324 はP型である。
また、各半導体部32i (i=1,…4)の他端の導電
体、すなわち絶縁板3に接する導電体が設けられた端部
と反対側の端部に設けられた導電体はペルチェ素子4i
のコールドジャンクションとなる導電体とは接しないよ
うに設けられている。そして半導体部321 および32
2 の上記他端は配線331 によって接続され、半導体部
323 および324 の上記他端は配線332 によって接
続された構成となっている。また半導体部322 の絶縁
板3に接する導電体と、半導体部22 3 の絶縁板3に接
する導電体とは配線333 によって接続された構成とな
っている。したがって半導体部321 ,…324 は直列
に接続された構成となっている。更に半導体部321
よび半導体部324 の絶縁板3に接する導電体は、半導
体スイッチ装置の外部に接続可能なように外部端子34
a,34bに接続された構成となっている。
(Fifth Embodiment) Next, a fifth embodiment according to the present invention will be described.
FIG. 7 shows the configuration of the fifth embodiment of the conductor switch device.
You. The semiconductor switch device of this embodiment is shown in FIG.
In the semiconductor switch device according to the third embodiment,
Peltier element 4i(I = 1,... 4) N-type semiconductor portion, P
Mold semiconductor section and a cord connecting these semiconductor sections.
Ends in a space surrounded by conductors
Part 32 having a conductor formed thereoniThis semiconductor
Body part 32iSo that the conductor at one end of the
Has been established. The Peltier element 4i(I-1, ...
4) and the semiconductor part 32iAnd are electrically insulated. So
And the adjacent Peltier element 4i, 4i + 1(I = 1, ...
3) The semiconductor part 32 provided in eachi, 32i + 1Conductive
The type is reversed. For example, the semiconductor unit 321, 32Three
Is an N-type semiconductor device.Two, 32FourIs P-type.
In addition, each semiconductor unit 32i(I = 1,..., 4)
Body, that is, an end provided with a conductor in contact with the insulating plate 3
The conductor provided at the end opposite to the Peltier element 4i
Do not come in contact with conductors that will be cold junctions
It is provided as follows. And the semiconductor part 321And 32
TwoThe other end of the wiring 331Connected by the semiconductor part
32ThreeAnd 32FourThe other end of the wiring 33TwoContact by
It has a continued configuration. The semiconductor section 32TwoInsulation
A conductor in contact with the plate 3; ThreeIn contact with the insulating plate 3
Is the conductor 33ThreeAnd the configuration connected by
ing. Therefore, the semiconductor section 321, ... 32FourIs in series
It is configured to be connected to Further, the semiconductor section 321You
And semiconductor part 32FourConductor in contact with the insulating plate 3
External terminals 34 so that they can be connected to the outside of the body switch device.
a, 34b.

【0039】この第5の実施の形態の半導体スイッチ装
置に設けられて、直列接続された半導体部321 ,…3
4 はペルチェ効果と反対の物理現像であるゼーベック
効果を生ずるように動作する。各半導体部32i (i=
1,…4)の、絶縁板3に接している側とは反対側に設
けられた導電体は高温となる絶縁板3に接していないた
め、温度は低くなっている。これにより、各半導体部3
i (i=1,…4)においては、絶縁板3に接してい
る導電体と、接していない導電体との間にはゼーベック
効果により電位差ΔVが生じる。そして上記半導体部3
1 ,…324は直列に接続されているため、外部端子
34a,34b間には、上記半導体部の個数×ΔVの電
位差が生ずることになる。この外部端子34a,34b
に例えば蓄電池を接続すれば充電が可能となる。このよ
うにすることにより、発生した電位差を外部に取出すこ
とが可能となるため、ペルチェ素子41 ,…44 の高温
部と低温部との温度差が小さくなるようにすることがで
き、放熱効率を一段と向上させることができる。これに
より、半導体スイッチ装置の性能の低下を抑制すること
ができる。
The semiconductor units 32 1 ,... 3 connected in series provided in the semiconductor switch device of the fifth embodiment.
2 4 operates to produce the Seebeck effect which is the opposite of the physical development and Peltier effect. Each semiconductor part 32 i (i =
The conductors provided on the side opposite to the side in contact with the insulating plate 3 of (1,... 4) are not in contact with the high-temperature insulating plate 3 and thus have a low temperature. Thereby, each semiconductor unit 3
In 2 i (i = 1,..., 4), a potential difference ΔV is generated between the conductor in contact with the insulating plate 3 and the conductor not in contact with the conductor due to the Seebeck effect. And the semiconductor unit 3
2 1, because the ... 32 4 are connected in series, the external terminal 34a, the inter-34b, so that the potential difference between the number × [Delta] V of the semiconductor portion is generated. These external terminals 34a, 34b
If, for example, a storage battery is connected to the battery, charging becomes possible. By doing so, it becomes possible to take out the generated potential difference to the outside, the Peltier element 4 1, ... 4 can temperature difference between the high temperature portion and the low temperature portion 4 is made to be smaller, heat dissipation Efficiency can be further improved. As a result, it is possible to suppress a decrease in the performance of the semiconductor switch device.

【0040】(第6の実施の形態)次に本発明による半
導体スイッチ装置の第6の実施の形態の構成を図8
(a),(b)を参照して説明する。この第6の実施の
形態の半導体スイッチ装置を、図8(a)に示す切断面
Y−Yで切断したときの断面図を図8(b)に示し、図
8(b)に示す切断面X−Xで切断したときの断面図を
図8(a)に示す。
(Sixth Embodiment) Next, a semiconductor switch device according to a sixth embodiment of the present invention will be described with reference to FIG.
This will be described with reference to (a) and (b). FIG. 8B is a cross-sectional view of the semiconductor switch device according to the sixth embodiment taken along a cutting plane YY shown in FIG. 8A, and FIG. FIG. 8A is a cross-sectional view taken along line XX.

【0041】この第6の実施の形態の半導体スイッチ装
置は、絶縁基板2と絶縁板3との間に直列に接続された
n(≧2)個のペルチェ素子41 ,…4n からなるペル
チェ素子群を2組並列に設け、そして各ペルチェ素子4
i (i=1,…n)に対応して絶縁基板2に設けられた
穴36を各ペルチェ素子4i (i=1,…n)のN型半
導体部およびP型半導体部ならびにこれらの半導体部を
接続する導電体5biが突抜けてIGBTチップ1の内
部まで到達するように構成したものである。
The semiconductor switch device according to the sixth embodiment has a Peltier composed of n (≧ 2) Peltier elements 4 1 ,... 4 n connected in series between an insulating substrate 2 and an insulating plate 3. Two element groups are provided in parallel, and each Peltier element 4
The holes 36 provided in the insulating substrate 2 corresponding to i (i = 1,..., n) correspond to the N-type and P-type semiconductor portions of each Peltier element 4 i (i = 1,. those configured so as to reach the inside of the IGBT chip 1 conductor 5b i that connects the parts are punch-through.

【0042】なお、各ペルチェ素子4i (i=1,…
n)のコールドジャンクション部は絶縁基板2側に設け
られ、ホットジャンクションは絶縁板3側に設けられる
ことは第2乃至第5の実施の形態と同様である。
Each Peltier element 4 i (i = 1,...)
The cold junction part of n) is provided on the insulating substrate 2 side, and the hot junction is provided on the insulating plate 3 side, similarly to the second to fifth embodiments.

【0043】なお、絶縁基板2の対応する穴36に挿入
される、各ペルチェ素子4i (i=1,…n)の部分
と、絶縁基板2との間には一定の絶縁ギャップが形成さ
れる構成とされている。
A constant insulating gap is formed between the insulating substrate 2 and each Peltier element 4 i (i = 1,... N) inserted into the corresponding hole 36 of the insulating substrate 2. Configuration.

【0044】このように構成したことにより、IGBT
チップ1の全面をむらなく冷却することが可能となり、
製造コストの増大を可及的に抑制し、半導体スイッチ装
置の性能の低下を抑制することができる。
With this configuration, the IGBT
The entire surface of the chip 1 can be cooled evenly,
An increase in manufacturing cost can be suppressed as much as possible, and a decrease in performance of the semiconductor switch device can be suppressed.

【0045】また、上記絶縁ギャップに熱伝導の良い絶
縁グリースを塗布することにより、絶縁基板2の熱抵抗
分を無視することが可能となり、IGBTチップ1その
ものを冷却することができ、冷却効率を一段と良くする
ことができる。
Further, by applying insulating grease having good thermal conductivity to the insulating gap, the thermal resistance of the insulating substrate 2 can be neglected, the IGBT chip 1 itself can be cooled, and the cooling efficiency can be reduced. Can be better.

【0046】(第7の実施の形態)次に本発明による半
導体スイッチ装置の第7の実施の形態を図9を参照して
説明する。図9は第7の実施の形態の半導体スイッチ装
置の構成を示す断面図である。
(Seventh Embodiment) Next, a semiconductor switch device according to a seventh embodiment of the present invention will be described with reference to FIG. FIG. 9 is a sectional view showing the configuration of the semiconductor switch device according to the seventh embodiment.

【0047】この第7の実施の形態の半導体スイッチ装
置は、IGBTチップ1と、絶縁基板2と、絶縁板3
と、直列に接続された複数のペルチェ素子41 ,…4n
(n≧2)からなるペルチェ素子群と、環流ダイオード
9と、例えば銅からなる筐体40とを備えている。
The semiconductor switch device according to the seventh embodiment comprises an IGBT chip 1, an insulating substrate 2, an insulating plate 3
And a plurality of Peltier elements 4 1 ,... 4 n connected in series
A Peltier device group including (n ≧ 2), a free-wheeling diode 9, and a housing 40 made of, for example, copper are provided.

【0048】IGBTチップ1と環流ダイオード9は絶
縁基板2の表面に載置される。そしてIGBTチップ1
を構成するIGBTと環流ダイオード9とは逆並列に接
続された構成となっている。また各ペルチェ素子4
i (i=1,…n)のコールドジャンクション部は絶縁
基板2の裏面に接するように構成されている。また、筐
体40の上部材41aには各ペルチェ素子4i (i=
1,…n)に対応して貫通孔が設けられ、下部材41b
の内側の面に接するように絶縁板3が形成されている。
そして各ペルチェ素子4i (i=1,…n)は、各々の
半導体部が、筐体40の対応する貫通孔を突き抜けて、
ホットジャンクション部が絶縁板3に接するように構成
されている。すなわち各ペルチェ素子4i (i=1,…
n)の半導体部は筐体40内で露出している。なお、ペ
ルチェ素子群はIGBTチップ1を介して電流が供給さ
れるように構成されている。
The IGBT chip 1 and the freewheeling diode 9 are mounted on the surface of the insulating substrate 2. And IGBT chip 1
Are connected in anti-parallel with the IGBT and the freewheeling diode 9. Each Peltier element 4
The cold junction of i (i = 1,..., n) is configured to be in contact with the back surface of the insulating substrate 2. In addition, each Peltier element 4 i (i =
1,... N), a through hole is provided corresponding to the lower member 41b.
The insulating plate 3 is formed so as to be in contact with the inner surface of the substrate.
Each of the Peltier elements 4 i (i = 1,..., N) passes through the corresponding through hole of the housing 40,
The hot junction is configured to be in contact with the insulating plate 3. That is, each Peltier element 4 i (i = 1,...)
The semiconductor part of n) is exposed inside the housing 40. Note that the Peltier element group is configured so that current is supplied via the IGBT chip 1.

【0049】また、筐体40の一対の側面には、一方の
側面から他方の側面に風が通るように開口部(図示せ
ず)が設けられ、上記一方の側面の開口部から風が筐体
40内に送り込まれるように構成されている。
An opening (not shown) is provided in the pair of side surfaces of the housing 40 so that air can pass from one side surface to the other side surface. It is configured to be fed into the body 40.

【0050】このように構成された本実施の形態の半導
体スイッチ装置においては、筐体40内に露出している
ペルチェ素子の部分に風が送られるため、ペルチェ素子
のホットジャンクション部をより良く冷却することが可
能となり、冷却効率を一段と良くすることができる。こ
れにより性能の低下を抑制することができる。
In the semiconductor switch device of the present embodiment configured as described above, the wind is sent to the Peltier element exposed in the housing 40, so that the hot junction of the Peltier element is cooled better. And cooling efficiency can be further improved. As a result, a decrease in performance can be suppressed.

【0051】この第7の実施の形態において、冷却ファ
ン13により風を強制的に筐体40の中に送り込んだ例
を図10(a),(b)に示す。図10(b)は第7の
実施の形態の半導体スイッチ装置の側面図を示し、図1
0(a)は図10(b)に示す断面図Z−Zで切断した
ときの断面図を示す。なお、符号12はIGBTチップ
1、絶縁基板2、および環流ダイオードを樹脂封止した
状態を示している。
FIGS. 10 (a) and 10 (b) show an example in which the cooling fan 13 forcibly blows air into the housing 40 in the seventh embodiment. FIG. 10B is a side view of the semiconductor switch device according to the seventh embodiment, and FIG.
0 (a) is a cross-sectional view taken along the cross-sectional view ZZ shown in FIG. 10 (b). Reference numeral 12 indicates a state in which the IGBT chip 1, the insulating substrate 2, and the freewheeling diode are sealed with a resin.

【0052】(第8の実施の形態)次に本発明による半
導体スイッチ装置の第8の実施の形態の構成を図11に
示す。この第8の実施の形態の半導体スイッチ装置は、
図9に示す第7の実施の形態の半導体スイッチ装置を例
えばアルミ板14の両面に設け、これらの半導体スイッ
チ装置に冷却ファン13により強制的に冷却した構成と
なっている。
(Eighth Embodiment) FIG. 11 shows a semiconductor switch device according to an eighth embodiment of the present invention. The semiconductor switch device according to the eighth embodiment includes:
The semiconductor switch device according to the seventh embodiment shown in FIG. 9 is provided, for example, on both sides of an aluminum plate 14 and these semiconductor switch devices are forcibly cooled by a cooling fan 13.

【0053】この実施の形態の半導体スイッチ装置も第
7の実施の形態と同様の効果を奏することは云うまでも
ない。更に冷却ファンの個数の低減を図ることができる
とともに半導体スイッチ装置の取付けスペースも小さく
することができる。
It goes without saying that the semiconductor switch device of this embodiment also has the same effect as that of the seventh embodiment. Further, the number of cooling fans can be reduced, and the mounting space for the semiconductor switch device can be reduced.

【0054】(第9の実施の形態)次に本発明による半
導体スイッチ装置の第9の実施の形態の構成を図12に
示す。この第9の実施の形態の半導体スイッチ装置はP
型半導体スイッチ部50とN型半導体スイッチ部60と
を備えている。P型半導体スイッチ部は複数のバイポー
ラトランジスタ51と、これらのバイポーラトランジス
タと逆並列に接続された環流ダイオード59と、バイポ
ーラトランジスタ52と、ダイオード53と、ペルチェ
素子54と、端子C1,E1とを備えている。またN型
半導体スイッチ部60は複数のバイポーラトランジスタ
61と、これらのバイボーラトランジスタ61と逆並列
に接続された環流トランジスタ69と、バイポーラトラ
ンジスタ62と、ダイオード63と、ペルチェ素子64
と、端子C2,E2とを備えている。
(Ninth Embodiment) FIG. 12 shows the configuration of a ninth embodiment of the semiconductor switch device according to the present invention. The semiconductor switch device of the ninth embodiment has a P
A semiconductor switch section 50 and an N-type semiconductor switch section 60 are provided. The P-type semiconductor switch unit includes a plurality of bipolar transistors 51, a free-wheeling diode 59 connected in anti-parallel to these bipolar transistors, a bipolar transistor 52, a diode 53, a Peltier element 54, and terminals C1 and E1. ing. The N-type semiconductor switch section 60 includes a plurality of bipolar transistors 61, a free-wheeling transistor 69 connected in anti-parallel to these bipolar transistors 61, a bipolar transistor 62, a diode 63, and a Peltier element 64.
And terminals C2 and E2.

【0055】バイポーラトランジスタ51のコレクタが
主回路の電源端子Pに接続され、エミッタがAC負荷に
接続されている。バイポーラトランジスタ52のコレク
タが端子C1を介して主回路の電源端子Pに接続され、
エミッタがダイオード53を介してペルチェ素子54の
一端に接続される。ペルチェ素子54の他端は端子E1
を介して主回路の電源端子Nに接続される。なおバイポ
ーラトランジスタ51,52のベースには制御信号が入
力される。
The collector of the bipolar transistor 51 is connected to the power supply terminal P of the main circuit, and the emitter is connected to the AC load. The collector of the bipolar transistor 52 is connected to the power supply terminal P of the main circuit via the terminal C1,
The emitter is connected to one end of the Peltier element 54 via the diode 53. The other end of the Peltier element 54 is a terminal E1
To the power supply terminal N of the main circuit. A control signal is input to the bases of the bipolar transistors 51 and 52.

【0056】一方、バイポーラトランジスタ61のコレ
クタがAC負荷に接続され、エミッタが主回路の電源端
子Nに接続されている。バイポーラトランジスタ62の
コレクタが端子C2を介して主回路Pに接続され、エミ
ッタがダイオード63を介してペルチェ素子64の一端
に接続される。ペルチェ素子64の他端は端子E2を介
して主回路Nに接続される。なお、バイポーラトランジ
スタ61,62のベースには制御信号が入力される。
On the other hand, the collector of bipolar transistor 61 is connected to an AC load, and the emitter is connected to power supply terminal N of the main circuit. The collector of the bipolar transistor 62 is connected to the main circuit P via the terminal C2, and the emitter is connected to one end of the Peltier element 64 via the diode 63. The other end of the Peltier element 64 is connected to the main circuit N via the terminal E2. A control signal is input to the bases of the bipolar transistors 61 and 62.

【0057】以上説明したように本実施の形態の半導体
スイッチ装置においては、ペルチェ素子54,64に
は、主回路電源から電流が供給される構成となってい
る。これにより、ペルチェ素子54,64はバイポーラ
トランジスタ52,62のオン時のコレクタ−エミッタ
間電圧の影響を受けず、一定の電圧が供給されるため、
安定した冷却が可能となる。
As described above, in the semiconductor switch device of the present embodiment, the current is supplied to the Peltier elements 54 and 64 from the main circuit power supply. As a result, the Peltier devices 54 and 64 are not affected by the collector-emitter voltage when the bipolar transistors 52 and 62 are turned on, and are supplied with a constant voltage.
Stable cooling becomes possible.

【0058】なおこの実施の形態も製造コストの上昇を
可及的に抑制し、性能の低下を抑制することができる。
In this embodiment, an increase in manufacturing cost can be suppressed as much as possible, and a decrease in performance can be suppressed.

【0059】(第10の実施の形態)次に本発明の第1
0の実施の形態の構成を図13に示す。この第10の実
施の形態は電力変換装置であって、コンバータ装置72
とインバータ装置82とを備えている。コンバータ装置
72は、交流電源70から出力される交流電力を直流電
力に変換するものであって、直列に接続された2個のス
イッチング装置74からなる直列回路が3組並列に接続
された構成となっている。各スイッチ装置74は、上述
の第1乃至第9の実施の形態のうちのいずれかの半導体
スイッチ装置と同一の構成となっている。
(Tenth Embodiment) Next, the first embodiment of the present invention will be described.
FIG. 13 shows the configuration of the 0th embodiment. This tenth embodiment relates to a power converter, and a converter 72
And an inverter device 82. The converter device 72 converts AC power output from the AC power supply 70 into DC power, and has a configuration in which three sets of a series circuit including two switching devices 74 connected in series are connected in parallel. Has become. Each switch device 74 has the same configuration as any of the semiconductor switch devices of the first to ninth embodiments.

【0060】また、インバータ装置82は、直流電力を
所望の周波数の交流電力に変換し、モータ80に供給す
るものであって、直列に接続された2個のスイッチング
装置84からなる直列回路が3組並列に接続された構成
となっている。各スイッチング装置84は、上述の第1
乃至第9の実施の形態のうちのいずれかの半導体スイッ
チ装置と同一の構成となっている。
The inverter device 82 converts DC power into AC power having a desired frequency and supplies the AC power to the motor 80. The inverter device 82 has a series circuit composed of two switching devices 84 connected in series. The configuration is such that the pairs are connected in parallel. Each switching device 84 is connected to the first
It has the same configuration as any of the semiconductor switch devices of the ninth to ninth embodiments.

【0061】この実施の形態の電力変換装置はスイッチ
ング装置として第1乃至第9の実施の形態の半導体スイ
ッチ装置が用いられているため、製造コストの上昇を可
及的に抑えることが可能でかつ性能の低下を制御するこ
とができる。
In the power converter of this embodiment, since the semiconductor switch devices of the first to ninth embodiments are used as switching devices, it is possible to suppress an increase in manufacturing costs as much as possible. Performance degradation can be controlled.

【0062】(第11の実施の形態)次に本発明の第1
1の実施の形態の構成を図14に示す。この第11の実
施の形態は電力変換装置であって、第10の実施の形態
の電力変換装置において、コンバータ装置をコンバータ
装置72Aに置換えた構成となっている。
(Eleventh Embodiment) Next, the first embodiment of the present invention will be described.
FIG. 14 shows the configuration of the first embodiment. The eleventh embodiment is a power converter, and has a configuration in which the converter is replaced with a converter 72A in the power converter of the tenth embodiment.

【0063】コンバータ装置72Aは、図13に示すコ
ンバータ装置72のスイッチング装置74をダイオード
75で置換えた構成となっている。
The converter 72A has a configuration in which the switching device 74 of the converter 72 shown in FIG.

【0064】この実施の形態も第10の実施の形態と同
様の効果を奏することは云うまでもない。
Needless to say, this embodiment has the same effect as the tenth embodiment.

【0065】なお、上記第1乃至第11の実施の形態の
半導体スイッチ装置は、スイッチング素子としてIGB
Tを用いたが、IGBTの代わりに、バイポーラトラン
ジスタ、FET(Field Effect Transistor )、GTO
(Gate Turn Off Thyristor)、IEGT(Injection E
nhanced Gate Transistor)、またはIPM(Intellige
nt Power module)等を用いても良いことは云うまでも
ない。
In the semiconductor switch devices of the first to eleventh embodiments, the IGB is used as a switching element.
Although T was used, a bipolar transistor, FET (Field Effect Transistor), GTO
(Gate Turn Off Thyristor), IEGT (Injection E)
nhanced Gate Transistor) or IPM (Intellige)
It goes without saying that an nt power module) may be used.

【0066】[0066]

【発明の効果】以上述べたように、本発明によれば、性
能の低下を可及的に防止することができる。
As described above, according to the present invention, a decrease in performance can be prevented as much as possible.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態の構成を示す断面
図。
FIG. 1 is a sectional view showing the configuration of a first embodiment of the present invention.

【図2】ペルチェ素子の原理を説明する模式図。FIG. 2 is a schematic view illustrating the principle of a Peltier device.

【図3】本発明の第2の実施の形態の構成を示す断面
図。
FIG. 3 is a sectional view showing a configuration of a second embodiment of the present invention.

【図4】本発明の第3の実施の形態の構成を示す図。FIG. 4 is a diagram showing a configuration of a third embodiment of the present invention.

【図5】本発明にかかる半導体スイッチ装置の冷却動作
を説明するグラフ。
FIG. 5 is a graph illustrating a cooling operation of the semiconductor switch device according to the present invention.

【図6】本発明の第4の実施の形態の構成を示す断面
図。
FIG. 6 is a sectional view showing the configuration of a fourth embodiment of the present invention.

【図7】本発明の第5の実施の形態の構成を示す断面
図。
FIG. 7 is a sectional view showing a configuration according to a fifth embodiment of the present invention.

【図8】本発明の第6の実施の形態の構成を示す図。FIG. 8 is a diagram showing a configuration of a sixth embodiment of the present invention.

【図9】本発明の第7の実施の形態の構成を示す断面
図。
FIG. 9 is a sectional view showing the configuration of a seventh embodiment of the present invention.

【図10】第7の実施の形態の変形例を示す図。FIG. 10 is a diagram showing a modification of the seventh embodiment.

【図11】本発明の第8の実施の形態の構成を示す断面
図。
FIG. 11 is a sectional view showing the configuration of an eighth embodiment of the present invention.

【図12】本発明の第9の実施の形態の構成を示す回路
図。
FIG. 12 is a circuit diagram showing a configuration of a ninth embodiment of the present invention.

【図13】本発明の第10の実施の形態の構成を示す回
路図。
FIG. 13 is a circuit diagram showing a configuration according to a tenth embodiment of the present invention.

【図14】本発明の第11の実施の形態の構成を示す回
路図。
FIG. 14 is a circuit diagram showing a configuration according to an eleventh embodiment of the present invention.

【図15】従来の半導体スイッチ装置の構成を示す構成
図。
FIG. 15 is a configuration diagram showing a configuration of a conventional semiconductor switch device.

【図16】IGBTチップと環流ダイオードとの接続を
示す回路図。
FIG. 16 is a circuit diagram showing the connection between the IGBT chip and the freewheeling diode.

【図17】従来の半導体スイッチ装置から構成されるイ
ンバータ装置の問題点を説明するグラフ。
FIG. 17 is a graph illustrating a problem of an inverter device including a conventional semiconductor switch device.

【図18】IGBTチップの過渡熱時定数特性を示すグ
ラフ。
FIG. 18 is a graph showing transient thermal time constant characteristics of an IGBT chip.

【符号の説明】[Explanation of symbols]

1 IGBTチップ 2 絶縁基板 3 絶縁板 4 ペルチェ素子 4i (i=1,…n) ペルチェ素子 5a 導電体 5b 導電体 6a N型半導体部 6b P型半導体部 7 放熱板 8 直流電源 9 環流ダイオード 10 ペルチェ素子群 11 ブロックダイオード 12 モールド樹脂 13 冷却ファン 14 アルミ板 15 放熱フィン 18 電子 19 正孔Reference Signs List 1 IGBT chip 2 Insulating substrate 3 Insulating plate 4 Peltier element 4 i (i = 1,... N) Peltier element 5a Conductor 5b Conductor 6a N-type semiconductor part 6b P-type semiconductor part 7 Heat sink 8 DC power supply 9 DC diode 10 Peltier element group 11 Block diode 12 Mold resin 13 Cooling fan 14 Aluminum plate 15 Heat radiation fin 18 Electron 19 Hole

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 655F Fターム(参考) 5F036 AA01 BA33 BB01 BB08 5H006 AA05 BB05 CA01 CA02 CA05 CA07 CA12 CA13 CB01 CB08 CC05 DC08 HA05 HA08 HA41 5H007 AA06 BB06 CA01 CA02 CA05 CB05 CC12 CC23 DC08 HA03 HA04 HA06 HA07 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 655F F-term (Reference) 5F036 AA01 BA33 BB01 BB08 5H006 AA05 BB05 CA01 CA02 CA05 CA07 CA12 CA13 CB01 CB08 CC05 DC08 HA05 HA08 HA41 5H007 AA06 BB06 CA01 CA02 CA05 CB05 CC12 CC23 DC08 HA03 HA04 HA06 HA07

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】絶縁基板と、 この絶縁基板の主面上に載置され、スイッチング素子が
形成された半導体チップと、 前記絶縁基板の前記主面上に設けられ、前記スイッチン
グ素子と逆並列に接続された環流ダイオードと、 N型半導体部およびP型半導体部ならびに前記N型半導
体部と前記P型半導体部とを接続する導電体部を有し、
前記導電体部が前記絶縁基板の裏面に接するように構成
されたペルチェ素子部と、 を備えたことを特徴とする半導体スイッチ装置。
An insulating substrate, a semiconductor chip mounted on a main surface of the insulating substrate and having a switching element formed thereon, provided on the main surface of the insulating substrate, anti-parallel to the switching element. A reflux diode connected thereto; an N-type semiconductor portion and a P-type semiconductor portion; and a conductor portion connecting the N-type semiconductor portion and the P-type semiconductor portion.
And a Peltier element configured so that the conductor part is in contact with the back surface of the insulating substrate.
【請求項2】前記ペルチェ素子部は、各々がN型半導体
部、P型半導体部および前記N型半導体部の一端と前記
P型半導体部の一端を接続する第1の導電体部を有し、
前記第1の導電体部が前記絶縁基板の裏面に接するよう
に構成された第1乃至第n(n≧2)のペルチェ素子を
少なくとも1組備え、前記第i(i=1,…n−1)の
ペルチェ素子のP型半導体部の他端は前記第i+1のペ
ルチェ素子のN型半導体部の他端と第2の導電体部によ
って接続され、前記第2の導電体部は放熱板上に設けら
れた絶縁板に接するように構成されたことを特徴とする
請求項1記載の半導体スイッチ装置。
2. The Peltier element section has an N-type semiconductor section, a P-type semiconductor section, and a first conductor section connecting one end of the N-type semiconductor section to one end of the P-type semiconductor section. ,
At least one set of first to n-th (n ≧ 2) Peltier elements configured such that the first conductor portion is in contact with the back surface of the insulating substrate, and the i-th (i = 1,..., N−) The other end of the P-type semiconductor portion of the Peltier device of 1) is connected to the other end of the N-type semiconductor portion of the (i + 1) -th Peltier device by a second conductor portion, and the second conductor portion is on a heat sink. 2. The semiconductor switch device according to claim 1, wherein said semiconductor switch device is configured to be in contact with an insulating plate provided in said semiconductor device.
【請求項3】前記ペルチェ素子部は前記半導体チップ直
下に配置されていることを特徴とする請求項2記載の半
導体スイッチ装置。
3. The semiconductor switch device according to claim 2, wherein said Peltier device is disposed immediately below said semiconductor chip.
【請求項4】前記ペルチェ素子部は前記環流ダイオード
直下まで延在するように配置されたことを特徴とする請
求項3記載の半導体スイッチ装置。
4. The semiconductor switch device according to claim 3, wherein said Peltier element portion is disposed so as to extend immediately below said free-wheeling diode.
【請求項5】前記半導体チップは並列に接続された複数
のスイッチング素子を有し、前記ペルチェ素子部は前記
複数のスイッチング素子のうちの1つのスイッチング素
子と直列に接続されたことを特徴とする請求項2乃至4
のいずれかに記載の半導体スイッチ装置。
5. The semiconductor chip has a plurality of switching elements connected in parallel, and the Peltier element section is connected in series with one of the plurality of switching elements. Claims 2 to 4
The semiconductor switch device according to any one of the above.
【請求項6】前記第i(i=1,…n)のペルチェ素子
には、N型半導体部とP型半導体部との間に、一端が導
電体を介して前記絶縁板に接し、他端が空中にあるよう
に構成された第iの半導体片が設けられ、前記第i(i
=1,…n−1)の半導体片と、前記第i+1の半導体
片は導電型が異なり、かつ前記第1乃至第nの半導体片
は直列に接続されて直列回路を構成し、この直列回路の
端子は外部に引出されるように構成されていることを特
徴とする請求項2乃至5のいずれかに記載の半導体スイ
ッチ装置。
6. The i-th (i = 1,..., N) Peltier element has one end in contact with the insulating plate via a conductor between an N-type semiconductor portion and a P-type semiconductor portion. An i-th semiconductor piece having an end in the air is provided, and the i-th (i-th) semiconductor chip is provided.
= 1,..., N−1) and the (i + 1) th semiconductor piece have different conductivity types, and the first to nth semiconductor pieces are connected in series to form a series circuit. 6. The semiconductor switch device according to claim 2, wherein said terminal is configured to be drawn out to the outside.
【請求項7】前記第1乃至第nのペルチェ素子の各半導
体部が突抜けるための穴を有する第2の放熱板を、前記
絶縁基板と前記放熱板との間に、前記放熱板とともに筐
体を構成するように設けたことを特徴とする請求項2乃
至5のいずれかに記載の半導体スイッチ装置。
7. A second heat sink having a hole through which each of the semiconductor portions of the first to nth Peltier elements penetrates, and a second heat sink together with the heat sink between the insulating substrate and the heat sink. The semiconductor switch device according to claim 2, wherein the semiconductor switch device is provided so as to form a body.
【請求項8】絶縁基板と、この絶縁基板の表面上に載置
され、スイッチング素子が形成された半導体チップと、
前記絶縁基板の前記表面上に設けられ、前記スイッチン
グ素子と逆並列に接続された環流ダイオードと、 各々が、N型半導体部、P型半導体部、および前記N型
半導体部の一端と前記P型半導体部の一端を接続する第
1の導電体部を有し、前記第1の導電体部は前記絶縁基
板を突抜けて前記半導体チップの内部に位置するように
構成された第1乃至第n(n≧2)のペルチェ素子を、
少なくとも1組有するペルチェ素子部と、を備え、 前記第i(i=1…n−1)のペルチェ素子のP型半導
体部の他端は前記第i+1のペルチェ素子のN型半導体
部の他端と第2の導電体部によって接続され、前記第2
の導電体部は放熱板上に設けられた絶縁板に接するよう
に構成されていることを特徴とする半導体スイッチ装
置。
8. An insulating substrate, and a semiconductor chip mounted on a surface of the insulating substrate and having a switching element formed thereon,
A reflux diode provided on the surface of the insulating substrate and connected in anti-parallel with the switching element; an N-type semiconductor portion, a P-type semiconductor portion, and one end of the N-type semiconductor portion and the P-type semiconductor portion; A first conductive portion for connecting one end of the semiconductor portion, wherein the first conductive portion penetrates through the insulating substrate and is located inside the semiconductor chip; (N ≧ 2) Peltier device
A Peltier element having at least one set, wherein the other end of the P-type semiconductor part of the i-th (i = 1... N-1) Peltier element is the other end of the N-type semiconductor part of the (i + 1) -th Peltier element And the second conductor portion,
Wherein the conductor portion is configured to be in contact with an insulating plate provided on the heat sink.
【請求項9】複数のスイッチング装置からなるインバー
タ装置を有し、各スイッチング装置は請求項1乃至8の
いずれかの半導体スイッチ装置であることを特徴とする
電力変換装置。
9. A power conversion device comprising an inverter device comprising a plurality of switching devices, wherein each switching device is the semiconductor switch device according to any one of claims 1 to 8.
【請求項10】複数のスイッチング装置からなるコンバ
ータ装置を有し、各スイッチング装置は請求項1乃至8
のいずれかの半導体スイッチ装置であることを特徴とす
る請求項9記載の電力変換装置。
10. A switching device comprising a plurality of switching devices, each switching device comprising:
10. The power conversion device according to claim 9, wherein the power conversion device is any one of the semiconductor switch devices.
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