JP2000307533A - データ処理装置及びデータ処理方法 - Google Patents

Abstract

(57)【要約】 【課題】簡易な構成で容易に、複数種類のデータに対し
てデータ処理を施すことができるデータ処理装置及びデ
ータ処理方法を提案する。 【解決手段】処理対象であるデータを入力手段３によっ
て所定のデータ保持手段３２、３３、３４、４２、４
３、５２、５３に入力した後、データ保持手段に保持さ
れたデータに対して所定のデータ処理を施す際に、デー
タ保持手段の保持データにアドレスを割り当て、アドレ
スが割り当てられたデータ保持手段の保持データを外部
記憶手段９に退避させ、外部記憶手段９に退避させた保
持データを必要に応じてデータ保持手段に読み出すこと
により、外部記憶手段９に退避した保持データを保持手
段に再現することができ、複数種類のデータを時分割で
データ保持手段に保持させデータ処理を施すことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置及び
データ処理方法に関し、例えばパケット化されたデータ
を解析して符号量を解析するデータ処理装置及びデータ
処理方法に適用して好適なものである。

【０００２】

【従来の技術】従来、例えばＭＰＥＧ(Motion Picture
Experts Group)等の手法により符号化された複数チャン
ネルのデータを多重化してなるトランスポートストリー
ムでは、同一チャンネル（プログラム）のパケットに同
一のＰＩＤ(Packet ID) が付されている。

【０００３】このように複数チャンネルの符号化データ
が含まれるトランスポートストリームを入力し、当該ト
ランスポートストリームに含まれるパケットのうち、同
一のＰＩＤごとに整理されたパケット列であるＰＩＤス
トリームについてデータの符号量等を解析するようにな
されたデータ解析装置がある。

【０００４】

【発明が解決しようとする課題】このデータ解析装置で
は、処理対象である複数のＰＩＤストリームの数に合わ
せて各ＰＩＤストリームを解析する解析処理部を設ける
必要があり、この分構成の規模が大きくなる問題があっ
た。

【０００５】また、当該複数ＰＩＤストリームに対して
ＣＰＵ(Central Processing Unit)がソフトベースのマ
ルチタスク処理によって解析処理を行う方法が考えられ
るが、この場合、処理能力はＣＰＵの処理能力に依存す
ることになり、この結果、処理し得るＰＩＤストリーム
の数が限られる問題があった。

【０００６】本発明は以上の点を考慮してなされたもの
で、簡易な構成で容易に複数種類のデータに対してデー
タ処理を施すことができるデータ処理装置及びデータ処
理方法を提案しようとするものである。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、処理対象であるデータを入力手段
によって所定のデータ保持手段に入力した後、データ保
持手段に保持されたデータに対して所定のデータ処理を
施す際に、データ保持手段の保持データにアドレスを割
り当て、アドレスが割り当てられたデータ保持手段の保
持データを外部記憶手段に退避させ、外部記憶手段に退
避させた保持データを必要に応じて上記データ保持手段
に読み出すことにより、外部記憶手段に退避した保持デ
ータを上記保持手段に再現することができ、複数種類の
データを時分割で上記データ保持手段に保持させデータ
処理を施すことができる。

【０００８】

【発明の実施の形態】以下図面について、本発明の一実
施の形態を詳述する。

【０００９】（１）スプライシング装置の全体構成 図１において、１は全体としてスプライシング装置を示
し、位置情報付加手段としての入力処理部３、データ処
理部４、出力処理部５、ＣＰＵ（Central Processing U
nit ）６、データバス７、コマンドバス８、ＳＤＲＡＭ
（Syncronous Dynamic Randam Access Memory ）でなる
第１の記憶手段としての外部メモリ９、インターフェー
ス部１０及びデータ解析部２０で構成される。

【００１０】このスプライシング装置１は、ホストコン
ピュータ２から供給される制御情報に基づいて、複数の
映像データを多重化してなるトランスポートストリーム
Ｓ１及びＳ２に対してスプライシング処理を施し、出力
トランスポートストリームＳｏｕｔを生成し外部に出力
するようになされている。

【００１１】ＣＰＵ６はＲＩＳＣ（Reduced Instructio
n Set Computer：縮小命令セットコンピュータ）構成で
なるマイクロプロセッサであり、スプライシング装置の
各回路ブロック（入力処理部３、データ処理部４、出力
処理部５、外部メモリ９及びデータ解析部２０）を制御
するものである。すなわちＣＰＵ７は上位のホストコン
ピュータ２から供給されるスプライシング命令をインタ
ーフェース部１０及びコマンドバス８を介して受け、当
該スプライシング命令に基づいてスプライシング装置１
の各回路ブロックに対する動作命令を生成し、これを当
該各回路ブロックに供給することにより、ホストコンピ
ュータ２が指示するスプライシング処理を実行するよう
になされている。なお、このＣＰＵ６は外部メモリ９に
格納されている動作プログラムに基づいて動作すること
により、これら各回路ブロックの動作を制御するように
なされている。ちなみにこの動作プログラムは、外部か
らホストコンピュータを介して外部メモリ９にダウンロ
ードされる。

【００１２】またこのスプライシング装置１において
は、各回路ブロック（入力処理部３、データ処理部４、
出力処理部５、ＣＰＵ６及びデータ解析部２０）はデー
タバス７を介して外部メモリ９に接続されており、当該
各回路ブロックは外部メモリ９に対して所望のデータを
書き込めるとともに、当該外部メモリ９から所望のデー
タを読み出し得るようになされている。なお、データバ
ス７にはアービトレーション機能が設けられており、こ
のアービトレーション機能によってデータバス７の使用
権を調停することにより外部メモリ９に対するアクセス
が衝突しないようになされている。

【００１３】入力処理部３はトランスポートストリーム
Ｓ１及びＳ２を入力し、当該トランスポートストリーム
Ｓ１及びＳ２を構成するＴＳパケットを、図２に示すよ
うに同一のＰＩＤ（Packet Identification ：パケット
識別情報）を有するＴＳパケット毎に整理する。そして
入力処理部３は、図３に示すように各ＴＳパケット（18
8[byte] 長）の先頭に当該ＴＳパケットについての情報
の記入領域としてのローカルヘッダ（64[byte]長）を付
加するとともに、当該ＴＳパケットの末尾に予約領域と
してのリザーブ（4[byte] 長）を付加することにより全
体として256[byte] 長のＴＳブロックを生成し、これを
順次外部メモリ９に書き込んでいく。

【００１４】ここでＴＳパケットは、図４に示すように
ＭＰＥＧ（Moving Picture ExpertsGroup）２方式の映
像符号化の基本単位であるＰＥＳ（Packetized Element
al Stream ）パケットを分割したペイロードにＴＳヘッ
ダを付加して生成される。入力処理部３は、同一のＰＩ
Ｄで整理したＴＳブロックのペイロードデータの先頭
（すなわちＰＥＳパケットの先頭）から計数した、当該
ＴＳブロックが有するペイロードの先頭アドレスを「ab
s sum bgn 」に記入し、当該ＴＳブロックが有するペイ
ロードの末尾アドレスを「abs sum end 」に記入し、当
該ＴＳブロックが有するペイロードの先頭を示すポイン
タ情報を「payload ptr 」に記入する。また入力処理部
３は、当該ＴＳブロックのアダプテーションフィールド
の情報を「Else header 」に記入する。

【００１５】データ解析部２０は、スプライシング処理
の対象となる映像データのＴＳブロックを外部メモリ９
から読み出してローカルヘッダに基づいて解析し、当該
解析結果のデータをＴＳブロックのローカルヘッダに記
入して当該ＴＳブロックを外部メモリ９に書き戻すとも
に、圧縮符号化時及びパケット化時に付加された各種パ
ラメータを取り出して外部メモリ９に格納する。

【００１６】ローカルヘッダに記入されるデータとして
は、「PES pyld ptr」、「PES pcktlngt ptr 」、「PES
hdr lngt ptr」、「PTS ptr 」、「DTS ptr 」及び「A
U ptr」がある。「PES pyld ptr」はＰＥＳパケットの
ペイロードの先頭を示すポインタ情報であり、ＰＥＳパ
ケットのペイロードの先頭が当該ＴＳブロックに無い場
合は「0xff」が記入される。「PES pckt lngt ptr 」は
ＰＥＳパケットのパケット長情報の先頭を示すポインタ
であり、パケット長情報が当該ＴＳブロックに無い場合
は「0xff」が記入される。「PES hdr lngt ptr」はＰＥ
Ｓパケットのヘッダ長情報の先頭を示すポインタであ
り、ヘッダ長情報が当該ＴＳブロックに無い場合は「0x
ff」が記入される。

【００１７】「PTS ptr 」は映像データの表示時間情報
ＰＴＳの先頭を示すポインタ情報であり、ＰＴＳの先頭
が当該ＴＳブロックに無い場合は「0xff」が記入され
る。「DTS ptr 」は映像データの表示時間情報ＤＴＳの
先頭を示すポインタ情報であり、ＤＴＳの先頭が当該Ｔ
Ｓブロックに無い場合は「0xff」が記入される。「AU p
tr」はアクセスユニットの先頭を示すポインタ情報であ
り、アクセスユニットの先頭が当該ＴＳブロックに無い
場合は「0xff」が記入される。

【００１８】またＴＳブロックから取り出されるパラメ
ータとしては、符号化データの表示時間情報であるＰＴ
Ｓ（Presentation Time Stamp ）、符号化データの復号
時間情報であるＤＴＳ（Decoding Time Stamp ）、ＰＥ
Ｓパケット長、ＰＥＳヘッダ長、ビットレート、ＶＢＶ
（Video Buffer Verifier ：発生符号量制御のための仮
想バッファ）サイズ、ビットレート・エクステンショ
ン、ＶＢＶサイズ・エクステンション、クローズドＧＯ
Ｐ、テンポラリ・リファレンス・コーディング・タイ
プ、ＶＢＶディレイ、等といった圧縮符号化時及びパケ
ット化時のパラメータである。

【００１９】ここで、入力されるトランスポートストリ
ームがマルチプログラムの場合、当該トランスポートス
トリームには異なるプログラムのＴＳパケットが混合さ
れており、このためこれらのパラメータを取り出すには
複雑な作業が伴う。しかしながらこのスプライシング装
置１では、入力処理部３によってトランスポートストリ
ームを同一のＰＩＤを有するＴＳパケット毎に整理して
外部メモリ９に格納しているため、これらのパラメータ
を容易に取り出すことができる。スプライシング処理は
少なくとも２つ以上の映像データを対象として処理を行
うため、データ解析部２０は複数の映像データのストリ
ームを時分割処理によって平行して解析するようになさ
れている。

【００２０】ＣＰＵ６は、データ解析部２０の解析によ
って得られたパラメータに基づいてスプライシング処理
を決める連結点を決めると共に、その連結点においてブ
ランキングデータやスタフィングデータを挿入した方が
良いか否かを判断し、当該判断内容をデータ結合指令と
してデータ処理部４に送出する。

【００２１】データ処理部４はこのデータ結合指令を受
けて、スプライシング処理の対象の映像データに対して
スプライシング処理を実行する。すなわちデータ処理部
４は、データ結合指令に応じて外部メモリ９からスプラ
イシング対象の複数の映像データを読み出し、必要があ
ればブランキングデータやスタフィングデータを挿入
し、これら複数の映像データを連結することによって連
結映像データを生成し、これを再び外部メモリ９に格納
する。

【００２２】出力処理部５は、外部メモリ９に格納され
ている映像データのうち、スプライシング処理によって
得られた連結映像データ及びその他の映像データを多重
化し、出力トランスポートストリームＳｏｕｔを生成し
て出力する。

【００２３】（２）データ解析部の構成 図５は全体として本発明の一実施の形態によるデータ解
析部２０を示し、ＣＰＵ６（図１）は当該データ解析部
２０の動作プログラムを外部メモリ９からプログラムメ
モリ２５にダウンロードして実行することにより、デー
タ解析部２０全体を制御する。プログラムメモリ２５の
容量は２４[bit] ×１０２４[word]であり、当該プログ
ラムメモリ２５のアドレスはプログラムカウンタ２４に
よって指定される。プログラムデコーダ２６はプログラ
ムカウンタ２４によって指定された動作プログラムのコ
マンドコードをデコードし、デコード結果をデータ解析
部２０の各モジュールに対して出力する。

【００２４】ジャンプ先判定部２３は動作プログラムに
応じて、プログラムカウンタ２４のカウンタ値をインク
リメントするか、又は当該カウンタ値に相対ジャンプ値
を加算することにより当該カウンタ値を更新する。かか
るカウンタ値の更新は、１つのコマンドコードの終了時
に行われる。

【００２５】データ解析部２０はＴＳ[]メモリ３２、Ｇ
Ｍ[]メモリ４２及びＲＭ[]メモリ５２の３つの内部メモ
リを有しており、各内部メモリはそれぞれＴＳメモリ制
御部３１、ＧＭメモリ制御部４１及びＲＭメモリ制御部
５１によって書き込み及び読み出しが制御される。これ
ら３つの内部メモリの容量はそれぞれ８[bit] ×２５６
[word]であり、ＴＳブロックのデータ長（２５６[byt
e]）と同一である。

【００２６】ＴＳ[]メモリ３２は、外部メモリ９から読
み出されたＴＳブロックを格納するメモリであり、演算
器２２は当該ＴＳ[]メモリ３２にアクセスしてＴＳブロ
ックのペイロード（すなわちＰＥＳパケット）内の所望
のデータを読み出す。ＧＭ[]メモリ４２は汎用メモリと
して用いられ、動作プログラム内のレジスタ値の退避等
に用いられる。

【００２７】ＴＳ[]メモリ３２及びＧＭ[]メモリ４２は
それぞれＴＳメモリレジスタ３３及びＧＭメモリレジス
タ４３によって間接アドレッシングされる。例えば、Ｔ
Ｓ[RegA0] はＴＳ[]メモリ３２におけるRegA0 番地の値
を示す。

【００２８】ＴＳメモリレジスタ３３のレジスタRegA+
はインクリメント機能付きレジスタであり、分割前のＰ
ＥＳパケットにおける先頭からの番地を示し、当該レジ
スタRegA+ を用いることによりＰＥＳパケット（すなわ
ちＴＳブロックのペイロード）を連続的にアクセスし得
るようになされている。

【００２９】ＳＥＧレジスタ３４はインクリメント機能
付きレジスタであり、同一のＰＩＤで整理したＴＳブロ
ック列の先頭から計数した、当該ＴＳブロック列におけ
るＴＳブロックの位置（順位）を指定するレジスタであ
る。ＴＳメモリ制御部３１は、当該ＳＥＧレジスタ３４
が示すＴＳブロックを外部メモリ９から読み出す。また
ＴＳメモリ制御部３１は「abs sum bgn 」及び「abs su
m end 」とレジスタRegA+ との比較結果に基づいて、当
該ＳＥＧレジスタ３４をインクリメント（＋１または−
１）する。

【００３０】ＲＭ[]メモリ５２は演算器２２による解析
結果を保存するメモリであり、当該ＲＭ[]メモリ５２が
満量になった場合に解析結果を外部メモリ９に書き出す
ようになされている。

【００３１】第１の演算器入力セレクタ２７Ａは、動作
プログラムに応じてその入力をＴＳメモリ制御部３１、
ＧＭメモリ制御部４１、ＲＭメモリ制御部５１、ＴＳメ
モリレジスタ３３、ＧＭメモリレジスタ４３及びＳＥＧ
レジスタ３４から選択し、その出力を演算器２２の第１
の入力端に供給する。同様に第２の演算器入力セレクタ
２７Ｂはその入力をＴＳメモリ制御部３１、ＧＭメモリ
制御部４１又、ＲＭメモリ制御部５１、ＴＳメモリレジ
スタ３３、ＧＭメモリレジスタ４３及びＳＥＧレジスタ
３４から選択し、その出力を演算器２２の第２の入力端
に供給する。

【００３２】演算手段としての演算器２２は、動作プロ
グラムに応じて第１の演算器入力セレクタ２７Ａ及び第
２の演算器入力セレクタ２７Ｂから供給されるデータに
対して加算、シフト、論理演算（ＡＮＤ、ＯＲ）、反
転、定数ロード等の演算を行い、当該演算結果を、動作
プログラムに応じたモジュール（ＴＳメモリレジスタ３
３、ＳＥＧレジスタ３４、ＧＭメモリレジスタ４３、Ｒ
Ｍメモリレジスタ５３、ＴＳメモリ制御部３１、ＧＭメ
モリ制御部４１及びＲＭメモリ制御部５１）に出力す
る。

【００３３】書込パルス発生部２８は、データ解析部２
０の各モジュール（ＴＳメモリレジスタ３３、ＧＭメモ
リレジスタ４３、ＲＭメモリレジスタ５３、ＳＥＧレジ
スタ３４、ＴＳメモリ制御部３１、ＧＭメモリ制御部４
１及びＲＭメモリ制御部５１）に対して書込パルスをセ
レクトして供給する。

【００３４】データ解析部２０が有するレジスタ及びメ
モリは全てアドレスマッピングされており、ＣＰＵ６
（図１）及び状態退避部５６から、入力セレクタ５８及
び出力セレクタ５９を介してアクセスし得るようになさ
れている。そしてデータ解析部２０は、状態退避部５６
を介して当該データ解析部２０の内部状態（レジスタ及
びメモリ）を外部メモリ９に退避及び読み込むことによ
り、複数の映像データのストリームを時分割処理し得る
ようになされている。

【００３５】図６は４つのストリームを時分割処理する
場合の外部メモリ９におけるデータ解析部２０の使用領
域を示し、データ解析部のプログラムエリア、ＲＭ[]メ
モリ５２からのデータを格納するＲＭリングエリア、及
びデータ解析部２０の内部状態を退避するレジスタ退避
エリアを有しており、ＲＭリングエリア及びレジスタ退
避エリアは４分割されている。ＲＭリングエリアは、メ
モリエリアの折り返し位置に到達した場合にメモリエリ
アの先頭に戻るリング構成で使用される。

【００３６】次に、ＴＳメモリ制御部３１によるＴＳブ
ロックの読み出しについて説明する。外部メモリ９上に
おいて、ＰＥＳパケットはＴＳブロックのペイロードと
して不連続に存在する。記憶手段の制御手段としてのＴ
Ｓメモリ制御部３１は、動作プログラムに応じて外部メ
モリ９からＴＳブロックを読み出してＴＳ[]メモリ３２
に格納し、当該ＴＳブロックからペイロード（すなわち
ＰＥＳパケット）のみを読み出すことにより、ペイロー
ドを連続的にアクセスし得るようになされている。

【００３７】すなわち、動作プログラムによるペイロー
ドの読み出し命令が発生した場合、ＴＳメモリ制御部３
１はこれに応じてＳＥＧレジスタ３４で指定されたＴＳ
ブロックを外部メモリ９から読み出し、これをＴＳ[]メ
モリ３２に格納する。かかる読み出し命令における読み
出し対象のデータは、レジスタRegA+ を用いて「ＴＳ[R
egA+] 」の形式で指定される。

【００３８】このときＴＳメモリ制御部３１は、ＴＳブ
ロックのローカルヘッダに記入されている「abs sum bg
n 」、「abs sum end 」及びレジスタRegA+ に基づい
て、読み出し対象のデータ（ＴＳ[RegA+] ）が現在ＴＳ
[]メモリ３２に格納されているＴＳブロックにあるか否
かを判断し、当該読み出し対象のデータが当該ＴＳブロ
ックに無い場合、ＳＥＧレジスタ３４をインクリメント
することにより、当該読み出し対象のデータを含むＴＳ
ブロックを外部メモリ９から読みだしてＴＳ[]メモリ３
２に格納する。

【００３９】図７は全体としてＴＳメモリ制御部３１を
示し、第１の加算器６２Ａはレジスタ値RegA+ から「ab
s sum end 」を減算し、その結果を第１の判定部６３Ａ
に出力する。第１の判定部６３Ａは、当該減算結果が負
の場合は”０”を、それ以外の場合は”１”を第３の加
算器６２Ｃに出力する。同様に第２の加算器６２Ｂはレ
ジスタ値RegA+ から「abs sum bgn 」を減算し、その結
果を第２の判定部６３Ｂに出力する。第２の判定部６３
Ｂは、当該減算結果が負の場合は”−１”を、それ以外
の場合は”０”を第３の加算器６２Ｃに出力する。第３
の加算器６２Ｃは第１の判定部６３Ａ及び第２の判定部
６３Ｂの出力を加算し、これを演算結果Ｓ６２Ｃとして
第４の加算器６２Ｄに出力する。

【００４０】演算結果Ｓ６２Ｃは、ＴＳ[RegA+] が現在
ＴＳ[]メモリ３２に格納されているＴＳブロック内を示
している場合（すなわちabs sum bgn ≦RegA+ ≦abs su
m end の場合）に”０”となり、ＴＳ[RegA+] が現在Ｔ
Ｓ[]メモリ３２に格納されているＴＳブロックよりも前
のＴＳブロックを示している場合（すなわちRegA+ ＜ab
s sum bgn の場合）に”−１”となり、ＴＳ[RegA+] が
現在ＴＳ[]メモリ３２に格納されているＴＳブロックよ
りも後のＴＳブロックを示している場合（すなわちabs
sum end ＜RegA+ の場合）に”１”となる。

【００４１】第４の加算器６２Ｄは、ＳＥＧレジスタ３
４のレジスタ値に演算結果Ｓ６２Ｃを加算し、これを演
算結果Ｓ６２Ｄとして第１の比較器６４Ａに供給する。
第１の比較器６４Ａは演算器２２からの書き込み命令に
応じて、演算結果Ｓ６２ＤをＳＥＧレジスタ３４に供給
してＳＥＧレジスタ３４を書き換える。

【００４２】これによりＳＥＧレジスタ３４は、ＴＳ[R
egA+] が現在ＴＳ[]メモリ３２に格納されているＴＳブ
ロック内を示している場合は変化せず、ＴＳ[RegA+] が
現在ＴＳ[]メモリ３２に格納されているＴＳブロックよ
りも前のＴＳブロックを示している場合は１だけ減算さ
れ、ＴＳ[RegA+] が現在ＴＳ[]メモリ３２に格納されて
いるＴＳブロックよりも後のＴＳブロックを示している
場合は１だけ加算される。

【００４３】読出制御部６５は、ＳＥＧレジスタ３４で
指定されたＴＳブロック（すなわち読み出し対象のデー
タ（ＴＳ[RegA+] ）を含むＴＳブロック）を外部メモリ
９から読み出し、これをＴＳ[]メモリ３２に格納する。
かかるＳＥＧレジスタ３４の書き換え（インクリメン
ト）及びＴＳブロックの読出は、加算器６２Ａ〜６２
Ｄ、判定部６２Ａ、６２Ｂ及び比較器６４Ａによるハー
ドウェア処理であるため、高速に処理が実行される。

【００４４】ＴＳ[]メモリ３２内におけるＴＳ[RegA+]
の位置は、RegA+ −abs sum bgn ＋paylode ptr で求め
られる。第５の加算器６２Ｅは、第２の加算器６２Ｂの
出力（RegA+ −abs sum bgn ）にpaylode ptr を加算
し、これを演算結果Ｓ６２Ｅとして比較器６４Ｂを介し
てＴＳ[]メモリ３２に供給する。ＴＳ[]メモリ３２は、
演算結果Ｓ６２Ｅを読出アドレスとしてＴＳブロックの
データを読み出すことによりＴＳ[RegA+] を読み出し、
これを演算器２２（図５）に供給する。

【００４５】かくしてＴＳメモリ制御部３１は、ペイロ
ードの読み出し命令が発生した場合、ＴＳ[RegA+] を含
むＴＳブロックを外部メモリ９から読み出してＴＳ[]メ
モリ３２に格納し、ＴＳ[RegA+] をＴＳ[]メモリ３２か
ら読み出して演算器２２に出力する。ＴＳメモリ制御部
３１の外部からは、ＴＳ[RegA+] がどのＴＳブロックに
含まれているかを意識することなくＴＳ[RegA+] を読み
出すことができ、これによりＰＥＳパケットがペイロー
ドとして分割されていることを意識することなく、当該
ＰＥＳパケットを連続的にアクセスし得るようになされ
ている。

【００４６】演算器２２（図５）は、このようにして読
みだされたペイロードを動作プログラムに基づいて演算
して解析することにより、ＰＥＳパケットに記入されて
いるＰＴＳ、ＤＴＳ、ＰＥＳパケット長、ＰＥＳヘッダ
長、ビットレート、ＶＢＶサイズ、ビットレート・エク
ステンション、ＶＢＶサイズ・エクステンション、クロ
ーズドＧＯＰ、テンポラリ・リファレンス・コーディン
グ・タイプ、ＶＢＶディレイ等のパラメータを取り出
し、これらをＲＭメモリ制御部５１を介してＲＭ[]メモ
リ５２に書き込む。

【００４７】ＲＭメモリレジスタ５３はインクリメント
機能付きレジスタであり、ＲＭ[]メモリ５２にデータが
１[byte]書き込まれる毎にインクリメントするようにな
されている。ＲＭメモリ制御部５１は、ＲＭメモリレジ
スタ５３のレジスタRegC+ を監視しており、当該レジス
タRegC+ の値が２５６の整数倍になった場合（すなわち
ＲＭ[]メモリ５２（容量２５６[byte]）が満量となった
場合）に、ＲＭ[]メモリ５２を読み出して外部メモリ９
（図１）に書き込む。

【００４８】また演算器２２は読みだされたペイロード
を解析してＰＥＳパケットに記入されている「PES pyld
ptr」、「PES pckt lngt ptr 」、「PES hdr lngt pt
r」、「PTS ptr 」、「DTS ptr 」及び「AU ptr」の各
パラメータを取り出し、これらを図３に示すローカルヘ
ッダに記入する。

【００４９】ここで、解析の対象となるデータ（ＰＥＳ
ペイロード）はＰＥＳパケットの先頭から始まるとは限
らず、ＴＳブロックをＴＳブロック列の先頭から一つず
つ読み出して解析していくのは意味がない。このため動
作プログラムは、ＰＥＳペイロードの先頭を示す「payl
oad unit start indicator」を検出するまでＳＥＧレジ
スタ３４をインクリメントすることにより、ＴＳブロッ
クの読み飛ばしを行う。

【００５０】一方サーチ部６０は、動作プログラムによ
るサーチコマンドに応じて、予め指定されたサーチパタ
ーンを用いてＴＳ[]メモリ３２に格納されているＴＳブ
ロックのペイロードをサーチしてパターンマッチングを
行い、当該サーチパターンと一致したビット列を検出し
た場合、当該ビット列の末尾アドレスを当該ＴＳブロッ
クのローカルヘッダの「Match ptr 0 〜Match ptr 7 」
に記入する。

【００５１】ここで指定されるサーチパターンとして
は、ＰＥＳパケットのＰＥＳペイロードに記入されてい
るシーケンス・スタート・コード、グループ・スタート
・コード、ピクチャ・スタート・コード、スライス・ス
タート・コード等がある。これらの情報は、後段の処理
で用いられる。

【００５２】このときサーチ部６０は、サーチパターン
の対象となるビット列がＴＳブロックにまたがって存在
する場合を考慮して、サーチが行われたペイロードの末
尾３[byte]を記憶しておき、次のサーチ時には当該保存
されている３[byte]を含めてサーチを行う。

【００５３】またサーチ部６０は、ＴＳメモリ制御部３
１によるＴＳブロックの読み出しと同時に、payload pt
r が示す位置（すなわちＰＥＳペイロードの先頭）から
あらかじめパターンマッチングを行い、この時の結果
（サーチパターンと一致したビット列の末尾アドレス）
を保存しておく。かかる処理をプリサーチと呼ぶ。そし
てＴＳ[]メモリ３２内のＴＳブロックに対するサーチに
よって当該ＴＳブロックがＰＥＳペイロードのみで構成
されていると判明した場合、プリサーチの結果をローカ
ルヘッダに記入してサーチを終了する。

【００５４】図８はサーチ部６０の状態遷移を示し、3d
0 で表せられる「休止」は、サーチ部６０の動作してい
ない状態である。

【００５５】3d1 で表せられる「プリサーチ」は、ＴＳ
ブロックを外部メモリ９からＴＳ[]メモリ３２に読み込
む時に遷移し、「payload ptr 」をサーチの先頭とし
て、ＴＳ[]メモリ３２内のペイロードについてパターン
サーチを行う状態である。

【００５６】3d2 で表せられる「ＰＥＳヘッダの有無を
判定」は、ＰＥＳヘッダの有無を「PES pyld ptr 」に
基づいて判定する。

【００５７】3d3 で表せられる「PES pyld ptrを用いて
サーチ」は、「PES pyld ptr」をサーチの先頭として、
ＴＳ[]メモリ３２内のペイロードについてパターンサー
チを行う状態である。

【００５８】3d4 、3d5 で表せられる「パターンマッチ
有無判定」は、ＣＰＵ９が指定したパターンがサーチ範
囲内にあるかどうか判定する状態である。

【００５９】3d6 で表せられる「マッチしたアドレス転
送」は、パターンマッチしたデータのＴＳブロックの先
頭からの位置を、ローカルヘッダの Match ptr 0 〜Ma
tchptr 7 へ転送する状態である。

【００６０】3d7 で表せられる「末尾のpayload 3byte
の保存」は、次のサーチ時にＴＳブロックに跨がるデー
タを処理するため、ペイロードの末尾３[byte]を保存す
る状態である。

【００６１】以上の状態の中で最も処理に時間を要する
状態は、3d3 で表せられる「PES pyld ptrを用いてサー
チ」であり、最大６０クロック程度を要する。また、3d
1 で表せられる「プリサーチ」は、ＴＳブロックの読み
込みに平行して行われるため、処理時間に加算されな
い。その他の状態は条件判定やバイトのコピーにより実
行されるため、１〜２クロック程度である。

【００６２】これらの状態は、発生確率が高い順に次の
３パターンで遷移が発生する。まずＴＳパケットのペイ
ロードが、全てＰＥＳペイロードの場合、遷移パターン
１として、3d0 →3d1 →3d0 →3d2 →3d4 → (3d6 →)
3d7 →3d0 の順で遷移する。ここで (3d6 →) はサーチ
パターンと一致した場合に発生し、プリサーチによる結
果を用いる。この場合、処理時間は８クロック程度とな
る。

【００６３】ＴＳパケットのペイロードがＴＳアダプテ
ーションフィールドやＰＥＳヘッダのみの場合、遷移パ
ターン２として、3d0 →3d1 →3d0 →3d2 →3d0 の順で
遷移する。この場合サーチは行われず、処理時間は２ク
ロック程度となる。

【００６４】ＴＳパケットのペイロードがＰＥＳヘッダ
とＰＥＳペイロードのみの場合、遷移パターン３とし
て、3d0 →3d1 →3d0 →3d2 →3d3 → (3d6 →) 3d7 →
3d0 の順で遷移する。ここで (3d6 →) は、サーチパタ
ーンと一致した場合に発生する。この場合、処理時間は
最大６８クロックとなる。

【００６５】ほとんどのＴＳパケットは遷移パターン１
（ＴＳパケットのペイロードが、全てＰＥＳペイロード
の場合）で処理される。遷移パターン１ではプリサーチ
による結果を用いることができ、最も時間がかかる「PE
S pyld ptrを用いてサーチ」（3d3 ）を実行しなくて良
いため、サーチに要する時間を大幅に短縮することがで
きる。

【００６６】かかる解析及びサーチによってＴＳブロッ
クのローカルヘッダが書き換えられた場合、ＴＳメモリ
制御部３１は当該ＴＳブロックをＴＳ[]メモリ３２から
外部メモリ９に書き戻す。この書き戻しは外部メモリ９
からのＴＳブロックの読み込みの直前に行われる。

【００６７】図９は動作プログラムのソフトコード処理
の状態遷移を示し、処理の単位を機能別に分けて表して
いる。

【００６８】h00 で表わされる「レジスタの初期化」
は、ソフトコード内で使用する汎用レジスタの初期化処
理である。

【００６９】h01 で表せられる「ＰＥＳの開始確認」
は、ＴＳヘッダの payload unit start indicator を検
出することにより、ＰＥＳの先頭を確認する。

【００７０】h02 で表せられる「ＳＥＧのインクリメン
ト」は、ＳＥＧレジスタ３４に１を加算する。ＳＥＧレ
ジスタ３４はＴＳパケットを指し示すため、１を加算す
ることで次のＴＳパケットに移動することを意味する。

【００７１】h03 で表せられる「RegA+ の初期化」は、
「abs sum bgn 」をレジスタRegA+にロードする。これ
によりRegA+ はＴＳパケットの先頭を指し示す。

【００７２】h04 で表せられる「ＰＥＳヘッダ開始」
は、再度「 payload unit start indicator 」を検出し
て、ＰＥＳの先頭であるかどうかを確認する。

【００７３】h05 で表せられる「ＰＥＳヘッダ長解析」
は、「PES packet length 」や「PTS DTS flag」等を読
み取る。

【００７４】h06 で表せられる「ＰＴＳ解析」は、ＰＴ
Ｓを読み取り保存する。

【００７５】h07 で表せられる「ＤＴＳ解析」は、ＤＴ
Ｓを読み取り保存する。

【００７６】h08 で表せられる「 PES pyld ptr 計算」
は、ペイロードの先頭を示すポインタ「 PES pyld ptr
」をＰＥＳヘッダ長から計算する。

【００７７】h10 で表せられる「サーチ実行」は、後述
するサーチを実行する。

【００７８】h11 で表せられる「ＳＥＧレジスタチェッ
ク」は、RegA+ によってＳＥＧレジスタ３４のインクリ
メントが発生したかどうか確認する。

【００７９】h12 で表せられる「Match ptr チェック」
は、「Match ptr 」を確認して、サーチコマンドにより
パターンの一致があったかどうか確認する。

【００８０】h13 で表せられる「シーケンス層解析」
は、ＳＨＣ（Sequence Header Code）が見つかった場合
のシーケンスヘッダ部の解析（Bit Rate Value、VBV Bu
ffer Size Value 等の読み取り) を行う。

【００８１】h14 で表せられる「シーケンス・エクステ
ンション層解析」は、ＥＳＣ（Extension Start Code）
が見つかった場合のシーケンスヘッダ部の解析(Bit Rat
e Extension 、VBV Buffer Size Extension 等の読み取
り) を行う。

【００８２】h15 で表せられる「ＧＯＰ層解析」は、Ｇ
ＳＣ（Group Start Code）が見つかった場合のＧＯＰ層
の解析を行う。

【００８３】h16 で表せられる「ピクチャ層解析」は、
ＰＳＣ（Picture Start Code）が見つかった場合のピク
チャ層の解析を行う。

【００８４】h17 で表せられる「シーケンス・エンド・
ピクチャサイズ計算」は、ＳＥＣ（Sequence end Code
）が見つかった場合の、RegA+ からＰＥＳヘッダ長を
差し引いて発生符号量を計算する処理である。

【００８５】かくしてデータ解析部２０はＴＳブロック
のペイロード（すなわちＰＥＳパケット）を解析し、そ
の結果をＴＳブロックのローカルヘッダに記入するとと
もに外部メモリ９に出力する。

【００８６】図１０はデータ解析部２０全体の状態遷移
を示し、5h00で表される「休止」は、モジュール内のあ
らゆる動作が停止した状態であり、電源投入後及びハー
ドリセット時はこの状態から始まる。ＣＰＵ６はこの状
態のとき、各種レジスタの設定及びコマンドの発行を行
う。このレジスタ設定には、ＴＳパケットのエリア、開
始位置、終了位置、外部メモリの作業領域（プログラム
位置、状態退避位置、解析結果の格納位置）、サーチ命
令でサーチするパターンの設定等がある。

【００８７】5h01で表せられる「プログラム読み込み」
は、ＣＰＵ６からのコマンドによってプログラムを外部
メモリ９からロードする。

【００８８】5h02で表せられる「ＴＳ[]読み込み」は、
ＣＰＵ６からのコマンドによってＳＥＧレジスタの示す
ＴＳパケットを外部メモリ９からロードする。

【００８９】5h10で表せられる「プログラム実行」は、
ＣＰＵ６からのスタートコマンドによってプログラムカ
ウンタの指し示す位置よりプログラムを実行する。プロ
グラムの実行は「5h00」であらかじめ設定されたＴＳパ
ケットの終了位置まで、「5h13」「5h12」「5h14」「5h
17」の遷移を繰り返しながら行われる。ＴＳパケットの
終了位置に到達したとき、あるいはＣＰＵ６からのスト
ップコマンドにより「5h00」に遷移する。

【００９０】5h13で表せられる「自動ＴＳ[]書き出し」
は、プログラムコードでＴＳ[]メモリ３２にヘッダ等の
書込があった場合に、ＴＳ[]メモリ３２の内容を外部メ
モリ９に書き戻す。この状態は自動ＴＳ[]読み込みの直
前に発生する。

【００９１】5h12で表せられる「自動ＴＳ[]読み込み」
は、プログラムコードでＴＳ[]メモリ３２へのアクセス
がある場合で、次の２つの場合がある。

【００９２】すなわち第１の場合として、ＳＥＧレジス
タが書き換えられた後にＴＳ[RegA0〜RegA5]のアクセス
があった場合と、第２の場合として、ＴＳ[Reg+0] が次
のＴＳパケットを示す場合（ローカルヘッダの、abs su
m bgn 、abs sum end とRegA+ を比較して判定する）が
ある。ＴＳ[]メモリ３２への読み込み終了後に、「5h1
0」に遷移する。

【００９３】5h14で表せられる「自動ＲＭ[]書き出し」
は、ＲＭ[]メモリ５２が満量になった場合、すなわちレ
ジスタRegC+ が２５６の整数倍（ＲＭ[]メモリ５２のサ
イズと等しい）になった場合に、ＲＭ[]メモリ５２内の
データを外部メモリ９に書き出す。

【００９４】5h17で表せられる「パターンサーチ」は、
プログラムコードでサーチコマンドが発生した場合に遷
移し、ＣＰＵ６であらかじめセットされたサーチパター
ンと一致するものを検出した場合、ＴＳブロックのロー
カルヘッダの所定位置（match ptr0〜match ptr7）に検
出したパターンの末尾アドレスを書き込んだ後、「5h1
0」に遷移する。

【００９５】5h04で表せられる「ＲＭ[]書き出し」は、
ＣＰＵ６からのコマンドによって、ＲＭ[]メモリ５２内
のデータを外部メモリ９に書き出す。

【００９６】5h08で表せられる「状態退避」は、ＣＰＵ
６からのコマンドによって、データ解析部２０の各モジ
ュールの全内部状態を、外部メモリ９に退避する。この
状態は、複数のＰＩＤストリームを時分割処理する場合
に用いる。

【００９７】5h07で表せられる「退避読み込み」は、Ｃ
ＰＵ６からのコマンドによって、「5h08」（状態退避）
で退避した状態を外部メモリ９からデータ解析部２０の
各モジュールに再び読み戻す。これにより「5h08」で退
避した状態から処理を再開することができる。

【００９８】上述の各状態は、以下に示す条件で遷移す
る。

【００９９】5h00→5h01、5h00→5h02、5h00→5h03、5h
00→5h04、5h00→5h07、5h00→5h08：いずれもＣＰＵ６
からのコマンドにより遷移、状態終了後に5h00に自動遷
移する。

【０１００】5h00→5h10：ＣＰＵ６からのスタートコマ
ンドにより遷移する。

【０１０１】5h00→5h12：ＴＳブロックに書き込みが無
く、プログラムコードがＳＥＧレジスタ３４を書き換え
た後、ＴＳ[C] 、ＴＳ[RegA0〜RegA5]を「input 」（後
述の機械語コード参照）に指定した場合、又はＴＳ[Reg
A+] を「input 」に指定して、ＴＳ[RegA+ ]を含むＴＳ
パケットが外部メモリ９にある場合に遷移する。

【０１０２】5h10→5h13→5h12：5h10→5h12の条件でＴ
Ｓブロックに書き込みがある場合、5h13状態は終了後、
必ず5h12状態に遷移する。

【０１０３】5h10→5h14：ＲＭ[RegC+] を「output」に
指定し、ＲＭ[]メモリ５２が満量の場合に遷移する。

【０１０４】5h10→5h17：プログラムコードでサーチコ
マンドを用いたとき、サーチ処理終了後、5h10状態に自
動遷移してプログラム処理を再開する。

【０１０５】これらの遷移は、(5h00 →5h01→) (5h00
→5h08→) 5h00→5h07→5h00→5h02→5h00→5h10→(5h1
7 →5h10、5h13→5h12→5h10、5h12→5h10、5h14→5h1
0) →5h00→5h14→5h00→5h08→5h00の順で発生する。

【０１０６】ここで、(5h00 →5h01→) はシステムの起
動時にのみ発生する。また(5h00 →5h08→) は、時分割
処理するＰＩＤストリームの数だけ繰り返し、初期状態
を保存しておく。(5h17 →5h10、5h13→5h12→5h10、5h
12→5h10、5h14→5h10) は順不同で繰り返し発生する。

【０１０７】ここで、データ解析部２０では、レジスタ
３３、４３、５３及びＳＥＧレジスタ３４、ＴＳメモリ
[]３２、ＧＭ[]メモリ４２、ＲＭ[]メモリ５２の内部状
態を、図１０について上述した休止状態（5h00) におい
て状態退避部５６が外部メモリ９に退避させることがで
きる。

【０１０８】この場合、図１１に示すように、状態退避
部５６はデータ解析部２０のレジスタ３３、４３、５３
及びＳＥＧレジスタ３４、ＴＳメモリ[]３２、ＧＭ[]メ
モリ４２、ＲＭ[]メモリ５２の各データ領域についてア
ドレスＡＤＳｘを割り当てることによりアドレスマッピ
ングを行い、当該アドレスマッピングされた各レジスタ
やメモリの状態（データ）を１つの内部メモリと見なす
ようになされている。そして状態退避部５６は、ＣＰＵ
からの命令により、アドレスマッピングされたレジスタ
３３、４３、５３及びＳＥＧレジスタ３４、ＴＳメモリ
[]３２、ＧＭ[]メモリ４２、ＲＭ[]メモリ５２の各デー
タＤＡＴＡｘ（すなわちデータ解析部２０の内部状態）
をこれらのデータに変化がない休止状態(5h00)において
出力セレクタ５９を介して取り込み、ＣＰＵ６（図１）
から与えられた外部メモリ９の格納先へ格納する。この
格納先は、図６について上述した４つのレジスタ退避エ
リアのうちの、このとき退避させようとするデータが含
まれるＰＩＤストリーム（同じＰＩＤで整理されたスト
リーム（ＰＩＤ１、ＰＩＤ２、ＰＩＤ３又はＰＩＤ
４））に対応したエリアである。

【０１０９】このように、ある時刻のデータ解析部２０
内の状態を決定するのは保持機能のあるレジスタ３３、
４３、５３及びＳＥＧレジスタ３４、ＴＳメモリ[]３
２、ＧＭ[]メモリ４２、ＲＭ[]メモリ５２であり、これ
らをアドレスマッピングするとこれらは一種の内部メモ
リと見なし得ることに着目して、当該内部メモリのデー
タに変化がない休止状態においてこれを外部メモリ９に
退避することにより、これら退避したデータに代えて、
他のデータ処理を行うことができる。

【０１１０】そして、状態退避部５６は、ＣＰＵ６から
の命令に従って、データ解析部２０の内部状態に変化が
ない休止状態において、外部メモリ９に退避されている
データ（内部状態）を読み出して、それらを予めアドレ
スマッピングされている格納先（レジスタ３３、４３、
５３及びＳＥＧレジスタ３４、ＴＳメモリ[]３２、ＧＭ
[]メモリ４２、ＲＭ[]メモリ５２）に読み込むことによ
り、退避した際の状態を再現して、当該再現状態からデ
ータ処理を再開することができる。

【０１１１】かくして、データ解析部２０では状態退避
部５６による内部状態の外部メモリへの退避及び読み込
み処理により、複数種類のデータ（複数のＰＩＤストリ
ームＰＩＤ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４）を時
分割で処理（解析処理）することができる。

【０１１２】ここで、同一ＰＩＤによるＰＩＤストリー
ムをさらに複数ＰＩＤストリームに亘って多重化してな
るトランスポートストリームは、データ解析部２０の入
力処理部３を介して外部メモリ９に格納される。これら
複数のＰＩＤストリームを時分割で解析する場合につい
て説明する。

【０１１３】データ解析部２０は、各ＰＩＤストリーム
（ＰＩＤ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４）の処理
プログラムを個別にプログラムメモリ２５（図５）に配
置しており、ＣＰＵ６（図１）は各プログラムの初回ス
タート位置であるプログラムカウンタの初期化値をセッ
トする。またＣＰＵ６はＰＩＤストリームの処理順序の
スケジューリングを行うようになされており、この実施
の形態の場合、ＣＰＵ６は各ＰＩＤストリームについ
て、それぞれＰＩＤストリームＰＩＤ１、ＰＩＤ２、Ｐ
ＩＤ３及びＰＩＤ４の順にこれらを時分割で解析するも
のとする。

【０１１４】すなわち、ＣＰＵ６は、図１２に示すステ
ップＳＰ１００から初期化処理に入ると、続くステップ
ＳＰ１０１においてプログラムコードの外部位置（外部
メモリ９におけるアドレス）を指定し、さらに続くステ
ップＳＰ１０２においてステップＳＰ１０１によりアド
レス指定されたプログラムを外部メモリ９をプログラム
メモリ２５にロードする。

【０１１５】そして、ＣＰＵ６は続くステップＳＰ１０
３に移り、ストリームに多重化され入力処理部３を介し
て外部メモリ９に入力された各ＰＩＤストリーム（ＰＩ
Ｄ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４）のうちのＰＩ
ＤストリームＰＩＤ１の先頭ＴＳブロックについて、そ
の外部メモリ９における格納位置のアドレス及びデータ
の大きさを外部コントロールレジスタ１００に設定す
る。そして、当該外部コントロールレジスタ１００に設
定されたＰＩＤストリームＰＩＤ１の先頭ブロックの外
部メモリ９でのアドレス及びそのデータの大きさと、こ
れらの情報（アドレス及びデータの大きさ）を外部メモ
リ９に退避させる際の外部メモリ９の退避先アドレス
（外部メモリ９のレジスタ退避エリアの１つ）を設定す
る。

【０１１６】そして、ＣＰＵ６はステップＳＰ１０４に
移って、ステップＳＰ１０３において外部コントロール
レジスタ１００に設定されたＰＩＤストリームＰＩＤ１
の先頭ＴＳブロックについての初期設定状態を外部コン
トロールレジスタ１００から出力セレクタ５９及び状態
退避部５６を介して外部メモリ９に退避させる。

【０１１７】またＣＰＵ６は、これに続いてステップＳ
Ｐ１０５に移り、ストリームに多重化され入力処理部３
を介して外部メモリ９に入力された各ＰＩＤストリーム
（ＰＩＤ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４）のうち
のＰＩＤストリームＰＩＤ２の先頭ＴＳブロックについ
て、その外部メモリ９における格納位置のアドレス及び
データの大きさを外部コントロールレジスタ１００に設
定する。そして、当該外部コントロールレジスタ１００
に設定されたＰＩＤストリームＰＩＤ２の先頭ブロック
の外部メモリ９でのアドレス及びそのデータの大きさ
と、これらの情報（アドレス及びデータの大きさ）を外
部メモリ９に退避させる際の外部メモリ９の退避先アド
レス（外部メモリ９のレジスタ退避エリアの１つ）を設
定する。

【０１１８】そして、ＣＰＵ６はステップＳＰ１０６に
移って、ステップＳＰ１０５において外部コントロール
レジスタ１００に設定されたＰＩＤストリームＰＩＤ２
の先頭ＴＳブロックについての初期設定状態を外部コン
トロールレジスタ１００から出力セレクタ５９及び状態
退避部５６を介して外部メモリ９に退避させる。

【０１１９】またＣＰＵ６は、これに続いてステップＳ
Ｐ１０７に移り、ストリームに多重化され入力処理部３
を介して外部メモリ９に入力された各ＰＩＤストリーム
（ＰＩＤ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４）のうち
のＰＩＤストリームＰＩＤ３の先頭ＴＳブロックについ
て、その外部メモリ９における格納位置のアドレス及び
データの大きさを外部コントロールレジスタ１００に設
定する。そして、当該外部コントロールレジスタ１００
に設定されたＰＩＤストリームＰＩＤ３の先頭ブロック
の外部メモリ９でのアドレス及びそのデータの大きさ
と、これらの情報（アドレス及びデータの大きさ）を外
部メモリ９に退避させる際の外部メモリ９の退避先アド
レス（外部メモリ９のレジスタ退避エリアの１つ）を設
定する。

【０１２０】そして、ＣＰＵ６はステップＳＰ１０８に
移って、ステップＳＰ１０７において外部コントロール
レジスタ１００に設定されたＰＩＤストリームＰＩＤ３
の先頭ＴＳブロックについての初期設定状態を外部コン
トロールレジスタ１００から出力セレクタ５９及び状態
退避部５６を介して外部メモリ９に退避させる。

【０１２１】またＣＰＵ６は、これに続いてステップＳ
Ｐ１０９に移り、ストリームに多重化され入力処理部３
を介して外部メモリ９に入力された各ＰＩＤストリーム
（ＰＩＤ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４）のうち
のＰＩＤストリームＰＩＤ４の先頭ＴＳブロックについ
て、その外部メモリ９における格納位置のアドレス及び
データの大きさを外部コントロールレジスタ１００に設
定する。そして、当該外部コントロールレジスタ１００
に設定されたＰＩＤストリームＰＩＤ４の先頭ブロック
の外部メモリ９でのアドレス及びそのデータの大きさ
と、これらの情報（アドレス及びデータの大きさ）を外
部メモリ９に退避させる際の外部メモリ９の退避先アド
レス（外部メモリ９のレジスタ退避エリアの１つ）を設
定する。

【０１２２】そして、ＣＰＵ６はステップＳＰ１１０に
移って、ステップＳＰ１０９において外部コントロール
レジスタ１００に設定されたＰＩＤストリームＰＩＤ４
の先頭ＴＳブロックについての初期設定状態を外部コン
トロールレジスタ１００から出力セレクタ５９及び状態
退避部５６を介して外部メモリ９に退避させる。

【０１２３】このようにしてＣＰＵ６はＰＩＤストリー
ムＰＩＤ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４について
の初期化処理を完了し、所定のタイミングで解析命令を
データ解析部２０に与えることにより、図１３に示す解
析処理ステップＳＰ２００に入る。

【０１２４】この解析処理ステップＳＰ２００に入る
と、ＣＰＵ６はステップＳＰ２０１に移って、外部メモ
リ９に退避させているＰＩＤストリームＰＩＤ１の初期
化状態を表すデータ（ＰＩＤストリームＰＩＤ１の先頭
ＴＳブロックのアドレス及びデータの大きさ）を読み出
し、これに基づき、続くステップＳＰ２０２においてＰ
ＩＤストリームＰＩＤ１の先頭ＴＳブロックを読み出し
てＴＳ[]メモリ３２に格納する。

【０１２５】そして、ＣＰＵ６はステップＳＰ２０３に
移って解析処理を開始し、さらに続くステップＳＰ２０
４に移って、図７について上述した方法によりＰＩＤス
トリームＰＩＤ１のＴＳブロックについてこれらを順次
外部メモリ９からＴＳ[]メモリ３２に読み込みながら、
その内容を解析する。

【０１２６】そして、ＣＰＵ６はステップＳＰ２０５に
移り、所定のタイミングでＰＩＤストリームＰＩＤ１に
対する解析処理の終了命令を発行する。これによりデー
タ解析部２０は解析処理を中断し、休止状態(5h00)に入
る。このとき、ＣＰＵ６はステップＳＰ２０６に移っ
て、このときＰＩＤストリームＰＩＤ１について解析中
である処理内容であるレジスタ３３、４３、５３及びＳ
ＥＧレジスタ３４、ＴＳメモリ[]３２、ＧＭ[]メモリ４
２、ＲＭ[]メモリ５２の各データ（図１１）を出力セレ
クタ５９及び状態退避部５６を介して外部メモリ９に退
避させる。この退避先は図６について上述したレジスタ
退避エリアのうちの、ＰＩＤストリームＰＩＤ１に対応
したエリアである。

【０１２７】このようにしてＰＩＤストリームＰＩＤ１
についてその解析処理の状態（データ解析部２０の内部
状態）が外部メモリ９に退避されると、ＣＰＵ６はステ
ップＳＰ２０７に移って、外部メモリ９に退避させてい
るＰＩＤストリームＰＩＤ２の初期化状態を表すデータ
（ＰＩＤストリームＰＩＤ２の先頭ＴＳブロックのアド
レス及びデータの大きさ）を読み出し、これに基づき、
続くステップＳＰ２０８においてＰＩＤストリームＰＩ
Ｄ２の先頭ＴＳブロックを読み出してＴＳ[]メモリ３２
に格納する。

【０１２８】そして、ＣＰＵ６はステップＳＰ２０９に
移って解析処理を開始し、さらに続くステップＳＰ２１
０に移って、図７について上述した方法によりＰＩＤス
トリームＰＩＤ２のＴＳブロックについてこれらを順次
外部メモリ９からＴＳ[]メモリ３２に読み込みながら、
その内容を解析する。

【０１２９】そして、ＣＰＵ６はステップＳＰ２１１に
移り、所定のタイミングでＰＩＤストリームＰＩＤ２に
対する解析処理の終了命令を発行する。これによりデー
タ解析部２０は解析処理を中断し、休止状態(5h00)に入
る。このとき、ＣＰＵ６はステップＳＰ２１２に移っ
て、このときＰＩＤストリームＰＩＤ２について解析中
である処理内容であるレジスタ３３、４３、５３及びＳ
ＥＧレジスタ３４、ＴＳメモリ[]３２、ＧＭ[]メモリ４
２、ＲＭ[]メモリ５２の各データ（図１１）を出力セレ
クタ５９及び状態退避部５６を介して外部メモリ９に退
避させる。この退避先は図６について上述したレジスタ
退避エリアのうちの、ＰＩＤストリームＰＩＤ２に対応
したエリアである。

【０１３０】このようにしてＰＩＤストリームＰＩＤ２
についてその解析処理の状態（データ解析部２０の内部
状態）が外部メモリ９に退避されると、ＣＰＵ６はステ
ップＳＰ２１３に移って、外部メモリ９に退避させてい
るＰＩＤストリームＰＩＤ３の初期化状態を表すデータ
（ＰＩＤストリームＰＩＤ３の先頭ＴＳブロックのアド
レス及びデータの大きさ）を読み出し、これに基づき、
続くステップＳＰ２１４においてＰＩＤストリームＰＩ
Ｄ３の先頭ＴＳブロックを読み出してＴＳ[]メモリ３２
に格納する。

【０１３１】そして、ＣＰＵ６はステップＳＰ２１５に
移って解析処理を開始し、さらに続くステップＳＰ２１
６に移って、図７について上述した方法によりＰＩＤス
トリームＰＩＤ３のＴＳブロックについてこれらを順次
外部メモリ９からＴＳ[]メモリ３２に読み込みながら、
その内容を解析する。

【０１３２】そして、ＣＰＵ６はステップＳＰ２１７に
移り、所定のタイミングでＰＩＤストリームＰＩＤ３に
対する解析処理の終了命令を発行する。これによりデー
タ解析部２０は解析処理を中断し、休止状態(5h00)に入
る。このとき、ＣＰＵ６はステップＳＰ２１８に移っ
て、このときＰＩＤストリームＰＩＤ３について解析中
である処理内容であるレジスタ３３、４３、５３及びＳ
ＥＧレジスタ３４、ＴＳメモリ[]３２、ＧＭ[]メモリ４
２、ＲＭ[]メモリ５２の各データ（図１１）を出力セレ
クタ５９及び状態退避部５６を介して外部メモリ９に退
避させる。この退避先は図６について上述したレジスタ
退避エリアのうちの、ＰＩＤストリームＰＩＤ３に対応
したエリアである。

【０１３３】このようにしてＰＩＤストリームＰＩＤ３
についてその解析処理の状態（データ解析部２０の内部
状態）が外部メモリ９に退避されると、ＣＰＵ６はステ
ップＳＰ２１９に移って、外部メモリ９に退避させてい
るＰＩＤストリームＰＩＤ４の初期化状態を表すデータ
（ＰＩＤストリームＰＩＤ４の先頭ＴＳブロックのアド
レス及びデータの大きさ）を読み出し、これに基づき、
続くステップＳＰ２２０においてＰＩＤストリームＰＩ
Ｄ４の先頭ＴＳブロックを読み出してＴＳ[]メモリ３２
に格納する。

【０１３４】そして、ＣＰＵ６はステップＳＰ２２１に
移って解析処理を開始し、さらに続くステップＳＰ２２
２に移って、図７について上述した方法によりＰＩＤス
トリームＰＩＤ４のＴＳブロックについてこれらを順次
外部メモリ９からＴＳ[]メモリ３２に読み込みながら、
その内容を解析する。

【０１３５】そして、ＣＰＵ６はステップＳＰ２２３に
移り、所定のタイミングでＰＩＤストリームＰＩＤ４に
対する解析処理の終了命令を発行する。これによりデー
タ解析部２０は解析処理を中断し、休止状態(5h00)に入
る。このとき、ＣＰＵ６はステップＳＰ２２４に移っ
て、このときＰＩＤストリームＰＩＤ４について解析中
である処理内容であるレジスタ３３、４３、５３及びＳ
ＥＧレジスタ３４、ＴＳメモリ[]３２、ＧＭ[]メモリ４
２、ＲＭ[]メモリ５２の各データ（図１１）を出力セレ
クタ５９及び状態退避部５６を介して外部メモリ９に退
避させる。この退避先は図６について上述したレジスタ
退避エリアのうちの、ＰＩＤストリームＰＩＤ４に対応
したエリアである。

【０１３６】このようにしてＰＩＤストリームＰＩＤ４
についてその解析処理の状態（データ解析部２０の内部
状態）が外部メモリ９に退避されると、ＣＰＵ６はステ
ップＳＰ２２５に移って、さらにＰＩＤストリームＰＩ
Ｄ１、ＰＩＤ２、ＰＩＤ３及びＰＩＤ４に解析すべきＴ
Ｓブロックがある場合には上述のステップＳＰ２０１に
戻って同様の解析処理を時分割で行う。

【０１３７】かくしてデータ解析部２０では、複数のＰ
ＩＤストリームに対して、これらを時分割で解析処理す
ることができる。

【０１３８】以上の構成において、データ解析部２０は
内部状態（レジスタ３３、４３、５３及びＳＥＧレジス
タ３４、ＴＳメモリ[]３２、ＧＭ[]メモリ４２、ＲＭ[]
メモリ５２の各データ（図１１））をアドレスマッピン
グすることにより、これら内部状態を１つのメモリとし
て見なすことができる。そして、データ処理状態として
レジスタ３３、４３、５３及びＳＥＧレジスタ３４、Ｔ
Ｓメモリ[]３２、ＧＭ[]メモリ４２、ＲＭ[]メモリ５２
等の各データが変化しない休止状態(5h00)を設定し、当
該休止状態において各データ（データ解析部２０の内部
状態）を状態退避部５６により外部メモリ９に格納する
ことにより、データ解析を行っている状態を中断して
も、その状態を外部メモリ９に保存することができる。
従って、当該外部メモリ９に保存された状態を再び読み
出してデータ解析部２０において再現するこができる。

【０１３９】従って、例えば多重化された状態でデータ
解析部２０に入力される複数のＰＩＤストリームについ
て、それぞれデータ解析処理及び状態退避を繰り返すこ
とにより、これら複数のＰＩＤストリームについて時分
割でデータ解析処理を行うことができる。

【０１４０】このように時分割でデータ解析処理を行う
ようにしたことにより、データ解析処理部２０を複数設
ける必要がなく、また、ＣＰＵ６の処理能力として１つ
のＰＩＤストリームを解析する能力を持たせるだけで複
数のＰＩＤストリームのデータ解析処理を実行すること
ができる。

【０１４１】従って以上の構成によれば、データ解析部
２０の内部状態を退避させることにより、回路規模の増
大及びＣＰＵ６の能力向上を図ることなく複数ＰＩＤス
トリームの解析処理を行うことができる。

【０１４２】なお上述の実施の形態においては、４つの
ＰＩＤストリームをデータ処理する場合について述べた
が、本発明はこれに限らず、種々の数のストリームを処
理する場合においても本発明を適用することができる。

【０１４３】また上述の実施の形態においては、複数Ｐ
ＩＤストリームを処理する場合について述べたが、本発
明はこれに限らず、他の種々の複数種データを処理する
場合に広く適用することができる。

【０１４４】また上述の実施の形態においては、データ
解析処理を行う場合に複数のストリームを処理する場合
について述べたが、本発明はこれに限らず、他の種々の
データ処理を行う装置に本発明を適用することができ
る。

【０１４５】

【発明の効果】上述のように本発明によれば、処理対象
であるデータを入力手段によって所定のデータ保持手段
に入力した後、データ保持手段に保持されたデータに対
して所定のデータ処理を施す際に、データ保持手段の保
持データにアドレスを割り当て、アドレスが割り当てら
れたデータ保持手段の保持データを外部記憶手段に退避
させ、外部記憶手段に退避させた保持データを必要に応
じて上記データ保持手段に読み出すことにより、外部記
憶手段に退避した保持データを上記保持手段に再現する
ことができ、複数種類のデータを時分割で上記データ保
持手段に保持させデータ処理を施すことができる。

【０１４６】従って、複数種類のデータに対してデータ
処理を施すにつき、構成の煩雑化を回避することができ
る。

【図面の簡単な説明】

【図１】スプライシング装置の構成を示すブロック図で
ある。

【図２】ＴＳパケットのＰＩＤ別整理の状態を示す略線
図である。

【図３】ＴＳブロックのデータフォーマットを示す略線
図である。

【図４】ＰＥＳパケットの分割状態を示す略線図であ
る。

【図５】本発明の一実施の形態によるデータ解析部の構
成を示すブロック図である。

【図６】外部メモリの使用領域を示す略線図である。

【図７】ＴＳメモリ制御部の構成を示すブロック図であ
る。

【図８】サーチ部の状態遷移を示す略線図である。

【図９】プログラムコードの状態遷移を示す略線図であ
る。

【図１０】データ解析部の状態遷移を示す略線図であ
る。

【図１１】アドレスマッピングの説明に供する略線図で
ある。

【図１２】初期化処理手順を示すフローチャートであ
る。

【図１３】解析処理手順を示すフローチャートである。

【符号の説明】

１……スプライシング装置、２……ホストコンピュー
タ、３……入力処理部、４……データ処理部、５……出
力処理部、６……ＣＰＵ、７……データバス、８……ホ
ストバス、９……外部メモリ、１０……インターフェー
ス部、２０……データ解析部、２２……演算器、２３…
…ジャンプ先判定部、２４……プログラムカウンタ、２
５……プログラムメモリ、２６……プログラムデコー
ダ、２７Ａ、２７Ｂ……演算器入力セレクタ、２８……
書込パルス発生部、３１……ＴＳメモリ制御部、３２…
…ＴＳ[]メモリ、３３……レジスタＡ、３４……ＳＥＧ
レジスタ、４１……ＧＭメモリ制御部、４２……ＧＭ[]
メモリ、４３……レジスタＢ、４１……ＲＭメモリ制御
部、４２……ＲＭ[]メモリ、５３……レジスタＣ、５６
……状態退避部、５７……外部メモリ制御部、５８……
入力セレクタ、５９……出力セレクタ、６０……サーチ
部。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C059 KK10 MA00 RB09 RB10 RB12 SS26 5C078 AA04 BA57 CA25 CA27 DA00 DA01 5K028 AA06 KK01 KK32 MM08 SS23 SS24

Claims (4)

【特許請求の範囲】
1. 【請求項１】処理対象であるデータを入力手段によって
   所定のデータ保持手段に入力した後、上記データ保持手
   段に保持された上記データに対して所定のデータ処理を
   施すデータ処理装置において、 上記データ保持手段の保持データにアドレスを割り当て
   るアドレス割り当て手段と、 上記アドレスが割り当てられた上記データ保持手段の保
   持データを外部記憶手段に退避させる保持データ退避手
   段と、 上記外部記憶手段に退避させた上記保持データを必要に
   応じて上記データ保持手段に読み出すことにより、上記
   外部記憶手段に退避した上記保持データを上記保持手段
   に再現する退避データ再現手段とを具えることを特徴と
   するデータ処理装置。
2. 【請求項２】上記データ処理装置は、 上記データ保持手段に保持された第１のデータを上記保
   持データ退避手段により上記外部記憶手段に退避させた
   後、上記入力手段又は上記退避データ再現手段により上
   記データ保持手段に第２のデータを保持させ、当該保持
   された第２のデータに対して上記データ処理を施すこと
   により、上記第１のデータ及び上記第２のデータを時分
   割で処理する制御手段を具えることを特徴とする請求項
   １に記載のデータ処理装置。
3. 【請求項３】処理対象であるデータを入力手段によって
   所定のデータ保持手段に入力した後、上記データ保持手
   段に保持された上記データに対して所定のデータ処理を
   施すデータ処理方法において、 上記データ保持手段の保持データにアドレスを割り当
   て、 上記アドレスが割り当てられた上記データ保持手段の保
   持データを外部記憶手段に退避させ、 上記外部記憶手段に退避させた上記保持データを必要に
   応じて上記データ保持手段に読み出すことにより、上記
   外部記憶手段に退避した上記保持データを上記保持手段
   に再現することを特徴とするデータ処理方法。
4. 【請求項４】上記データ処理方法は、 上記データ保持手段に保持された第１のデータを上記保
   持データ退避手段により上記外部記憶手段に退避させた
   後、上記入力手段又は上記退避データ再現手段により上
   記データ保持手段に第２のデータを保持させ、当該保持
   された第２のデータに対して上記データ処理を施すこと
   により、上記第１のデータ及び上記第２のデータに対し
   て時分割で上記データ処理を施すことを特徴とする請求
   項３に記載のデータ処理方法。