JP2000208761A - Bipolar semiconductor device - Google Patents
Bipolar semiconductor deviceInfo
- Publication number
- JP2000208761A JP2000208761A JP11006395A JP639599A JP2000208761A JP 2000208761 A JP2000208761 A JP 2000208761A JP 11006395 A JP11006395 A JP 11006395A JP 639599 A JP639599 A JP 639599A JP 2000208761 A JP2000208761 A JP 2000208761A
- Authority
- JP
- Japan
- Prior art keywords
- region
- trench gate
- source
- channel region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000969 carrier Substances 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はバイポーラ半導体装
置、特にオン抵抗の少ないパイポーラ半導体装置に関す
る。The present invention relates to a bipolar semiconductor device, and more particularly to a bipolar semiconductor device having a low on-resistance.
【０００２】[0002]
【従来の技術】従来より、電力用スイッチング素子とし
て低オン抵抗の半導体装置が望まれている。例えば、特
開平８−２１３６１３号公報には、ドレイン電極上に順
次ｎ＋ドレイン領域、ｎドリフト領域、ｎ＋ソース領
域、ソース電極を設け、かつ、ｎドリフト領域を挟むよ
うに絶縁膜で覆われたトレンチゲート領域を設けた半導
体装置が開示されている。2. Description of the Related Art Conventionally, a semiconductor device having a low on-resistance has been desired as a power switching element. For example, Japanese Patent Application Laid-Open No. Hei 8-213613 discloses a trench in which an n + drain region, an n drift region, an n + source region, and a source electrode are sequentially provided on a drain electrode and are covered with an insulating film so as to sandwich the n drift region. A semiconductor device provided with a gate region is disclosed.
【０００３】このような構成において、ゲート電極に負
のバイアス電圧を印加すると、トレンチゲート領域で挟
まれたｎドリフト領域全体が空乏化し、さらにｎ＋ソー
ス領域全面に電子に対する電位障壁を形成して電流が遮
断される。逆に、ゲート電極の負電位を低減し、さらに
正電圧を印加すると、この電位障壁が低くなり、ｎ＋ソ
ース領域からｎ＋ドレイン領域へ電子が流れ、したがっ
て電流が流れる。この半導体装置によれば、オン状態時
のチャネルがゲート酸化膜界面の反転層としてではな
く、トレンチゲート間全体に形成されるため、キャリア
の移動度を高くすることができる。In such a structure, when a negative bias voltage is applied to the gate electrode, the entire n-drift region sandwiched between the trench gate regions is depleted, and furthermore, a potential barrier for electrons is formed over the entire n + source region to reduce the current. Is shut off. Conversely, when the negative potential of the gate electrode is reduced and a positive voltage is further applied, the potential barrier is lowered, and electrons flow from the n + source region to the n + drain region, so that current flows. According to this semiconductor device, the channel in the ON state is formed not as an inversion layer at the interface of the gate oxide film but in the entire area between the trench gates, so that the carrier mobility can be increased.
【０００４】[0004]
【発明が解決しようとする課題】このように、電流経路
にＰＮ接合を有さず、全てｎ型で構成することでキャリ
アの移動度を高くすることが可能であるが、上記従来技
術ではキャリアとして機能するのは電子のみであり、し
たがってキャリア密度が十分ではなく、より一層のオン
抵抗低減を図ることは困難である。As described above, it is possible to increase the carrier mobility by forming the current path without an PN junction and by using an n-type transistor. Only electrons function, so the carrier density is not sufficient, and it is difficult to further reduce the on-resistance.
【０００５】本発明は、上記従来技術の有する課題に鑑
みなされたものであり、その目的は、従来以上にオン抵
抗を低減することができる半導体装置を提供することに
ある。The present invention has been made in view of the above-mentioned problems of the related art, and an object of the present invention is to provide a semiconductor device capable of reducing on-resistance more than before.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、ドレイン電極と、前記ドレイン電極
上に設けられた第１導電型のドレイン領域と、前記ドレ
イン領域上に設けられた第２導電型のドリフト領域と、
前記ドリフト領域上に設けられた第２導電型のチャネル
領域と、前記チャネル領域を挟むように設けられ、絶縁
層で覆われたトレンチゲート領域と、前記チャネル領域
上に設けられた第２導電型のソース領域と、前記ソース
領域に接続されたソース電極とを有することを特徴とす
る。ドリフト領域、チャネル領域、ソース領域を同一導
電型とすることで従来技術と同様にキャリアの移動度を
高くしてオン抵抗を低減させるとともに、ドレイン電極
とドリフト領域との間に導電型の異なるドレイン領域を
設けることで、電子と正孔をともにキャリアとしてキャ
リア密度を向上させ、オン抵抗の一層の低減を図ること
ができる。According to a first aspect of the present invention, there is provided a drain electrode, a first conductivity type drain region provided on the drain electrode, and a drain electrode provided on the drain region. The drift region of the second conductivity type,
A second conductivity type channel region provided on the drift region, a trench gate region provided to sandwich the channel region and covered with an insulating layer, and a second conductivity type provided on the channel region. And a source electrode connected to the source region. By making the drift region, the channel region, and the source region have the same conductivity type, the mobility of carriers is increased and the on-resistance is reduced as in the related art, and the drains having different conductivity types are provided between the drain electrode and the drift region. By providing the region, carrier density can be improved by using both electrons and holes as carriers, and on-resistance can be further reduced.
【０００７】また、第２の発明は、第１の発明におい
て、前記トレンチゲート領域は第１導電型で形成され、
前記トレンチゲート領域間の間隔は、前記トレンチゲー
ト領域に所定電圧を印加した状態で前記チャネル領域全
体に空乏層が形成される程度に設定されることを特徴と
する。トレンチゲート領域とチャネル領域の導電型が異
なることでチャネル領域に空乏層が生じるが、チャネル
領域を挟むトレンチゲート領域の間隔を所定の値に設定
（十分小さくする）することでチャネル領域内のトレン
チゲート領域との境界に生じた空乏層を互いに連結さ
せ、チャネル領域の全体に空乏層を形成していわゆるノ
ーマリオフ状態（ゲートにゼロバイアス電圧を印加した
状態で電流が遮断される）を実現できる。In a second aspect based on the first aspect, the trench gate region is formed of a first conductivity type.
An interval between the trench gate regions is set to such an extent that a depletion layer is formed in the entire channel region when a predetermined voltage is applied to the trench gate region. A depletion layer occurs in the channel region due to the difference in conductivity type between the trench gate region and the channel region. However, by setting the interval between the trench gate regions sandwiching the channel region to a predetermined value (sufficiently small), the trench in the channel region is reduced. By connecting depletion layers formed at the boundary with the gate region to each other and forming a depletion layer over the entire channel region, a so-called normally-off state (current is interrupted when a zero bias voltage is applied to the gate) can be realized.
【０００８】また、第３の発明は、第１、第２の発明に
おいて、さらに、前記チャネル領域と前記ソース電極間
に設けられた第１導電型の半導体領域を有することを特
徴とする。第１導電型の半導体領域を形成することで、
第１導電型のドレイン領域からチャネル領域に進入した
小数キャリアをソース電極に迅速に引き抜くことが可能
となり、スイッチング動作（オンからオフ時の動作）を
高速化できる。A third invention is characterized in that, in the first and second inventions, the semiconductor device further comprises a first conductivity type semiconductor region provided between the channel region and the source electrode. By forming the semiconductor region of the first conductivity type,
Minority carriers that have entered the channel region from the drain region of the first conductivity type can be quickly extracted to the source electrode, and the switching operation (operation from ON to OFF) can be sped up.
【０００９】また、第４の発明は、第１、第２の発明に
おいて、前記ソース電極の一部は前記チャネル領域にシ
ョットキー接続されることを特徴とする。ショットキー
接続することにより、構成を簡易化しつつ第１導電型の
ドレイン領域からチャネル領域に進入した小数キャリア
をソース電極に迅速に引き抜くことができる。According to a fourth aspect, in the first and second aspects, a part of the source electrode is Schottky-connected to the channel region. By Schottky connection, minority carriers that have entered the channel region from the drain region of the first conductivity type can be quickly extracted to the source electrode while simplifying the configuration.
【００１０】[0010]
【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１１】図１には、本実施形態における半導体装置
の構成が示されている。（ａ）は平面図、（ｂ）はｂ−
ｂ断面線に沿った縦断面図、（ｃ）はｃ−ｃ段面線に沿
った横断面図である。なお、（ａ）では説明の都合上ソ
ース電極は省略してある。FIG. 1 shows a configuration of a semiconductor device according to the present embodiment. (A) is a plan view, (b) is b-
FIG. 5C is a vertical cross-sectional view taken along a section line b, and FIG. In FIG. 3A, the source electrode is omitted for convenience of explanation.
【００１２】図に示すように、本実施形態の半導体装置
は、ドレイン電極１０上にｐ＋基板１２、ｎドリフト領
域１４が順次設けられ、トレンチゲート領域１８（例え
ばｎ型）がｎドリフト領域１４の一部を挟むように形成
されている。トレンチゲート領域１８は絶縁膜１６で被
覆されており、隣接するトレンチゲート１８で挟まれた
ｎドリフト領域がｎチャネル領域１４ａとして機能す
る。ｎチャネル領域１４ａ上にはｎ＋ソース領域２０が
設けられ、断面形状Ｔ字型のソース電極２２がｎ＋ソー
ス領域２０に接続される。ソース電極２２をＴ字型にし
てｎ＋ソース領域２０に接続することで、隣接するトレ
ンチゲート領域１８の間隔を従来以上に狭めることも可
能となっている。また、（ａ）及び（ｃ）から分かるよ
うに、ｎ＋ソース領域２０に隣接してｐ＋ソース領域２
１がｎドリフト領域１４（より詳しくはｎチャネル領域
１４ａ）に接続されており、ｐ＋ソース領域２１もソー
ス電極２２に接続されている。このｐ＋ソース領域２１
は、小数キャリアである正孔をソース電極側に容易に抜
き出すためのものである。なお、（ｃ）に示されるｐ＋
領域２４はトレンチゲート領域１８よりも深くｎドリフ
ト領域１４に形成されソース電極２２に接続されている
が、これはトレンチゲート端の漏れ電流を防止するため
である。また、符号１９は絶縁膜である。As shown in the figure, in the semiconductor device of this embodiment, a p + substrate 12 and an n drift region 14 are sequentially provided on a drain electrode 10, and a trench gate region 18 (for example, n type) is formed on the n drift region 14. It is formed so as to sandwich a part. Trench gate region 18 is covered with insulating film 16, and an n drift region sandwiched between adjacent trench gates 18 functions as n channel region 14a. An n + source region 20 is provided on n channel region 14 a, and a T-shaped source electrode 22 is connected to n + source region 20. By forming the source electrode 22 in a T-shape and connecting it to the n + source region 20, it is possible to make the interval between the adjacent trench gate regions 18 narrower than before. Also, as can be seen from (a) and (c), the p + source region 2 is adjacent to the n + source region 20.
1 is connected to the n drift region 14 (more specifically, the n channel region 14a), and the p + source region 21 is also connected to the source electrode 22. This p + source region 21
Are for easily extracting holes as minor carriers to the source electrode side. Note that p + shown in FIG.
Region 24 is formed in n drift region 14 deeper than trench gate region 18 and is connected to source electrode 22 to prevent leakage current at the trench gate end. Reference numeral 19 denotes an insulating film.
【００１３】このような構成において、ドレイン電極１
０とソース電極２２間に電圧を印加し、トレンチゲート
領域１８に接続されたゲート電極に負のバイアス電圧を
印加すると、トレンチゲート領域で挟まれたｎチャネル
領域１４ａ全体が空乏化し、電流が遮断される。ここ
で、本実施形態ではｎチャネル領域１４ａにｐ＋ソース
領域２１が接続され、このｐ＋ソース領域２１にソース
電極２２が接続されているので、電流遮断時には少数キ
ャリアである正孔をｎチャネル領域１４ａからｐ＋ソー
ス領域２１を介して迅速に引き抜くことができ、高速の
スイッチングが可能となる。In such a configuration, the drain electrode 1
When a voltage is applied between 0 and the source electrode 22 and a negative bias voltage is applied to the gate electrode connected to the trench gate region 18, the entire n-channel region 14a sandwiched between the trench gate regions is depleted and the current is cut off. Is done. Here, in the present embodiment, the p + source region 21 is connected to the n-channel region 14a, and the source electrode 22 is connected to the p + source region 21. Therefore, when current is cut off, holes serving as minority carriers are removed from the n-channel region 14a. Can be quickly pulled out through the p + source region 21 to enable high-speed switching.
【００１４】また、ドレイン電極１０とソース電極２２
間に電圧を印加し、ゲート電極に正電圧を印加すると、
ｎチャネル領域１４ａの空乏層が消滅し、ｎ＋ソース領
域２０からｎドリフト領域１４へ電子が注入される。す
ると、少数キャリアである正孔がｐ＋基板１２からｎド
リフト領域１４へ注入される。したがって、本実施形態
の半導体装置では、多数キャリアである電子と少数キャ
リアである正孔がともにキャリアとして機能するバイポ
ーラ型トランジスタとして動作し、キャリア密度を増大
させてオン抵抗を低減することができる。The drain electrode 10 and the source electrode 22
When a voltage is applied in between and a positive voltage is applied to the gate electrode,
The depletion layer in n channel region 14a disappears, and electrons are injected from n + source region 20 to n drift region 14. Then, holes serving as minority carriers are injected from p + substrate 12 into n drift region 14. Therefore, in the semiconductor device of this embodiment, both the majority carrier electrons and the minority carrier holes operate as bipolar transistors functioning as carriers, and the carrier density can be increased to reduce the on-resistance.
【００１５】図２には、以上述べた特性が示されてい
る。図において横軸はゲート電圧、縦軸はドレイン電流
である。ゲート電極にバイアスを印加しない状態でもド
レイン電流が流れる、いわゆるノーマリオン型である。
ゲート電極に正のバイアス電圧を印加するとドレイン電
流が増大し、所定の負のバイアスを印加するとドレイン
電流は遮断される。従来技術では電流経路が全てｎ型で
構成されているため多数キャリアである電子のみがキャ
リアとして機能するユニポーラ型であるが、本実施形態
ではｐ＋基板１２を用いているため電子のみならず小数
キャリアである正孔もキャリアとして機能するバイポー
ラ型である点に注意されたい。FIG. 2 shows the characteristics described above. In the figure, the horizontal axis is the gate voltage, and the vertical axis is the drain current. This is a so-called normally-on type in which a drain current flows even when no bias is applied to the gate electrode.
When a positive bias voltage is applied to the gate electrode, the drain current increases, and when a predetermined negative bias is applied, the drain current is cut off. In the prior art, the current paths are all n-type, so that only the majority carrier electrons function as carriers. In this embodiment, the p + substrate 12 is used, so that not only electrons but also minority carriers are used. Note that the holes are also of a bipolar type that function as carriers.
【００１６】なお、本実施形態の構成において、トレン
チゲート領域１８をｎ型ではなくｐ型とし、隣接するト
レンチゲート領域１８の間隔、すなわちｎチャネル領域
１４ａの幅を十分小さくすることにより、ゲート電極に
バイアスを印加しないゼロバイアス状態（接地電位を印
加した状態）で電流が遮断される、いわゆるノーマリオ
フ型のトランジスタを構成することもできる。トレンチ
ゲート領域１８をｐ型とすると、絶縁膜１６を介してト
レンチゲート領域１８に隣接するｎチャネル領域１４ａ
内の電子は、ｐ型とｎ型の仕事関数差によりトレンチゲ
ート領域１８との境界から排除され、空乏層が形成され
る。そして、隣接するトレンチゲート領域１８間の間隔
が十分小さい場合には、隣接するトレンチゲート領域１
８との境界に生じた空乏層同士がｎチャネル領域１４ａ
内で連結し、ｎチャネル領域１４ａの全体に空乏層が形
成されて電流が遮断されることになる。In the structure of the present embodiment, the gate electrode is formed by making the trench gate region 18 not the n-type but the p-type and making the interval between adjacent trench gate regions 18, that is, the width of the n-channel region 14 a sufficiently small. A so-called normally-off transistor in which a current is interrupted in a zero bias state where no bias is applied (a state in which a ground potential is applied) can be configured. If the trench gate region 18 is p-type, the n-channel region 14a adjacent to the trench gate region 18 via the insulating film 16
The electrons inside are excluded from the boundary with the trench gate region 18 due to the difference in the p-type and n-type work functions, and a depletion layer is formed. If the interval between the adjacent trench gate regions 18 is sufficiently small, the adjacent trench gate regions 1
The depletion layers formed at the boundary with the n-channel region 8 form an n-channel region 14a.
And a depletion layer is formed in the entire n-channel region 14a, thereby interrupting the current.
【００１７】図３には、トレンチゲート領域１８をｐ型
とし、隣接するトレンチゲート領域１８の間隔を十分小
さくした場合の特性が示されている。ゲート電極にバイ
アスを印加しない状態においても、上述したようにｎチ
ャネル領域１４ａの全体に空乏層が形成されているた
め、ドレイン電流は流れない。ゲート電極に正のバイア
ス電圧を印加すると、ｎチャネル領域１４の空乏層が消
滅し、電子及び正孔が導通して電流が流れる。FIG. 3 shows the characteristics when the trench gate region 18 is of p-type and the interval between adjacent trench gate regions 18 is made sufficiently small. Even when no bias is applied to the gate electrode, no drain current flows because the depletion layer is formed over the entire n-channel region 14a as described above. When a positive bias voltage is applied to the gate electrode, the depletion layer in the n-channel region 14 disappears, and electrons and holes conduct, so that current flows.
【００１８】図４には、図１に示される半導体装置の製
造方法が示されている。まず、ｐ＋シリコン基板１２上
にｎドリフト領域１４をエピタキシャル成長させ、ｎ＋
ソース領域２０、ｐ＋ソース領域２１並びにｐ＋領域２
４をイオン注入と拡散により順次形成する（ａ）。な
お、ｎ＋ソース領域２０、ｐ＋ソース領域２１は１μｍ
程度、ｐ＋領域２４は７μｍ程度形成すればよい。ま
た、ｎ＋ソース領域２０とｐ＋ソース領域２１は、図１
に示されるように平面形状がストライプ状になるように
交互に形成する。その後、表面を熱酸化して酸化膜５０
（５０ｎｍ）を形成し、ＣＶＤ法により窒化膜５２（２
００ｎｍ）と酸化膜５４（２００ｎｍ）を順次形成する
（ｂ）。FIG. 4 shows a method of manufacturing the semiconductor device shown in FIG. First, an n drift region 14 is epitaxially grown on a p + silicon substrate 12, and n +
Source region 20, p + source region 21 and p + region 2
4 are sequentially formed by ion implantation and diffusion (a). The n + source region 20 and the p + source region 21 are 1 μm
The p + region 24 may be formed to about 7 μm. Further, the n + source region 20 and the p + source region 21 correspond to FIG.
Are alternately formed so that the planar shape becomes a stripe shape as shown in FIG. Thereafter, the surface is thermally oxidized to form an oxide film 50.
(50 nm), and the nitride film 52 (2
00 nm) and an oxide film 54 (200 nm) are formed sequentially (b).
【００１９】次に、フォトリソグラフィ工程を用いてレ
ジストマスクを形成し、このレジストマスクを用いて酸
化膜５０、窒化膜５２、酸化膜５４を順次ドライエッチ
ングする。このレジストを除去した後、酸化膜５０、窒
化膜５２、酸化膜５４をマスクとして用いてｎドリフト
領域１４をエッチングし、トレンチ構造を形成する
（ｃ）。Next, a resist mask is formed using a photolithography process, and the oxide film 50, the nitride film 52, and the oxide film 54 are sequentially dry-etched using the resist mask. After removing the resist, the n-drift region 14 is etched using the oxide film 50, the nitride film 52, and the oxide film 54 as a mask to form a trench structure (c).
【００２０】そして、トレンチの側壁を熱酸化により酸
化して（５０ｎｍ）フッ酸にて除去し、ケミカルドライ
エッチングにてさらにエッチング（５０ｎｍ）した後、
熱酸化にてゲート酸化膜（絶縁膜）１６（１００ｎｍ）
を形成する。絶縁膜を形成した後、ＣＶＤ法により多結
晶シリコンでトレンチを埋めてトレンチゲート領域１８
を形成する。なお、ノーマリオフ型とするためには、ト
レンチゲートにボロンを拡散させてｐ＋とすれば良い。
ドライエッチングにより窒化膜５２のところまで全面エ
ッチバックしてゲート電極とする（ｄ）。Then, the side wall of the trench is oxidized by thermal oxidation (50 nm), removed by hydrofluoric acid, and further etched by chemical dry etching (50 nm).
Gate oxide film (insulating film) 16 (100 nm) by thermal oxidation
To form After forming the insulating film, the trench is filled with polycrystalline silicon by the CVD method to form a trench gate region 18.
To form In order to obtain a normally-off type, boron may be diffused into the trench gate to obtain p +.
The entire surface is etched back to the nitride film 52 by dry etching to form a gate electrode (d).
【００２１】次に、表面の酸化膜５４をドライエッチン
グにて除去する。このとき、ゲート酸化膜１６は窒化膜
５２とトレンチゲート領域１８に覆われているのでエッ
チングされることはない。そして、熱酸化にてトレンチ
ゲート領域の表面を酸化（４００ｎｍ）する（ｅ）。Next, the oxide film 54 on the surface is removed by dry etching. At this time, the gate oxide film 16 is not etched since it is covered with the nitride film 52 and the trench gate region 18. Then, the surface of the trench gate region is oxidized (400 nm) by thermal oxidation (e).
【００２２】さらに、ドライエッチングにて窒化膜５２
と酸化膜５０を除去し（ｆ）、スパッタリング法を用い
てソース電極２２をｎ＋ソース領域２０とｐ＋ソース領
域２１上に形成し、フォトリソグラフィ法とエッチング
により所望の形状に加工する（ｇ）。最後に、スパッタ
リング法によりドレイン電極１０（Ｔｉ／Ｎｉ／Ａｕ）
を形成する。Further, the nitride film 52 is formed by dry etching.
Then, the oxide film 50 is removed (f), the source electrode 22 is formed on the n + source region 20 and the p + source region 21 using a sputtering method, and processed into a desired shape by a photolithography method and etching (g). Finally, the drain electrode 10 (Ti / Ni / Au) is formed by sputtering.
To form
【００２３】以上、本発明の実施形態について説明した
が、ｎ＋ソース領域２０とｐ＋ソース領域２１の配置は
図１に限られず、他の配置も可能である。例えば、図５
の平面図（ソース電極は説明の都合上省略してある）に
示されるように、ｎ＋ソース領域２０を囲むようにｎ＋
ソース領域２０の周囲にｐ＋ソース領域２１を配置する
ことも可能である。Although the embodiment of the present invention has been described above, the arrangement of the n + source region 20 and the p + source region 21 is not limited to FIG. 1, and other arrangements are possible. For example, FIG.
(A source electrode is omitted for convenience of description) as shown in FIG.
It is also possible to arrange the p + source region 21 around the source region 20.
【００２４】また、図６に示すように、ｐ＋基板１２と
ｎドリフト領域１４との間にｎ＋バッファ層２６を設け
てもよい。これにより、ｎドリフト領域１４を薄く形成
することができる。As shown in FIG. 6, an n + buffer layer 26 may be provided between p + substrate 12 and n drift region 14. Thereby, n drift region 14 can be formed thin.
【００２５】さらに、正孔をソース電極に引き抜くため
のｐ＋ソース領域２１の代わりに、ソース電極２２とｎ
チャネル領域１４ａとをショットキー接合することも好
適である。図７には、このような場合の構成が示されて
いる。（ａ）は平面図（但し、ソース電極は省略）、
（ｂ）は（ａ）のｂ−ｂ断面線に沿った縦断面図、
（ｃ）は（ａ）のｃ−ｃ断面線に沿った横断面図であ
る。（ｃ）から分かるように、ｐ＋ソース領域２１は存
在せず、ソース電極（Ａｌなど）２２とｎチャネル領域
１４ａとが接合部３０でショットキー接合されている。
これにより、ｐ＋ソース領域２１の形成工程を省くこと
ができる。Further, instead of the p + source region 21 for extracting holes to the source electrode, the source electrode 22 and n
It is also preferable to form a Schottky junction with the channel region 14a. FIG. 7 shows a configuration in such a case. (A) is a plan view (however, a source electrode is omitted),
(B) is a longitudinal sectional view taken along the line bb of (a),
(C) is a transverse sectional view taken along the line cc of (a). As can be seen from (c), the p + source region 21 does not exist, and the source electrode (such as Al) 22 and the n-channel region 14a are in Schottky junction at the junction 30.
Thus, the step of forming p + source region 21 can be omitted.
【００２６】[0026]
【発明の効果】以上説明したように、本発明によればド
リフト領域、チャネル領域、ソース領域が同一の導電型
であり、かつ、電子及び正孔をともにキャリアとするこ
とができ、キャリア密度を向上させて従来以上にオン抵
抗を低減することができる。As described above, according to the present invention, the drift region, the channel region, and the source region are of the same conductivity type, and both electrons and holes can be used as carriers. The ON resistance can be reduced more than before by improving.
【図１】 本発明の実施形態の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】 実施形態のノーマリオン時の特性を示すグラ
フ図である。FIG. 2 is a graph showing characteristics in a normally-on state of the embodiment.
【図３】 実施形態のノーマリオフ時の特性を示すグラ
フ図である。FIG. 3 is a graph showing characteristics of the embodiment in a normally-off state.
【図４】 実施形態の製造方法を示す説明図である。FIG. 4 is an explanatory diagram illustrating a manufacturing method according to the embodiment.
【図５】 本発明の他の実施形態の平面図である。FIG. 5 is a plan view of another embodiment of the present invention.
【図６】 本発明の他の実施形態の断面図である。FIG. 6 is a sectional view of another embodiment of the present invention.
【図７】 本発明の他の実施形態の構成図である。FIG. 7 is a configuration diagram of another embodiment of the present invention.
１０ ドレイン電極、１２ ｐ＋基板、１４ ｎドリフ
ト領域、１４ａ ｎチャネル領域、１６ 絶縁膜（酸化
膜）、１８ トレンチゲート領域、２０ ｎ＋ソース領
域、２１ ｐ＋ソース領域、２２ ソース電極。10 drain electrode, 12 p + substrate, 14 n drift region, 14 an n channel region, 16 insulating film (oxide film), 18 trench gate region, 20 n + source region, 21 p + source region, 22 source electrode.
Claims (4)
領域と、 前記ドレイン領域上に設けられた第２導電型のドリフト
領域と、 前記ドリフト領域上に設けられた第２導電型のチャネル
領域と、 前記チャネル領域を挟むように設けられ、絶縁膜で覆わ
れたトレンチゲート領域と、 前記チャネル領域上に設けられた第２導電型のソース領
域と、 前記ソース領域に接続されたソース電極と、 を有することを特徴とするバイポーラ半導体装置。1. A drain electrode, a first conductivity type drain region provided on the drain electrode, a second conductivity type drift region provided on the drain region, and provided on the drift region A second conductivity type channel region, a trench gate region provided so as to sandwich the channel region and covered with an insulating film, a second conductivity type source region provided on the channel region, and the source And a source electrode connected to the region.
ト領域に所定電圧を印加した状態で前記チャネル領域全
体に空乏層が形成される程度に設定されることを特徴と
するバイポーラ半導体装置。2. The device according to claim 1, wherein the trench gate region is formed of a first conductivity type, and an interval between the trench gate regions is such that a predetermined voltage is applied to the trench gate region. A bipolar semiconductor device characterized by being set to such an extent that a depletion layer is formed entirely.
おいて、さらに、 前記チャネル領域及び前記ソース電極間に設けられた第
１導電型の半導体領域を有することを特徴とするバイポ
ーラ半導体装置。3. The bipolar semiconductor device according to claim 1, further comprising a first conductivity type semiconductor region provided between said channel region and said source electrode. .
おいて、 前記ソース電極の一部は前記チャネル領域にショットキ
ー接続されることを特徴とするバイポーラ半導体装置。4. The bipolar semiconductor device according to claim 1, wherein a part of said source electrode is Schottky-connected to said channel region.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006395A JP2000208761A (en) | 1999-01-13 | 1999-01-13 | Bipolar semiconductor device |
| US09/435,766 US6855983B1 (en) | 1998-11-10 | 1999-11-08 | Semiconductor device having reduced on resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006395A JP2000208761A (en) | 1999-01-13 | 1999-01-13 | Bipolar semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208761A true JP2000208761A (en) | 2000-07-28 |
Family
ID=11637194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11006395A Pending JP2000208761A (en) | 1998-11-10 | 1999-01-13 | Bipolar semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208761A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012151484A (en) * | 2012-03-09 | 2012-08-09 | Denso Corp | Silicon carbide semiconductor device and method of manufacturing same |
-
1999
- 1999-01-13 JP JP11006395A patent/JP2000208761A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012151484A (en) * | 2012-03-09 | 2012-08-09 | Denso Corp | Silicon carbide semiconductor device and method of manufacturing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6118150A (en) | Insulated gate semiconductor device and method of manufacturing the same | |
| US7368783B2 (en) | Semiconductor device | |
| JP3647676B2 (en) | Semiconductor device | |
| US20030160270A1 (en) | Power semiconductor component, IGBT, IEGT, field-effect transistor, and method for fabricating the semiconductor component | |
| JPH02188967A (en) | Semiconductor device | |
| JPH1012887A (en) | Transistor device and manufacture thereof | |
| JPH0745831A (en) | Formation of silicon carbide longitudinal mosfet and such device | |
| KR100413878B1 (en) | Semiconductor device and manufacturing method thereof | |
| KR20040063085A (en) | Symmetric trench mosfet device and method of making same | |
| JP2003152195A (en) | Silicon carbide semiconductor device and manufacturing method therefor | |
| WO2011013364A1 (en) | Method for producing semiconductor element | |
| US6268626B1 (en) | DMOS field effect transistor with improved electrical characteristics and method for manufacturing the same | |
| JPS63141375A (en) | Insulated gate field effect transistor | |
| JP3975992B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4794546B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10107267A (en) | Field-effect transistor and its manufacture | |
| US10854762B2 (en) | Semiconductor device | |
| JPH11266015A (en) | Manufacture of silicon carbide semiconductor device | |
| JP2000208761A (en) | Bipolar semiconductor device | |
| WO2016107504A1 (en) | Vertical tunnelling field-effect transistor and preparation method therefor | |
| US6855983B1 (en) | Semiconductor device having reduced on resistance | |
| US20070099373A1 (en) | Method for manufacturing an integrated semiconductor transistor device with parasitic bipolar transistor | |
| JP3744513B2 (en) | diode | |
| JPH0283982A (en) | Field effect transistor | |
| JP3494063B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040210 |