JP2000172821A

JP2000172821A - 半導体装置、データ記憶メディア、データ記録装置、データ読出装置、および半導体装置の製造方法

Info

Publication number: JP2000172821A
Application number: JP35165098A
Authority: JP
Inventors: Hiroshi Iwasaki; 博岩崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-12-10
Filing date: 1998-12-10
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】ディジタルデータの不正コピーの防止、シス
テムセキュリティーの向上に適したデータ記録メディア
を提供する。【解決手段】Ｖppを入力する接続端子１１１とワード
線Ｗｉとの間にそれぞれトランジスタ１１２を介挿し、
このトランジスタの導通状態を、制御端子１１３の入力
によって制御することで第２のメモリセルアレイ１２２
にライトプロテクトをかける。この端子１１３はデータ
記録メディアの外部接続端子とは電気的に独立に、モジ
ュール内部に孤立するように配設することにより、この
ワード線Ｗｉと接続された第２のメモリセルアレイは、
読取り専用領域となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルデータを
記憶するデータ記憶メディアに関する。また本発明はデ
ィジタルデータを記憶するデータ記憶メディアにデータ
を記録するデータ記録装置、データ記憶メディアに記憶
されたデータを読みだすデータ読みだし装置を提供する
ことを目的とする。

【０００２】

【従来の技術】近年では文字、画像、映像、音楽、音声
などさまざまな情報をディジタルデータとして取り扱う
ようになってきている。このようなディジタルデータ、
プログラムデータを記録するためのデータ記憶メディア
としてもテープ、フロッピーディスク、ハードディス
ク、光磁気ディスクなどを初めとして様々なものが用い
られている。

【０００３】例えばフロッピーディスクは一般に幅広く
普及しているメディアであるが、メディアを回転駆動す
る必要があることからモータと回転機構とを必要とする
ため、このデータ記憶メディアを取り扱う電子機器の小
型化、軽量化には適したメディアとはいえない。

【０００４】携帯型の電子機器で用いる外部データ記憶
メディアとしては、他の電子機器との互換性の保持と、
携帯用途に適した小型化、軽量化を両立することが課題
である。

【０００５】このようなデータ記憶メディアとして、近
年、データの書き換えを電気的に行うことができる不揮
発性メモリがデータ記憶のためのメディアとして注目さ
れている。このようなデータ記憶メディアとして、例
えば不揮発性メモリ素子を小型のメモリカードの形にパ
ッケージングしたデータ記憶メディアが知られている。
このデータ記憶メディアに、静止画、音声、音楽等のコ
ンテンツを記録する応用も進展している。ディジタルデ
ータとしてデータ記憶メディアに取り込まれたコンテン
ツは、アナログ信号と違い何度コピーを繰り返してもそ
の質の劣化を引き起こさない。このため無防備なコンテ
ンツが不正にコピーされるのを防止する技術を確立する
ことが求められている。

【０００６】またディジタルデータとして、電子商取
引、電子バンキングなどに用いられる認証情報をデータ
記憶メディアに格納する場合は、事態はさらに深刻であ
り、ディジタルな認証情報の不正コピーを防止する技術
の確立が求められている。

【０００７】

【発明が解決しようとする課題】本発明はこのような問
題点を解決するためになされたものである。すなわち本
発明は、読出専用の領域を有する半導体データ記憶メデ
ィアを提供することを目的とする。また本発明は一度だ
け書き込むことができその後読出専用となる領域を有す
る半導体データ記憶メディアを提供することを目的とす
る。

【０００８】また本発明はデータ通信、電子商取引など
のシステムセキュリティーの向上を図るとともに、不正
コピーを防止することができるデータ記憶メディアを提
供することを目的とする。

【０００９】また本発明は、ディジタルデータの不正な
コピーを防止することができるデータ記録装置、データ
読出装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】無防備なディジタルデー
タがコピーされ、世の中に流通してしまうことを防ぐた
めには、データ記憶メディア自身の個体認識が役立つ。

【００１１】例えば、半導体素子などからなるデータ記
憶メディア自身が、個々に、そのデータ記憶メディアの
個体識別情報を所有していると、この個体識別情報を暗
号鍵の一部として使ったり、あるいは暗号鍵を再度暗号
化する暗号鍵として使うことができる。このような個体
識別情報に基づいて、例えば音楽データなどのコンテン
ツを暗号化し、その個体識別情報を有するデータ記憶メ
ディアに記録するようにする。この暗号化されたデータ
は暗号化に用いられた個体識別情報を有するデータ記憶
メディアに記録されたときのみ有効となる。なぜなら
ば、暗号化されたデータをデコードするときには、デー
タ記憶メディア自身の個体認識番号が関与するからであ
る。もし、ある個体認識番号を持つデータ記憶メディア
に記録された音楽データが他の個体識別番号を持つデー
タ記憶メディアにコピーされても、その音楽データは他
の個体識別番号を持つデータ記憶メディアからは暗号鍵
が違うために、決して読み出す事ができないので、他の
個体識別番号を持つデータ記憶メディアにとっては無意
味な音楽データとなる。

【００１２】そこで、データ記憶メディアを構成してい
る書き換え可能な不揮発性メモリの中に、該メモリの供
給メーカが製造段階で、個々のデータ記憶メディアを個
体識別することができる方法として、該メモリの内部に
個体識別ができる手段を埋め込む方法が取られている。
この手段は、特に、書き換え可能な不揮発性メモリその
ものだけで構成されているスマートメディアと呼ばれる
データ記憶メディアにおいては有効となる。

【００１３】該メモリの供給メーカが製造段階で、個々
のデータ記憶メディアを個体識別できる方法として、特
別な領域に読み出し専用の特別領域を設定する事が多
い。但し、従来の読み出し専用の特別な番号領域は、マ
スクＲＯＭとしてウェハーの製造工程中に作り付けてし
まう場合や、その特別の番号領域をＯＴＰとすべく特別
な構成にしている場合が一般的であった。しかしなが
ら、上記方法が製造工程上あるいはデバイス構成上、複
雑であり、そのため工程日数の増加を招き、引いてはコ
スト高にまで影響してくる。

【００１４】さらに、該メモリの供給メーカが製造段階
で、個々のデータ記憶メディアを個体識別することがで
きる方法としてよく用いられる方法として、製造段階で
個体識別番号をデータ信号線を用いて書き込み、その書
き込んだ領域を読み出し専用化する手段として、書き込
み後に再び書き込みに必要な信号がかからないように書
き込み信号からのラインのヒューズ部分をレーザ等にて
切断してしまう方法がある。

【００１５】しかしながら、レーザによるヒューズを切
断する方法は製造工程上工程が追加になり複雑かつコス
ト高を生じる。また、実際はヒューズを切断するという
物理的に絶対かつ完璧な方法のように見えるが、人為的
あるいは工程上のミスが発生し、切断され無かった場
合、目視による工程が完了しているかどうかの判断が難
しい点があり、特定領域を完璧に読み出し専用化されて
いるかどうかの信頼度に欠ける面がある。

【００１６】本発明では簡単な構成にて、書き換え可能
な不揮発性メモリに読み出し専用の特別な番号領域を設
定することができ、メモリ素子の製造メーカーが製造段
階で、個々のデータ記憶メディアを個体識別することが
できる個体識別情報をデータ記憶メディアに付与するこ
とができる方法を提供するものである。

【００１７】本発明のデータ記憶メディアは、第１のメ
モリセルと第２のメモリセルを有し、前記第１のメモリ
セルへのデータの書込みを制御する配線と接続された第
１の接続端子と、前記第２のメモリセルへの前記データ
の書込みまたは消去を制御する配線と接続された第２の
接続端子とを有する半導体素子と、前記第１の接続端子
と接続され、前記第２の接続端子とは電気的に独立に配
設された外部接続端子と、前記半導体素子が内部に封止
され、かつ前記外部接続端子が外部に導出、あるいは表
面や側面に露出するように前記半導体素子と前記外部接
続端子とを保持する手段と、を具備したことを特徴とす
る。

【００１８】本発明のデータ記憶メディアは、第１の面
と第２の面とを有する配線基板と、前記配線基板の前記
第１の面に搭載され、第１のメモリセルと第２のメモリ
セルを有し、前記第１のメモリセルへのデータの書込み
を制御する配線と接続された第１の接続端子と、前記第
２のメモリセルへの前記データの書込みまたは消去を制
御する配線と接続された第２の接続端子とを有する半導
体素子と、前記配線基板の前記第２の面に配設され、前
記第１の接続端子と接続され、前記第２の接続端子とは
電気的に独立に配設された外部接続端子と、前記半導体
素子を封止するように前記配線基板の前記第２の面と前
記半導体素子を覆って配設された封止樹脂と、を具備し
たことを特徴とする。

【００１９】本発明のデータ記憶メディアは、第１の面
と第２の面とを有する配線基板と、前記配線基板の前記
第１の面に搭載され、第１のメモリセルと第２のメモリ
セルを有し、前記第１のメモリセルへのデータの書込み
または消去を制御する配線と接続された第１の接続端子
と、前記第２のメモリセルへの前記データの書込みまた
は消去を制御する配線と接続された第２の接続端子とを
有する半導体素子と、前記配線基板の前記第２の面に配
設され、前記第１の接続端子と接続され、前記第２の接
続端子とは電気的に独立に配設された外部接続端子と、
前記半導体素子を封止するように前記配線基板の前記第
２の面と前記半導体素子を覆って配設された封止手段と
を有するモジュールと、前記外部接続端子が表面に露出
するように前記モジュールを保持する凹部を有するカー
ド型の保持部材と、を具備したことを特徴とする。

【００２０】本発明のデータ記憶メディアでは、前記第
２の接続端子は前記第２のメモリセルへの前記データの
書込みまたは消去を制御する前記配線の導通状態を制御
可能に接続するようにしてもよい。

【００２１】また前記第２の接続端子は前記第２のメモ
リセルへのデータの書込みまたは消去を制御する前記配
線に介挿されたトランジスタのゲート電極と接続するよ
うにしてもよい。

【００２２】また前記第２のメモリセルには、前記半導
体素子を識別するための識別情報を保持するようにして
もよい。さらに第１のメモリセルにユーザの認証情報を
保持するとともに、第２のメモリセルに識別情報を保持
するようにしてもよい。

【００２３】前記半導体素子は実質的に不揮発性メモリ
素子から構成するようにしてもよい。また不揮発性メモ
リ素子の一部に、論理回路を設けるようにしてもよい。

【００２４】前記不揮発性メモリ素子としては、例えば
ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型などのフラッシュＥＥ
ＰＲＯＭを用いるようにしてもよい。

【００２５】また前記半導体素子はデータレジスタを有
し、前記データの前記半導体素子への書込みと読みだし
は前記データレジスタを介して行われ、前記第２のメモ
リセルが構成するメモリ容量は、前記データレジスタの
容量以下に設定するようにしてもよい。

【００２６】また前記半導体素子は論理回路を有し、前
記第１のメモリセルは、前記半導体素子の外部からの直
接のアクセスが可能な第１の領域と、前記論理回路を介
してのみアクセス可能な第２の領域とを有するようにし
てもよい。

【００２７】本発明のデータ記録装置は、識別情報を有
する半導体メモリ素子を備えたデータ記憶メディアにデ
ータを記録するデータ記録装置において、前記データ記
憶メディアを保持する手段と、前記半導体メモリ素子か
ら前記識別情報を獲得する手段と、第１の符号を保持す
る手段と、前記第１の符号と獲得した前記識別情報とに
基づいて第２の符号を生成する手段と、前記データを前
記第２の符号に基づいてエンコードする手段と、エンコ
ードした前記データを前記半導体メモリ素子に書き込む
手段と、具備したことを特徴とする。

【００２８】本発明のデータ読出装置は、識別情報を有
する半導体メモリ素子を備えたデータ記憶メディアから
データを読み出すデータ読出装置において、前記データ
記憶メディアを保持する手段と、前記半導体メモリ素子
から前記識別情報を獲得する手段と、第１の符号を保持
する手段と、前記第１の符号と獲得した前記識別情報と
に基づいて第２の符号を生成する手段と、前記半導体メ
モリ素子から前記データを読み出す手段と、読み出した
前記データを前記第２の符号によりデコードする手段
と、を具備したことを特徴とする。また、前記第１の符
号を保持する手段は半導体素子であり、前記第１の符号
としてこの第１の符号を保持した前記半導体素子を識別
する個別識別情報を用いるようにしてもよい。

【００２９】また、前記第１の符号を保持する手段へ、
前記第１の符号を供給する手段をさらに具備するように
してもよい。例えば、前記第１の符号を保持する手段へ
前記第１の符号を供給する手段としてはスマートカード
を用いるようにしてもよい。すなわち、少なくとも論理
回路と、この論理回路を介して外部からアクセスされる
不揮発性半導体メモリとを有する半導体素子を有するス
マートカードの、不揮発性半導体メモリ素子に第１の符
号を格納するようにしてもよいし、また前記半導体素子
に、読取り専用の第２の領域を設け、この第２の領域に
第１の符号を格納するようにしてもよい。もちろん前記
半導体素子の識別情報を第１の符号として用いるように
してもよい。

【００３０】データの読出装置には、デコードした前記
データはアナログデータに変換する手段をさらに具備
し、メモリセルに格納したデータは、アナログデータと
して出力するようにしてもよい。

【００３１】本発明の半導体装置の製造方法は、複数の
素子領域を有するウエハの前記素子領域に、データの書
込みまたは消去を制御する配線と接続された複数の接続
端子と、前記データを保持可能な第１の領域と第２の領
域とを有する半導体メモリ素子を形成する工程と、前記
半導体メモリ素子の第２の領域に前記半導体素子の識別
情報を書き込む工程と、外部接続端子が外部に導出、あ
るいは表面や側面に露出するとともに、この外部接続端
子と前記半導体メモリ素子の前記第１の領域の前記デー
タの書込みまたは消去を制御する前記配線とが接続さ
れ、前記の前記半導体メモリ素子の前記第２の領域の前
記データの書込みまたは消去を制御する前記配線と接続
された前記接続端子が前記外部接続端子と電気的に独立
になるように前記半導体メモリ素子を封止する工程と、
を有することを特徴とする。

【００３２】前記識別情報を前記半導体メモリ素子の前
記第２の領域に書き込む工程は、前記ウエハを前記素子
領域ごとに分離する以前に行うようにしてもよい。

【００３３】本発明のデータ記憶メディアは、個々のメ
モリデバイスを識別することができる識別情報を一定の
メモリ領域に格納した書き換え可能な不揮発性メモリに
おいて、識別情報を格納する領域は読み出し専用の領域
であり、その識別情報を格納する領域の形成に際して
は、メモリチップ上に設けられた書き込みときのみに使
われる少なくとも一つ以上の専用の電極パッドを設けら
れており、前記電極パッドはメモリチップをメモリデバ
イスとしてパッケージにされる際に、外部電極端子に接
続されずにパッケージ内部に取り込まれたままの状態で
残されたことを特徴とするものである。メモリチップ上
に設けられた書き込みときのみに使われる専用の前記電
極パッドは、その電圧をある一定の規定電圧に設定され
たとき、識別情報を格納する領域に繋がったデータ信号
を読み込み専用信号化するむことができる機能を有して
いる。

【００３４】またメモリチップ上に設けられた書き込み
のときのみに使われる専用の前記電極パッドはその電圧
をある一定の規定電圧に設定しないと、識別情報を格納
する領域に書き込み用高電圧がかかることができないよ
うな機能を有している。

【００３５】また識別情報を格納する領域の形成する読
み出し専用の領域に繋がった各ビットに対応したワード
線が、メモリチップ上に設けられた書き込み時のみに使
われる専用の前記電極パッドと同時に使用したときの
み、前記ワード線の状態が書き込み状態に維持されるこ
とを特徴とする。

【００３６】さらに前記ワード線にフラッシュメモリに
必要な書き込み高電圧を発生させないように、メモリチ
ップ上に設けられた書き込み時のみに使われる専用の前
記電極パッドにて制御した事を特徴とする。

【００３７】識別情報は、メモリデバイスがウェハーの
状態で完成したときに行う電極パッドにプローブを接触
させてテスター試験を行う際に、メモリチップ上に設け
られた書き込み時のみに使われる専用の前記電極パッド
にある電圧を印加しつつ、識別情報を格納する領域に繋
がったデータ信号から書き込むようにしてもよい。

【００３８】

【発明の実施の形態】以下、本発明についてさらに詳細
に説明する。

【００３９】（実施形態１）図１、図２は本発明のデー
タ記録メディアの例を概略的に示す図である。ここでは
データ記録メディアの例としてＩＣカードを取り上げて
説明する。図１にはスマートカードとよばれるＣＰＵ付
きのＩＣカードを、図２にはメモリカードとよばれる実
質的にメモリ素子からなるＩＣカードを例示している。
なお、ＩＣカードには、ＣＰＵを搭載しているものとし
ていないものとに大別することができるが、ここではＣ
ＰＵとメモリを搭載したＩＣカード（例えばＩＳＯ準拠
のＩＣカード）をスマートカードと呼び、実質的にメモ
リ素子からなるＣＰＵを搭載しないタイプのＩＣカード
をメモリカードと呼ぶ。

【００４０】スマートカード１１は縦８５．６ｍｍ、横
５４．０ｍｍ、厚さ０．７６±０．０８ｍｍと、ＩＳＯ
７８１０に準拠したものであり、一方の面に露出した平
面型端子１２を備えている。このスマートカード１１の
平面型端子１２もＩＳＯ７８１６に準拠したものであ
り、この平面型端子を介して、スマートカード１１に内
蔵されたＩＣへのアクセスが行われる。

【００４１】図２に示したメモリカード２１の大きさは
縦４５．０±０．１ｍｍ、横３７．０±０．１ｍｍ、厚
さ０．７６±０．０８ｍｍであり、ＪＥＤＥＣのＭＯ−
１８６（ＦＬＯＰＰＹＤＩＳＫＣＡＲＤ）に準拠し
たものである。スマートカード１１の平面型電極１２
と、形状、ピン数は相違するものの、このメモリカード
２１も一方の面に露出した平面型端子２２を備えてお
り、この平面型端子２２を通じて内蔵されたＩＣへのア
クセスが行われる。そして本発明のデータ記録メディア
では、半導体素子の接続端子のうち、識別情報を格納し
たメモリセルの消去動作・書込み動作を制御する配線
は、平面型端子２２と接続されることなく、電気的に独
立に孤立して配設されている。したがって本発明のデー
タ記録メディアでは、パッケージングの後は識別情報は
読みだすことしかできない。

【００４２】ここで、スマートカード１１についてさら
に詳細に説明する。図３はＣＰＵとメモリを備えたＩＣ
カードの１種であるスマートカード１１の構成を模式的
に示す図である。スマートカード１１内にはＭＰＵ１３
チップが内蔵されており、このＭＰＵ１３はＣＰＵ１４
とプログラムメモリ（ＲＯＭ）１５、そしてデータメモ
リであるＥＥＰＲＯＭ１６から構成されている。このよ
うなチップの片面はモールドされて、もう一方の面は平
面型端子１２が形成される。

【００４３】図４にスマートカード１１の平面型端子１
２のパターンの例を示す。ピン１２ａは電源（ＶＣ
Ｃ）、ピン１２ｂはリセット（ＲＳＴ）、ピン１２ｃは
クロック（ＣＬＫ）、ピン１２ｅはグランド（ＧＮ
Ｄ）、ピン１２ｇは伝送（Ｉ／Ｏ）であり、ピン１２
ｄ、ピン１２ｈは予備、ピン１２ｆは未使用である。

【００４４】つぎにメモリカード２１についてさらに詳
細に説明する。このメモリカード２１は、ＮＡＮＤ型Ｅ
ＥＰＲＯＭが１チップに搭載されたフラッシュメモリカ
ードであり、その大きさは縦４５．０±０．１ｍｍ、横
３７．０±０．１ｍｍ、厚さ０．７６±０．０８ｍｍで
あり、ＪＥＤＥＣのＭＯ−１８６（ＦＬＯＰＰＹＤＩ
ＳＫＣＡＲＤ）に準拠したものである。このメモリー
カードの形態の例として、ＳｍａｒｔＭｅｄｉａあるい
はＳＳＦＤＣ（ＳｏｌｉｄＳｔａｔｅＦｌｏｐｐｙ
ＤｉｓｋＣａｒｄ）と呼ばれているものをあげるこ
とができる。

【００４５】このメモリカード２１は主として２つの部
分から構成されている。図５にこれらの構成を示すよう
に、ひとつはメモリチップを搭載し平面型端子を備えた
パッケージ２３と、このパッケージを保持するベースカ
ード２４である。

【００４６】このパッケージ２３の概略的な構造は図６
に示すように、メモリチップ２５を搭載した樹脂基板２
６をモールド樹脂２７により片面モールドしたものであ
り、メモリチップ２５と配線基板２６との接続にはここ
ではワイヤボンディング２８を用いている。外部との電
気的な接続をとるためにパッケージのメモリチップ２５
搭載面と反対側には平面型端子２２を設けており、平面
型端子２２とメモリチップ２５との電気的接続は樹脂基
板２６に設けたスルーホール２６ａを介してビア接続し
ている。また、平面型端子２２の表面は金メッキを施し
ており、ここでは金の純度を９９．５％程度まで落して
機械的耐摩耗性を向上させたハード金メッキを施してい
る。このような構成を採用することによりパッケージの
厚さは約０．６５ｍｍ程度と非常に薄いものとなってい
る。

【００４７】一方、このパッケージ２３を保持するベー
スカード２４はパッケージ２３を嵌合するようなステッ
プ付の凹部を有している。このベースカード２４に形成
されたステップの部分で、配線基板のモールドされてい
ない領域で接着することによって、パッケージ２３をベ
ースカード２４に固定している。パッケージ２３の平面
型端子２２はベースカード２４の表面と実質的に同一平
面を構成するように固定される。なおベースカード２４
の凹部の底部はパッケージ２３のモールド層２７の厚さ
よりもわずかに深く形成されており、メモリチップ２５
にかかる応力を緩和するとともに、モールド工程での厚
さ制御のマージンを大きくしている。

【００４８】メモリチップ２５と対応するベースカード
２４の薄肉部は非常に薄いため、流動性の高い例えばＰ
Ｃ／ＡＢＳアロイを用いて射出成型法により形成した。

【００４９】なお、パッケージ２３とベースカード２４
の固定にはゴムを主材とした熱圧着シートを用いてお
り、ベースカード２４のステップの部分に熱圧着シート
を載置してパッケージ２３を搭載したうえで熱圧着して
いる。

【００５０】このメモリカードの平面構成は、平面型端
子２２が露出した接触領域と、書き込み禁止用のシール
などを貼る領域８１、インデックスラベルを貼る領域８
２、搭載したメモリチップの容量、電源電圧、種別等が
表記される表記領域８３から構成される。なお、ベース
カード２４の挿入方向の先端部の一方の角の切りかけ部
８４は、電源電圧に応じて左右に形成されている。例え
ば、電源電圧が５Ｖのメモリカードでは挿入方向の左
側、電源電圧が３．３Ｖのメモリカードでは挿入方向の
右側に切り欠きを形成している。この切り欠けはスロッ
トの誤挿入防止機構とともに機能し、例えば電源電圧が
３．３Ｖのメモリカードに５Ｖの電源が印加され、メモ
リチップ２５が電気的に破壊されるのを防止している。

【００５１】書き込み禁止を行うには、ライトプロテク
ト領域に導電性を有するシールを貼り付ける。スロット
３４側の接続電極３５はライトプロテクト領域に対応す
る部分に２つの端子を接触させ、その導通状態によって
シールの貼り付けの有無を検出することにより、ソフト
ウエア的またはハードウエア的にメモリカード２１への
書き込みにプロテクトをかけることができる。

【００５２】このメモリカード１２に搭載されているＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭについて説明する。こ
のメモリは、例えば８ＭＢの場合には、５２８バイト×
１６ページ×１，０２４ブロック構成の３．３Ｖ単一電
源動作のフラッシュメモリである。メモリチップの内部
には、５２８バイトのスタティックなレジスタを備えて
おり、プログラム動作およびリード動作はこのレジスタ
とメモリセルアレイ間で５２８バイト単位でデータ転送
される。また消去はブロック（４ｋバイト＋２５６バイ
ト単位）で実行される。１ページが５１２バイトではな
く５２８バイトと１６バイト余分な領域が付加されてい
るが、この冗長領域はＥＣＣ（エラー訂正）符号の格納
領域または管理情報等を格納する領域として使用するこ
とができる。本発明のデータ記録メディアにあっては、
この冗長領域の一部を読みだし専用のメモリセルとし、
素子の識別情報を格納するようにしてもよい。

【００５３】このメモリはアドレス、データ、コマンド
を平面型端子のＩ／Ｏ端子からシリアルに入出力する完
全シリアルタイプのメモリで、プログラム、消去動作は
メモリチップ内で自動実行させるタイプのものである。

【００５４】図７は２ＭＢ、４ＭＢ、８ＭＢのＮＡＮＤ
型ＥＥＰＲＯＭを用いたメモリーカードの仕様とピンレ
イアウトを示す図である。また図８はメモリチップ２５
の構成を模式的に示す図である。このようにこのメモリ
チップ２５はアドレスピンを持っておらず、アドレスは
Ｉ／Ｏピンから複数回に分けて入力される。このためピ
ン数を少なく、かつメモリ容量が大きくなってもピン数
を増やす必要がない。このことは、図７に例示した３２
ＭＢ、６４ＭＢのＮＡＮＤ型ＥＥＰＲＯＭのピンレイア
ウトに示している。したがって、本発明のデータ記録装
置、データ読出装置などの接続装置側に関しても、接続
電極３５の構成を変更することなく容量の相違するメモ
リカード２１を受け入れることができる。さらに接続電
極３５を共通化することができ、１つの接続装置で異な
る種類のメモリカードを使用することができるという利
点を有している。

【００５５】（実施形態２）図９はＮＡＮＤ構造のメモ
リセルの平面構成図と等価回路図の例を示す図である。
図９（ａ）は１６ＭビットのＮＡＮＤ構造のメモリセル
の構成を、図９（ｃ）は４ＭビットのＮＡＮＤ構造のメ
モリセルの構成を、図９（ｂ）は１６ＭビットのＮＡＮ
Ｄ構造のメモリセルの等価回路図である。

【００５６】メモリセルトランジスタは自己整合された
２層ゲート構造で浮遊ゲートＦＧi、制御ゲートＣＧi
ともにポリシリコンで形成されている。１ＮＡＮＤの構
造は、４Ｍビットの場合、２個の選択トランジスタＳＧ
1 とＳＧ2 との間に８個のメモリセルトランジスタが直
列に介挿され、１６Ｍビットの場合、１６個のメモリセ
ルトランジスタが直列に介挿されている。図９中１０１
はコンタクトホール、１０２はソース線である。

【００５７】フラッシュメモリにデータを書き込むため
にはメモリセルの中にある浮遊ゲートＦＧi に電子を溜
める必要があり、このために、浮遊ゲートＦＧi の上に
ある制御ゲートＣＧi に書き込みのための高電圧Ｖppを
印加する必要がある。浮遊ゲートＦＧi へは、ＮＡＮＤ
型フラッシュメモリではトンネル現象により電子を注入
し、ＮＯＲ型フラッシュメモリはホットエレクトロンを
注入して実行している違いがある。トンネル現象と呼ば
れる物理現象の方が、高電圧とはいっても比較的低い値
の電圧で実行することができるために、ＮＡＮＤ型フラ
ッシュメモリは内部に昇圧回路を設けてこの高電圧を発
生している。

【００５８】この例では本発明をＮＡＮＤ型フラッシュ
メモリに応用した場合を例にとって説明するが、本発明
は、ＮＯＲ型フラッシュメモリやＡＮＤ型フラッシュメ
モリなどにも同様に適用することができる。

【００５９】メモリセルのデータの消去／書込み方法
は、例えばメモリセルのチャネル全面でトンネル電流を
流して行う方法を採用するようにしてもよい。

【００６０】図１０はメモリセル１ビットの消去動作を
説明するための図であり、図１１はメモリセル１ビット
の書き込み動作を説明するための図である。消去時は、
制御ゲートＣＧi を０ＶにしてＮ型基板１０３とＰウェ
ル１０４にＶEEを印加する。これによりゲートＦＧｉか
らＮ型基板にトンネル電流が流れ、メモリセルの閾値は
負になる。このときトンネル電流は、メモリセルのチャ
ネル全面で流れる。

【００６１】一方書込みの場合は、消去時とは逆に制御
ゲートＣＧｉにＶppを印加してＮ型基板１０３とＰウェ
ル１０４を０Ｖにする。これにより、トンネル電流はＮ
型基板１０３から浮遊ゲートＦＧｉへと流れ、メモリセ
ルの閾値は正になる。書込み時も消去時と同様に、トン
ネル電流は、メモリセルのチャネル全面で流れる。

【００６２】また書き込まないメモリセルには、ドレイ
ン１０６に０ＶとＶPPの中間電位ＶP1を与えて誤書込み
を防止する。消去／書込みともにチャネル全面でトンネ
ル電流を流す動作方法では、トンネル酸化膜に双方向に
電界が印加されることになるため、素子の信頼性を向上
することができる。消去／書込みともにチャネル全面で
トンネル電流を流す動作を行うために、メモリセルアレ
イと周辺回路はＮ型基板１０３上にそれぞれ分離された
Ｐウェル１０４上に形成されている。配線構造は例えば
３層ポリシリコン１層Ａｌで、３層目のポリシリコンは
ＭｏＳｉ₂との積層構造であり、Ａｌの金属配線はＴｉ
／ＴｉＮのバリアメタルを下地に形成している。

【００６３】このＮＡＮＤＥＥＰＲＯＭのチップ構成
は、ページ単位のプログラムのためにチップ周辺部にセ
ンスアンプを兼ねた本体メモリセルアレイの１ロー分に
相当するサイズのデータレジスタを配置している。また
５Ｖまたは３．３Ｖ電源動作のための消去／書込み用の
高電圧を発生する昇圧回路（高電圧発生回路）を備えて
おり、動作モードの制御はコマンド入力により行われ
る。リダンダンシィは例えば、４ブロック、２カラムが
搭載されている。

【００６４】図１２は８ＭＢのメモリセルアレイの内部
構成を模式的に示す図である。本体メモリセルアレイ
は、５１２バイトごとに１６バイトの冗長ビットが付加
されている。データの書込みと読みだしは、データレジ
スタを介してページ単位に行う方式を用いている。８Ｍ
Ｂの場合、深さ方向に８ビットを有する１６ｋローがメ
モリ領域として準備されている。個別識別情報をこのメ
モリ領域内に設けてもよいし、あるいは、リダンダンシ
ィとして用意したブロック内に設けてもよい。

【００６５】読みだし動作は、選択された１ロー分のデ
ータをメモリセルからデータレジスタへ転送するページ
アクセスと、データレジスタからデータを出力端子に読
みだすシリアルアクセスとからなる。

【００６６】図１３はシリアルな読みだし動作を説明す
るための図である。図１３に示すように、最初に入力し
たアドレスからページアクセスを開始し、１ページ分の
読みだしが終了すると、自動的に次ページのページアク
セスを行う。外部システムはページアクセスが終了した
かどうかをＲｅａｄｙ／Ｂｕｓｙ端子のレベルに基づい
て判別することができる。

【００６７】また読みだし方式には、１ページ分をシリ
アルに読みだすモードの他に、冗長部だけを連続して読
みだすモードがあり、これらの読み出しモードはコマン
ドの入力により使い分けることができる。この冗長部は
例えば誤り訂正符号を格納したり、個体識別情報、暗号
鍵などを格納することができる。

【００６８】このようにこのデバイスはファイルシステ
ムに最適な読みだし方法を採用することができる。

【００６９】図１４は書込み動作の例を説明するための
フローチャートである。この例では閾値分布を狭くして
電源マージンを十分確保するために、ビットごとに書き
込み時間を制御している。

【００７０】まず書込みを行うページアドレスを入力
し、次にデータレジスタに書き込むデータを入力後所定
の時間書込みを行う。次に自動的にデータ読みだしを行
い、メモリセルの閾値が正になっているかどうかをチェ
ックする。書込み量が不十分であるビットには再度書込
みを行い、閾値が正になっているビットには再書込みを
禁止する。

【００７１】図１５は消去動作の例を説明するためのフ
ローチャートである。消去方式は、選択された任意のブ
ロックだけ消去することができるマルチブロックイレー
ズを採用するようにしてもよい。

【００７２】まず消去する任意のブロック（複数でもよ
い）のアドレスを入力し、内部レジスタでブロックアド
レスを記憶する。この記憶されたブロックアドレスに対
応したブロック内のメモリセルの制御ゲートＣＧi に０
Ｖを印加し消去を行う。このとき非選択ブロック内のメ
モリセルの制御ゲートには消去電圧が印加されるため、
選択されたブロックだけ消去が行われる。

【００７３】消去後、内部レジスタから消去したブロッ
クアドレスを読みだし、消去したブロック内のメモリセ
ルについて、閾値が十分負になっているかチェックす
る。もし消去が不十分であれば再度消去を行う。この一
連の動作は、消去すべきブロックがすべて消去ＯＫにな
るまで自動的に繰り返して行われる。

【００７４】（実施形態３）図１６はＮＡＮＤ型フラッ
シュメモリのメモリセルの構成の例を模式的に示す図で
ある。ビットラインに繋がったセレクトＳ１と接地ライ
ンに繋がったセレクトＳ２のトランジスタＳＧ１、ＳＧ
２とをＯＮにすることで、８つのメモリセルトランジス
タ単位で構成された一組のセル領域を活性な状態にす
る。

【００７５】そして８つのメモリセルトランジスタのそ
れぞれのコントロールゲートＣＧｉに繋がったワード線
Ｗｉ（Ｗ１〜Ｗ８）の状態で書き込み及び読み出し状態
を設定する。例えば、Ｗ１、Ｗ２及びＷ４からＷ８の他
のワード線はそれぞれのメモリセルトランジスタがＯＮ
状態になる電圧、例えば３Ｖから５Ｖ程度の電圧を印加
する。一方、例えばＷ３に書き込まれたデータを読み
出すときには、Ｗ３をフローティング状態に維持し、他
のワード線にはそれぞれのトランジスタがＯＮ状態にな
る電圧、例えば３Ｖから５Ｖ程度の電圧を印加し、Ｓ１
からＳ２の導通および非導通を感知して、“０”および
“１”の状態に対応するデータとして読み取る。

【００７６】図１７、１８は本発明のデータ記録メディ
アの構成の例を概略的に示す図である。図１６で説
明したように、各ワード線Ｗi に高電圧Ｖppを印加する
ことでデータの書き込み動作は実行される。このため
に、ワード線Ｗi は書き込み状態のとき、Ｖppに繋がる
ような回路構成を施す。この際、個体識別することがで
きる任意の番号を書き込む特別領域に繋がったワード線
Ｗi の全てで、書き込み状態のとき、Ｖppに繋がるよう
な回路のところに、更に制御回路を設け、この制御回路
をコントロールする専用ラインを設定した回路構成とす
る（図１７）。この図１７では、例えばこの制御回路は
専用ラインに特定の電圧が印加されたときのみ高電圧Ｖ
ppをワード線Ｗi に発生することができるようにする。

【００７７】この制御回路の一例を図１８に示す。高電
圧Ｖppを制御するトランジスタのゲートが専用ラインに
繋がっている。そのために、専用ラインにゲートコント
ロール信号を印加したときにのみ、Ｖppラインは導通す
ることができる。このような構成を採用することによ
り、ワード線Ｗi への電圧Ｖppの印加を制御することが
できる。

【００７８】すなわちデータの消去動作、書込み動作を
行う場合、上述のようにワード線Ｗi に電圧Ｖppを印加
する必要がある。本発明のデータ記録メディアでは、Ｖ
ppを入力する接続端子１１１とワード線Ｗｉとの間にそ
れぞれトランジスタ１１２を介挿し、このトランジスタ
の導通状態を、制御端子１１３の入力によって制御する
ことで、所定のメモリセルアレイにライトプロテクトを
かけている。

【００７９】トランジスタ１１２のソース・ドレインは
Ｖppの入力を行う接続端子１１１と各ワード線Ｗｉとの
間に介挿され、ゲート電極は制御線の端子１１３と接続
されている。

【００８０】この端子１１３を例えば図１、図２に例示
したようなデータ記録メディアの外部接続端子とは電気
的に独立に、モジュール内部に孤立するように配設する
ことにより、このワード線Ｗｉと接続されたメモリセル
アレイに格納されたデータは、読取り専用となり、書き
換えることはできない。個体識別情報などの管理情報は
例えば半導体素子の製造時に、モジュール化の前に、端
子１１３にトランジスタ１１２がオンになるような電圧
を印加しながら書き込むことができる。したがってプロ
テクトされたメモリセルアレイに、識別情報等の管理情
報を格納することにより、データ記録メディアのセキュ
リティー、データ記録メディアのセキュリティーの確保
が必要なシステムでの利用性を向上することができる。

【００８１】図１８のような構成を採用することによ
り、最大でもこの１ページ単位全体を個体識別すること
ができる任意の番号が書き込まれた、読み出し専用の特
別領域として設定することができる。

【００８２】（実施形態４）図１９は本発明のデータ記
録メディアを構成する半導体素子の構成の例を模式的に
示す図である。

【００８３】この半導体素子では接続端子がメモリセル
アレイを含む集積回路１１０の周辺部に配設されてお
り、これらの接続端子１１１、１１４を介して外部回路
から半導体素子へのアクセスが行われる。Ｖppは通常は
メモリチップ内部の高電圧発生回路で発生したものを直
接印加する場合が多いが、ここでは例えば、接続端子１
１１はＶppを入力する端子であり、接続端子１１４は、
例えばＣＬＥ、ＡＬＥ、ＷＥ、ＷＰ、／ＣＥ、／ＲＥ、
Ｒ／Ｂ、ＧＮＤ、Ｉ／Ｏなどの入力が行われる端子であ
るとする（図７参照）。

【００８４】本発明のデータ記録メディアでは、これら
の接続端子の一部への外部回路からのアクセスを禁止す
る構成を採用することにより、読み書きが可能な第１の
メモリセルと、読み込みのみが可能な第２のメモリセル
とを実現している。

【００８５】すなわち前述のように、本発明のデータ記
録メディアでは、Ｖppを入力する接続端子１１１とワー
ド線Ｗｉとの間に、それぞれトランジスタ１１２などの
制御回路を介挿し、このトランジスタの導通状態を、制
御端子１１３の入力によって制御することで、所定のメ
モリセル（第２のメモリセル）へのライトプロテクトを
かけている。そして制御端子１１３への外部回路からの
アクセスを禁止するために、本発明ではこの制御端子と
データ記録メディアの外部接続端子とを電気的に独立に
配設した状態で、モジュール化している。図２０、図２
１は本発明のデータ記録メディアの構成の例を概略的に
示す図である。図２０ではＤＩＰタイプのデータ記録メ
ディアであり、図２１では、例えば図５に例示したよう
な外部接続端子２２をメモリモジュールと一体化したタ
イプのデータ記録メディアである。ここではどちらの場
合にもボンディングワイヤー２８を用いたボンディング
実装により半導体素子２５を搭載しているが、導電性バ
ンプを用いたフリップチップ接続によりフェースダウン
型に搭載するようにしてもよい。なお、２２ｃはリード
フレームである。

【００８６】さて、上述した接続電極１１１、１１４は
メモリ素子２５が絶縁性のモールド樹脂２７でパッケー
ジングされるときには、図２０、図２１に示されたパッ
ケージの外部接続端子２２、２２ｂと接続され外部の信
号との間のやり取りに寄与する。ところが、先のワード
線ＷｉへのＶpp印加制御の専用ラインに繋がった少なく
とも一つ以上の制御端子１１３は、この外部接続端子２
２、２２ｂと繋がらない特別な端子として形成する。こ
の特別の制御端子は、半導体素子２５がウェハー状態で
行われるチップ検査工程や、通常のダイソートテスト工
程でのみアクセス可能な専用パッドとする。このような
制御端子１１３へのアクセスが可能な状態では、第２の
メモリセルと接続したワード線Ｗｉに電圧Ｖppを印加す
ることができる。したがって例えば半導体素子の個体識
別番号等の管理情報を書き込むことができる。この後、
制御端子１１３をモジュール内に封止してしまえば、モ
ジュールを壊さない限り第２のメモリセルと接続したワ
ード線Ｗｉに電圧Ｖppを印加することはできなくな
る。、図２０、図２１に例示したように半導体素子２
５をパッケージにした後は、これらの制御端子１１３と
接続した外部接続端子２２、２２ｂはないため、パッケ
ージされた半導体素子のある特定の領域を読み出し専用
の管理情報格納領域として確保することができる。

【００８７】なお第２のメモリセル１２２は、半導体素
子２５内での内部アクセス専用にするようにしてもよ
い。また半導体素子２５内での内部アクセス専用、かつ
読出専用の領域にするようにしてもよい。さらに消去制
御のみが不能な領域（１度だけ書込みができる）として
もよい。

【００８８】例えば第２のメモリセルのワード線Ｗi に
書込み電圧を印加する端子と、消去電圧を印加する端子
とを別に設けておく。あるいは第２のメモリセルに消去
電圧を印加する端子を除いて半導体素子を形成する。

【００８９】半導体素子の製造工程において、ウエハの
ダイソータ段階で、メモリセルのすべてに”０”を書き
込んでおく。そして、第２のメモリセルへの消去電圧を
印加できなくするようにする。この方法は、例えば、制
御ライン専用に繋がった少なくとも一つ以上の制御端子
を設け、その制御端子を用いてウエハ状態でメモリセル
に“０”を書き込んだ後、メモリチップをパッケージに
封止する際に、その制御端子を外部接続端子２２、２２
ｂと接続しないようにする前述と同様の方法にて実施す
ることができる。また、前述したようにトランジスタの
ような制御回路を介挿することにより行ってもよい。

【００９０】このときこの半導体素子は、第２のメモリ
セルへ、１度だけデータの書込みができる状態にある。
この段階で、半導体素子の製造者が半導体素子の識別情
報等の管理情報を第２のメモリセルに書き込むようにし
てもよい。また第２のメモリセルのワード線に書込み電
圧を印加する端子と、データ記録メディアの外部接続端
子２２とを接続しておき、ユーザー、ベンダーが必要に
応じて消去不能（したがって読だし専用の）管理情報を
格納するようにしてもよい。

【００９１】このような一度だけ書込みが可能なＯＴＰ
領域は、前述した読出専用、書込み不能のメモリセルの
他に設けるようにしてもよい。このような領域は、半導
体素子の製造メーカ以外のユーザなどの秘密保持、セキ
ュリティー管理、コピー防止等に用いるのに好適であ
る。

【００９２】（実施形態５）半導体素子の識別情報等の
管理情報を読みだし専用のメモリセルに格納することが
できる本発明のデータ記録メディアによれば、例えば電
子商取引システム、電子バンキングシステム、電子マネ
ーシステム等のセキュリティーを向上することができ
る。また、本発明のデータ記録メディアは、例えばイン
ターネット等の各種ネットワークを通じて音楽や映像等
のファイルデータを配信するファイルデータの配信シス
テムにおいても用いることができる。例えばメモリ素子
に格納されたディジタルデータの不正コピーを防止する
ことができる。例えばこのようなシステムは、本発明の
データ記録メディアの外部接続端子２２、２２ｂを介し
て半導体素子２５とアクセスする手段を備えるようにす
ればよい。そして、例えばＰＣ、ＰＤＡ、携帯電話、デ
ィジタルカメラ、携帯音楽機器等の本発明のデータ記録
メディアのホスト機器は、本発明のデータ記録メディア
の第２のメモリセルに格納された管理情報に基づいて、
データ記録メディアの第１のメモリセルに書き込むデー
タを暗号化するようにする。ファイルデータとしてはテ
キストデータだけでなく、例えば音楽データ、画像デー
タ、あるいは映像データ等をあげることができる。この
ような場合前記音楽データは、例えばＡＡＣ、Ｔｗｉｎ
ＶＱ、ＡＣ−３、ＭＰ−３等の圧縮アルゴリズムにより
圧縮された状態で配信、配付される場合もある。また画
像データは例えばＪＰＥＧ、ＭＰＥＧ２等の圧縮アルゴ
リズムにより圧縮されて配信、配付される場合もある。

【００９３】いずれの場合でも、ホスト機器からデータ
記録メディアにデータを格納する際に、第２のメモリセ
ルに格納された管理情報に基づいてデータを暗号コード
化してから第１のメモリセルに格納することにより第１
のメモリセルに格納したディジタルデータをビットｔｏ
ビットでその他の半導体素子等にコピーしても、デコー
ドするための管理情報が異なるので無意味なデータとな
る。

【００９４】このように本発明のデータ記録装置、デー
タ読出装置、情報処理装置と、本発明のデータ記録メデ
ィア（例えばスマートカード、メモリカード（Ｓｍａｒ
ｔＭｅｄｉａを含む）などのＩＣカード）を組み合わせ
ることにより、電子商取引システム、電子バンキングシ
ステム、電子マネーシステム、各種配信システム等に対
応することができる。このような場合、例えばメモリカ
ードに暗号化されたアイデンティフィケーションデータ
を認証に用い、スマートカードによるペイメントと組み
合わせることにシステムの安全性をより高めることがで
きる。

【００９５】アイデンティフィケーションデータとして
は、例えば指紋、顔写真、声紋、虹彩等の画像データ、
音声データやこれらの組み合わせを用いるようにしても
よい。これらのアイデンティフィケーションデータは個
人を認証するためのディジタルサインとして暗号化して
おくことが好ましく、例えばインターフェースのＣＰＵ
などにより暗号化して、メモリカードに取り込むように
してもよい。また例えば外部インターフェースによる暗
号化は、メモリカード内の第２のメモリセルに格納され
た識別情報などの管理情報に基づいて行うようにしても
よい。

【００９６】このようなシステムの例として、スマート
カードとメモリカードの２枚のＩＣカードにより、音楽
配信と課金を行う例について説明する。すなわち、各種
のネットワークを用いて音楽を配信し、配信された音楽
をメモリカードに取り込むようにするとともに、その課
金、決済をスマートカードにより行うのである。特に音
楽、画像、映像などのデータはシリアルアクセスに適し
ているため、外部接続端子と、シリアルアクセス型メモ
リ素子とを備えるデータ記録メディアは好適に用いるこ
とができる。

【００９７】音楽のデータは、例えばＡＡＣや、ＡＣ−
３、ＭＰ−３等の各種圧縮アルゴリズムに基づいて圧縮
された状態で配信することが、トラフィックの混雑防止
や、通信速度の向上などの観点から好ましい。また、メ
モリカードにも圧縮された状態で記憶させれば、メモリ
カードの容量を節約することができる。さらに、メモリ
カードに保持する音楽データは暗号化しておくようにし
てもよい。また配信する音楽データ自体を暗号化してお
くようにしてもよい。さらに暗号化を配信する音楽デー
タに取り込んでおき、そのままデータ記録メディアに保
持するようにしてもよい。

【００９８】このような音楽配信システムを用いれば、
例えばインターネット等の各種のネットワークを通じて
ユーザに音楽を配信するとともに、その課金処理を行う
ことができる。

【００９９】なおここではファイルデータの例として音
楽データの配信システムの例について説明したが、これ
以外にも例えばテキストデータ、画像データ、映像デー
タ（ＭＰＥＧ、ＭＰＥＧ２などの動画データ）等の配信
システムに適用するようにしてもよい。

【０１００】（実施形態６）図２２は本発明のデータ記
録読出装置３０の構成の１例を概略的に示す図であり、
図２３は図２２に例示した本発明のデータ記録読出装置
３０を、そのスロットの開口部側から見た図である。ま
た図２４は図２２に例示したデータ記録読出装置３０を
横から透視した様子を模式的に示す図である。なおこの
例ではデータ記録、データ読出をともに行うことができ
る装置について説明するが、本発明はデータの記録また
は、データの読出のいずれか一方の専用の装置にも適用
することができる。さらにこの例では２つの記録メディ
ア（スマートカードとメモリカード）とに対応した装置
について説明するが、どちらか一方のデータ記録メディ
アと対応する装置にも本発明は全く同様に説明すること
ができる。

【０１０１】このデータ記録読出装置３０は、第１の面
に第１の外部接続端子１２を有するスマートカード（第
１のデータ記録メディア）１１と、第１の面に第２の外
部接続端子２２を有し、第１のデータ記録メディア１１
よりも小さなメモリカード２１（第２のデータ記録メデ
ィア、例えばＳｍａｒｔＭｅｄｉａ）とを挿入して保持
する装置であり、スマートカード１１を挿入するスロッ
ト３１と、スロット３１にスマートカード１１が挿入さ
れたときに外部接続端子１２と接触するように形成され
た接続電極３２を有する第１の保持手段３３と、第１の
保持手段３３の接続電極３２が形成された側面に、接続
電極３２が形成された領域が露出するように積層され、
メモリカード２１を挿入するスロット３４と、スロット
３４にメモリカード２１が挿入されたときに外部接続端
子２２と接触するように形成された接続電極３５を有す
る第２の保持手段３６とを備えている。そして、スマー
トカード１１を下側のスロット３１に、メモリカード２
１を上側のスロット３４に保持するように第１の保持手
段３３と第２の保持手段３６とが組み合わされている。
なお、第１の保持手段３３および第２の保持手段３６
は、挿入されたスマートカード１１、メモリカード２１
などのデータ記録メディアを保持することができればよ
く、必ずしもカード全体を覆うような形状に限ることは
ない。例えばデータ記録メディアの分程度が覆われる形
状など、データ記録メディアが露出した形で保持される
ように形成してもよい。

【０１０２】図２５はスマートカード１１とメモリカー
ド２１とをそれぞれスロット３１、スロット３４へ挿入
したときの相互の位置関係の例を説明するための図であ
る。このようにスマートカード１１とメモリカード２１
とは、スロットの開口部側を揃えて重ね合わせることに
より、外部接続端子１２と外部接続端子２２とが重なり
あわないようにスロットに挿入することができる。この
とき本発明のデータ記録読出装置では、第１の外部接続
端子１２と第２の外部接続端子２２とに対して同じ側か
らコンタクトするように構成している。また、第１の保
持手段３３の第２の保持手段３６と重なり合っていない
領域４０の部分で、外部接続端子３２との接続を行うこ
ともできる。さらにこの領域４０に、スマートカード１
１およびメモリカード１２を駆動するコントローラを含
むインターフェース回路を形成するようにしてもよい。

【０１０３】スマートカード１１の外部接続端子１２と
接続する接続電極３２およびメモリカード２１の外部接
続端子２２と接続する接続電極３５は、外部接続端子１
２、２２の形状に応じた構成とすればよい。

【０１０４】図２６は外部接続端子とコンタクトする接
続電極３２、３５の例を概略的に示す図である。例えば
図２６に示すような例えばスプリング機構を備えた接触
ピン３７を外部接続端子パターンに応じて備えるように
してもよい。この接続電極３２、３５と例えばインター
フェース回路とを接続する配線は、スロット内に形成す
るようにしてもよいし、また、スロットの外側から接続
するようにしてもよい。

【０１０５】図２８は本発明のデータ記録装置の構成の
例を模式的に示す図である。本発明のデータ記録装置
は、識別情報を有する半導体素子を備えたデータ記録メ
ディアにディジタルデータを記録するデータ記録装置に
おいて、メモリカード（例えばＳｍａｒｔＭｅｄｉ
ａ）、スマートカード等のデータ記録メディア１２０を
保持する手段と、半導体素子２５の第２のメモリセル１
２２から識別情報を獲得する手段と、第１の暗号鍵Ｋ１
を格納する不揮発性メモリ素子１２３と、第１の暗号鍵
Ｋ１と獲得した識別情報Ａとに基づいて第２の暗号鍵Ｋ
２を生成する手段と、第１のメモリセルに格納すべきデ
ータＤ１を第２の暗号鍵Ｋ２に基づいてエンコードする
手段と、エンコードしたデータＤ２を半導体素子２５の
第１のメモリセル１２１に格納する手段と、を具備した
ものである（図２８参照）。この例ではデータ記録メデ
ィア１２０からの識別情報Ａの獲得、不揮発性メモリ素
子１２３からの第１の暗号鍵Ｋ１の獲得、識別情報Ａと
第１の暗号鍵Ｋ１に基づく第２の暗号鍵Ｋ２の生成、第
２の暗号鍵Ｋ２に基づいたデータＤ１のデータＤ２への
エンコードはＣＰＵ５５ａによって行っている。

【０１０６】図２９は本発明のデータ読出装置の構成の
例を模式的に示す図である。本発明のデータ読出装置
は、識別情報を有する半導体素子を備えたデータ記録メ
ディアからデータを読み出すデータ読出装置において、
データ記録メディア１２０を保持する手段と、半導体素
子２５の第２のメモリ１２２セルから識別情報Ａを獲得
する手段と、第１の暗号鍵Ｋ１を保持する手段と、前記
第１の暗号鍵Ｋ１と獲得した前記識別情報Ａとに基づい
て第２の暗号鍵Ｋ２を生成する手段と、前記半導体素子
から前記データを読み出す手段と、読み出した前記デー
タを前記第２の暗号鍵Ｋ２によりデコードする手段と、
を具備したものである（図２９参照）。この例ではデー
タ記録メディア１２０からの識別情報Ａの獲得、不揮発
性メモリ素子１２３からの第１の暗号鍵Ｋ１の獲得、識
別情報Ａと第１の暗号鍵Ｋ１に基づく第２の暗号鍵Ｋ２
の生成、第２の暗号鍵Ｋ２に基づいたデータＤ２のデー
タＤ１へのデコードはＣＰＵ５５ａによって行ってい
る。読出装置においては、例えばＤ／Ａコンバータ等に
よりデコードしたデータをアナログデータに変換してか
ら出力するようにしてもよい。

【０１０７】前述したように本発明のデータ記録メディ
ア１２０には、データの読だし、書込み、消去、を行う
ことができる第１のメモリセル１２１と、書込み、消去
を行うことができない管理データ格納領域である第２の
メモリセル１２２とを有している。このデータ記録メデ
ィア１２０では、制御端子１１３はすでにモジュール内
に外部接続端子２２とは電気的に独立して埋め込まれて
おり、第２のメモリセル１２２にＶppを印加することは
できない。

【０１０８】データの書込み動作について説明する。供
給され、第１のメモリセル１２１に格納すべきディジタ
ルデータをデータＤ１とする。データ記録装置１３０ａ
のＣＰＵ５５ａは、データ記録メディア１２０の第２の
領域１２２に格納された例えば半導体素子の識別情報Ａ
（シリアルナンバーなど）などの管理情報を読みだす。
またインターフェース回路５５内の不揮発性メモリ１２
３に格納された暗号鍵Ｋ１を読みだす。そして、識別情
報Ａを暗号鍵Ｋ１によりエンコードして暗号鍵Ｋ２を生
成する。

【０１０９】そしてデータＤ１を暗号鍵Ｋ２によりコー
ドしてデータＤ２とし、このデータＤ２を第２のメモリ
セル１２２に格納する。

【０１１０】データ読だしのときにも、データ読出装置
１３０ｂのＣＰＵ５５ａは、データ記録メディア１２０
の第２の領域１２２に格納された例えば半導体素子の識
別情報Ａ（シリアルナンバーなど）などの管理情報を読
みだす。またインターフェース回路５５内の不揮発性メ
モリ１２３に格納された暗号鍵Ｋ１を読みだして、識別
情報Ａを暗号鍵Ｋ１によりエンコードして暗号鍵Ｋ２を
生成する。

【０１１１】そしてデータ記録メディア１２０の第２の
メモリセル１２２から獲得したデータＤ２を暗号鍵Ｋ２
によりデコードしてデータＤ１とし、このデータＤ１を
外部に出力する。このとき、ディジタルなデータＤ１
は、Ｄ／Ａコンバータによってアナログデータに変換し
た上で出力することがデータの不正コピー防止のために
は好適である。ここで説明した例では、識別情報Ａは公
開鍵に、第１の暗号鍵Ｋ１は秘密鍵に対応している。固
有の識別情報Ａを有する半導体素子２５を備えたデータ
記録メディア１２０から他の固有の識別情報Ｂを有する
データ記録メディアへ、データＤ２をコピーされた場合
でも、データ読出装置はＤ２をデコードするためのＫ２
を正しく生成することができず、不正コピーされたデー
タは意味をなさないことになる。図２８および図２９の
第１の暗号鍵Ｋ１を、第１の暗号鍵Ｋ１を保持する手
段、つまりデータ記録装置１３０ａおよびデータ読出装
置１３０ｂを識別する個別識別情報とすることで、識別
情報Ａを保持する手段との間で一対一の関係でＤ２の情
報が授受される。これではシステムとして不便な場合に
は、第１の暗号鍵Ｋ１を外部から供給出来るようにすれ
ばよい。

【０１１２】この際、セキュリティーの観点からは、個
別識別情報を持つ秘密鍵Ｋ１であることが望ましく、例
えばスマートカードに記録された個人所有の秘密鍵を第
１の暗号鍵Ｋ１として使うことができる。

【０１１３】ところで、このスマートカードに記録され
た個人所有の秘密鍵の一例としては、ネットワーク等で
音楽データ等のデータが配信されてきて、個人が所定の
データを受信した際に、支払いと同時に所定のデータと
共に受け取ったものが考えられる。このことにより、所
有権のあるデータを正当な手段、例えば、データ価値に
見合った支払い等で取得した者以外が使用できないよう
なより安全性・セキュリティーの高いシステムが構築さ
れる。

【０１１４】なおここで説明したエンコード、デコード
のスキームは例であり、他のスキームを用いることもで
きる。本発明では、読取り専用の第２のメモリセル１２
２に半導体素子２５、あるいはデータ記録メディア１２
０ごとに固有の識別情報を格納することにより、データ
セキュリティーの向上、不正コピーの防止を行うことが
できる。

【０１１５】また図２７に示したように、インターフェ
ース回路５５内に少なくとも１個のＣＰＵ（またはＤＳ
Ｐ）５５ａを備えるようにしてもよい。これにより、例
えばこのＣＰＵ５５ａによって、データ記録メディアの
第１のメモリセルに格納すべきデータＤの暗号化、第１
のメモリセルから読みだすデータの復号化を行うように
することができる。また、スマートカード１１に内蔵さ
れたＩＣもＣＰＵを備えているから、例えばスマートカ
ード１１のＣＰＵに第１の暗号鍵Ｋ１を保持し、インタ
ーフェース回路５５のＣＰＵでは第２の暗号鍵Ｋ２を処
理するようにしてもよい。さらに、メモリカード２１の
第２のメモリセルに保持するデータとして、識別情報Ａ
などの管理情報、また例えば認証を行うためのディジタ
ルサインである写真情報や、指紋、声紋などの情報を保
持／読出する場合には、インターフェース回路５５のＣ
ＰＵ５５ａにより、またはスマートカード１１のＣＰＵ
により、データの暗号化／復号化を行うことによりメモ
リカード２１に保持されたデータのセキュリティーを確
保することができる。

【０１１６】ＣＰＵ５５ａは処理能力が高い方がより複
雑な暗号化、復号化処理を短時間で実行することができ
る。ＲＳＡの鍵の値のビット長を長くすればするほど、
それを処理するＣＰＵにかかる負荷が大きくなる。した
がっって、このような複雑な処理を例えばスマートカー
ドのＣＰＵで行うには、専用のコプロセッサを具備する
などの手段を講じないと時間がかかりすぎる。このため
本発明ではインターフェース回路５５内のＣＰＵによっ
て、このような「重い」処理を行っており、例えば１６
ビット、３２ビットといった比較的高性能のＣＰＵを、
必要に応じて使い分けるようにすることができる。

【０１１７】一方、暗号化、復号化の必要のないデータ
の場合には、インターフェース回路５５内をスルーパス
でホスト側とアクセスするように設計するようにしても
よい。このために、例えばメモリカード２１に保持され
たデータに、そのデータが暗号化されているか否かを示
すヘッダを付加するようにしてもよい。このようなヘッ
ダの付加はスマートカード１１のＣＰＵにより実行する
ことも可能である。

【０１１８】このような構成を採用することにより本発
明のデータ記録読出装置は、ディジタルデータの不正コ
ピーを防止することができる。また認証情報等を本発明
のデータ記録メディアに格納することで、電子決済やデ
ィジタルマネーの取り扱いにおけるセキュリティーを向
上することができる。特にいわゆるスマートカードでは
扱いきれない１〜１６ＭＢ程度の大きな情報量を有する
ディジタルサイン、医療記録等のデータを安全に保管す
るとともに、ＰＣ側乃至はネットワーク側に安全に送出
することもできる。

【０１１９】

【発明の効果】以上説明したように本発明のデータ記録
メディアでは、所定のメモリセルアレイを、読取り専用
の領域、あるいは一度だけ書込み可能で消去が不能の領
域にすることができる。したがってこれらの領域に例え
ば半導体素子の識別情報等の管理情報を格納することに
より、不正コピーを防止することができる。また、シス
テムセキュリティーの向上を図ることができる。本発明
のデータ記録メディア、半導体装置の製造方法によれ
ば、第２のメモリセルを高い信頼性で形成することがで
き、かつ工程的には非常に簡単で低コスト化を実現する
ことができる。

【０１２０】また本発明のデータ記録装置、データ読出
装置によれば、データ記録メディアのプロテクトされた
第２のメモリセルに格納された識別情報を、データ記録
装置、データ読出装置に格納された第１の暗号鍵により
コード化して、第２の暗号鍵を生成し、この第２の暗号
鍵により格納するデータのエンコード、読みだすデータ
のデコードを行うことができる。したがって、データの
不正コピーを防止することができ、また、システムセキ
ュリティーの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明のデータ記録メディアの例（スマートカ
ード）を概略的に示す図。

【図２】本発明のデータ記録メディアの例（メモリカー
ド）を概略的に示す図。

【図３】スマートカードの構成を模式的に示す図。

【図４】スマートカードの外部接続端子のパターンの例
を示す図。

【図５】メモリカードの構成を模式的に示す図。

【図６】メモリチップを搭載し外部接続端子を備えたパ
ッケージの構成を概略的に示す図。

【図７】１６ＭｂのＮＡＮＤ型ＥＥＰＲＯＭの仕様とピ
ンレイアウトを示す図。

【図８】メモリチップの構成を模式的に示す図。

【図９】ＮＡＮＤ構造のメモリセルの平面構成図と等価
回路図の例を示す図。

【図１０】メモリセル１ビットの消去動作を説明するた
めの図。

【図１１】メモリセル１ビットの書き込み動作を説明す
るための図。

【図１２】１６Ｍビットのメモリセルアレイの内部構成
を模式的に示す図。

【図１３】シリアルな読みだし動作を説明するための
図。

【図１４】書込み動作の例を説明するためのフローチャ
ート。

【図１５】消去動作の例を説明するためのフローチャー
ト。

【図１６】ＮＡＮＤ型フラッシュメモリのメモリセルの
構成の例を模式的に示す図。

【図１７】本発明のデータ記録メディアの構成の例を概
略的に示す図。

【図１８】本発明のデータ記録メディアの構成の例を概
略的に示す図。

【図１９】本発明のデータ記録メディアの例（スマート
カード）を概略的に示す図。

【図２０】本発明のデータ記録メディアの構成の例を概
略的に示す図。

【図２１】本発明のデータ記録メディアの構成の例を概
略的に示す図。

【図２２】本発明のデータ記録読出装置の構成の１例を
概略的に示す図。

【図２３】本発明のデータ記録読出装置を、そのスロッ
トの開口部側から見た図。

【図２４】本発明のデータ記録読出装置を横から透視し
た様子を模式的に示す図。

【図２５】スマートカードとメモリカードとをそれぞれ
スロットへ挿入したときの相互の位置関係の例を説明す
るための図。

【図２６】外部接続端子とコンタクトする接続電極の例
を概略的に示す図。

【図２７】本発明のデータ記録読出装置の構成の別の１
例を説明するための図。

【図２８】本発明のデータ記録装置の構成の例を模式的
に示す図。

【図２９】本発明のデータ読出装置の構成の例を模式的
に示す図。

【符号の説明】

１１………スマートカード１２………外部接続端子１３………ＭＰＵチップ１４………ＣＰＵ１５………ＲＯＭ（プログラムメモリ）１６………ＥＥＰＲＯＭ２１………メモリカード２２………外部接続端子２２ｂ……外部接続端子２３………パッケージ２４………ベースカード２５………メモリチップ２６………樹脂基板２７………モールド樹脂２８………ワイヤボンディング３０………データ記録読出装置３１、３４………スロット３２、３５………接続電極３３………第１の保持手段３６………第２の保持手段３７………接触ピン４０………第１の保持手段の第２の保持手段と対向して
いない領域５０………筐体５１………コネクタ（データ記録読出装置側）５２………コネクタ（本体側）５３………中央演算装置（ＣＰＵ）５４………基板５５………インタフェース回路５５ａ……ＣＰＵ（インターフェース）５６………バス５９………接続配線６１………メモリ６２………カウンタ６３………センサ６５………Ｉ／Ｆ（ＰＣ側）６６………Ｉ／Ｆ（データ記録メディア側）１０１………コンタクトホール１０２………ソース線１０３………半導体基板（Ｎ型）１０４………Ｐウェル１０５………ソース領域１０６………ドレイン領域１１１………接続端子１１２………トランジスタ１１３………制御端子１１４………接続端子１２０………データ記録メディア１２１………第１のメモリセルアレイ１２２………第２のメモリセルアレイ１２３………不揮発性メモリ１３０ａ……データ記録装置１３０ｂ……データ読出装置

Claims

【特許請求の範囲】

【請求項１】第１のメモリセルと第２のメモリセルを
有し、前記第１のメモリセルへのデータの書込みを制御
する配線と接続された第１の接続端子と、前記第２のメ
モリセルへの前記データの書込みまたは消去を制御する
配線と接続された第２の接続端子とを有する半導体素子
と、前記第１の接続端子と接続され、前記第２の接続端子と
は電気的に独立に配設された外部接続端子と、前記半導体素子が内部に封止され、かつ前記外部接続端
子が外部に導出されるように前記半導体素子と前記外部
接続端子とを保持する手段と、を具備したことを特徴と
する半導体装置。
【請求項２】第１のメモリセルと第２のメモリセルを
有し、前記第１のメモリセルへのデータの書込みを制御
する配線と接続された第１の接続端子と、前記第２のメ
モリセルへの前記データの書込みまたは消去を制御する
配線と接続された第２の接続端子とを有する半導体素子
と、前記第１の接続端子と接続され、前記第２の接続端子と
は電気的に独立に配設された外部接続端子と、前記半導体素子が内部に封止され、かつ前記外部接続端
子が表面に露出するように前記半導体素子と前記外部接
続端子とを保持する手段と、を具備したことを特徴とす
るデータ記憶メディア。
【請求項３】第１の面と第２の面とを有する配線基板
と、前記配線基板の前記第１の面に搭載され、第１のメモリ
セルと第２のメモリセルを有し、前記第１のメモリセル
へのデータの書込みを制御する配線と接続された第１の
接続端子と、前記第２のメモリセルへの前記データの書
込みまたは消去を制御する配線と接続された第２の接続
端子とを有する半導体素子と、前記配線基板の前記第２の面に配設され、前記第１の接
続端子と接続され、前記第２の接続端子とは電気的に独
立に配設された外部接続端子と、前記半導体素子を封止するように前記配線基板の前記第
２の面と前記半導体素子を覆って配設された封止樹脂と
を具備したことを特徴とするデータ記憶メディア。
【請求項４】第１の面と第２の面とを有する配線基板
と、前記配線基板の前記第１の面に搭載され、第１のメ
モリセルと第２のメモリセルを有し、前記第１のメモリ
セルへのデータの書込みまたは消去を制御する配線と接
続された第１の接続端子と、前記第２のメモリセルへの
前記データの書込みまたは消去を制御する配線と接続さ
れた第２の接続端子とを有する半導体素子と、前記配線
基板の前記第２の面に配設され、前記第１の接続端子と
接続され、前記第２の接続端子とは電気的に独立に配設
された外部接続端子と、前記半導体素子を封止するよう
に前記配線基板の前記第２の面と前記半導体素子を覆っ
て配設された封止手段とを有するモジュールと、前記外部接続端子が表面に露出するように前記モジュー
ルを保持する凹部を有するカード型の保持部材と、を具備したことを特徴とするデータ記憶メディア。
【請求項５】前記第２の接続端子は前記第２のメモリ
セルへの前記データの書込みまたは消去を制御する前記
配線の導通状態を制御可能に接続されていることを特徴
とする請求項２乃至請求項４のいずれかに記載のデータ
記憶メディア。
【請求項６】前記第２の接続端子は前記第２のメモリ
セルへのデータの書込みまたは消去を制御する前記配線
に介挿されたトランジスタのゲート電極と接続されてい
ることを特徴とする請求項２乃至請求項５のいずれかに
記載のデータ記憶メディア。
【請求項７】前記第２のメモリセルには、前記半導体
素子を識別するための識別情報が保持されていることを
特徴とする請求項２乃至請求項６のいずれかに記載のデ
ータ記憶メディア。
【請求項８】前記半導体素子は実質的に不揮発性メモ
リ素子からなることを特徴とする請求項２乃至請求項７
のいずれかに記載のデータ記憶メディア。
【請求項９】前記不揮発性メモリ素子はＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭであることを特徴とする請求項８
に記載のデータ記憶メディア。
【請求項１０】前記半導体素子はデータレジスタを有
し、前記データの前記半導体素子への書込みと読みだし
は前記データレジスタを介して行われ、前記第２のメモ
リセルが構成するメモリ容量は、前記データレジスタの
容量以下であることを特徴とする請求項２乃至請求項９
のいずれかに記載のデータ記憶メディア。
【請求項１１】前記半導体素子は論理回路を有し、前
記第１のメモリセルは、前記半導体素子の外部からの直
接のアクセスが可能な第１の領域と、前記論理回路を介
してのみアクセス可能な第２の領域とを有することを特
徴とする請求項２乃至１０のいずれかに記載のデータ記
憶メディア。
【請求項１２】識別情報を有する半導体メモリ素子を
備えたデータ記憶メディアにデータを記録するデータ記
録装置において、前記データ記憶メディアを保持する手段と、前記半導体メモリ素子から前記識別情報を獲得する手段
と、第１の符号を保持する手段と、前記第１の符号と獲得した前記識別情報とに基づいて第
２の符号を生成する手段と、前記データを前記第２の符号に基づいてエンコードする
手段と、エンコードした前記データを前記半導体メモリ素子に書
き込む手段と、を具備したことを特徴とするデータ記録
装置。
【請求項１３】識別情報を有する半導体メモリ素子を
備えたデータ記憶メディアからデータを読み出すデータ
読出装置において、前記半導体メディアを保持する手段と、前記半導体メモリ素子から前記識別情報を獲得する手段
と、第１の符号を保持する手段と、前記第１の符号と獲得した前記識別情報とに基づいて第
２の符号を生成する手段と、前記半導体メモリ素子から前記データを読み出す手段
と、読み出した前記データを前記第２の符号によりデコード
する手段と、を具備したことを特徴とするデータ読出装
置。
【請求項１４】前記第１の符号を保持する手段は半導
体素子であり、前記第１の符号はこの第１の符号を保持
した前記半導体素子を識別する個別識別情報であること
を特徴とする請求項１２及至請求項１３に記載のデータ
読出装置。
【請求項１５】前記第１の符号を保持する手段へ、前
記第１の符号を供給する手段をさらに具備したことを特
徴とする請求項１３に記載のデータ読出装置。
【請求項１６】前記第１の符号を保持する手段へ、前
記第１の符号を供給する手段はスマートカードであるこ
とを特徴とする請求項１５に記載のデータ読出装置。
【請求項１７】デコードした前記データをアナログデ
ータに変換する手段をさらに具備したことを特徴とする
請求項１３に記載のデータ読出装置。
【請求項１８】複数の素子領域を有するウエハの前記
素子領域に、データの書込みまたは消去を制御する配線
と接続された複数の接続端子と、前記データを保持可能
な第１の領域と第２の領域とを有する半導体メモリ素子
を形成する工程と、前記半導体メモリ素子の第２の領域に前記半導体素子の
識別情報を書き込む工程と、外部接続端子が外部に導出、あるいは表面や側面に露出
するとともに、この外部接続端子と前記半導体メモリ素
子の前記第１の領域の前記データの書込みまたは消去を
制御する前記配線とが接続され、前記の前記半導体メモ
リ素子の前記第２の領域の前記データの書込みまたは消
去を制御する前記配線と接続された前記接続端子が前記
外部接続端子と電気的に独立になるように前記半導体メ
モリ素子を封止する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１９】前記識別情報を前記半導体メモリ素子
の前記第２の領域に書き込む工程は、前記ウエハを前記
素子領域ごとに分離する以前に行うことを特徴とする請
求項１８に記載の半導体装置の製造方法。