JP2000163969A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】書き込み時のランダムアクセスのコマンドサイ
クルを短くしたメモリデバイスの提供。 【解決手段】書き込みコマンドに応答して、所定数ビッ
トの書き込みデータを書き込むメモリデバイスに関し、
それは書き込みコマンドと同時に、ローアドレス及びコ
ラムアドレスを入力し、保持する第１のステージ１００
と、パイプラインスイッチを介して第１のステージに接
続され、ローアドレス及びコラムアドレスがデコードさ
れワード線及びセンスアンプの活性化が行われるメモリ
コアを有する第２のステージ２００とでパイプライン構
造をなす。書き込みコマンドに続いて書き込みデータを
シリアルに入力し、メモリコアにパラレルに供給する第
３ステージ３００を有する。所定数ビットの書き込みデ
ータの入力済みを検出し、パイプラインスイッチ２２，
２４を導通する書き込み用パイプライン制御信号を生成
するシリアルデータ検出回路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般の半導体記憶
装置に関し、特にクロックに同期して動作する半導体記
憶装置に関する。

【０００２】近年、ＣＰＵの高速化に伴って、ＤＲＡＭ
（dynamic random access memory）等の半導体記憶装置
では、より高い信号周波数でデータ信号の入出力を行
い、データ転送速度の高速化をはかることが要求されて
いる。

【０００３】この要求に応える半導体記憶装置として、
例えば、ＳＤＲＡＭ（synchronousdynamic random acce
ss memory）、及びＦＣＲＡＭ（fast cycle random acc
essmemory ）等は、外部からのクロック信号に同期して
動作することにより高速な動作を実現している。

【０００４】

【従来の技術】以下、従来の半導体記憶装置について説
明する。尚、ここでは、クロック信号の立ち上がりエッ
ジと立ち下がりエッジに同期してデータの入出力を行う
ことにより高速化を実現するＤＤＲ−ＳＤＲＡＭ（Doub
le Data Rate Synchronous Radom Access Memory) とＦ
ＣＲＡＭの動作について説明する。

【０００５】図１は、ＤＤＲ−ＳＤＲＡＭ及びＦＣＲＡ
Ｍのメモリセル周辺の回路構成の一例を示す。図１の回
路は、容量２０１とＮＭＯＳトランジスタ２０２から２
１２、２２３、２２４とＰＭＯＳトランジスタ２１３、
２２１、２２２を含む。尚、ＰＭＯＳトランジスタ２２
１及び２２２と、ＮＭＯＳトランジスタ２２３及び２２
４は、センスアンプ２２０を構成している。メモリセル
（記憶セル）である容量２０１には、１ビットのデータ
が記憶される。

【０００６】図２は、上記図１に示すメモリセル周辺の
回路を有するＤＤＲ−ＳＤＲＡＭのデータ読出し動作を
示すタイミングチャートである。図１及び図２を参照し
て、データ読み出しのタイミング制御について説明す
る。

【０００７】データ読出しの場合、ＳＤＲＡＭに対する
コマンドとして、ビット線ＢＬ及び／ＢＬを所定の電圧
にプリチャージするプリチャージコマンドＰＲＥ、ロー
アクセスのための／ＲＡＳコマンド（図２のアクティブ
コマンドに相当）、及びコラムアクセスのための／ＣＡ
Ｓコマンド（図２のリードコマンドに相当）が順次入力
される。／ＲＡＳコマンドは、ＳＤＲＡＭ内のコア回路
から１つのロー系のメモリセルブロック、即ち、特定の
ワード線を選択する。／ＣＡＳコマンドは、選択された
ワード線の中から特定のコラム、即ちセンスアンプ２２
０を選択する。尚、コア回路は、メモリセル２０１がロ
ー及びコラム方向に関してアレイ状に配置されたもので
あり、各コラム毎にセンスアンプ２２０が設けられてい
る。従って、センスアンプ２２０には、選択されたワー
ド線に対応するメモリセルのデータが取り込まれる。

【０００８】／ＲＡＳ信号に対応するコントロール信号
であるアクティブコマンドＡＣＴＶが入力されると、内
部ＲＡＳ信号である信号ＲＡＳＺが生成される（Ｈｉｇ
ｈになる）。信号ＲＡＳＺは、メモリコアを活性化する
信号である。

【０００９】また、信号ＲＡＳＺは、メモリコアを活性
化するに伴い、ワード線を立ち上げて、センスアンプを
活性化する信号でもある。そのため、アクティブコマン
ドＡＣＴＶが入力されると、メモリコアでは、信号ＲＡ
ＳＺに応答して、ワード線が立ち上がり、センスアンプ
が活性化される。図１は、シェアード型センスアンプを
示しており、ビット線トランスファ信号ＢＬＴ０，ＢＬ
Ｔ１がＨｉｇｈ状態になっているプリチャージ状態か
ら、ワード線ＳＷを選択するようにアドレスが入力され
ると、一方のビット線トランスファ信号ＢＬＴ０がＬｏ
ｗレベルになり、反対側のブロックのビット線ＢＬ，／
ＢＬがセンスアンプから切り離される。一方、他方のビ
ット線トランスファ信号ＢＬＴ１はＨレベルのままで、
トランジスタ２０３，２０４は導通状態のままとなり、
右側のビット線ＢＬ，／ＢＬはセンスアンプに接続され
たままである。同時にプリチャージ信号ＰＲをＬＯＷに
落とし、ビット線ＢＬ及び／ＢＬのリセット状態を解除
する。この状態で、サブワード線選択信号ＳＷが選択さ
れると、セルゲートであるＮＭＯＳトランジスタ２０２
が導通し、容量２０１のデータがビット線ＢＬに読み出
される（図２のＢＬ−０，１に相当）。

【００１０】次にセンスアンプ２２０を駆動するために
センスアンプ駆動信号ＳＡ１及びＳＡ２（図２のＳＡに
相当）がアクティブ（それぞれＬｏｗ、Ｈｉｇｈ）にな
り、ＮＭＯＳトランジスタ２１２及びＰＭＯＳトランジ
スタ２１３が導通する。この状態で、ビット線ＢＬ及び
／ＢＬ上のデータは、ＮＭＯＳトランジスタ２０３及び
２０４を介して、センスアンプ２２０に読み込まれる。
センスアンプ２２０が駆動することにより、ビット線Ｂ
Ｌ及び／ＢＬ上のデータが増幅されて振幅が増大する。
このとき、ＳＤＲＡＭ全体において、各センスアンプに
は選択されたワード線に対応する全てのメモリセルのデ
ータが取り込まれている。

【００１１】次に／ＣＡＳコマンドに対応するコントロ
ール信号である読出しコマンドＲＥＡＤが入力される
と、ＳＤＲＡＭ内部では図１に示すコラム線選択信号Ｃ
Ｌを適切なタイミングでＨＩＧＨにし、特定のコラムを
選択する。この時、選択されたコラムゲートであるＮＭ
ＯＳトランジスタ２１０及び２１１が導通し、増幅され
たビット線ＢＬ及び／ＢＬ上のデータがグローバルデー
タバスＧＤＢおよび／ＧＤＢに読み出される（図２のＧ
ＤＢ−０，１に相当）。そして、読出しバッファを介し
てデータバスＤＢおよび／ＤＢに読み出されたパラレル
データ（図２のＤＢ−０，１に相当）をシリアルデータ
に変換し、データＤＱとして出力する。

【００１２】その後、プリチャージコマンドＰＲＥが入
力されると、適切なタイミングでプリチャージ信号ＰＲ
がＨＩＧＨになり、ＮＭＯＳトランジスタ２０７、２０
８、２０９が導通し、ビット線ＢＬ及び／ＢＬが所定の
電位ＶＰＲにプリチャージされる。これにより、従来の
ＳＤＲＡＭは、ビット線ＢＬ及び／ＢＬがリセットさ
れ、次のコントロール信号（データ書込みまたはデータ
読出し）に備えることができる。

【００１３】従って、従来のＳＤＲＡＭでは、図２に示
すデータ読出し動作に示すように、最初のコントロール
信号（データ読出し）の入力から、次のコントロール信
号（データ書込みまたはデータ読出し）が入力可能にな
るまでのサイクルが８クロックとなる。

【００１４】図３は、上記図１に示すメモリセル周辺の
回路を有するＤＤＲ−ＳＤＲＡＭのデータ書込み動作を
示すタイミングチャートである。図１及び図３を参照し
て、データ書込みのタイミング制御について説明する。

【００１５】アクティブコマンドＡＣＴＶが入力される
と、先に説明したデータ読出し動作と同様に、内部ＲＡ
Ｓ信号である信号ＲＡＳＺ（Ｈｉｇｈ）が生成され、内
部では、メモリコアが活性化され、ワード線の立ち上げ
とセンスアンプの活性化が行われる。メモリコアが活性
化されると、ＮＭＯＳトランジスタ２０２が導通し、容
量２０１のデータがビット線ＢＬに読み出される（図３
のＢＬ−０，１に相当）。尚、図１の周辺回路の動作は
先の説明と同様のため省略する。

【００１６】次にセンスアンプ２２０を駆動するために
センスアンプ駆動信号ＳＡ１及びＳＡ２（図３のＳＡに
相当）がアクティブ（それぞれＬｏｗ、Ｈｉｇｈ）にな
り、ＮＭＯＳトランジスタ２１２及びＰＭＯＳトランジ
スタ２１３が導通する。この状態で、ビット線ＢＬ及び
／ＢＬ上のデータは、ＮＭＯＳトランジスタ２０３及び
２０４を介して、センスアンプ２２０に供給される。セ
ンスアンプ２２０が駆動することにより、ビット線ＢＬ
及び／ＢＬ上のデータが増幅されて振幅が増大する。

【００１７】次に書込みコマンドＷＲＩＴＥが入力され
ると、同時に外部から入力されたデータ信号ＤＱとして
のシリアルデータをパラレルデータに変換し、データバ
スＤＢおよび／ＤＢ上に出力する（図３のＤＢ−０，１
に相当）。そして、書込みバッファを介してグローバル
データバスＧＤＢおよび／ＧＤＢ上に出力されたパラレ
ルデータ（図３のＧＤＢ−０，１に相当）を、図１に示
すコラム線選択信号ＣＬがＨｉｇｈになるタイミングで
センスアンプ２２０に書込み、更にサブワード線選択信
号ＳＷが選択されるタイミングで、ビット線ＢＬを介し
てそのデータを容量２０１に記憶する。

【００１８】その後、プリチャージコマンドＰＲＥが入
力されると、適切なタイミングでプリチャージ信号ＰＲ
がＨＩＧＨになり、ＮＭＯＳトランジスタ２０７、２０
８、２０９が導通し、ビット線ＢＬ及び／ＢＬが所定の
電位ＶＰＲにプリチャージされる。これにより、従来の
ＳＤＲＡＭは、ビット線ＢＬ及び／ＢＬがリセットさ
れ、次のコントロール信号（データ書込みまたはデータ
読出し）に備えることができる。

【００１９】従って、従来のＳＤＲＡＭでは、図３に示
すデータ書込み動作に示すように、最初のコントロール
信号（データ書込み）の入力から、次のコントロール信
号（データ書込みまたはデータ読出し）が入力可能にな
るまでのサイクルが９クロックとなる。

【００２０】上述のような動作（データ読出し及びデー
タ書込み）を行う従来のＳＤＲＡＭでは、同一のローア
ドレス（同一のワード線）のデータを連続的に読み出す
場合には、異なるコラムを順次選択することで、異なる
コラムアドレスのデータを順次読み出すことが出来る。
具体的にいうと、図１のセンスアンプ２２０は、複数の
コラムの各々に対して設けられているため、これら複数
のセンスアンプ２２０は、同一のローアドレスで異なっ
たコラムアドレスのデータを格納している。従って、異
なるコラムを順次選択して、センスアンプ２２０が既に
格納しているデータを読み出せば、データ読み出しを連
続的に行うことが出来る。同様に、同一のワード線に選
択されるセンスアンプにデータを書き込む場合にも、異
なるコラムを順次選択して書き込めば、データ書込みを
連続的に行うことが出来る。

【００２１】しかしながら、従来のＳＤＲＡＭは、異な
ったローアドレス（異なったワード線）のデータを連続
的に読み出そうとすると、または異なったローアドレス
にデータを連続的に書き込もうとすると（即ち、ランダ
ムアクセスを行うと）、異なるワード線が選択するメモ
リセルのデータを、新たにビット線ＢＬ及び／ＢＬ上に
読みだす必要がある。更に、新たなデータをビット線Ｂ
Ｌ及び／ＢＬ上に読み出すためには、予めビット線ＢＬ
及び／ＢＬをプリチャージしておく必要がある。従っ
て、図２、図３に示すように、最初のコントロール信号
の入力から、次のコントロール信号が入力可能になるま
でに、それぞれ８クロック、９クロックの間隔が発生し
てしまう。このような大きな時間間隔が生じてしまうこ
とは、高速なデータ読出し動作、及び高速なデータ書込
み動作を実現する際の阻害要因となる。

【００２２】そこで、上記ランダムアクセスの高速化を
実現する半導体記憶装置として、ＦＣＲＡＭが開発され
た。下記にＳＤＲＡＭとの相違点、及びＦＣＲＡＭのデ
ータ読み出しのタイミング制御について説明する。尚、
ＦＣＲＡＭのメモリセル周辺の回路構成は、図１に示す
回路構成と同様である。

【００２３】ＳＤＲＡＭとの第１の相違点として、ＦＣ
ＲＡＭは、一度に複数のコラムを選択することにより、
各センスアンプ２２０からパラレルにデータを読み出
す。そのため、固定の期間だけ各センスアンプ２２０を
駆動しておけばよく、センスアンプ動作の期間をバース
ト長ＢＬに関わらず一定にして（例えば、ＢＬ＝１とＢ
Ｌ＝４のセンスアンプ動作の期間が同一）、乱れのない
ロー系のパイプライン動作を実行可能になる。

【００２４】第２に、ＦＣＲＡＭは、内部プリチャージ
信号（ＳＤＲＡＭの（ＰＲＥ）に相当）によって自動的
にリセット動作を実行する。これは、センスアンプ動作
の期間が同一であることを利用することで、各センスア
ンプ２２０からのデータ読み出しの直後に、最適なタイ
ミングでプリチャージを実行する。そのため、センスア
ンプ２２０の動作能力の限界に近い高速なサイクルでの
データ読み出しを実現することができる。

【００２５】第３に、ＦＣＲＡＭでは、ランダムアクセ
スの読出しサイクルにおいて、例えば、バースト長ＢＬ
＝４のとき、各センスアンプから一斉に読み出した４ビ
ットのパラレルデータをシリアルデータに変換し、連続
した途切れのないデータ読出しを実現する。

【００２６】図４は、上記図１に示すメモリセル周辺の
回路を有するＦＣＲＡＭのデータ読出し動作を示すタイ
ミングチャートである。図１及び図２を参照して、デー
タ読み出しのタイミング制御について説明する。尚、読
出しデータのバースト長は、ＢＬ＝４とする。

【００２７】アクティブコマンドＡＣＴが入力される
と、ＦＣＲＡＭは、内部で選択されたメモリコアを活性
化する信号ＲＡＳＺを生成し、それに応答して、コア内
ではワード線選択信号ＭＷ及びＳＷ、ビット線トランス
ファー信号ＢＬＴ、及びセンスアンプ駆動信号ＳＡ１及
びＳＡ２（図４のＳＡに相当）を適切なタイミングで生
成する。これにより、メモリセル２０１のデータは、ビ
ット線ＢＬ（図４のＢＬに相当）に現われ、センスアン
プ２２０に取り込まれ、更にセンスアンプ２２０内で振
幅が増幅される。更にＦＣＲＡＭでは、信号ＲＡＳＺを
受け取ってから所定の時間が経過した後に、信号ＲＡＳ
ＺのＬレベルにより自動的に内部プリチャージ信号ＰＲ
Ｅを生成する。

【００２８】また、読み出しコマンドＲＥＡＤの入力に
対応して、コラムアドレスが選択するコラムのコラム線
選択信号ＣＬがＨＩＧＨになり、センスアンプ２２０の
データがグローバルデータバスＧＤＢ及び／ＧＤＢ（図
４のＧＤＢに相当）に読み出される。読み出されたデー
タは、４ビットのパラレルデータであり、このデータが
読出しバッファを介してデータバスＤＢ及び／ＤＢ上に
出力され、更にシリアルデータに変換され、読出しデー
タＤＱ（図４のＤＱに相当）として外部に出力される。

【００２９】尚、内部生成されたプリチャージ信号ＰＲ
Ｅは、ＳＤＲＡＭの外部からプリチャージ信号ＰＲＥが
入力された時と同様の動作で、ビット線トランスファー
信号ＢＬＴ及びワード線選択信号ＭＷ及びＳＷをリセッ
トすると共に、ビット線ＢＬ及び／ＢＬを所定の電位に
プリチャージする。このプリチャージ信号ＰＲＥによる
プリチャージ動作のタイミングは、コラム線選択信号Ｃ
Ｌによりデータがセンスアンプ２２０から読み出された
直後である。また、ＦＣＲＡＭでは、アクティブコマン
ドＡＣＴＶ及び読み出しコマンドＲＥＡＤを、アクティ
ブリードコマンドＡＣＴＶＲＥＡＤとして入力する。

【００３０】上記のデータ読出し動作を繰り返し実行し
た場合、ＦＣＲＡＭでは、ＳＤＲＡＭよりランダムアク
セスのリードサイクルが短く、図４に示す様に、最初の
コントロール信号ＡＣＴＶの入力から、次のコントロー
ル信号ＡＣＴＶが入力可能になるまでのサイクルを、大
幅に減少させることができる。このように、ＦＣＲＡＭ
では、ＳＤＲＡＭよりも高速なデータ読出しを実現して
いる。

【００３１】

【発明が解決しようとする課題】上記のように、従来の
ＦＣＲＡＭでは、コマンド信号の取込みタイミングを基
準にしてメモリコア活性化信号ＲＡＳＺを生成すること
により、ワード線で選択されたメモリセルの全てのデー
タを対応する各センスアンプに取り込み、高速なデータ
読出しを実現している。

【００３２】しかしながら、コマンド信号の取込みタイ
ミングを基準にしてメモリコア活性化信号ＲＡＳＺを生
成すると、コマンド信号の取込みタイミングからメモリ
コア活性化信号ＲＡＳＺがアクティブになるまでの時間
が固定されるため、データ書込み時において、以下の問
題が発生する。

【００３３】例えば、バースト長ＢＬ＝４の時、ある周
波数のクロックに同期してデータ書込み動作を行うと正
確に書き込めるにもかかわらず、そのクロックより周波
数の低いクロックでは正確に書き込めない場合がある。
即ち、データを取り込む周波数が低いのにかかわらず、
メモリコア活性化信号ＲＡＳＺが所定時間の経過後に自
動的にアクティブとなるため、バースト長分の全てのデ
ータを取り込む前にセンスアンプへの書込みが開始され
てしまい、残りのデータが書き込めないという問題が発
生する。尚、この問題は、データ書込み動作において、
同期するクロックの周波数に応じて、バースト長ＢＬ＝
１以外の全てのバースト長で発生する可能性がある。

【００３４】更に、ＦＣＲＡＭの一つの特徴である、ラ
ンダムにアクセスされた場合でも、その動作サイクル
（若しくはコマンドサイクル）が短いという特性が、書
込動作時のバースト長によっては、失われる場合があ
る。例えば、バースト長が長くなっているにもかかわら
ず動作周波数が低くなると、短い動作サイクルでは書込
データを全て有効に取り込むことが困難になることが考
えられるからである。

【００３５】本発明の目的は、設定可能なバースト長の
全てのデータを正確に書き込むことができ、高速なデー
タ書込み処理及びデータ読出し処理を実現する半導体記
憶装置を提供することにある。

【００３６】更に、本発明の目的は、バースト長の自由
度を制限しても読み出しと書込のコマンドサイクルとを
短くすることができるメモリ回路を提供することにあ
る。

【００３７】更に、本発明の目的は、ランダムアクセス
による書き込みの場合のコマンドサイクルを短くしたメ
モリデバイスを提供することにある。

【００３８】更に、本発明の別の目的は、ローアドレス
とコラムアドレスを同時に入力し、書き込みのコマンド
サイクルを短くしたメモリデバイスを提供することにあ
る。

【００３９】更に、本発明の別の目的は、異なるバース
ト長に対応して動作することができ、書き込みのコマン
ドサイクルを短くしたメモリデバイスを提供することに
ある。

【００４０】

【課題を解決するための手段】そこで、上記課題を解決
するため、本発明の第１の側面は、クロックに同期して
動作する半導体記憶装置において、取り込まれたコマン
ド信号に応答して、メモリコアを活性化する制御信号を
生成する制御信号生成回路と、バースト長を設定するバ
ースト長設定回路とを有し、前記制御信号生成回路は、
データ読出し時及びデータ書込み時において、前記コマ
ンド信号の取り込みタイミングに応答して、前記バース
ト長に関係ない同等のタイミングで、前記制御信号を出
力することを特徴とする。

【００４１】上記発明によれば、読み出し時と書き込み
時において、コマンド信号入力後、バースト長に関係な
い同等のタイミングでメモリコア活性化信号が生成され
る。従って、連続読み出し時、連続書き込み時、及び読
み出しと書き込みが交互に行われる時において、同じコ
マンドサイクルで動作するメモリ回路を提供することが
できる。

【００４２】本発明の半導体記憶装置は、シリアルの書
込みデータを取り込むためのクロック周波数に対応し
て、バースト長設定回路に設定可能なバースト長の最大
値を規定する。即ち、コマンド信号の取り込みタイミン
グから一定時間経過後に制御信号が生成されてメモリコ
アが活性化されるまでに、全てのシリアルデータが内部
に取り込まれることを保証する。そのために、バースト
長設定回路に設定可能なバースト長の最大値をクロック
周波数に応じて規定する。従って、本発明の半導体記憶
装置は、バースト長に関係ない同等のタイミングでメモ
リコア活性化信号が発生しても、設定されたバースト長
の全てのデータを正確に書き込むことができる。

【００４３】また、第１の側面の発明の好ましい態様
は、書込みコマンド信号の取込みタイミングから、次の
読出しコマンド信号の取込みタイミングまでの間隔が、
読出しコマンド信号の取込みタイミングから、次の読出
しコマンド信号の取込みタイミングまでの間隔と同一と
することを特徴とする。ここでは、コマンド信号の入力
間隔であるコマンドサイクルＴｒｃが常に最小値で一定
である。即ち、読出しコマンド−読出しコマンド、書込
みコマンド−書込みコマンド、読出しコマンド−書込み
コマンド、及び書込みコマンド−読出しコマンドの入力
間隔が常に一定である。これにより、コマンドサイクル
が一定で短いというメモリデバイスを提供することがで
きる。

【００４４】また、第１の側面の発明の別の好ましい態
様は、前記コマンド信号が読出しコマンド信号の時、前
記読出しコマンド信号の取込みタイミングから、データ
が読み出されるまでの時間が、前記間隔より長いことを
特徴とする。ここでは、高速なデータ読出し及びデータ
書込みを実現するため、例えば、メモリコアとコマンド
デコーダとがパイプライン構成をなす。

【００４５】次に、本発明の第２の側面は、クロックに
同期して動作する半導体記憶装置において、取り込まれ
たコマンド信号に基づいて、メモリコアを活性化する制
御信号を生成する制御信号生成回路を有し、前記制御信
号生成回路は、前記コマンド信号が読出しコマンド信号
の時、該読出しコマンド信号の取り込みタイミングに応
答して前記制御信号を出力し、前記コマンド信号が書込
みコマンド信号の時、バースト長の一連の書込みデータ
のうちｎ番目の書込みデータの取込みタイミングに応答
して、前記制御信号を出力することを特徴とする。

【００４６】上記の発明によれば、設定可能なバースト
長の全てのデータを正確に書き込むことができ、高速な
データ書込み処理及びデータ読出し処理を実現する。
尚、ここでいう変数ｎは、バースト長を最大値とする整
数であり、バースト長よりも少ない数でも良い。

【００４７】上記の本発明の第２に側面の半導体記憶装
置は、全てのシリアルデータが内部に取り込まれ、この
状態から一定時間経過後に制御信号を生成するように、
制御信号生成回路を制御する。従って、本発明の半導体
記憶装置は、設定されたバースト長分の全てのデータを
クロックの周波数に関係なく書き込むことができる。即
ち、設定可能なバースト長、及び書込みデータを取り込
むためのクロック周波数に制限を与えることなく、高速
なデータ書込み処理及びデータ読出し処理を実現する。

【００４８】また、上記発明の第２の側面での好ましい
実施態様は、読出しデータ及び書込みデータのバースト
長を設定するためのバースト長設定回路（後述する第２
及び第３の実施例のモードレジスタ４に相当）を有し、
前記制御信号生成回路は、設定されたバースト長に基づ
いて前記制御信号を出力することを特徴とする。ここで
は、任意のバースト長を設定するための具体的な構成例
を示す。

【００４９】また、上記発明の第２の側面での好ましい
実施態様は、設定されたバースト長の書込みデータの全
ビットを、一定時間以内に取り込み可能な場合、前記制
御信号生成回路は、その１ビット目の取り込みタイミン
グに応答して前記制御信号を出力することを特徴とす
る。ここでは、制御信号生成回路における制御信号の生
成方法の一例を規定する。

【００５０】また、上記発明の第２の側面での好ましい
実施態様は、取り込んだ書込みデータのビット数をカウ
ントするバーストカウンタ（後述する第２及び第３の実
施例のバーストカウンタ５１に相当）を有し、前記制御
信号生成回路は、設定されたバースト長の書込みデータ
の全ビットを、一定時間以内に取り込み不可能な場合、
前記バースト長分の書込みデータのｎ番目の書込みデー
タ取込みタイミングに応答して前記制御信号を出力する
ことを特徴とする。ここでは、制御信号生成回路におけ
る制御信号の別の生成方法を規定する。

【００５１】また、上記発明の第２の側面での好ましい
実施態様は、書込みコマンド信号の取込みタイミングか
ら、次の読出しコマンド信号の取込みタイミングまでの
間隔が、読出しコマンド信号の取込みタイミングから、
次の読出しコマンド信号の取込みタイミングまでの間隔
と同一とすることを特徴とする。ここでは、コマンド信
号の入力間隔であるＴｒｃが最小値で一定であることを
規定する。

【００５２】また、上記発明の第２の側面での好ましい
実施態様は、前記コマンド信号が読出しコマンド信号の
時、前記読出しコマンド信号の取込みタイミングから、
データが読み出されるまでの時間が、前記間隔より長い
ことを特徴とする。ここでは、高速なデータ読出し及び
データ書込みを実現するため、パイプライン処理が行わ
れていることを示す。

【００５３】次に、本発明の第３の側面は、クロックに
同期して動作する半導体記憶装置において、取り込まれ
たコマンド信号に応答して、メモリコアを活性化する制
御信号を生成する制御信号生成回路と、バースト長を設
定するためのバースト長設定回路とを有し、前記制御信
号生成回路は、データ読出し時及びデータ書込み時にお
いて、前記コマンド信号の取り込みタイミングに応答し
て、前記バースト長に関係ないタイミングで、前記制御
信号を出力する第１の回路と、データ読み出し時におい
て、前記コマンド信号の取り込みタイミングに応答して
前記制御信号を出力し、データ書込み時において、一連
の書込みデータのｎ番目の書込みデータの取込みタイミ
ングに応答して前記制御信号を出力する第２の回路とを
有し、前記クロックの周波数及び設定されたバースト長
に応じて、前記第１の回路と前記第２の回路とを切替え
可能とすることを特徴とする。

【００５４】上記の第３の側面によれば、設定可能なバ
ースト長の全てのデータを正確に書き込むことができ、
高速なデータ書込み処理、及びデータ読出し処理を実現
するための具体的な第３の構成例を規定する。尚、ここ
でいう変数ｎは、バースト長を最大値とする整数であ
り、バースト長より小さくても良い。

【００５５】本発明の半導体記憶装置において、例え
ば、第１の回路にて動作する場合は、コマンド信号の取
り込みタイミングから一定時間経過後に制御信号が生成
されメモリセル内のデータがセンスアンプに読み込まれ
る時までに、全てのシリアルデータが内部に取り込まれ
るように、バースト長設定回路に設定可能なバースト長
の最大値をクロック周波数毎に規定する。従って、設定
されたバースト長の全てのデータを正確に書き込むこと
ができる。一方、第２の回路にて動作する場合は、全て
のシリアルデータが内部に取り込まれ、この状態から一
定時間経過後に制御信号を生成するように、制御信号生
成回路を制御する。従って、この場合も設定されたバー
スト長分の全てのデータをクロックの周波数に関係なく
正確に書き込むことができる。

【００５６】更に、本発明の第４の側面は、所定のバー
スト長を有し、クロックに同期して動作するメモリ回路
において、複数のメモリセルと該メモリセルにビット線
を介して接続されるセンスアンプ群とを有するメモリコ
アと、取り込まれたコマンド信号に応答して、前記メモ
リコアを活性化する制御信号を生成する制御信号生成回
路とを有し、前記制御信号生成回路は、データ読出し時
及びデータ書込み時において、前記コマンド信号の取り
込みタイミングに応答して、前記バースト長にかかわら
ず固定された遅延時間後に、前記制御信号を出力し、前
記データ読み出し及びデータ書き込みが混在する場合の
コマンドサイクルが一定のクロック数であることを特徴
とする。

【００５７】上記の第４の側面によれば、バースト長を
ある程度制限することで、読み出しと書き込みとが混在
する時のコマンドサイクルを最短にすることができ、高
速ランダムアクセスを可能にすることができる。

【００５８】更に、本発明の第５の側面は、所定のバー
スト長を有し、クロックに同期して動作するメモリ回路
において、コマンド信号をデコードする第１のステージ
と、複数のメモリセルと該メモリセルにビット線を介し
て接続されるセンスアンプ群とを含むメモリコアを有
し、前記第１のステージとパイプライン動作する第２の
ステージと、取り込まれたコマンド信号に基づいて、前
記メモリコアを活性化する制御信号を生成する制御信号
生成回路を有し、前記制御信号生成回路は、前記コマン
ド信号が読出しコマンド信号の時、該読出しコマンド信
号の取り込みから一定の遅延時間後に、前記制御信号を
出力し、前記コマンド信号が書込みコマンド信号の時、
該書き込みコマンド信号の取り込みから前記バースト長
に応じた遅延時間後に、前記制御信号を出力することを
特徴とする。

【００５９】更に、本発明の第６の側面は、書き込みコ
マンドに応答して、バースト長に対応する所定数ビット
の書き込みデータを書き込むメモリ回路において、前記
書き込みコマンドと同時に、ローアドレス及びコラムア
ドレスを入力し、保持する第１のステージと、パイプラ
インスイッチを介して前記第１のステージに接続され、
前記ローアドレス及びコラムアドレスがデコードされワ
ード線及びセンスアンプの活性化が行われるメモリコア
を有する第２のステージと前記書き込みデータをシリア
ルに入力し、前記書き込みデータを前記メモリコアにパ
ラレルに供給する第３ステージと、前記所定数ビットの
書き込みデータが入力された後に、前記パイプラインス
イッチを導通する書き込み用パイプライン制御信号を生
成するシリアルデータ検出回路とを有することを特徴と
する。

【００６０】本発明の第６の側面によれば、パイプライ
ン構造のＦＣＲＡＭにおいて、バースト長の書き込みデ
ータを確実に取り込んでから、第２ステージのメモリコ
アを活性化することができる。また、連続する書き込み
時、連続する読み出し時において、コマンドサイクルを
バースト長にかかわらず短くすることができる。

【００６１】

【発明の実施の形態】以下、本発明の半導体記憶装置の
実施例を図面に基づいて説明する。但し、本発明は、以
下の実施例に限定されるものではない。

【００６２】図５は、クロックＣＬＫ１，／ＣＬＫ１に
同期して動作する本発明の半導体記憶装置の構成例を示
す。具体的には、本発明のＦＣＲＡＭの構成を示す。

【００６３】本発明の半導体記憶装置は、図５に示すよ
うに、クロックバッファ１、コマンドデコーダ２、アド
レスバッファ３、モードレジスタ４、バンク０用回路
５、バンク１用回路６、バンク０用シリパラ変換回路
７、バンク１用シリパラ変換回路８、バンク０用パラシ
リ変換回路９、バンク１用パラシリ変換回路１０、デー
タ入力バッファ１１、データ出力バッファ１２を含む。
また、バンク０用回路５とバンク１用回路６内には、マ
トリクス状に配列されたメモリセル１８、ローデコーダ
１７、センスアンプ１９、及びコラムデコーダ２０を含
む複数のメモリセルブロック（メモリセルブロック１６
ａ、１６ｂ、１６ｃ、１６ｄを示す。以後単にブロック
と呼ぶ）と、ＲＡＳ生成ユニット１３、アドレスラッチ
１４、及びライトアンプ／センスバッファ１５を含んで
いる。

【００６４】ＦＣＲＡＭは、クロックバッファ１，コマ
ンドデコーダ２，アドレスバッファ３及びモードレジス
タ４などで構成される第１のステージと、バンク回路
５，６を有するメモリコアで構成される第２ステージ
と、シリアル・パラレル回路７，８及びパラレル・シリ
アル回路９，１０、そして、データ入力バッファ１１，
データ出力バッファ１２で構成される第３ステージを有
する。これらのステージは、パイプライン動作を行い、
ステージ間には、図示しないパイプラインゲートが設け
られ、所定のタイミングでそのパイプラインゲートが開
かれる。

【００６５】上記のように構成される本発明の半導体記
憶装置は、内部で自動的にバンクインターリーブ動作を
行っており、複数のブロックを選択的に活性化し、更に
そのブロック内に記憶されているデータ読出し速度、及
びそのブロック内へのデータ書込み速度の高速化を実現
している。

【００６６】また、本発明の半導体記憶装置は、マトリ
クス状にメモリセルを敷きつめたセルマトリクス（コア
回路）が、複数のバンク単位（図示のバンク０用回路５
及びバンク１用回路６）に分割されている。バンク毎に
分割されたセルマトリクスは、更に複数のメモリセルが
ロー及びコラム方向に配置されたブロック１６ａ、１６
ｂ、１６ｃ、１６ｄを形成する。各ブロックでは、コラ
ム単位にセンスアンプ１９を有する。尚、図５に示す本
発明の半導体記憶装置は、説明の便宜上、２バンク構成
として図示するが、装置内のバンク構成はこれに限った
ものではない。

【００６７】上記、本発明の半導体記憶装置を構成する
各部の機能について簡単に説明する。クロックバッファ
１は、外部からのクロック信号ＣＬＫが入力され、装置
を構成する各部に同期クロックＣＬＫ１を供給する。コ
マンドデコーダ２には、外部からのコマンド信号、例え
ば、ライトイネーブル信号ＷＥ、チップセレクト信号／
ＣＳ等が入力され、コマンドデコーダ２は、それらのコ
マンド信号をデコードして、後述の対応する制御信号を
各バンク用回路に供給する。尚、／は負論理の信号を表
し、その他は正論理の信号を表す。アドレスバッファ３
は、外部からのメモリアドレス信号Ａ０〜Ａｎを受信
し、そのアドレス信号をデコードすることによりアクセ
ス対象となるバンクを選択する。尚、本発明では、バン
ク０用回路５、バンク１用回路６のいずれか１つを選択
する。また、入力されるアドレス信号の変数ｎはメモリ
容量に応じた整数とする。

【００６８】モードレジスタ４は、データ書込み及びデ
ータ読出しにおけるデータのバースト長を設定するため
のレジスタ（または、フューズ、スイッチ、及びワイヤ
ボンディングによる設定）を具備し、外部から設定され
るバースト長に基づいてバースト長情報を生成する。或
いは、バースト長が固定的に設定される場合は、モード
レジスタ４にバースト長の設定が行われることはない。

【００６９】データ入力バッファ１１は、書込みデータ
であるシリアルデータを受信して内部で処理可能なシリ
アルデータとしてバッファリングする。シリパラ変換回
路７及び８は、データ入力バッファ１１にて受信したシ
リアルデータを所定のタイミングでパラレルデータに変
換する。パラシリ変換回路９及び１０は、各ブロックか
ら読み出されるパラレルデータをシリアルデータに変換
する。データ出力バッファ１２は、各パラシリ変換回路
からのシリアルデータを受信し、外部で処理可能な信号
としてバッファリングして出力する。

【００７０】次にアドレスバッファ３に選択される各バ
ンク内の構成及び機能について説明する。ここでは、図
示のバンク０用回路５についてのみ説明し、同様の構成
を有するバンク１用回路６の構成及び機能については、
同一の符号を付して説明を省略する。バンク０用回路５
において、ＲＡＳ生成ユニット１３は、バンク内のメモ
リコア活性化信号ＲＡＳＺを生成する。また、ＲＡＳ生
成ユニット１３は、ブロック内の各構成を活性化するた
めの信号を生成し、更にブロックの活性化を開始してか
ら一定時間経過後に自動的に内部をプリチャージする。

【００７１】アドレスラッチ回路１４は、供給されたア
ドレス信号をラッチすると共にプリデコードし、バンク
内に配置された複数のブロック１６ａ〜１６ｄの１つを
選択する。ライトアンプ／センスバッファ１５（以後、
単にセンスバッファ１５と呼ぶ）は、データ読出し時、
選択されたメモリブロックから読み出されるパラレルデ
ータを受け取り、そのパラレルデータを後続の回路で処
理可能な信号にバッファリングして書込みデータバス上
に出力する。また、データ書込み時は、受信するパラレ
ルデータを各ブロックで処理可能な信号にバッファリン
グしてグローバルデータバス（ＧＤＢ）上に出力する。

【００７２】次に前記アドレスラッチ回路１４に選択さ
れる各ブロック内の構成及び機能について説明する。こ
こでは、図示のブロック１６ａについてのみ説明し、同
様の構成を有するブロック１６ｂ、１６ｃ、１６ｄの構
成及び機能については、同一の符号を付して説明を省略
する。ブロック１６ａにおいて、ローデコーダ１７は、
アドレス信号Ａ０〜Ａｎに対応するワード線を選択する
ためのワード線選択信号を生成する。センスアンプ１９
は、ワード線選択信号により選択されるワード線に接続
された全てのメモリセルのデータをビット線経由で供給
され、増幅する。コラムデコーダ２０は、前記複数のセ
ンスアンプに保持されているデータを複数ビット同時に
選択するためのコラム線選択信号ＣＬを生成する。

【００７３】上記、図５に示す半導体記憶装置は、クロ
ック信号ＣＬＫ、アクティブコマンドＡＣＴと読み出し
コマンドＲＤとの組み合わせ（アクティブリード）、及
びアドレス信号Ａ０〜Ａｎの入力によりデータ読出し動
作を開始する。

【００７４】ここで、本実施の形態例の半導体記憶装置
の基本的なデータ読出し動作（例えば、バースト長ＢＬ
＝４のとき）を図５に基づいて説明する。クロック信号
ＣＬＫは、内部のグローバルなクロック信号ＣＬＫ１と
して、半導体記憶装置の動作を同期制御するために、常
に内部の各構成部に供給されている。アクティブコマン
ドＡＣＴ及びリードコマンドＲＤは、１つのコマンド、
アクティブリードＡＣＴＲＤとして入力され、コマンド
デコーダ２でデコードされ、デコード結果に応じてＲＡ
Ｓ生成ユニット１３を制御する。あるいは、アクティブ
コマンドＡＣＴ及び読み出しコマンドＲＤを、２サイク
ルにまたがる一つのパケット形式で受け取るようにして
も良い。アドレス信号Ａ０〜Ａｎは、アドレスバッファ
３を介してアドレスラッチ１４に供給される。尚、アド
レスバッファ３で取り込まれたアドレスの一部は、図示
しないバンクデコーダでデコーダされ、データ読出し動
作を実行するバンクが選択される。ここでは、バンク０
用回路５が選択されたものとして説明する。

【００７５】ＲＡＳ生成ユニット１３は、アクティブリ
ードコマンドＡＣＴ＋ＲＤが入力されると、内部ＲＡＳ
信号であるメモリコア活性化信号ＲＡＳＺを生成する。
即ち、コマンド信号の取込みタイミングを基準にして信
号ＲＡＳＺを生成する。尚、ＲＡＳ生成ユニット１３
は、リフレッシュコマンド入力時に信号ＲＡＳＺを連続
的に内部生成してリフレッシュ動作を実行するための回
路であり、アクティブリードＡＣＴ＋ＲＤの入力時には
信号ＲＡＳＺを単発的に生成する。生成された信号ＲＡ
ＳＺは、メモリコアを活性化するための信号であり、ア
クセス対象となるブロックに供給される。

【００７６】更に、ＲＡＳ生成ユニット１３では、この
信号ＲＡＳＺに応答して、バンク０用回路５内のいずれ
かのブロックを活性化し、同時にセンスアンプ１９及び
センスバッファ１５を活性化する。また、ＲＡＳ生成ユ
ニット１３では、ブロックの活性化を開始してから一定
時間経過後に自動的に内部をプリチャージする。このプ
リチャージ動作では、外部からプリチャージ信号が供給
された場合と同様に、ＲＡＳ生成ユニット１３をリセッ
トしてプリチャージする。上記、内部で自動的に実行さ
れるプリチャージ動作を、以降では自己プリチャージと
呼ぶ。

【００７７】アドレスラッチ回路１４では、アドレス信
号Ａ０〜Ａｎを受け取ると、バンク０用回路５内に配置
された複数のブロック１６ａ、１６ｂ、１６ｃ、１６ｄ
の一つ、例えば、ブロック１６ａを選択する。更にアド
レスラッチ回路１４では、ローデコーダ１７を制御し、
適切なタイミングでワード線を選択させる。バンク０用
回路５内では、この選択されたブロック１６ａにおいて
のみローデコーダ１７が動作し、選択されたワード線に
結合されたブロック１６ａ内の全てのメモリセルのデー
タを読み出して、個々にセンスアンプ１９に格納する。

【００７８】また、アドレスラッチ回路１４は、コラム
デコーダ２０を制御して適切なタイミングでコラムを選
択させる。コラムデコーダ２０は、アクセス対象として
指定される複数（ビット数は固定）のコラム、例えば、
４つのコラムに供給し、それらのコラムのセンスアンプ
１９から４ビットのパラレルデータを読み出して、グロ
ーバルデータバス（ＧＤＢ）を介してセンスバッファ１
５に供給する。センスバッファ１５は、読み込んだ４ビ
ットのパラレルデータを増幅し、読出しデータバス（Ｄ
Ｂ−Ｒ）を介してパラシリ変換回路１８ａに供給する。
増幅された４ビットのパラレルデータは、パラシリ変換
回路９にてシリアルデータに変換され、データ出力バッ
ファ１２を介して外部に読み出される。

【００７９】このように本発明の半導体記憶装置は、デ
ータ読出し時、一度に複数のコラムを選択することによ
り、センスアンプ１９から複数ビットのパラレルデータ
を読み出す。そのため、固定（一定）の期間だけセンス
アンプ１９を駆動しておけばよく、センスアンプ動作の
期間をバースト長ＢＬに関わらず一定にして（例えば、
ＢＬ＝１とＢＬ＝４のセンスアンプ動作の期間が同
一）、乱れのないロー系のパイプライン動作を実行可能
にしている。その結果、ＦＣＲＡＭは、ランダム読み出
しが連続する場合、コマンドサイクルが最短になる。

【００８０】また、本発明の半導体記憶装置は、センス
アンプ動作の期間が同一であることを利用して自己プリ
チャージを実行することにより、センスアンプ１９から
のデータ読み出しの直後に、最適なタイミングでプリチ
ャージが行える。そのため、センスアンプ１９の動作能
力の限界に近い高速なサイクルでのデータ読み出しを実
現することができる。

【００８１】以上、本発明の半導体記憶装置の基本的な
データ読出し動作について説明したが、上記のように、
コマンド信号の取込みタイミングを基準にしてメモリコ
ア活性化信号ＲＡＳＺを生成する場合は、コマンド信号
の取込みタイミングから信号ＲＡＳＺがアクティブにな
るまでの時間が固定されるため、データ書込み時におい
て、以下のことを考慮する必要がある。

【００８２】例えば、バースト長ＢＬ＝４の時、ある周
波数のクロックに同期してデータ書込み動作を行うと正
確に書き込めるにもかかわらず、そのクロックより周波
数の低いクロックでは正確に書き込めない場合が考えら
れる。即ち、データを取り込む周波数が低い場合、信号
ＲＡＳＺがある特定時間の経過後に自動的にアクティブ
となるため、バースト長分の全ての書込みデータを取り
込む前にセンスアンプ１９への書込みが開始され、残り
のデータが書き込めない場合が考えられる。

【００８３】そこで、図５に示す半導体記憶装置では、
ＲＡＳ生成ユニット１３を図６（第１の実施例）、図１
２（第２及び第３の実施例）、または図１８（第４の実
施例）のような回路構成にすることにより、設定された
バースト長分の全ての書込みデータを書き込めるように
している。以下、第１から第４の実施例について、図面
に基づいて詳細に説明する。尚、本実施例のメモリセル
（例えば、図示のメモリセル１８）は、例えば、ＤＲＡ
Ｍ型のセル構造を有し、本実施例のメモリセル周辺の回
路構成は、先に説明した図１と同様の構成とする。

【００８４】［第１の実施の形態例］図６（ａ）及び
（ｂ）は、第１の実施例におけるＲＡＳ生成ユニット１
３の回路例（１）及び（２）をそれぞれ示す。

【００８５】図６（ａ）のＲＡＳ生成ユニット１３はデ
ータ読出し動作とデータ書込み動作で信号ＲＡＳＺの発
生タイミングを別々に設定され、図６（ｂ）のＲＡＳ生
成ユニット１３はデータ読出し動作とデータ書込み動作
で信号ＲＡＳＺの発生タイミングが同じに設定されてい
る。図６（ａ）に示すＲＡＳ生成ユニット１３は、第１
の遅延回路３１、第２の遅延回路３２、ＮＡＮＤゲート
３３、３４、３５、プリチャージ信号生成回路３６を含
む構成とし、コマンドデコーダ２にてクロックＣＬＫ，
／ＣＬＫに同期して取り込まれたコマンド信号／ＣＳ，
／ＷＥに基づいて、メモリコア活性化信号ＲＡＳＺを生
成する。図６（ｂ）に示すＲＡＳ生成ユニット１３は、
遅延回路４１、インバータ４２、ＮＡＮＤゲート４３、
４４、プリチャージ信号生成回路３６を含む構成とし、
図６（ａ）と同様にメモリコア活性化信号ＲＡＳＺを生
成する。

【００８６】ＦＣＲＡＭは、前述した通り、メモリ回路
を３つのステージに分けて、それぞれパイプライン動作
することにより、コマンドサイクルを短くし、ランダム
アクセスであってもアクセス時間を短くすることができ
る。その場合、留意すべき点は、バースト長である。読
み出し動作では、バースト長は出力段の第３ステージの
動作に影響するだけであり、メモリコアである第２ステ
ージの活性化のタイミングであるメモリコア活性化信号
ＲＡＳＺのタイミングには影響しない。従って、アクテ
ィブ・リード・コマンドに応答して、所定の遅延後にメ
モリコア活性化信号ＲＡＳＺを生成して、コマンドサイ
クルを所定の短いサイクルにすることができる。

【００８７】しかし、書込動作では、バースト長は入力
段の動作に影響するので、メモリコアである第２ステー
ジの活性化のタイミングをその分遅くすることが求めら
れる。書き込み動作が連続する場合は、メモリコア活性
化信号を送らせても、パイプライン動作によりバースト
長にかかわらずコマンドサイクルを読み出し動作並に短
くできる。しかし、書き込み動作後に読み出し動作が行
われる場合は、アクティブライトコマンドとアクティブ
リードコマンドとの間の時間が、通常の短いサイクルよ
りも長くなる。

【００８８】そこで、第１の実施例は、ＦＣＲＡＭにお
けるメモリコア活性化信号ＲＡＳＺを生成するタイミン
グを、読み出しと書き込みで同じにし、或いはそれぞれ
固定し、コマンドサイクルをできるだけ短くし、読み出
し動作、書き込み動作、それらの組み合わせ動作のいず
れであっても、コマンドサイクルを一定若しくは一定範
囲に入るようにする。

【００８９】上記の要件を満たすＦＣＲＡＭとしては、
第１にバースト長を所定の短い値、例えばＢＬ＝２、に
固定的に設定したＦＣＲＡＭがある。この例が、図６
（ｂ）に示されたＲＡＳ生成ユニット回路（２）であ
る。その場合、ＦＣＲＡＭは、動作クロックの周波数が
所定の値以下であるという規格を有する。従って、ＦＣ
ＲＡＭは、上記規格内で動作する限りは、バースト長が
ＢＬ＝２であってもＢＬ＝１であっても良い。

【００９０】上記の要件を満たす第２のＦＣＲＡＭとし
ては、設定可能なバースト長を、動作クロックの周波数
に対応したバースト長、例えばＢＬ＝４以下、に制限し
たものがある。この例が、図６（ａ）に示されたＲＡＳ
生成ユニット回路（１）である。その場合は、ＦＣＲＡ
Ｍは、その規格上、動作クロックの周波数に対応してあ
る程度のバースト長の選択の余地を有する。書き込み動
作でのメモリコア活性化信号ＲＡＳＺの遅延を、書き込
み時に読み出し時よりも長く設定し、その遅延時間に見
合ったバースト長と動作クロックの周波数を選ぶことが
できる。この場合でも、第１の遅延回路３１の遅延時間
が固定されているので、コマンドサイクルは一定の範囲
に入ることが保証される。例えば、周波数が高くなると
利用できるバースト長も長くすることができ、周波数が
低くなると利用できるバースト長も短くすることが必要
になる。例えば、クロック１００ＭＨｚで、バースト長
ＢＬ＝４までのシリアルデータを内部に取込み可能な場
合、モードレジスタ４にはＢＬ＝４以内の値が設定可能
となる。従って、クロック５０ＭＨｚで同期する場合
は、設定可能な最大バースト長はＢＬ＝２となる。

【００９１】以上の様に、第１の実施例では、メモリコ
ア活性化信号ＲＡＳＺが生成されるタイミングを、コマ
ンドの入力から固定の遅延後にしているので、利用でき
るバースト長の最大値をクロックＣＬＫ１，／ＣＬＫ１
の周波数に応じた固定値とする。メモリコア活性化信号
ＲＡＳＺのタイミングを固定化することで、ＦＣＲＡＭ
のコマンドサイクルを、できるだけ短い一定の長さにす
ることができる。

【００９２】図７は、第１の実施例における半導体記憶
装置の動作タイミングを示す。具体的にいうと、バース
ト長ＢＬ＝２の状態において、データ読出し動作を連続
的に実行する場合の動作タイミングを示す。図１０は、
図６（ａ）のＲＡＳ生成ユニットの動作タイミングを示
し、図１１は、図６（ｂ）のＲＡＳ生成ユニットの動作
タイミングを示す。以下、図７及び図１０，１１に従っ
て第１の実施例の動作を説明する。

【００９３】まず、図６（ａ）のＲＡＳ生成ユニットの
場合で説明する。コマンドデコーダ２にアクティブコマ
ンドＡＣＴ及び読み出しコマンドＲＤが、１つのコマン
ド、アクティブリードＡＣＴＲＤ、で入力されると、Ｒ
ＡＳ生成ユニット１３は、メモリコア活性化制御信号Ｒ
ＡＳＺを生成する。このメモリコア活性化信号ＲＡＳＺ
に応答して、メモリコア内では、ワード線が駆動され、
センスアンプが活性化され、最後に自動的にプリチャー
ジ動作される。

【００９４】図１０に示される通り、まず、コマンドデ
コーダ２は、読み出しコマンドの入力により、ノードＮ
４上にＨｉｇｈパルスを出力する。ノードＮ４上のＨｉ
ｇｈパルスを受けたＲＡＳ生成ユニット１３では、第２
の遅延回路３２にてそのＨｉｇｈパルスに所定の遅延ｄ
ｔ２を付加し、ノードＮ５上に出力する。ノードＮ５上
のＨｉｇｈパルスを受けたＮＡＮＤゲート３３は、この
パルスを反転し、ＬｏｗパルスをノードＮ６に出力す
る。そのＬｏｗパルスはＮＡＮＤゲート３４と３５で構
成するＲＳ−ＦＦのセット側に入力され、Ｈレベルのメ
モリコア活性化信号ＲＡＳＺが生成される。同時に活性
化信号ＲＡＳＺは、プリチャージ信号生成回路３６に入
力される（図１０のデータ読出し動作ＲＥＡＤを参
照）。プリチャージ信号生成回路３６は、後述する通
り、ＲＳ−ＦＦをリセットし、活性化信号ＲＡＳＺをＬ
レベルにする。

【００９５】図６（ｂ）のＲＡＳ生成ユニット１３の動
作は、図１１に示される通りであり、上記図１０の動作
説明における、第１の遅延回路３１と第２の遅延回路３
２を遅延回路４１に、ノードＮ４をノードＮ１に、ノー
ドＮ５をノードＮ３に、ＮＡＮＤゲート３３をインバー
タ４２に、それぞれ置き換えることで説明することがで
きる。但し、図１１に示される通り、遅延回路４１が共
通であるので、遅延時間ｄｔは読み出しＲＥＡＤと書き
込みＷＲＩＴＥとで同じである。従って、以降の動作は
全て図６（ａ）のＲＡＳ生成ユニット１３についてのみ
説明し、図６（ｂ）については説明を省略する。

【００９６】上記のように、ＲＡＳ生成ユニット１３か
ら出力される制御信号ＲＡＳＺがＨｉｇｈになると、ブ
ロック１６ａ内では、図１に示すメモリセル周辺回路に
示すように、ワード線選択信号ＭＷ及びＳＷ、ビット線
トランスファー信号ＢＬＴ、及びセンスアンプ駆動信号
ＳＡ１及びＳＡ２（図７のＳＡに相当）を適切なタイミ
ングで生成する。これにより、メモリセル２０１（図５
のメモリセル１８に相当）のデータは、ビット線ＢＬ
（図７のＢＬに相当）に現われ、センスアンプ２２０
（図５のセンスアンプ１９に相当）に取り込まれ、更に
センスアンプ２２０内で振幅が増幅される。

【００９７】プリチャージ信号生成回路３６では、先に
入力された制御信号ＲＡＳＺのＨｉｇｈに基づいて、所
定のタイミングで自己プリチャージ処理を行う。即ち、
プリチャージ信号生成回路３６は、所定のタイミングで
ノードＮ７上にＬｏｗパルスを出力し、ＮＡＮＤゲート
３４，３５からなるＲＳ−ＦＦをリセットし、制御信号
ＲＡＳＺをＬｏｗに戻す（図１０のデータ読出し動作、
及び図７のＲＡＳＺを参照）。

【００９８】また、読み出しコマンドＲＤの入力に対応
して、コラムアドレスに対応するコラム線選択信号ＣＬ
に選択されたセンスアンプ１９のデータがグローバルデ
ータバスＧＤＢに読み出される。読み出されたデータ
は、２ビットのパラレルデータであり、このデータがセ
ンスバッファ１５を介してデータバスＤＢ−Ｒ上に出力
され、更にパラシリ変換回路９にてシリアルデータに変
換され、読出しデータＤＯＵＴ０〜７として外部に出力
される。尚、読出しデータは説明の便宜上８ビットと規
定するが、これに限ったものではない。但し、ここの例
では、バースト長が２であるので、読み出しデータＤＯ
ＵＴ０，１が出力されるだけである。

【００９９】この様なデータ読出し動作を、例えば、図
７に示すように繰り返し実行した場合、コマンド入力か
らメモリコア活性化信号ＲＡＳＺの発生までの遅延時間
ｄｔＲは固定される。従って、第１の実施例の半導体記
憶装置は、従来のＳＤＲＡＭの動作（図２参照）よりラ
ンダムアクセスのリードサイクル、即ち、コマンド信号
の入力間隔であるＴｒｃ（この場合は３クロック）が短
く、常に最小の時間Ｔｒｃでデータ読み出し処理を繰り
返すことができる。このように、第１の実施例の半導体
記憶装置では、従来のＳＤＲＡＭよりも高速なデータ読
出しを実現している。

【０１００】図８は、第１の実施例でバースト長ＢＬ＝
２の状態において、データ書込み動作とデータ読出し動
作を連続的に交互に実行する場合の動作タイミングを示
す。以下、図８及び図６，１０，１１に従って、その動
作を説明する。

【０１０１】まず、第１の実施例の半導体記憶装置は、
クロック信号ＣＬＫ、アクティブコマンドＡＣＴ、書き
込みコマンドＷＲ、アドレス信号Ａ０〜Ａｎ，及び書込
みデータＤＩＮ０〜ＤＩＮ７の入力によりデータ書込み
動作を開始する。アクティブコマンドＡＣＴ、書き込み
コマンドＷＲは、アクティブライトＡＣＴＷＲとして供
給され、コマンドデコーダ２でデコードされ、デコード
結果に応じてＲＡＳ生成ユニット１３を制御する。アド
レス信号Ａ０〜Ａｎは、アドレスバッファ３に供給さ
れ、同時に書込みデータＤ０〜Ｄ７がデータ入力バッフ
ァ１１に供給される。尚、書込みデータは説明の便宜上
８ビットと規定するが、これに限ったものではない。こ
この例では、バースト長が２であるので、書き込みデー
タＤ０，１が入力されるだけである。

【０１０２】コマンドデコーダ２にアクティブライトコ
マンドＡＣＴＷＲが入力されると、ＲＡＳ生成ユニット
１３は、遅延時間ｄｔＷを伴ってメモリコア活性化信号
ＲＡＳＺを生成する。まず、コマンドデコーダ２では、
書込みコマンドの入力により、ノードＮ１上にＨｉｇｈ
パルスを出力する。ノードＮ１上のＨｉｇｈパルスを受
けたＲＡＳ生成ユニット１３では、第１の遅延回路３１
にてそのＨｉｇｈパルスに所定の遅延ｄｔ１を付加し、
ノードＮ３上に出力する。ノードＮ３上のＨｉｇｈパル
スを受けたＮＡＮＤゲート３３は、このパルスを反転
し、ＬｏｗパルスをノードＮ６に出力する。そのＬｏｗ
パルスはＮＡＮＤゲート３４と３５で構成するＲＳ−Ｆ
Ｆのセット側に入力され、Ｈレベルのメモリコア活性化
信号ＲＡＳＺが生成される。同時に制御信号ＲＡＳＺ
は、プリチャージ信号生成回路３６に入力される（図１
０のデータ書込み動作を参照）。

【０１０３】上記のように、ＲＡＳ生成ユニット１３か
ら出力される制御信号ＲＡＳＺがＨｉｇｈになると、ブ
ロック１６ａ内では、図７のデータ読出し動作と同様
に、ワード線選択信号ＭＷ及びＳＷ及びセンスアンプ駆
動信号ＳＡが適切なタイミングで生成され、メモリセル
１８のデータがビット線ＢＬ上に読み出され、そのデー
タがセンスアンプ１９に取り込まれ、更にセンスアンプ
１９内で振幅が増幅される。

【０１０４】プリチャージ信号生成回路３６では、先に
入力された制御信号ＲＡＳＺのＨｉｇｈに基づいて、所
定のタイミングで自己プリチャージ処理を行う（データ
読出し処理と同様）。即ち、プリチャージ信号生成回路
３６は、所定のタイミングでノードＮ７上にＬｏｗパル
スを出力し、ＲＳ−ＦＦをリセットし、制御信号ＲＡＳ
ＺをＬｏｗに戻す（図１０のデータ書込み動作、及び図
８のＲＡＳＺを参照）。

【０１０５】また、データ入力バッファ１１に入力され
る書込みデータＤＩＮは、設定されたバースト長（この
場合はＢＬ＝２）に基づくシリアルデータであり、その
シリアルデータは、シリパラ変換回路７にて２ビットの
パラレルデータに変換され、書込みデータバスＤＢＷ―
０，１を介してセンスバッファ１５に供給される。セン
スバッファ１５は、グローバルデータバスＧＤＢ−０，
１を介して、コラムデコーダ２０がアクセス対象として
指定するコラムのセンスアンプ１９に対して、そのパラ
レルデータを供給する。この時、先にメモリセルから読
み出され、センスアンプ１９に保持されていたデータ
は、そのパラレルデータ（書込みデータ）により上書き
される。その後、各センスアンプに保持された書込みデ
ータが対応する各メモリセルにそれぞれ書き込まれ記憶
される。

【０１０６】図６（ｂ）に示されるＲＡＳ生成ユニット
を利用すると、図８に示される通り、メモリコア活性化
信号ＲＡＳＺが生成されるタイミングｄｔＷ，ｄｔＲが
常に同じになり、データ書き込み動作とデータ読み出し
動作が、同じコマンドサイクルになり、ＦＣＲＡＭが短
いコマンドサイクルで高速動作するというメリットを最
大限にすることができる。但し、その場合は、固定化さ
れたタイミングｄｔＷ，ｄｔＲに適合するバースト長に
設定するか、固定的なバースト長にするという仕様上の
制限が付随する。

【０１０７】図８に示すように書き込みと読み出しサイ
クルを交互に繰り返し実行した場合、第１の実施例の半
導体記憶装置は、従来のＳＤＲＡＭの動作（図３参照）
よりコマンド信号の入力間隔であるコマンドサイクルＴ
ｒｃ（この場合は３クロック）が短く、常に最小の時間
Ｔｒｃで各動作を繰り返すことができる。

【０１０８】また、図６（ａ）に示されるＲＡＳ生成ユ
ニットを利用した場合でも、書き込み用の第１の遅延回
路の遅延時間ｄｔ１をある程度の時間に固定すること
で、データ書き込み動作と読み出し動作を繰り返す場合
でも、コマンドサイクルをある程度の短さに維持するこ
とができる。

【０１０９】図９は、第１の実施例において、データ書
き込み動作を繰り返した場合の動作タイミング図であ
る。書き込み動作時において、コマンドの入力からメモ
リコア活性化信号ＲＡＳＺがＨレベルになるまでの遅延
時間ｄｔＷは固定されている。そして、ＦＣＲＡＭのパ
イプライン構成により、メモリコア内のセンスアンプが
活性化状態であっても、次のアクティブ・ライト・コマ
ンドＡＣＴＷＲを入力することができるので、遅延時間
ｄｔＷが長くなっても、その連続書き込み動作時のコマ
ンドサイクルは、常に最小の時間Ｔｒｃ（３クロック）
にすることができる。

【０１１０】このように、第１の実施例では、図７、図
８、図９の動作タイミングからわかる通り、設定可能な
バースト長の最大値をクロックＣＬＫ，／ＣＬＫの周波
数に応じた固定値とするという仕様上の制限を持たせる
ことにより、コマンド信号（ＡＣＴＲＤまたはＡＣＴＷ
Ｒ）の取り込みタイミングから一定時間経過後に制御信
号ＲＡＳＺを出力することができる。この構成により、
第１の実施例のメモリ回路は、連続読み出し時、連続書
き込み時、そして書き込みと読み出しを交互に行う時に
おいて、いずれも短いコマンドサイクルでの動作を実現
する。そして、仕様上の制限により、第１の実施例のメ
モリ回路は、設定されたバースト長分の全てのシリアル
データを内部に取り込むことが可能となり、全てのシリ
アルデータを取り込む前にセンスアンプ１９への書込み
が開始されて、残りのデータが書き込めないという問題
はない。

【０１１１】また、第１の実施例の半導体記憶装置は、
コマンド信号（ＡＣＴＲＤまたはＡＣＴＷＲ）の入力間
隔であるコマンドサイクル時間Ｔｒｃが常に最小値で一
定となり、これにより、ＲＡＳ生成ユニット１３の制御
が容易になる。

【０１１２】また、データ読み出し動作及び書き込み動
作においては、メモリ回路がパイプライン構造を有する
ので、前サイクルでのセンスアンプ活性化状態中であっ
ても、次のコマンドを取り込むことができるので、コマ
ンドサイクルＴｒｃは実質的にセンスアンプの活性化サ
イクルに応じた短い時間となる。従って、読み出し時の
コマンドの取込みタイミングから出力信号ＤＯＵＴ上に
データが読み出されるまでの時間が、コマンドサイクル
時間Ｔｒｃより長くなっている。また、書き込み時のコ
マンドの取り込みからデータがメモリセルの書き込まれ
るまでの時間が、コマンドサイクル時間Ｔｒｃより長く
なっている。

【０１１３】第１の実施例において、バースト長をＢＬ
＝２に固定し、書き込み時と読み出し時のメモリコア活
性化信号ＲＡＳＺの発生までの遅延時間ｄｔＲ，ｄｔＷ
を同じに固定すると、図７，８，９に示される通り、い
かなる動作の組み合わせであっても、コマンドサイクル
Ｔｒｃは、常に一定の３クロックに維持される。その結
果、ＦＣＲＡＭのコマンドサイクルを短くできるという
特性をより生かすことができる。

【０１１４】［第２の実施の形態例］図１２は、第２の
実施例におけるＲＡＳ生成ユニット１３の回路例を示
す。図１２のＲＡＳ生成ユニット１３は、バーストカウ
ンタ５１、第１の遅延回路５２、第２の遅延回路５３、
ＮＡＮＤゲート５４、５５、５６、プリチャージ信号生
成回路３６を含む構成とし、コマンドデコーダ２にてク
ロックＣＬＫ，／ＣＬＫに同期して取り込まれたコマン
ド信号／ＣＳ，／ＷＥに基づいて、メモリコア活性化信
号ＲＡＳＺを生成する。バーストカウンタ５１を設けた
点が、図６（ａ）の回路と異なる。

【０１１５】また、第２の実施例は、第１の実施例とは
異なり、モードレジスタ４に設定するバースト長の最大
値をクロックＣＬＫ１，／ＣＬＫ１の周波数に応じた固
定値としない。即ち、クロックの周波数にかかわらず、
モードレジスタ４に任意に設定されたバースト長分の全
てのシリアルデータを書込み可能とする。そこで、第２
の実施例では、データ読出し時は、第１の実施例と同様
に、読出しコマンドＡＣＴＲＤの取り込みタイミングか
ら一定時間経過後に制御信号ＲＡＳＺを出力する。ま
た、データ書込み時は、任意に設定されたバースト長分
の書込みデータの全部を取込んだ後に制御信号ＲＡＳＺ
を出力する。その為に、図１２のＲＡＳ生成ユニット
は、バーストカウンタ５１を設け、バースト長分の書き
込みデータの取り込みに要する時間をカウントする。即
ち、アクティブライトＡＣＴＷＲの取り込みタイミング
からバースト長に基づいた遅延時間後に制御信号ＲＡＳ
Ｚを生成する。

【０１１６】図１３は、第２の実施例における半導体記
憶装置の動作タイミングを示す。具体的にいうと、バー
スト長ＢＬ＝４の状態において、データ書込み動作とデ
ータ読出し動作を連続的に交互に実行する場合の動作タ
イミングを示す。また、図１４は、ＲＡＳ生成ユニット
の動作タイミングを示す。以下、図１３、１４に従っ
て、第２の実施例の書き込みから読み出しまでの動作を
説明する。

【０１１７】第２の実施例の半導体記憶装置も、第１の
実施例と同様に、クロック信号ＣＬＫ、アクティブライ
トコマンドＡＣＴＷＲ、アドレス信号Ａ０〜Ａｎ，及び
書込みデータＤＩＮ０〜ＤＩＮ７の入力によりデータ書
込み動作を開始する。

【０１１８】コマンドデコーダ２にアクティブライトコ
マンドＡＣＴＷＲが入力されると、ＲＡＳ生成ユニット
１３は、バースト長に応じた数だけクロックをカウント
した後、制御信号ＲＡＳＺを生成する。まず、コマンド
デコーダ２では、書込みコマンドＡＣＴＷＲの入力によ
り、ノードＮ１上にＨｉｇｈパルスを出力する。ノード
Ｎ１上のＨｉｇｈパルスを受けたＲＡＳ生成ユニット１
３では、バーストカウンタ５１にてシリアルに入力され
る書込みデータのビット数であるバースト長を、クロッ
クＣＬＫ１，／ＣＬＫ１に同期してカウントする。ここ
ではＢＬ＝４であるから、クロックＣＬＫ１，／ＣＬＫ
１を４回カウントする。バーストカウンタ５１は、４ビ
ット目のシリアルデータＤ３のタイミングクロックをカ
ウントすると、ノードＮ２上にＨｉｇｈパルスを出力す
る。これにより、バーストカウンタ５１は、遅延時間ｄ
ｔＢだけＨパルスを遅らせる。また、ノードＮ２上のＨ
ｉｇｈパルスを受けた第１の遅延回路５２にてそのＨｉ
ｇｈパルスに所定の遅延ｄｔ１を付加し、ノードＮ３上
に出力する。ノードＮ３上のＨｉｇｈパルスを受けたＮ
ＡＮＤゲート５４は、このパルスを反転し、Ｌｏｗパル
スをノードＮ６に出力する。そのＬｏｗパルスはＮＡＮ
Ｄゲート５４と５６で構成するＲＳ−ＦＦのセット側に
入力され、Ｈレベルのメモリコア活性化信号ＲＡＳＺが
生成される。同時に制御信号ＲＡＳＺは、図１４に示さ
れる通り、プリチャージ信号生成回路３６に入力され
る。

【０１１９】上記のように、ＲＡＳ生成ユニット１３か
ら出力される制御信号ＲＡＳＺがＨｉｇｈになると、メ
モリコア内のブロック１６ａ内では、図８のデータ書込
み動作（第１の実施例）と同様に、ワード線選択信号Ｍ
Ｗ及びＳＷ及びセンスアンプ駆動信号ＳＡが適切なタイ
ミングで生成され、メモリセル１８のデータがビット線
ＢＬ上に読み出され、そのデータがセンスアンプ１９に
取り込まれ、更にセンスアンプ１９内で振幅が増幅され
る。

【０１２０】プリチャージ信号生成回路３６では、先に
入力された制御信号ＲＡＳＺのＨｉｇｈに基づいて、所
定のタイミングで自己プリチャージ処理を行う（データ
読出し処理と同様）。即ち、図１２，１４に示される通
り、プリチャージ信号生成回路３６は、所定のタイミン
グでノードＮ７上にＬｏｗパルスを出力し、ＲＳ−ＦＦ
をリセットし、制御信号ＲＡＳＺをＬｏｗに戻す。

【０１２１】また、データ入力バッファ１１に入力され
る書込みデータＤＩＮは、設定されたバースト長（この
場合はＢＬ＝４）に基づく４ビットのシリアルデータで
あり、そのシリアルデータは、シリパラ変換回路７にて
４ビットのパラレルデータに変換され、書込みデータバ
スＤＢＷ−０〜３を介してセンスバッファ１５に供給さ
れる。センスバッファ１５は、グローバルデータバスＧ
ＤＢ―０〜３を介して、コラムデコーダ２０がアクセス
対象として指定するコラムのセンスアンプ１９に対し
て、そのパラレルデータを供給する。この時、先にメモ
リセルから読み出され、センスアンプ１９に保持されて
いたデータは、そのパラレルデータ（書込みデータ）に
より上書きされる。その後、各センスアンプに保持され
た書込みデータが対応する各メモリセルにそれぞれ書き
込まれ記憶される。

【０１２２】図１３に示されるように、書き込み時は、
コマンドの入力からメモリコア活性化信号ＲＡＳＺの発
生までの遅延時間ｄｔＷは、バーストカウンタ５１の遅
延ｄｔＢと第１の遅延回路５２の遅延ｄｔ１との合計に
ほぼ等しい。また、読み出し時での遅延時間ｄｔＲは、
第２の遅延時間５３の遅延ｄｔ２にほぼ等しい。そし
て、書き込み時には、バースト長分の書き込みデータＤ
０〜Ｄ３が全て取り込まれた後に、メモリコア活性化信
号ＲＡＳＺを生成させているので、書き込みデータが確
実に書き込まれる。但し、バーストカウンタの遅延ｄｔ
Ｂにより、書き込みコマンドＷＲから読み出しコマンド
ＲＤまでの期間は４クロックと、読み出しコマンドＲＤ
から書き込みコマンドＷＲまでの期間の３クロックより
も長くなる。

【０１２３】しかし、ＦＣＲＡＭのパイプライン構成に
より、前サイクルでのセンスアンプ活性化中に、次のサ
イクルのコマンドを入力することができるので、従来の
ＳＤＲＡＭよりもコマンドサイクルは短くなる。

【０１２４】図１５は、第２の実施の形態例における、
連続書き込み動作についての動作タイミング図である。
この場合も、バースト長ＢＬが４に設定されている場合
である。それぞれの書き込み動作では、図１３の場合と
同様に、書き込みコマンドＡＣＴＷＲの供給からメモリ
コア活性化信号ＲＡＳＺの生成までの遅延時間ｄｔＷ
は、バーストカウンタの遅延ｄｔＢと第１の遅延回路の
遅延ｄｔ１との合計にほぼ等しい。しかし、ＦＣＲＡＭ
のパイプライン構成により、前サイクルでのセンスアン
プの活性化中（活性化信号ＳＡがＨレベルの間）に次の
サイクルのコマンドと書き込みデータＤ０〜Ｄ３を供給
開始することができる。従って、連続して書き込みが行
われる場合は、たとえバースト長分の遅延ｄｔＢを追加
しても、コマンドサイクルＴｒｃは、３クロックと短く
なる。

【０１２５】図示しないが、第２の実施の形態例におい
て、連続して読み出し動作が行われる場合も、図７に示
される通り、コマンドサイクルは３クロックと短くな
る。

【０１２６】このように、第２の実施例では、図１３、
１５の動作タイミングからわかる通り、書込み動作時
は、任意に設定されたバースト長分の書込みデータを全
て取込み、その後にメモリコア活性化信号ＲＡＳＺを生
成する。この構成により、第２の実施例の半導体記憶装
置では、設定されたバースト長分の全てのシリアルデー
タを内部に取り込むことが可能となり、全てのシリアル
データを取り込む前にセンスアンプ１９への書込みが開
始されて、残りのデータが書き込めないという問題がな
い。

【０１２７】また、第２の実施例の半導体記憶装置も第
１の実施例と同様に、データ読み出し動作、データ書き
込み動作、それらの交互の繰り返しにおいては、コマン
ドの取込みタイミングから出力信号ＤＯＵＴ上にデータ
が読み出されるまでの時間、及びコマンドの取り込みか
らデータがメモリセルに書き込まれるまでの時間が、コ
マンドサイクル時間Ｔｒｃより長くなっている。これ
は、ＦＣＲＡＭのパイプライン構成により、第２ステー
ジのセンスアンプが活性化中でも、第１ステージにてコ
マンドの入力及び書き込みデータの取り込みを開始する
ことができるからである。

【０１２８】［第３の実施例］第２の実施例は、バース
トカウンタ５１がバースト長の数をクロックに同期して
カウントして、バースト長に応じた遅延時間ｄｔＷを生
成する。しかし、バースト長に応じた遅延時間ｄｔＷを
生成するためには、バーストカウンタ５１がバースト長
の数より少ない数をクロックに同期してカウントしても
良い。即ち、第１の遅延回路５２の遅延時間ｄｔ１やそ
の後段の遅延によっては、バーストカウンタ５１がカウ
ントすべき数は、必ずしもバースト長の数と等しい必要
はない。バーストカウンタ５１の遅延ｄｔＢとその後段
ｄｔ１などの合計の遅延が、バースト長に応じた遅延ｄ
ｔＷであればよい。そこで、第３の実施例では、バース
トカウンタ５１が、バースト長の数より所定数少ない数
をカウントしてから、Ｈレベルのパルス信号を出力す
る。

【０１２９】第２及び第３の実施例のいずれでも、書き
込みコマンドＡＣＴＷＲの供給からメモリコア活性化信
号ＲＡＳＺの発生までの遅延時間ｄｔＷは、バースト長
に応じた時間になることに変わりはない。

【０１３０】第３の実施例は、ＲＡＳ生成ユニット１３
を、第２の実施例における図１２の回路例と同一の構成
で実現する。第３の実施例は、第２の実施例とは異な
り、データ書込み時、任意に設定されたバースト長分の
書込みデータの一部を取込んだ時点で、バーストカウン
タ５１がＨレベルを出力し、その後第１の遅延回路の一
定時間ｄｔ１経過後に制御信号ＲＡＳＺを出力する。
尚、データ書込み動作における制御信号ＲＡＳＺの生成
する動作以外、及びデータ読出し動作などのこれ以外の
動作は、第２の実施例と同様である。その意味で、第３
の実施例は第２の実施例の応用例といえる。従って、こ
こでは、第２の実施例との相違点のみ説明し、同様の動
作については説明を省略する。

【０１３１】第３の実施例の半導体記憶装置では、モー
ドレジスタ４に任意に設定されたバースト長分の書込み
データの全ビットを、書込みデータの１ビット目の取り
込みタイミングから一定時間ｄｔ１（固定時間）以内に
取り込み可能な場合、ＲＡＳ生成ユニット１３がその１
ビット目の取り込みタイミングから一定時間ｄｔ１経過
後、制御信号ＲＡＳＺを出力する。一方、前記一定時間
ｄｔ１以内に取り込み不可能な場合、ＲＡＳ生成ユニッ
ト１３は、バーストカウンタ５１のカウント値により、
内部にバースト長分の書込みデータ数より所定ビット少
ない書込みデータを取り込んだことを確認し、この状態
から一定時間ｄｔ１経過後、制御信号ＲＡＳＺを出力す
る。尚、書込みデータはクロックＣＬＫ１，／ＣＬＫ１
に同期して内部に取り込まれているものとする。

【０１３２】例えば、モードレジスタ４にバースト長Ｂ
Ｌ＝４が設定され、前記固定時間ｄｔ１内に４ビットの
書込みデータを取り込める場合、ＲＡＳ生成ユニット１
３は、その１ビット目のデータＤ０の取り込みタイミン
グから、即ち、第１の実施例と同じタイミングから、一
定時間経過ｄｔ１後、制御信号ＲＡＳＺを出力する。一
方、モードレジスタ４にバースト長ＢＬ＝４が設定さ
れ、前記固定時間ｄｔ１内に４ビットの書込みデータの
内、２ビットしか取り込めない場合、ＲＡＳ生成ユニッ
ト１３は、バーストカウンタ５１によりバースト長分の
書込みデータ数の４ビットより１ビット少ない３ビット
目の書込みデータＤ３を取り込んだことを確認し、そこ
から一定時間ｄｔ１経過後、制御信号ＲＡＳＺを出力す
る。

【０１３３】尚、モードレジスタ４に設定可能なバース
ト長は任意であるから、例えば、バースト長ＢＬ＝８が
設定され、前記固定時間ｄｔ１内に８ビットの書込みデ
ータの内、４ビットしか取り込めない場合、ＲＡＳ生成
ユニット１３は、バーストカウンタ５１により、バース
ト長分の書込みデータ数の８ビットより３ビット少ない
５ビット目（ｎビット目）の書込みデータを取り込んだ
ことを確認し、そこから一定時間ｄｔ１経過後、制御信
号ＲＡＳＺを出力する。

【０１３４】図１６は、第３の実施例における半導体記
憶装置の動作タイミングを示す。具体的にいうと、バー
スト長ＢＬ＝４の状態において、前記固定時間ｄｔ１内
に４ビットの書込みデータの内、２ビットしか取り込め
ない場合の動作タイミングを示す。また、図１７は、Ｒ
ＡＳ生成ユニットの動作タイミングを示す。以下、図１
６、１７に従って第３の実施例の動作を説明する。

【０１３５】コマンドデコーダ２にアクティブライトコ
マンドＡＣＴＷＲがパケット形式で入力されると、ＲＡ
Ｓ生成ユニット１３は、バーストレングスＢＬの数より
所定数少ない数をカウント後（ｄｔＢ）、固定時間ｄｔ
１後に制御信号ＲＡＳＺを生成する。まず、コマンドデ
コーダ２では、書込みコマンドの入力により、ノードＮ
１上にＨｉｇｈパルスを出力する。ノードＮ１上のＨｉ
ｇｈパルスを受けたＲＡＳ生成ユニット１３では、バー
ストカウンタ５１がバースト長に対応する数をカウント
する。この例では、バースト長ＢＬ＝４に対して、カウ
ント数は３になっている。バーストカウンタ５１は、シ
リアルデータの３ビット目Ｄ３のタイミングクロックを
カウントすると、ノードＮ２上にＨｉｇｈパルスを出力
する。これによりバーストカウンタ５１は遅延ｄｔＢを
Ｈパルスに与える。そして、ノードＮ２上のＨｉｇｈパ
ルスを受けた第１の遅延回路５２は、そのＨｉｇｈパル
スに所定の遅延ｄｔ１を付加し、ノードＮ３上に出力す
る。ノードＮ３上のＨｉｇｈパルスを受けたＮＡＮＤゲ
ート５４は、このパルスを反転し、Ｌｏｗパルスをノー
ドＮ６に出力する。そのＬｏｗパルスはＮＡＮＤゲート
５４と５６で構成するＲＳ−ＦＦのセット側に入力さ
れ、Ｈレベルのメモリコア活性化信号ＲＡＳＺが生成さ
れる。同時に、Ｈレベルのメモリコア活性化信号ＲＡＳ
Ｚは、プリチャージ信号生成回路３６に入力される。

【０１３６】上記のように、コマンド入力から遅延時間
ｄｔＷ後にＲＡＳ生成ユニット１３から出力される制御
信号ＲＡＳＺがＨｉｇｈになると、メモリコアのブロッ
ク１６ａ内では、図１３のデータ書込み動作（第２の実
施例）と同様に、ワード線選択信号ＭＷ及びＳＷ及びセ
ンスアンプ駆動信号ＳＡが適切なタイミングで生成さ
れ、メモリセル１８のデータがビット線ＢＬ上に読み出
され、そのデータがセンスアンプ１９に取り込まれ、更
にセンスアンプ１９内で振幅が増幅される。尚、以降の
動作は第２の実施例と同様のため説明を省略する。

【０１３７】このように、第３の実施例では、バースト
カウンタ５１が、バースト長に応じた数をカウントして
から後にメモリコア活性化信号ＲＡＳＺが生成される。
従って、コマンドの入力からバースト長に応じた遅延時
間後にメモリ活性化信号ＲＡＳＺが生成される。従っ
て、任意に設定されたバースト長分の書込みデータが確
実に取り込まれてから、センスアンプが活性化され、書
き込みエラーの発生が防止される。第３の実施例は、第
２の実施例と同様の効果が得られると共に、高速なデー
タ書込み動作を行うことができる。

【０１３８】［第４の実施例］図１８（ａ）は、第４の
実施例におけるＲＡＳ生成ユニット１３の回路例を示
す。

【０１３９】図１８（ａ）のＲＡＳ生成ユニット１３
は、バーストカウンタ６１、トランスファーゲート６
３、６３、インバータ６４、第１の遅延回路６５、第２
の遅延回路６６、ＮＡＮＤゲート６７、６８、６９、プ
リチャージ信号生成回路３６を含む構成とし、コマンド
デコーダ２にてクロックＣＬＫ，／ＣＬＫに同期して取
り込まれたコマンド信号／ＣＳ，／ＷＥに基づいて、メ
モリセル内のデータをセンスアンプに読み込むための制
御信号ＲＡＳＺを生成する。

【０１４０】第４の実施例は、第１の実施例と、第２ま
たは第３の実施例との両方の構成を備え、クロックの周
波数及び設定されたバースト長に応じて切替え可能とす
る。

【０１４１】例えば、図１８（ａ）に示すように、モー
ドレジスタ４の出力ノードｂｌ２にトランスファーゲー
ト６２、６３が接続されている場合に、バースト長ＢＬ
＝２が設定されると、トランスファーゲート６３が導通
し、読み出し、書き込み共に、コマンド信号ＲＤ、ＷＲ
の取り込みタイミングから一定時間ｄｔ１経過後に、制
御信号ＲＡＳＺを出力する。即ち、第１の実施例の動作
を行う。

【０１４２】一方、ＢＬ＝２以外のバースト長、例えば
ＢＬ＝４，８，１６、が設定されると、トランスファー
ゲート６２が導通し、データ書込み時は、任意に設定さ
れたバースト長分の書込みデータの全部または一部の取
込みをバーストカウンタ６１で確認し、その一定時間ｄ
ｔ１経過後に制御信号ＲＡＳＺを出力する。また、デー
タ読出し時は、読出しコマンドＲＤの取り込みタイミン
グから一定時間ｄｔ２経過後に制御信号ＲＡＳＺを出力
する。即ち、第２または第３の実施例の動作を行う。

【０１４３】尚、第４の実施例では、各トランスファー
ゲートの制御以外の動作が第１、第２、第３の実施例と
同様のため、データ読出し動作及びデータ書込み動作に
ついては説明を省略する。また、図１８（ａ）では、説
明の便宜上、モードレジスタ４の出力信号ｂｌ２をＲＡ
Ｓ生成ユニット１３に供給しているが、これに限らず、
クロックＣＬＫ１，／ＣＬＫ１の周波数に応じてどの出
力信号ｂｌ２，ｂｌ４，ｂｌ８，ｂｌ１６を供給しても
かまわない。また、モードレジスタ４に設定可能なバー
スト長も図示のＢＬ＝２，４，８，１６に限らない。更
に、図１８（ｂ）には、電気的に設定可能なレジスタ以
外のモードレジスタ４の回路例を示す。図１８（ｂ）
は、インバータ８１〜８６、ＮＡＮＤゲート８７〜９
０、フューズ９１、９２、抵抗９３、９４を含む構成と
し、例えば、両方のフューズが接続されるとバースト長
がＢＬ＝２に固定され、フューズ９１が接続されフュー
ズ９２が切断されるとバースト長がＢＬ＝４に固定さ
れ、フューズ９１が切断されフューズ９２が接続される
とバースト長がＢＬ＝８に固定され、両方のフューズが
切断されるとバースト長がＢＬ＝１６に固定される。

【０１４４】図１９は、第１〜第４の実施例のデータ書
込み動作におけるセンスアンプ１９の動作比較を示す。
ここでは、バースト長がＢＬ＝４に設定されている場合
を例として説明する。尚、図１９（ａ）部分は、第１の
実施例、及び第４の実施例にて第１の実施例の構成に切
り替えられている場合のセンスアンプの動作を示す。図
１９（ｂ）部分は、第２の実施例、及び第４の実施例に
て第２の実施例の構成に切り替えられている場合のセン
スアンプの動作を示す。それ以外の部分は、各実施例に
共通する動作タイミングを示す。

【０１４５】第１の実施例のデータ書込み動作を行う図
１９（ａ）部分は、書込みコマンドＷＲＩＴＥの取込み
から一定時間ｄｔ１経過後に制御信号ＲＡＳＺを出力
し、その後、適切なタイミングでセンスアンプ駆動信号
ＳＡを出力する。同時にビット線ＢＬ，／ＢＬ上のデー
タがセンスアンプにて増幅され、保持される。その後、
書込みデータＤ０〜Ｄ３がセンスバッファ１５にラッチ
され、そのデータがグローバルデータバスＧＤＢ，／Ｇ
ＤＢ上に出力される。この状態で、コラム選択信号ＣＬ
が出力されると、対応するセンスアンプにグローバルデ
ータバスＧＤＢ，／ＧＤＢ上のデータが書き込まれ、更
に対応するメモリセルにそのデータが記憶される。その
後は適切なタイミングで自己プリチャージが行われ、デ
ータ書込み動作を終了する。

【０１４６】一方、第２の実施例のデータ書込み動作を
行う図１９（ｂ）部分は、４ビット目の書込みデータＤ
３の取込みから一定時間ｄｔ１経過後に制御信号ＲＡＳ
Ｚを出力し、その後、適切なタイミングでセンスアンプ
駆動信号ＳＡを出力する。この時、まだビット線ＢＬ，
／ＢＬ上のデータがセンスアンプにて増幅されていない
状態で、コラム選択信号ＣＬを出力し、対応するセンス
アンプにグローバルデータバスＧＤＢ，／ＧＤＢ上のデ
ータを書き込み、更に対応するメモリセルにそのデータ
が記憶される。その後は適切なタイミングで自己プリチ
ャージが行われ、データ書込み動作を終了する。

【０１４７】このように、バースト長がＢＬ＝４に設定
されている場合は、ビット線ＢＬ，／ＢＬ上のデータが
センスアンプにて増幅されていない状態でデータを書き
込む第２の実施例の方が、センスアンプにて増幅されて
いる状態でデータを書き込む第１の実施例より、幾分高
速にデータ書込み動作を実行できる。つまり、センスア
ンプの状態を反転する必要がないだけ、図１９（ｂ）の
ほうが図１９（ａ）よりも高速である。

【０１４８】更に、図１９（ｂ）の場合は、センスアン
プが活性化している期間が短くなる。このことは、図１
５に示した通り、書き込み動作が連続して行われる場合
は、図１９（ｂ）のようにセンスアンプ活性化期間を短
くすることにより、コマンドサイクルを読み出し時のコ
マンドサイクルと同様に短くすることができる。ＦＣＲ
ＡＭのパイプライン動作により、センスアンプの活性化
期間が短ければ、第２ステージでの動作期間を短くで
き、全体のコマンドサイクルを短くすることが可能にな
る。

【０１４９】図２０は、本発明の半導体記憶装置内のシ
リパラ変換回路７及び８の構成例を示す。尚、シリパラ
変換回路７とシリパラ変換回路８は同一の構成であるた
め、シリパラ変換回路８については同一の符号を付して
説明を省略する。

【０１５０】シリパラ変換回路７は、入力データラッチ
部１０１、パラレル変換部１０２、パラレルデータ出力
部１０３を含む構成とし、モードレジスタ４に設定され
るバースト長に基づいて入力されるシリアルの書込みデ
ータを、所定の基準クロックに基づいてパラレルデータ
に変換する機能を有する。上記所定の基準クロックは、
クロックバッファ１にて外部からのクロック信号ＣＬＫ
を分周して生成され、コマンド信号等を取り込むための
クロックと同相のクロック信号ＣＬＫ１と、クロック信
号ＣＬＫ１と位相が１／２周期ずれたクロック信号／Ｃ
ＬＫ１のことをいう。

【０１５１】上記、入力データラッチ部１０１は、設定
されたバースト長に応じて連続的に入力されるシリアル
データを、クロック信号ＣＬＫ１に同期してラッチする
第１のラッチ回路１１１と、クロック信号／ＣＬＫ１に
同期してラッチする第２のラッチ回路１１２にて交互に
ラッチし、前記シリアルデータを２つのシリアルデータ
に分割する。パラレル変換部１０２は、２つのシリアル
データを特定の時間間隔で別々のＦ／Ｆ（フリップフロ
ップ）１１３、１１４、１１５、１１６にてラッチし、
バースト長に応じたビット数のパラレルデータを生成す
る。尚、図２０では説明の便宜上、４つのＦ／Ｆを有
し、変換可能な最大のビット数を４としているが、本来
のＦ／Ｆの数は設定可能なバースト長にあわせた適切な
数とする。パラレルデータ出力部１０３は、生成された
パラレルデータをＦ／Ｆ１１７、１１８、１１９、１２
０にて取込み、所定のタイミングで一斉に出力する。

【０１５２】図２１（ａ）及び（ｂ）は、このように構
成されるシリパラ変換回路７の基本動作を示す。図２１
を用いて、シリパラ変換回路７の基本動作について簡単
に説明する。

【０１５３】例えば、モードレジスタ４に設定されたバ
ースト長がＢＬ＝２の場合（図２１（ａ）参照）に、書
込みコマンドＷＲＩＴＥが入力され、データ入力バッフ
ァ１１のノードＤＩＮに２ビット構成のシリアルデータ
Ｄ０，Ｄ１が入力されると、そのシリアルデータがシリ
パラ変換回路７に取り込まれる。

【０１５４】シリアルデータＤ０，Ｄ１を受け取ったシ
リパラ変換回路７では、第１のラッチ回路１１１がクロ
ック信号ＣＬＫ１の立ち上がりに同期してデータＤ０を
ラッチする。続けて、第２のラッチ回路１１２がクロッ
ク信号／ＣＬＫ１の立ち上がりに同期してデータＤ１を
ラッチする。データＤ０はノードＤＩＮ−Ｏに、データ
Ｄ１はノードＤＩＮ−Ｅにそれぞれ出力される。

【０１５５】ノードＤＩＮ−Ｏ上のデータＤ０、及びノ
ードＤＩＮ−Ｅ上のデータＤ１は、所定のタイミング信
号Ｐ１の立ち上がりタイミングで、それぞれＦ／Ｆ１１
３、Ｆ／Ｆ１１４にて取り込まれ、ここで２ビットのパ
ラレルデータが生成され、それぞれノードＤＩ−０，Ｄ
Ｉ−１に出力される。

【０１５６】最後に、ノードＤＩ−０，ＤＩ−１上のデ
ータＤ０、Ｄ１を受け取ったＦ／Ｆ１１７及びＦ／Ｆ１
１８は、所定のタイミング信号Ｐ３の立ち上がりで、書
込みデータバスＤＢＷにそのパラレルデータを出力す
る。

【０１５７】また、例えば、モードレジスタ４に設定さ
れたバースト長がＢＬ＝４の場合（図２１（ｂ）参照）
に、書込みコマンドＷＲＩＴＥが入力され、データ入力
バッファ１１のノードＤＩＮに４ビット構成のシリアル
データＤ０，Ｄ１，Ｄ２，Ｄ３が入力されると、そのシ
リアルデータがシリパラ変換回路７に供給される。

【０１５８】シリアルデータＤ０，Ｄ１，Ｄ２，Ｄ３を
受け取ったシリパラ変換回路７では、第１のラッチ回路
１１１がクロック信号ＣＬＫ１の連続した立ち上がりに
同期してそれぞれデータＤ０，Ｄ２をラッチする。更
に、第２のラッチ回路１１２がクロック信号／ＣＬＫ１
の連続した立ち上がりに同期してそれぞれデータＤ１，
Ｄ３をラッチする。即ち、シリアルデータＤ０，Ｄ１，
Ｄ２，Ｄ３は、ＣＬＫ１→／ＣＬＫ１→ＣＬＫ１→／Ｃ
ＬＫ１の順にラッチされることになり、その内、データ
Ｄ０，Ｄ２はノードＤＩＮ−Ｏに、データＤ１，Ｄ３は
ノードＤＩＮ−Ｅにそれぞれ出力される。

【０１５９】ノードＤＩＮ−Ｏ上のデータＤ０、及びノ
ードＤＩＮ−Ｅ上のデータＤ１は、所定のタイミング信
号Ｐ１の立ち上がりタイミングで、それぞれＦ／Ｆ１１
３、Ｆ／Ｆ１１４に取り込まれ、続けてノードＤＩＮ−
Ｏ上のデータＤ２、及びノードＤＩＮ−Ｅ上のデータＤ
３が、所定のタイミング信号Ｐ２の立ち上がりタイミン
グで、それぞれＦ／Ｆ１１５、Ｆ／Ｆ１１６に取り込ま
れる。この状態で４ビットのパラレルデータが生成さ
れ、それぞれノードＤＩ−０，ＤＩ−１，ＤＩ−２，Ｄ
Ｉ−３に出力される。

【０１６０】最後に、ノードＤＩ−０〜３上のデータＤ
０、Ｄ１、Ｄ２、Ｄ３を受け取ったＦ／Ｆ１１７、Ｆ／
Ｆ１１８、Ｆ／Ｆ１１９及びＦ／Ｆ１２０は、所定のタ
イミング信号Ｐ３の立ち上がりで、書込みデータバスＤ
ＢＷにそのパラレルデータを出力する。

【０１６１】このように、図２０のシリパラ変換回路
は、任意のバースト長に応じて入力されたシリアルデー
タを、適切なタイミングでパラレルデータに変換するこ
とができる。

【０１６２】このシリパラ変換回路７は、半導体記憶装
置に入力されるクロック信号ＣＬＫが、年々高速化され
ることに対応して、上記のような構成を取っている。例
えば、クロック信号ＣＬＫが４００ＭＨｚの場合は、１
クロック周期が２．５ｎｓとなり、このクロック信号Ｃ
ＬＫに同期してシリアルデータが入力されても、通常の
シフトレジスタで取り込むのは大変困難である。そこ
で、本発明の半導体記憶装置では、クロック信号ＣＬＫ
を内部で分周して周波数を１／２にすることにより、ク
ロック信号ＣＬＫ１と、１８０°位相のずれたクロック
信号／ＣＬＫ１を生成し、この２つのクロック信号に同
期して順にシリアルデータを取り込む構成とした。

【０１６３】しかしながら、コマンド信号及び書込みデ
ータ（シリアルデータ）は、外部からのクロックに同期
さえしていれば、どのタイミングでも入力できる。即
ち、内部では、クロック信号ＣＬＫ１と／ＣＬＫ１のど
ちらに同期して入力されるかわからない。図２０のシリ
パラ変換回路７では、必ずシリアルデータの１ビット目
Ｄ０をクロック信号ＣＬＫ１に同期して取り込まなけれ
ばならず、１ビット目Ｄ０がクロック信号／ＣＬＫ１に
同期して入力された場合は、ＤＢＷ−０にＤ１、ＤＢＷ
−１にＤ０、ＤＢＷ−２にＤ３、ＤＢＷ−３にＤ２がそ
れぞれ出力されることになる。

【０１６４】そこで、図２２では、クロック信号ＣＬＫ
１と／ＣＬＫ１のどちらに同期してシリアルデータの１
ビット目が入力されるかわからないことを考慮したシリ
パラ変換回路７の構成を示す。図２２に示すシリパラ変
換回路７は、図２０の構成のパラレル変換部１０２とパ
ラレルデータ出力部１０３との間に、信号入れ替え部１
０４を挿入する構成とする。信号入れ替え部１０４で
は、シリアルデータの１ビット目をクロック信号ＣＬＫ
１に同期して取り込んだ場合はそのまま出力し、クロッ
ク信号／ＣＬＫ１に同期して取り込んだ場合は、データ
Ｄ０とＤ１、Ｄ２とＤ３を、それぞれ入れ換えて出力す
る。

【０１６５】図２３は、図２２のように構成されるシリ
パラ変換回路７の動作タイミングを示す。尚、図２３
（ａ）は、１ビット目がクロック信号ＣＬＫ１に同期し
て取り込まれた場合、図２３（ｂ）は、１ビット目がク
ロック信号／ＣＬＫ１に同期して取り込まれた場合の動
作タイミングである。

【０１６６】以下、クロック信号が４００ＭＨｚ、且つ
モードレジスタ４に設定されたバースト長がＢＬ＝４の
時の、シリパラ変換回路７の動作タイミングを説明す
る。

【０１６７】例えば、シリアルデータの１ビット目がク
ロック信号ＣＬＫ１に同期して入力された場合（図２３
（ａ）参照）、シリパラ変換回路７では、第１のラッチ
回路１１１がクロック信号ＣＬＫ１の連続した立ち上が
りに同期してそれぞれデータＤ０，Ｄ２をラッチする。
更に、第２のラッチ回路１１２がクロック信号／ＣＬＫ
１の連続した立ち上がりに同期してそれぞれデータＤ
１，Ｄ３をラッチする。この時、信号入れ換え部１０４
には、シリアルデータの１ビット目がクロック信号ＣＬ
Ｋ１に同期して入力されたことを示す信号ＡＧＷ０Ｚに
Ｈｉｇｈ（アクティブ状態）が入力され、トランスファ
ーゲート１２１〜１２４がＯＮになっている。この信号
はパラレルデータ出力部１０３がデータを出力するま
で、即ち、タイミング信号Ｐ３の発生タイミングまでＨ
ｉｇｈを保持する。

【０１６８】以降、パラレル変換部１０２がノードＤＩ
−０〜３上にデータＤ０〜Ｄ３を出力するまでの動作
は、先に図２１（ｂ）にて説明した動作と同様のため、
説明を省略する。

【０１６９】パラレル変換部１０２では、４ビットのパ
ラレルデータを生成し、ノードＤＩ−０，１，２，３に
それぞれデータＤ０，Ｄ１，Ｄ２，Ｄ３を出力する。ノ
ードＤＩ−０〜３上のＤ０〜Ｄ３を受け取った信号入れ
替え部１０４では、信号ＡＧＷ０ＺにＨｉｇｈが入力さ
れているため、トランスファーゲート１２１〜１２４を
介して、データＤ０をノードＤＤＩ−０、Ｄ１をＤＤＩ
−１、Ｄ２をＤＤＩ−２、Ｄ３をＤＤＩ−３にそれぞれ
出力する。

【０１７０】最後に、ノードＤＤＩ−０〜３上のデータ
Ｄ０〜Ｄ３を受け取ったＦ／Ｆ１１７、Ｆ／Ｆ１１８、
Ｆ／Ｆ１１９及びＦ／Ｆ１２０は、所定のタイミング信
号Ｐ３の立ち上がりで、書込みデータバスＤＢＷにその
パラレルデータを出力する。

【０１７１】また、例えば、シリアルデータの１ビット
目がクロック信号／ＣＬＫ１に同期して入力された場合
（図２３（ｂ）参照）、シリパラ変換回路７では、第２
のラッチ回路１１２がクロック信号／ＣＬＫ１の連続し
た立ち上がりに同期してそれぞれデータＤ０，Ｄ２をラ
ッチする。更に、第１のラッチ回路１１１がクロック信
号ＣＬＫ１の連続した立ち上がりに同期してそれぞれデ
ータＤ１，Ｄ３をラッチする。シリアルデータＤ０，Ｄ
１，Ｄ２，Ｄ３は、／ＣＬＫ１→ＣＬＫ１→／ＣＬＫ１
→ＣＬＫ１の順にラッチされることになり、その内、デ
ータＤ０，Ｄ２はノードＤＩＮ−Ｅに、データＤ１，Ｄ
３はノードＤＩＮ−Ｏにそれぞれ出力される。

【０１７２】この時、信号入れ換え部１０４には、シリ
アルデータの１ビット目がクロック信号／ＣＬＫ１に同
期して入力されたことを示す信号ＡＧＷ１８０ＺにＨｉ
ｇｈ（アクティブ状態）が入力され、トランスファーゲ
ート１２５〜１２８がＯＮになっている。この信号はパ
ラレルデータ出力部１０３がデータを出力するまで、即
ち、タイミング信号Ｐ３の発生タイミングまでＨｉｇｈ
を保持する。

【０１７３】ノードＤＩＮ−Ｅ上のデータＤ０は、所定
のタイミング信号Ｐ１の立ち上がりタイミングで、Ｆ／
Ｆ１１４に取り込まれ、同時にノードＤＩＮ−Ｏ上のデ
ータＤ１がＦ／Ｆ１１３に取り込まれる。続けてノード
ＤＩＮ−Ｅ上のデータＤ２は、所定のタイミング信号Ｐ
２の立ち上がりタイミングで、Ｆ／Ｆ１１６に取り込ま
れ、同時にノードＤＩＮ−Ｏ上のデータＤ３がＦ／Ｆ１
１５に取り込まれる。この状態で４ビットのパラレルデ
ータが生成され、それぞれノードＤＩ−０，ＤＩ−１，
ＤＩ−２，ＤＩ−３上にそれぞれデータＤ１，Ｄ０，Ｄ
３，Ｄ２が出力される。

【０１７４】ノードＤＩ−０，ＤＩ−１，ＤＩ−２，Ｄ
Ｉ−３上のデータＤ１，Ｄ０，Ｄ３，Ｄ２を受け取った
信号入れ替え部１０４では、信号ＡＧＷ１８０ＺにＨｉ
ｇｈが入力されているため、トランスファーゲート１２
５〜１２８を介して、データの入れ換えを行う。その結
果、データＤ０がノードＤＤＩ−０に、Ｄ１がＤＤＩ−
１に、Ｄ２がＤＤＩ−２、Ｄ３がＤＤＩ−３にそれぞれ
出力される。

【０１７５】最後に、ノードＤＤＩ−０〜３上のデータ
Ｄ０〜Ｄ３を受け取ったＦ／Ｆ１１７、Ｆ／Ｆ１１８、
Ｆ／Ｆ１１９及びＦ／Ｆ１２０は、所定のタイミング信
号Ｐ３の立ち上がりで、書込みデータバスＤＢＷにその
パラレルデータを出力する。

【０１７６】このように、図２２のシリパラ変換回路７
では、図２０とは異なり、シリアルデータの１ビット目
のデータＤ０をクロック信号ＣＬＫ１に同期して取り込
んだ場合でも、クロック信号／ＣＬＫ１に同期して取り
込んだ場合でも、必ず書込みデータバスＤＢＷ−０には
データＤ０が出力され、ＤＢＷ−１にはＤ１が出力さ
れ、ＤＢＷ−２にはＤ２が出力され、ＤＢＷ−３にはＤ
３が出力されることになる。

【０１７７】上記、図２０及び図２２のように構成され
るシリパラ変換回路を図５に示す半導体記憶装置に用い
ることにより、本発明の半導体記憶装置は、年々高速化
するクロック信号ＣＬＫにも容易に対応可能となり、よ
り高速なデータ書込み動作を実現することができる。

【０１７８】［第２、３の実施例の変形例］次に、第
２、３の実施例の変形例を説明する。第２、３の実施例
では、書き込み動作時に、ＲＡＳ生成ユニットが、コマ
ンド入力からバースト長に応じた遅延時間ｄｔＷ後にメ
モリコア活性化信号ＲＡＳＺを生成する遅延回路を有す
る。それに対して、以下に示す変形例では、バースト長
に応じた数がカウンタによりカウントされ、その後、Ｆ
ＣＲＡＭの第１ステージと第２ステージとの間のパイプ
ラインゲートが開かれる。それに応答して、第２ステー
ジのメモリコアが活性化される。

【０１７９】図２４は、実施の形態例のメモリデバイス
の全体構成図である。図２４のメモリデバイスは、コン
トロール信号が供給されるコントロールピン２１０と、
アドレス信号が供給されるアドレスピン２１２と、デー
タが供給される入出力端子ＤＱと、クロックが供給され
るクロック端子ＣＬＫとを有する。そして、コントロー
ル信号の組み合わせからなるコマンドとアドレスを入力
し保持する第１のステージ１０００と、パイプラインス
イッチ２２２，２２４を介して第１のステージ１０００
に接続され、ローアドレス及びコラムアドレスがデコー
ドされて図示しないワード線及びセンスアンプの活性化
が行われるメモリコアbnk0,bnk1 を有する第２のステー
ジ２０００とを有する。

【０１８０】更に、書き込みデータを入力して保持する
入力バッファと、書き込みデータをパラレル入力に変換
するシリアル・パラレル変換回路２４０と、メモリコア
からパラレルに読み出しデータを入力し、シリアル出力
に変換するパラレル・シリアル変換回路２４２と、その
シリアル出力を出力する出力バッファ２４６とを有する
第３のステージ３０００を有する。

【０１８１】書き込みコマンドが供給されると、シリア
ルデータ検出回路２５０が、バースト長に応じた数の同
期クロックをカウントすることにより、所定の複数ビッ
トの書き込みデータが入力されたことを検出し、パイプ
ラインスイッチ２２２，２２４を導通する書き込み用パ
イプライン制御信号wenzを生成し、パイプラインスイッ
チ２２２，２２４に供給する。更に、書き込み用パイプ
ライン制御信号wenzに応答して、所定時間遅延後に、Ｒ
ＡＳ・ＣＡＳロジック回路２１８がリセットされる。ま
た、読み出しコマンドが供給されると、ＲＡＳ・ＣＡＳ
ロジック回路２１８が読み出し用パイプライン制御信号
renzを生成し、パイプラインスイッチ２２２，２２４に
供給し、スイッチ２２２，２２４を開く。

【０１８２】そして、第１のステージ１０００内の入力
バッファ２１４は、クロックｃｌｋに同期してコントロ
ールピン２１０のコマンドを取り込み、同時にアドレス
ピン２１２のローアドレスとコラムアドレスとを同時に
取り込む。第１のステージ１０００内には、アドレス信
号を保持するアドレスバッファ２１６と、コントロール
ピン２１０に供給されたコントロール信号をデコードし
て、書き込みモード信号wrtzや読み出しモード信号rdz
及びローアクセス信号brasz(1)等を生成するＲＡＳ・Ｃ
ＡＳロジック回路２１８とが設けられる。モードレジス
タ２２０には、モードレジスタセット信号mrszと共にア
ドレスピンから供給される各種のモード設定値が記録さ
れる。例えば、連続読み出しまたは書き込みを行う時の
データ数であるバースト長や、コマンド供給からデータ
出力までのクロック数であるレイテンシ等が、モード設
定値としてモードレジスタ２２０に設定される。

【０１８３】図２４の例では、メモリコアは、２つのメ
モリバンクbnk0,bnk1 で構成される。このメモリコアを
有する第２のステージ２０００は、第１のステージ１０
００とパイプラインスイッチ２２２，２２４を介して接
続され、第１のステージ１０００とパイプライン構成を
形成する。パイプラインスイッチ２２２を介して供給さ
れたローアドレスとコラムアドレスは、プリデコーダ２
２６でプリデコードされ、それぞれローデコーダ２３２
とコラムデコーダ２３０に供給される。ローデコーダ２
３２は、ワード線swl#z を選択して駆動し、コラムデコ
ーダ２３０は、コラム選択信号clz を選択して図示しな
いコラムゲートを開く。セルアレイとセンスアンプ２３
４内には、複数のワード線swl#Z と複数のビット線対と
が設けられ、それらの交差位置に１トランジスタ及び１
キャパシタからなるメモリセルが設けられる。セルアレ
イ及びセンスアンプ２３４は、ライトアンプ２３６及び
リードアンプ２３８とグローバルデータバスGDB#X/Z を
介して接続される。また、ライトアンプ２３６とシリア
ル・パラレル変換回路２４０、及びリードアンプ２３８
とパラレル・シリアル変換回路２４２との間は、複数の
メモリバンクbnk0,bnk1 に共通の共通データバスcdb#x/
z を介して接続される。

【０１８４】更に、タイミングコントローラ２２８は、
第１のステージ１０００から書き込みや読み出し時の時
に活性化状態になるローアクセス信号brasz に応答し
て、センスアンプを活性化するセンスアンプ活性化信号
slex/z、ライトアンプ２３６を活性化するライトアンプ
活性化信号waez、リードアンプ２３８を活性化するリー
ドアンプ活性化信号raez、プリデコーダ２２６を活性化
するデコーダ活性化信号dcez等の各種のタイミング制御
信号を生成する。また、タイミングコントローラ２２８
は、メモリバンク内のリセットのタイミングを制御する
セルフプリチャージ信号bsprx を生成して、パイプライ
ンスイッチ２２４等のリセット、メモリバンク内のリセ
ットのタイミングを制御する。

【０１８５】外部からストローブ信号として供給される
クロックＣＬＫは、クロックバッファ２５４に取り込ま
れる。ＤＬＬ（Delay Locked Loop) 回路等のクロック
補正回路２５２は、供給されたクロックＣＬＫと位相が
一致した内部クロックｃｌｋを生成し、それを両入力バ
ッファ２１４と２４４，２４６に供給すると共に、シリ
アルデータ検出回路２５０とＲＡＳ・ＣＡＳロジック回
路２１８等に供給する。

【０１８６】セルアレイ及びセンスアンプ２３４の構成
は、例えば、本件出願人が別途出願した特願平10-24072
2 （平成10年８月26日出願）に詳細に開示される。但
し、ワード線とビット線対及びそれらの交差位置の１ト
ランジスタ及び１キャパシタ、そして、ビット線対に接
続されるセンスアンプは、一般的なＤＲＡＭの構成と同
じである。

【０１８７】図２５は、図２４のメモリデバイスの書き
込みモードでの動作タイミングチャート図である。この
書き込みモードは、バースト長が４ビットの場合の例で
あり、一つの書き込みコマンドＷＲＴ（またはアクティ
ブライトＡＣＴＷＲ、以下同様）に対して、４ビットの
データＤ０〜Ｄ３がシリアルに供給され、書き込みコマ
ンドＷＲＴと同時に与えられるローアドレスとコラムア
ドレスに対応するメモリセルにデータＤ０〜Ｄ３がパラ
レルに書き込まれる。即ち、図２４の共通データバスcd
bx/zやグローバルデータバスgdbx/zも、４ビットパラレ
ル構造を有する。

【０１８８】図２５に示される通り、図２４のメモリデ
バイスは、ローアドレスRAddとコラムアドレスCAddとが
同時に与えられる非マルチプレクス方式の構成を有す
る。クロックＣＬＫの立ち上がりエッジｔ０のタイミン
グで、コマンドＣＭＤとして書き込みコマンドＷＲＴが
入力バッファ２１４に取り込まれ、同時に、ローアドレ
ス及びコラムアドレスR/CAddが入力バッファ２１４に取
り込まれる。この書き込みコマンドＷＲＴと同時に、入
出力端子ＤＱに接続される入力バッファ２４４には、最
初の書き込みデータＤ０が取り込まれ、更に引き続い
て、クロックＣＬＫの立ち上がりエッジｔ１，ｔ２，ｔ
３のタイミングで、残りの書き込みデータＤ１，Ｄ２，
Ｄ３が取り込まれる。

【０１８９】書き込みコマンドＷＲＴに応答して、第１
のステージ１０００がアクティブ状態になる。即ち、Ｒ
ＡＳ・ＣＡＳロジック回路２１８が、書き込みモード信
号wrtzを生成し、シリアルデータ検出回路２５０に供給
する。更に、アドレスバッファ２１６の活性化信号ealz
を生成し、アドレスバッファ２１６にアドレスがラッチ
される。そして、書き込みモード信号wrtzに応答して、
シリアルデータ検出回路２５０が、バースト長（この例
は４）分の内部クロックｃｌｋをカウントし、時間ｔ３
の立ち上がりエッジをカウントすると、カウント終了後
に書き込み用パイプライン制御信号wenzを生成する。

【０１９０】書き込み用パイプライン制御信号wenzに応
答して、パイプラインスイッチ２２２，２２４が開か
れ、第２のステージ２０００内が活性化される。アドレ
スバッファ２１６のアドレスがパイプラインスイッチ２
２２を介してプリデコーダ２２６に供給され、ＲＡＳ・
ＣＡＳロジック回路２１８が書き込みモード信号wrtzに
応答して生成するローアクセス信号brasz(1)が、パイプ
ラインスイッチ２２４を介して、タイミングコントロー
ラ２２８に供給される。そして、アドレス信号のデコー
ド動作、ワード線の駆動、センスアンプの活性化が順次
行われる。

【０１９１】それと同時に、４ビット分の書き込みデー
タＤ０〜Ｄ３のシリアル入力が終了すると、シリアルデ
ータ検出回路２５０がシリアル・パラレル制御信号gox
を生成し、シリアル・パラレル変換回路２４０にシリア
ル・パラレル変換させ、共通データバスcdbx/zに４ビッ
ト分の書き込みデータＤ０〜Ｄ３を出力させる。そし
て、図示しないタイミングで、コラムデコーダ２３０が
コラム選択信号clz を出力し、データバス上の書き込み
データＤ０〜Ｄ３が、メモリセル内に書き込まれる。

【０１９２】そして、タイミングコントローラ２２８
は、書き込みが終了するタイミングで、セルフプリチャ
ージ信号bsprx を生成し、パイプラインスイッチ２２４
内にラッチされているローアクセス信号brasz(2)の状態
をリセットする。それに従って、タイミングコントロー
ラ２２８は、第２ステージ２０００内の回路をリセット
する。

【０１９３】また、書き込み用パイプライン制御信号we
nzに応答して、所定の時間遅延後に、第１のステージ１
０００がリセットされ、次のアドレスやコマンド信号の
取り込みとラッチ動作を開始する。従って、第２のステ
ージ２０００がアクティブ状態であっても、第１のステ
ージ１０００は、リセットされ、次のサイクルのアドレ
スとコマンド信号の取り込みを開始する。更に、シリア
ル・パラレル変換回路２４０は、シリアル・パラレル制
御信号gox に応答して、４ビットの書き込みデータをパ
ラレルにデータバスに出力すると、次の書き込みモード
の書き込みデータのシリアル入力を開始する。

【０１９４】以上の通り、書き込みモードにおいて、ロ
ーアドレスとコラムアドレスとが書き込みコマンドと同
時に供給され、あらかじめ設定したバースト長分の書き
込みデータをシリアルに取り込み、取り込みが終了した
段階で、第１のステージと第２のステージの間のパイプ
ラインスイッチを開いて第２のステージを活性化状態に
すると共に、シリアルパラレル変換されたデータをデー
タバスに出力する。その後のメモリセルへの書き込み動
作は、第２のステージ内で行われる。第２のステージで
書き込みが行われている間に、第１のステージ１０００
と第３のステージ３０００は、リセットされ、次の書き
込みコマンドに対応するアドレスとコマンドの取り込
み、及び書き込みデータのシリアル取り込みを行う。従
って、最初の書き込みコマンドＷＲＴから次の書き込み
コマンドＷＲＴまでの時間が、従来例に比較して短くな
る。即ち、ローアドレスとコラムアドレスが変更される
ランダムアクセスにおける、コマンドサイクルを短くす
ることができる。

【０１９５】図２６は、図２４のメモリデバイスの一部
詳細図である。図２４と同じ部分には同じ引用番号を付
した。図２６には、図２４に示されていない各種制御信
号が追加されている。図２７は、図２６の動作を示すタ
イミングチャート図である。図２７には、書き込み動作
と読み出し動作のタイミングチャートが示される。図２
６及び図２７を参照しながら、以下、ＲＡＳ・ＣＡＳロ
ジック回路２１８、シリアルデータ検出回路２５０、パ
イプラインスイッチ２２２、２２４及びシリアル・パラ
レル変換回路２４０の構成を説明する。

【０１９６】図２８は、ＲＡＳ・ＣＡＳロジック回路の
回路図である。ＲＡＳ・ＣＡＳロジック回路２１８は、
コマンドデコーダ１８１とローアクセス信号発生回路１
８２とを有する。コマンドデコーダ１８１は、外部から
供給され入力バッファ２１４に取り込まれたコントロー
ル信号φＣＯＮを、内部モード信号にデコードする。図
２８には、ＮＡＮＤゲート２６０とインバータ２６１か
らなるデコーダが、読み出しモード信号rdz を生成し、
ＮＡＮＤゲート２６２とインバータ２６３からなるデコ
ーダが、書き込みモード信号wrtzを生成し、ＮＡＮＤゲ
ート２６４とインバータ２６５からなるデコーダがモー
ドレジスタセット信号mrszをそれぞれ生成する。読み出
しモード信号rdz から後述する読み出し用パイプライン
制御信号renzが生成される。

【０１９７】ＲＡＳ・ＣＡＳロジック回路２１８内のロ
ーアクセス信号発生回路１８２は、書き込みモード信号
wrtz及び読み出しモード信号rdz と、バンク選択信号ba
0zから、活性状態（Ｈレベル）のローアクセス信号bras
z(1)を生成する。書き込みモード信号wrtzまたは読み出
しモード信号rdz のいずれかがＨレベルで、バンク選択
信号ba0zがＨレベルの時、ＮＡＮＤゲート２６７，２６
８からなるＲＳフリップフロップ回路がＮＡＮＤゲート
２６６のＬレベル出力によりセット状態になり、ローア
クセス信号brasz(1)をＨレベルに維持する。

【０１９８】ローアクセス信号発生回路１８２のＲＳフ
リップフロップ回路のセット状態は、書き込みモードで
は、シリアルデータ検出回路２５０が生成する書き込み
用パイプライン制御信号wenzに応答して、遅延回路２６
９の遅延に従い、パイプラインスイッチの導通から所定
時間遅延後にリセットされる。また、同セット状態は、
読み出しモードでは、後述する第２ステージ２０００が
発生するセルフプリチャージ信号bsprx に応答してリセ
ットされる。但し、ＮＡＮＤゲート２７０により、書き
込みモードでは、セルフプリチャージ信号bsprx による
リセット動作は、信号writezにより禁止される。このセ
ルフプリチャージ信号bsprx は、図２６に示される通
り、読み出しモード信号rdz と論理回路２５４で論理を
とって生成される。従って、読み出し時に、第２ステー
ジ２０００内のタイミングコントローラ２２８が生成す
るセルフプリチャージ信号bsprx が、ロジック回路１８
に供給される。

【０１９９】図２９は、シリアルデータ検出回路の回路
図である。シリアルデータ検出回路２５０は、ＲＡＳ・
ＣＡＳロジック回路２１８が生成する書き込みモード信
号wrtzに応答して、バースト長に対応するクロックｃｌ
ｋをカウントし、書き込み用パイプライン制御信号wenz
を生成する。図２９の例は、バースト長が４の場合と８
の場合に対応することができる。書き込みモード信号wr
tzは、遅延フリップフロップ列２７２〜２７９の初段の
フリップフロップ２７２に供給される。遅延フリップフ
ロップ２７２〜２７７は、相補クロック生成部２８５に
て内部クロックｃｌｋから生成される相補クロックclka
z,clkax によって、前段の信号を取り込み出力する。一
方、遅延フリップフロップ２７８は、バースト長４の場
合の相補クロック生成部２８６にて内部クロックｃｌｋ
とバースト長設定信号/bl4から生成される相補クロック
clk4z,clk4x によって、前段の信号を取り込み出力す
る。同様に、遅延フリップフロップ２７９は、バースト
長８の場合の相補クロック生成部２８７にて内部クロッ
クｃｌｋとバースト長設定信号/bl8から生成される相補
クロックclk8z,clk8x によって、前段の信号を取り込み
出力する。

【０２００】従って、バースト長が４に設定されている
場合は、バースト長設定信号/bl4がＨレベルになり、相
補クロックclk4z,clk4x が有効になる。その結果、遅延
フリップフロップ列２７２，２７３，２７８が、書き込
みモード信号wrtzに応答して、内部クロックｃｌｋを３
回カウントした後に、バースト数信号bst4z を生成す
る。このバースト数信号bst4z に応答して、ＮＯＲゲー
ト２８８とインバータ２８９からなる合成回路が、書き
込み用パイプライン制御信号wenzを生成する。

【０２０１】一方、バースト長が８に設定されている場
合は、バースト長設定信号/bl8がＨレベルになり、相補
クロックclk8z,clk8x が有効になる。その結果、７段の
遅延フリップフロップ列２７２，２７３，２７４，２７
５，２７６，２７７，２７９が、書き込みモード信号wr
tzに応答して、内部クロックｃｌｋを７回カウントした
後に、バースト数信号bst8z を生成する。このバースト
数信号bst8z に応答して、ＮＯＲゲート２８８とインバ
ータ２８９からなる合成回路が、書き込み用パイプライ
ン制御信号wenzを生成する。

【０２０２】図２５，４に示される通り、最初の書き込
みデータＤ０がクロックｃｌｋの立ち上がりエッジに応
答して取り込まれた後の書き込みモード信号wrtzに応答
して、シリアルデータ検出回路２５０がクロックのカウ
ントを開始するので、クロックのカウント値は、バース
ト長よりも１つ少なくなっている。また、遅延フリップ
フロップ２７２〜２７９は、セット・リセット信号発生
部２８４が生成するセット信号とリセット信号によりリ
セットされる。尚、上記のバースト長設定信号/bl4z,/b
l8z は、モードレジスタシーケンス、メタルオプショ
ン、ボンディングオプション、フューズオプション等に
よって、メモリデバイスに設定されることができる。図
２６の例では、モードレジスタシーケンスにより、モー
ドレジスタ２２０内に設定される。

【０２０３】図３０は、パイプラインスイッチの回路図
である。パイプラインスイッチ２２２，２２４は、トラ
ンスファスイッチ３０１と、トランスファ制御部３０２
と、データラッチ部３０３を有する。トランスファ制御
部３０２は、ＮＯＲゲートで構成され、読み出し用パイ
プライン制御信号renzと書き込み用パイプライン制御信
号wenzと入力し、いずれかの制御信号に応答して、Ｌレ
ベルのトランスファ制御信号tenzを生成する。トランス
ファスイッチ３０１は、ＣＭＯＳトランスファゲート２
９０とインバータ２９１を有し、トランスファ制御信号
tenzがＬレベルの時に、ＣＭＯＳトランスファゲート２
９０が開き、入力端子ｉｎの信号が、データラッチ部３
０３にラッチされる。

【０２０４】データラッチ部３０３は、ＮＡＮＤゲート
２９２とトランジスタ２９５，２９６からなるインバー
タによりラッチ回路を構成する。そして、トランスファ
制御信号tenzがＬレベルの時に、トランスファスイッチ
３０１が開き、Ｐチャネルトランジスタ２９４とＮチャ
ネルトランジスタ２９７とがオフしてラッチ回路のラッ
チ状態が解除される。従って、入力端子ｉｎの信号に応
じて、ＮＡＮＤゲート２９２の出力が決定する。そし
て、トランジスタ制御信号tenzがＨレベルになって、ト
ランスファスイッチ３０１が閉じると、トランスファ２
９４，２９７がオンしてラッチ回路のラッチ状態が維持
される。更に、データラッチ部３０３は、リセット信号
として供給されるセルフプリチャージ信号bsprx のＬレ
ベルに応答して、ラッチ状態がリセットされ、出力端子
out は強制的にＬレベルになる。

【０２０５】尚、アドレス側のパイプラインスイッチ２
２２は、ＮＡＮＤゲート２９２は単にインバータで構成
され、セルフプリチャージ信号bsprx の供給によるリセ
ット動作を行われない。

【０２０６】本変形例において、シリアルパラレル変換
回路２４０は、既に説明したシリパラ変換回路７，８に
より実現することができる。

【０２０７】

【発明の効果】本発明の第１の側面によれば、シリアル
の書込みデータを取り込むためのクロック周波数に応じ
て、バースト長設定回路に設定可能なバースト長の最大
値を規定する。即ち、コマンド信号の取り込みタイミン
グから一定時間経過後に制御信号ＲＡＳＺが生成され、
メモリセル内のデータがセンスアンプに読み込まれる時
までに、全てのシリアルデータが内部に取り込まれるよ
うに、設定可能なバースト長の最大値をクロック周波数
に応じて制限する。従って、本発明の半導体記憶装置
は、上記制限下で設定されたバースト長分の全データを
正確に書き込むことができる。

【０２０８】また、更に、本発明の第２の側面は、クロ
ックの周波数にかかわらず、バースト長設定回路に任意
に設定されたバースト長分の全てのシリアルデータを書
込み可能とする。即ち、本発明では、制御信号生成回路
が、データ読出し時は、読出しコマンドの取り込みタイ
ミングから一定時間経過後に制御信号ＲＡＳＺを出力
し、データ書込み時は、任意に設定されたバースト長分
の書込みデータの全部または一部を取込み、その一定時
間経過後に制御信号ＲＡＳＺを出力する。従って、任意
に設定可能なバースト長分の全データをクロックの周波
数に関係なく書き込むことができる。そして、設定可能
なバースト長、及び書込みデータを取り込むためのクロ
ック周波数に制限を与えることなく、高速なデータ書込
み処理及びデータ読出し処理を実現する。

【０２０９】また、更に、本発明の第３の側面は、第１
の回路にて動作する場合は、コマンド信号の取り込みタ
イミングから一定時間経過後に制御信号ＲＡＳＺが生成
され、メモリコアの活性化までに、全てのシリアルデー
タが内部に取り込まれるように、バースト長設定回路に
設定可能なバースト長の最大値をクロック周波数に対応
して規定する。一方、第２の回路にて動作する場合は、
制御信号生成回路は、データ読出し時は、読出しコマン
ドの取り込みタイミングから一定時間経過後に制御信号
ＲＡＳＺを出力し、データ書込み時は、任意に設定され
たバースト長分の書込みデータの全部または一部を取込
み、その一定時間経過後に制御信号ＲＡＳＺを出力す
る。従って、どちらも設定されたバースト長分の全デー
タを正確に書き込むことができる。

【０２１０】更に、本発明によれば、コマンド入力から
メモリコアが活性化するまでの時間を読み出し時と書き
込み時とで同等にすることで、両動作時におけるコマン
ドサイクルをできるだけ短い一定のクロック数にするこ
とができる。

【図面の簡単な説明】

【図１】従来のＤＤＲ−ＳＤＲＡＭのメモリセル周辺の
回路構成の一例である。

【図２】従来のＤＤＲ−ＳＤＲＡＭのデータ読出し動作
タイミングである。

【図３】従来のＤＤＲ−ＳＤＲＡＭのデータ書込み動作
タイミングである。

【図４】従来のＦＣＲＡＭのデータ読出し動作タイミン
グ（バースト長ＢＬ＝４）である。

【図５】本発明の半導体記憶装置の構成例を示す図であ
る。

【図６】第１の実施例におけるＲＡＳ生成ユニットの回
路例である。

【図７】第１の実施例の動作タイミング（データ読出し
−データ読出しタイミング，バースト長ＢＬ＝２固定の
場合）である。

【図８】第１の実施例の動作タイミング（データ書込み
−データ読出しタイミング，バースト長ＢＬ＝２固定の
場合）である。

【図９】第１の実施例の動作タイミング（データ書込み
−データ書込みタイミング，バースト長ＢＬ＝２固定の
場合）である。

【図１０】第１の実施例におけるＲＡＳ生成ユニット
（１）内部の動作タイミングである。

【図１１】第１の実施例におけるＲＡＳ生成ユニット
（２）内部の動作タイミングである。

【図１２】第２の実施例におけるＲＡＳ生成ユニットの
回路例である。

【図１３】第２の実施例の動作タイミング（データ書込
み−データ読出しタイミング，バースト長可変の場合）
である。

【図１４】第２の実施例におけるＲＡＳ生成ユニット内
部の動作タイミングである。

【図１５】第２の実施の形態例における、連続書き込み
動作についての動作タイミング図である。

【図１６】第３の実施例の動作タイミング（データ書込
み−データ読出しタイミング，バースト長可変の場合）
である。

【図１７】第３の実施例におけるＲＡＳ生成ユニット内
部の動作タイミングである。

【図１８】第４の実施例におけるＲＡＳ生成ユニットの
回路例である。

【図１９】各実施例におけるセンスアンプの動作タイミ
ングである。

【図２０】シリパラ変換回路の構成である。

【図２１】シリパラ変換回路の基本動作である。

【図２２】シリパラ変換回路の構成である。

【図２３】シリパラ変換回路の動作タイミングである。

【図２４】実施の形態例のメモリデバイスの全体構成図
である。

【図２５】図２４のメモリデバイスの書き込みモードで
の動作タイミングチャート図である。

【図２６】図２４のメモリデバイスの一部詳細図であ
る。

【図２７】図２６の動作を示すタイミングチャート図で
ある。

【図２８】ＲＡＳ・ＣＡＳロジック回路の回路図であ
る。

【図２９】シリアルデータ検出回路の回路図である。

【図３０】パイプラインスイッチの回路図である。

【符号の説明】

１ クロックバッファ１ ２ コマンドデコーダ ３ アドレスバッファ ４ モードレジスタ ５ バンク０用回路 ６ バンク１用回路 ７，８ シリパラ変換回路 ９，１０ パラシリ変換回路 １１ データ入力バッファ １２ データ出力バッファ １３ ＲＡＳ生成ユニット、制御信号発生回路 １４ アドレスラッチ回路 １５ センスバッファ １８ メモリセル １９ センスアンプ ２０ コラムデコーダ ３１，５２，６５ 第１の遅延回路 ３２，５３，６６ 第２の遅延回路 ３６ プリチャージ信号生成回路 ４１ 遅延回路 ５１，６１ バーストカウンタ １０００ 第１のステージ ２０００ 第２のステージ ３０００ 第３のステージ ２１８ ＲＡＳ・ＣＡＳスイッチ ２２２，２２４ パイプラインスイッチ ２４０ シリアル・パラレル変換回路 ２５０ シリアルデータ検出回路 bnk0,bnk1 メモリバンク、メモリコア ＤＱ 入出力端子 wenz 書き込み用パイプラインスイッチ制御
信号 renz 読み出し用パイプラインスイッチ制御
信号 wrtz 書き込みモード信号 rdz 読み出しモード信号 ＣＬＫ、ｃｌｋ クロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 相川 忠雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 藤枝 和一郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 池田 仁史 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小林 広之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (17)

【特許請求の範囲】
1. 【請求項１】 クロックに同期して動作する半導体記憶
   装置において、 取り込まれたコマンド信号に応答して、メモリコアを活
   性化する制御信号を生成する制御信号生成回路と、 バースト長を設定するバースト長設定回路とを有し、 前記制御信号生成回路は、データ読出し時及びデータ書
   込み時において、前記コマンド信号の取り込みタイミン
   グに応答して、前記バースト長に関係ない同等のタイミ
   ングで、前記制御信号を出力することを特徴とする半導
   体記憶装置。
2. 【請求項２】 クロックに同期して動作する半導体記憶
   装置において、 取り込まれたコマンド信号に基づいて、メモリコアを活
   性化する制御信号を生成する制御信号生成回路を有し、 前記制御信号生成回路は、 前記コマンド信号が読出しコマンド信号の時、該読出し
   コマンド信号の取り込みタイミングに応答して前記制御
   信号を出力し、 前記コマンド信号が書込みコマンド信号の時、バースト
   長の一連の書込みデータのうちｎ番目の書込みデータの
   取込みタイミングに応答して、前記制御信号を出力する
   ことを特徴とする半導体記憶装置。
3. 【請求項３】 バースト長を設定するバースト長設定回
   路を有し、 前記制御信号生成回路は、設定されたバースト長に応じ
   たタイミングで前記制御信号を出力することを特徴とす
   る請求項２記載の半導体記憶装置。
4. 【請求項４】 前記制御信号生成回路は、 設定されたバースト長の書込みデータの全てを、所定の
   一定時間以内に取り込み可能な場合、前記書込データの
   １ビット目の取り込みタイミングから前記一定時間後に
   前記制御信号を出力することを特徴とする請求項３記載
   の半導体記憶装置。
5. 【請求項５】 前記制御信号生成回路は、取り込んだ書
   込みデータのビット数をカウントするバーストカウンタ
   を有し、 設定されたバースト長の書込みデータの全てを、所定の
   一定時間以内に取り込み不可能な場合、前記バースト長
   分の書込みデータの２番目以降の書込みデータ取込みタ
   イミングに応答して前記制御信号を出力することを特徴
   とする請求項３記載の半導体記憶装置。
6. 【請求項６】 書込みコマンド信号の取込みタイミング
   から、次の読出しコマンド信号の取込みタイミングまで
   の間隔は、読出しコマンド信号の取込みタイミングか
   ら、次の読出しコマンド信号の取込みタイミングまでの
   間隔と同一とすることを特徴とする請求項４記載の半導
   体記憶装置。
7. 【請求項７】 前記コマンド信号が読出しコマンド信号
   の時、 前記読出しコマンド信号の取込みタイミングからデータ
   が読み出されるまでの時間が、前記間隔より長いことを
   特徴とする請求項６記載の半導体記憶装置。
8. 【請求項８】 クロックに同期して動作する半導体記憶
   装置において、 取り込まれたコマンド信号に応答して、メモリコアを活
   性化する制御信号を生成する制御信号生成回路と、 バースト長を設定するためのバースト長設定回路とを有
   し、 前記制御信号生成回路は、 データ読出し時及びデータ書込み時において、前記コマ
   ンド信号の取り込みタイミングに応答して、前記バース
   ト長に関係ないタイミングで、前記制御信号を出力する
   第１の回路と、 データ読み出し時において、前記コマンド信号の取り込
   みタイミングに応答して前記制御信号を出力し、データ
   書込み時において、一連の書込みデータのｎ番目の書込
   みデータの取込みタイミングに応答して前記制御信号を
   出力する第２の回路とを有し、 前記クロックの周波数及び設定されたバースト長に応じ
   て、前記第１の回路と前記第２の回路とを切替え可能と
   することを特徴とする半導体記憶装置。
9. 【請求項９】 前記第１の回路にて動作中、前記バース
   ト長設定回路は、前記バースト長の最大値を、クロック
   の周波数に応じた固定値とすることを特徴とする請求項
   ８記載の半導体記憶装置。
10. 【請求項１０】所定のバースト長を有し、クロックに同
    期して動作するメモリ回路において、 複数のメモリセルと該メモリセルにビット線を介して接
    続されるセンスアンプ群とを有するメモリコアと、 取り込まれたコマンド信号に応答して、前記メモリコア
    を活性化する制御信号を生成する制御信号生成回路とを
    有し、 前記制御信号生成回路は、データ読出し時及びデータ書
    込み時において、前記コマンド信号の取り込みタイミン
    グに応答して、前記バースト長にかかわらず固定された
    遅延時間後に、前記制御信号を出力し、 前記データ読み出し及びデータ書き込みが混在する場合
    のコマンドサイクルが一定のクロック数であることを特
    徴とするメモリ回路。
11. 【請求項１１】所定のバースト長を有し、クロックに同
    期して動作するメモリ回路において、 コマンド信号をデコードする第１のステージと、 複数のメモリセルと該メモリセルにビット線を介して接
    続されるセンスアンプ群とを含むメモリコアを有し、前
    記第１のステージとパイプライン動作する第２のステー
    ジと、 取り込まれたコマンド信号に基づいて、前記メモリコア
    を活性化する制御信号を生成する制御信号生成回路を有
    し、 前記制御信号生成回路は、 前記コマンド信号が読出しコマンド信号の時、該読出し
    コマンド信号の取り込みから一定の遅延時間後に、前記
    制御信号を出力し、 前記コマンド信号が書込みコマンド信号の時、該書き込
    みコマンド信号の取り込みから前記バースト長に応じた
    遅延時間後に、前記制御信号を出力することを特徴とす
    るメモリ回路。
12. 【請求項１２】書き込みコマンドに応答して、バースト
    長に対応する所定数ビットの書き込みデータを書き込む
    メモリ回路において、 前記書き込みコマンドと同時に、ローアドレス及びコラ
    ムアドレスを入力し、保持する第１のステージと、 パイプラインスイッチを介して前記第１のステージに接
    続され、前記ローアドレス及びコラムアドレスがデコー
    ドされワード線及びセンスアンプの活性化が行われるメ
    モリコアを有する第２のステージと前記書き込みデータ
    をシリアルに入力し、前記書き込みデータを前記メモリ
    コアにパラレルに供給する第３ステージと、 前記所定数ビットの書き込みデータが入力された後に、
    前記パイプラインスイッチを導通する書き込み用パイプ
    ライン制御信号を生成するシリアルデータ検出回路とを
    有することを特徴とするメモリ回路。
13. 【請求項１３】請求項１２において、 前記第１のステージは、前記書き込みコマンドに応答し
    て書き込みモード信号を生成し、 前記シリアルデータ検出回路は、前記書き込みモード信
    号に応答して、前記書き込みデータの入力タイミングを
    制御するクロックをカウントし、前記所定数のクロック
    をカウント後に、前記書き込み用パイプライン制御信号
    を生成することを特徴とするメモリ回路。
14. 【請求項１４】請求項１３において、 前記第１のステージは、読み出しコマンドに応答して読
    み出し用パイプライン制御信号を生成し、当該読み出し
    用パイプライン制御信号に応答して前記パイプラインス
    イッチが導通することを特徴とするメモリ回路。
15. 【請求項１５】請求項１２において、 前記書き込み用パイプライン制御信号に応答して、所定
    時間遅延後に、前記第１のステージがリセットされるこ
    とを特徴とするメモリ回路。
16. 【請求項１６】請求項１２において、 前記書き込み用パイプライン制御信号に応答して、パイ
    プラインスイッチが開くと共に、前記シリアルデータ検
    出回路が生成するシリアル・パラレル変換信号に応答し
    て、前記第３のステージが、前記所定数ビットの書き込
    みデータを前記メモリコアに出力することを特徴とする
    メモリ回路。
17. 【請求項１７】読み出しコマンド及び書き込みコマンド
    に応答して、読み出し動作及び書き込み動作を行うメモ
    リデバイスにおいて、 前記読み出し及び書き込みコマンドと同時に、ローアド
    レス及びコラムアドレスを入力・保持し、前記コマンド
    をデコードする第１のステージと、 パイプラインスイッチを介して前記第１のステージに接
    続され、前記ローアドレス及びコラムアドレスがデコー
    ドされてワード線及びセンスアンプの活性化が行われる
    メモリコアを有する第２のステージと書き込みデータを
    シリアルに入力し、前記書き込みデータを前記メモリコ
    アにパラレルに供給し、前記読み出しコマンドに応答し
    て読み出しデータを前記メモリコアからパラレルに出力
    し、前記読み出しデータをシリアルに出力する第３ステ
    ージと、 前記書き込みコマンドに応答して、所定の複数ビットの
    書き込みデータが入力された後に、前記パイプラインス
    イッチを導通する書き込み用パイプライン制御信号を生
    成するシリアルデータ検出回路とを有することを特徴と
    するメモリ回路。