FR2852766A1

FR2852766A1 - Data word packet transferring method for use in cordless communication device, involves emptying memory word by word by running handshake protocol to alternately load two memories with packet and emptying latter memories

Info

Publication number: FR2852766A1
Application number: FR0303221A
Authority: FR
Inventors: Ludovic Jeanne; Patrick Lopez; Patrick Fontaine
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 2003-03-17
Filing date: 2003-03-17
Publication date: 2004-09-24
Anticipated expiration: 2023-03-17
Also published as: WO2004084519A1; FR2852766B1

Abstract

The method involves loading data word packets coming from a micro-controller (1) in a FIFO memory (6). The memory is emptied word by word, little by little by running a handshake protocol to alternately load FIFO memories (8A, 8B) with a packet. The latter memories are alternately emptied in a three register memory where a micro-controller (2) recovers the data words. The data word of each data word packet is identified as a beginning of the packet in the memory (6). An independent claim is also included for an application specific integrated circuit serving as a communication interface in cordless communication equipment for a domestic communication network.

Description

L'invention concerne un procédé pour transférer des paquets de mots deThe invention relates to a method for transferring word packets from

données entre deux micro-contrôleurs synchronisés entre eux par un protocole data between two microcontrollers synchronized with each other by a protocol

de poignée de mains, ainsi qu'un dispositif mettant en oeuvre le procédé. handshake, as well as a device implementing the method.

On connaît du document US-5404374, un circuit intégré d'application spécifique (ASIC) servant d'interface de communication pour un équipement de communication sans fil dans lequel des paquets de mots de données, qui peuvent avoir des longueurs différentes, sont transférés par salve à travers deux couches de communication et en particulier à travers une couche de 10 liaison de données et une couche physique. Document US-5404374 discloses a specific application integrated circuit (ASIC) serving as a communication interface for wireless communication equipment in which packets of data words, which may have different lengths, are transferred by burst through two communication layers and in particular through a data link layer and a physical layer.

Il est proposé un procédé pour transférer des paquets de mots de données entre deux micro-contrôleurs comme indiqué plus haut avec lequel des erreurs dans le transfert des mots de données peuvent être détectées et traitées facilement. A method is proposed for transferring data word packets between two microcontrollers as indicated above with which errors in the transfer of data words can be detected and treated easily.

A cet effet, l'invention concerne un procédé pour transférer des paquets de mots de données entre un circuit d'émission et un circuit de réception synchronisés entre eux par un protocole de poignée de mains, caractérisé en ce qu'il consiste à charger les paquets de mots de données provenant du circuit émetteur dans 20 une première mémoire FIFO dans laquelle le premier mot de données de chaque paquet de mots de données est identifié comme étant le début du paquet de mots de données, à vider la première mémoire FIFO mot par mot, au fur et à mesure du déroulement du protocole de poignée de mains, pour charger en alternance 25 l'une de deux secondes mémoires FIFO avec un paquet de mots de données, et à vider en alternance les secondes mémoires FIFO dans un ensemble de trois registres mémoire dans lesquels le circuit récepteur vient récupérer les mots de données, ces trois registres mémoire comprenant un premier registre mémoire destiné à recevoir le premier mot de données d'un paquet de mots de 30 données, un second registre mémoire destiné à recevoir le dernier mot de données du paquet de mots de données et un troisième registre mémoire destiné à recevoir les mots de données intermédiaires du paquet de mots de données. To this end, the invention relates to a method for transferring packets of data words between a transmission circuit and a reception circuit synchronized with one another by a handshake protocol, characterized in that it consists in loading the data word packets from the transmitter circuit in a first FIFO memory in which the first data word of each data word packet is identified as the start of the data word packet, to empty the first FIFO word memory by word, as the handshake protocol progresses, to alternately load one of two second FIFO memories with a packet of data words, and to alternately empty the second FIFO memories in a set of three memory registers in which the receiver circuit retrieves the data words, these three memory registers comprising a first memory register intended to receive the first data word in a data word packet, a second memory register for receiving the last data word in the data word packet and a third memory register for receiving the intermediate data words in the data word packet data.

Avec le procédé selon l'invention, les paquets de mots de données peuvent 35 être transférés par salve. Dans le cas d'un défaut de transfert d'un paquet de mots de données contenu dans l'une des deux secondes mémoires FIFO, ce paquet de mots de données mal transféré peut être écarté par un simple basculement du fonctionnement en alternance des secondes mémoires FIFO. With the method according to the invention, the data word packets can be transferred by burst. In the case of a transfer fault of a data word packet contained in one of the two second FIFO memories, this badly transferred data word packet can be discarded by a simple switching of the alternating operation of the second memories FIFO.

Par ailleurs, en utilisant une séquence spécifique de prélèvement des mots de données dans les trois registres mémoires, on force le circuit récepteur à suivre un fonctionnement particulier qui peut être facilement surveillé pour détecter 5 une erreur de transfert des mots de données. Les circuits récepteur et émetteur sont par exemple des microcontrôleurs. Furthermore, by using a specific sequence of sampling data words from the three memory registers, the receiving circuit is forced to follow a particular operation which can be easily monitored to detect a data word transfer error. The receiver and transmitter circuits are for example microcontrollers.

L'invention concerne également un circuit de mise en oeuvre du procédé, ainsi qu'un dispositif comprenant un circuit de mise en oeuvre. 10 D'autres caractéristiques et avantages du procédé selon l'invention apparaîtront encore à la lecture de la description qui suit d'un exemple de mise en oeuvre du procédé selon l'invention illustré par les dessins. The invention also relates to a circuit for implementing the method, as well as to a device comprising an implementation circuit. Other characteristics and advantages of the method according to the invention will become apparent on reading the following description of an example of implementation of the method according to the invention illustrated by the drawings.

La figure 1 montre de façon schématique l'architecture d'un circuit intégré 15 servant d'interface de communication entre deux microcontrôleurs à travers deux couches de communication. FIG. 1 schematically shows the architecture of an integrated circuit 15 serving as a communication interface between two microcontrollers through two communication layers.

La figure 2 montre de façon plus détaillée l'architecture des mémoires FIFO pour la mise en oeuvre du procédé selon l'invention. FIG. 2 shows in more detail the architecture of the FIFO memories for the implementation of the method according to the invention.

Sur la figure 1, deux micro-contrôleurs 1 et 2 implémentés dans un circuit 20 intégré spécifique d'application par exemple, communiquent dans les deux sens à travers deux couches de communication, dans le cas présent une couche de liaison de données indiquée par DLC et une couche physique indiquée par PHY selon le modèle OSI. In FIG. 1, two microcontrollers 1 and 2 implemented in an application-specific integrated circuit 20 for example, communicate in both directions through two communication layers, in this case a data link layer indicated by DLC and a physical layer indicated by PHY according to the OSI model.

Les blocs 3A et 3B désignent le mécanisme de transfert de données du micro25 contrôleur 1 vers le micro-contrôleur 2 et les blocs 4A et 4B désignent le mécanisme de transfert de données du micro-contrôleur 2 vers le microcontrôleur 1. Blocks 3A and 3B designate the data transfer mechanism from micro-controller 1 to microcontroller 2 and blocks 4A and 4B designate the data transfer mechanism from microcontroller 2 to microcontroller 1.

L'architecture et le fonctionnement des blocs 3A et 3B sont analogues à l'architecture et au fonctionnement des blocs 4A et 4B. The architecture and operation of blocks 3A and 3B are analogous to the architecture and operation of blocks 4A and 4B.

La communication entre les deux micro-contrôleurs 1 et 2 à travers les blocs 3A-3B, 4A-4B est synchronisée par un mécanisme de poignée de mains connu en soi selon lequel un signal RTS est envoyé du micro-contrôleur émetteur vers le micro-contrôleur récepteur quand le premier est prêt à émettre des données D et un signal RTR est envoyé du micro-contrôleur récepteur vers le micro35 contrôleur émetteur quand le premier est prêt à recevoir les données D, ces données D étant transférées du micro-contrôleur émetteur vers le microcontrôleur récepteur pendant la coïncidence des deux signaux RTS et RTR. The communication between the two microcontrollers 1 and 2 through the blocks 3A-3B, 4A-4B is synchronized by a handshake mechanism known per se according to which an RTS signal is sent from the transmitting microcontroller to the micro- receiving controller when the first is ready to transmit D data and an RTR signal is sent from the receiving micro-controller to the transmitting micro35 controller when the first is ready to receive D data, this D data being transferred from the sending micro-controller to the receiving microcontroller during the coincidence of the two signals RTS and RTR.

La figure 2 montre plus en détail l'architecture des blocs 3A et 3B. Figure 2 shows in more detail the architecture of blocks 3A and 3B.

Pour transférer un paquet de mots de données comportant un certain nombre 5 de mots de données vers le micro-contrôleur 2 fonctionnant en récepteur dans la couche de communication physique PHY, le micro-contrôleur 1 fonctionnant en émetteur écrit le premier mot du paquet de mot de données dans un premier registre mémoire 5A et chaque mot suivant du paquet de mots de données dans un second registre mémoire 5B. To transfer a data word packet comprising a certain number of data words to the microcontroller 2 operating as a receiver in the physical communication layer PHY, the microcontroller 1 operating as a transmitter writes the first word of the word packet data in a first memory register 5A and each subsequent word of the data word packet in a second memory register 5B.

A chaque accès dans l'un des registres mémoire 5A,5B, le micro-contrôleur 1 envoie un signal d'écriture W/Ad et l'adresse du registre mémoire 5A,5B concerné vers un mécanisme de contrôle 5 chargé de prélever à tour de rôle le contenu des deux registres 5A,5B. Dans la mesure o le premier mot de chaque paquet contient une information indicative de la longueur en mots du 15 paquet, le mécanisme de contrôle 5 est apte à détecter un défaut d'accès aux registres 5A et 5B par le micro-contrôleur 1 et en cas de détection d'un défaut d'accès aux registres mémoire 5A,5B, il envoie vers le micro-contrôleur 1 un signal d'erreur El pour forcer ce dernier à recommencer l'envoi du paquet de mots de données. On each access to one of the memory registers 5A, 5B, the microcontroller 1 sends a write signal W / Ad and the address of the memory register 5A, 5B concerned to a control mechanism 5 responsible for taking samples in turn. the contents of the two registers 5A, 5B. Insofar as the first word of each packet contains information indicative of the length in words of the packet, the control mechanism 5 is able to detect a failure to access the registers 5A and 5B by the microcontroller 1 and in in the event of detection of a failure to access the memory registers 5A, 5B, it sends an error signal E1 to the microcontroller 1 to force the latter to start again sending the packet of data words.

Le mécanisme de contrôle 5 prélève les mots de données, un par un, dans les registres 5A et 5B dans l'ordre indiqué plus haut et les stocke dans une première mémoire FIFO 6 en associant au premier mot de chaque paquet de mots de données (chaque mot prélevé dans le registre mémoire 5A) une information identifiant le début d'un paquet de mots de données. Cette 25 information est symbolisée sur la figure 2 par le symbole 1 et peut être codée par un bit sur une colonne de la mémoire FIFO 6. The control mechanism 5 picks up the data words, one by one, from the registers 5A and 5B in the order indicated above and stores them in a first FIFO memory 6 by associating with the first word of each packet of data words ( each word taken from the memory register 5A) information identifying the start of a packet of data words. This information is symbolized in FIG. 2 by the symbol 1 and can be coded by a bit on a column of the FIFO memory 6.

Sur la figure 2, on a représenté dans la mémoire FIFO 6 un ensemble de mots de données constituant ici deux paquets de mots de données, le premier paquet contenant trois mots de données indiqués par MC2 et le second paquet 30 contenant quatre mots de données indiqués par MC3. In FIG. 2, there is shown in the FIFO memory 6 a set of data words here constituting two packets of data words, the first packet containing three data words indicated by MC2 and the second packet 30 containing four indicated data words by MC3.

La mémoire FIFO 6 a une taille suffisante pour contenir plusieurs paquets de mots de données, les paquets pouvant être de longueurs différentes. De la sorte, le micro-contrôleur 1 peut transférer par salve des paquets de mots de données dans la mémoire FIFO 6. The FIFO memory 6 has a size sufficient to contain several packets of data words, the packets being able to be of different lengths. In this way, the microcontroller 1 can transfer bursts of data word packets into the FIFO memory 6.

Bien que cela ne soit pas représenté sur la figure 2, le mécanisme de contrôle 5 gère le remplissage de la mémoire FIFO 6 en relation avec les requêtes d'écriture envoyées par le micro-contrôleur 1 au fur et à mesure du déroulement du protocole de poignée de mains symbolisé par les signaux RTS 5 et RTR échangés entre le mécanisme 5 et un mécanisme de contrôle 7 du côté de la couche de communication physique PHY. Although this is not shown in FIG. 2, the control mechanism 5 manages the filling of the FIFO memory 6 in relation to the write requests sent by the microcontroller 1 as the protocol for processing progresses. handshake symbolized by the RTS 5 and RTR signals exchanged between the mechanism 5 and a control mechanism 7 on the side of the physical communication layer PHY.

Les mécanismes de contrôle 5 et 7 peuvent être implémentées par exemple sous la forme de machines d'état. The control mechanisms 5 and 7 can be implemented for example in the form of state machines.

Lorsqu'un mot de données est transféré vers le mécanisme de contrôle 7 avec 10 l'information indicative de début de paquet, il est stocké dans l'une de deux secondes mémoires FIFO 8A,8B fonctionnant en alternance. Chaque seconde mémoire FIFO 8A,8B a une taille égale à la longueur maximale d'un paquet de mots de données. Les deux mémoires FIFO 8A,8B sont donc chargées en alternance par le mécanisme de contrôle 7, le basculement du chargement 15 d'une seconde mémoire FIFO à l'autre étant déclenché par la détection dans le mécanisme, de contrôle 7 d'un mot de données signalé comme un début de paquet de mots de données. When a data word is transferred to the control mechanism 7 with the information indicating the start of the packet, it is stored in one of two second FIFO memories 8A, 8B operating alternately. Each second FIFO memory 8A, 8B has a size equal to the maximum length of a packet of data words. The two FIFO memories 8A, 8B are therefore loaded alternately by the control mechanism 7, the switching of the loading 15 from a second FIFO memory to the other being triggered by the detection in the mechanism, of control 7 of a word flagged as a start of data word packet.

Sur la figure 2, on a représenté également dans les deux mémoires FIFO 8A, 8B les mots MC1 d'un paquet de mots de données et le mot unique MCO 20 d'un autre paquet de mots de données. FIG. 2 also shows in the two FIFO memories 8A, 8B the words MC1 of a packet of data words and the single word MCO 20 of another packet of data words.

Lorsque l'une des deux mémoires FIFO 8A,8B est chargée, le microcontrôleur récepteur 2 vient lire les mots de données successivement dans l'un des trois registres mémoire 7A,7B,7C de la manière suivante. When one of the two FIFO memories 8A, 8B is loaded, the receiver microcontroller 2 comes to read the data words successively in one of the three memory registers 7A, 7B, 7C in the following manner.

Le premier mot d'un paquet de mots de données est lu dans le registre 25 mémoire 7A, le dernier mot du paquet de mots de données est lu dans le registre mémoire 7C et les mots intermédiaires du paquet de mots de données sont lus dans le registre mémoire 7B. The first word of a data word packet is read from the memory register 7A, the last word of the data word packet is read from the memory register 7C and the intermediate words of the data word packet are read from the memory register 7B.

A chaque accès en lecture d'un des registres mémoire 7A,7B,7C, le microcontrôleur 2 envoie un signal de lecture R/Ad avec l'adresse du registre 30 mémoire 7A-7C concerné au mécanisme de contrôle 7. On each read access of one of the memory registers 7A, 7B, 7C, the microcontroller 2 sends a read signal R / Ad with the address of the memory register 7A-7C concerned to the control mechanism 7.

Comme indiqué plus haut, dans la mesure o le premier mot de chaque paquet de mots de données est transféré vers le mécanisme de contrôle 7 avec l'information indicative d'un début de paquet, le mécanisme 7 est apte à alterner le chargement des mémoires FIFO 8A,8B. As indicated above, insofar as the first word of each packet of data words is transferred to the control mechanism 7 with the information indicative of a packet start, the mechanism 7 is capable of alternating the loading of the memories FIFO 8A, 8B.

Par ailleurs, comme le premier mot stocké dans chaque mémoire FIFO 8A,8B est le premier mot d'un paquet de mot de données et qu'il contient l'information indicative de la longueur du paquet, il est présenté chaque fois par le mécanisme de contrôle 7 dans le registre mémoire 7A au microcontrôleur 2. 5 Les mots suivants du paquet de mots de données sont présentés à tour de rôle dans le registre mémoire 7B au micro-contrôleur et le dernier mot du paquet de mots de données est présenté dans le registre 7C au micro-contrôleur 2. Dans le cas o le mécanisme de contrôle 7 détecte un défaut d'accès aux registres mémoires 7A-7C par le micro-contrôleur 2, sur la base du contrôle du signal de 10 lecture et d'adresse R/Ad, il envoie un signal d'erreur E2 au micro-contrôleur 2. Furthermore, since the first word stored in each FIFO memory 8A, 8B is the first word in a data word packet and contains information indicative of the length of the packet, it is presented each time by the mechanism 7 in the memory register 7A to the microcontroller 2. 5 The following words of the data word packet are presented in turn in the memory register 7B to the microcontroller and the last word of the data word packet is presented in the register 7C to the microcontroller 2. In the case where the control mechanism 7 detects a lack of access to the memory registers 7A-7C by the microcontroller 2, on the basis of the control of the signal for reading and R / Ad address, it sends an error signal E2 to the microcontroller 2.

Le paquet courant de mots de données mal transféré peut être écarté dans le micro-contrôleur 2 tandis qu'un simple basculement du fonctionnement en alternance des secondes mémoires FIFO permet de poursuivre le processus de transfert des paquets de mots de données. The current badly transferred data word packet can be discarded in the microcontroller 2 while a simple switching of the alternating operation of the second FIFO memories makes it possible to continue the process of transferring the data word packets.

Ce mécanisme pour transférer par salve des paquets de mots de données de longueur variable peut s'appliquer au transfert de commandes entre les deux micro-contrôleurs, chaque commande se présentant sous la forme d'un paquet de mots de données. This mechanism for transferring bursts of variable length data word words can be applied to the transfer of commands between the two microcontrollers, each command being in the form of a data word packet.

Claims

1 / A method for transferring packets of data words between a transmitter circuit and a receiver circuit (1,2) synchronized with one another by a handshake protocol (RTS, RTR), characterized in that it comprises the steps : loading the data word packets coming from the transmitting circuit (1) into a first FIFO memory (6) in which the first data word of each data word packet is identified as being the start of the data word packet , emptying the first FIFO memory word by word, as the handshake protocol progresses, to alternately load one of two second FIFO memories (8A, 8B) with a packet of data words, for alternately emptying the second FIFO memories into a set of 15 three memory registers in which the receiver circuit (2) retrieves the data words, these three memory registers comprising a first memory register (7A) intended receiving the first data word of a data word packet, a second memory register (7B) intended to receive the last data word of the data word packet and a third memory register (7C) intended to receive the intermediate data words of the data word packet.

2 / The method according to claim 1, in which the first FIFO memory (6) is loaded from two memory registers comprising a first memory register (5A) intended to receive the first word of a data word packet and a second memory register (5B) intended to receive the other words of the data word packet.

3 / Integrated circuit for a specific application serving as a communication interface in wireless communication equipment for a home communication network, characterized in that it is designed for implementing the method according to one of claims 1 or 2.

4 / Communication device characterized in that it comprises a transmitter circuit 35 (1) and a receiver circuit (2) synchronized by a handshake protocol, a first queue memory (6) for writing by the words transmitter circuit of a packet to be transmitted, the memory comprising means for identifying the first word of a packet, a second and third queue memory (8A, 8B), for alternately receiving packets extracted from the first queue memory.

5 / Device according to claim 4, characterized in that it further comprises two memory locations (5A, 5B) intended respectively to contain the first word and the following words of a data packet to be transferred between the transmitter circuit (1 ) and the first queue memory (6). 10 6 / Device according to one of claims 4 or 5, characterized in that it further comprises three memory locations (7A, 7B, 7C) intended respectively to contain the first word, the intermediate words and the last word of a packet read in respectively one of the second and third queue memories (8A, 8B).

7 / Device according to one of claims 4 to 6, characterized in that it further comprises two circuits (5, 7) for controlling the handshake protocol, respectively on the transmitter circuit and receiver circuit side. 20