FR2614712A1

FR2614712A1 - Circuit for correction of a single error bit in a hamming code processed by a plurality of large-scale integrated chips (LS1)

Info

Publication number: FR2614712A1
Application number: FR8805749A
Authority: FR
Inventors: Hirokazu Ishizaka
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-01
Filing date: 1988-04-29
Publication date: 1988-11-04
Also published as: JPS63274220A; FR2614712B1; JPH07114377B2

Abstract

The invention relates to a circuit for correction of an erroneous bit in the event of a single error in a HAMMING code processed by a plurality of large-scale integrated chips (LSI). A flow of Hamming-code data bits which arrives is divided into a plurality of groups of data bits and sent to a plurality of chips 11, 12, 13, 14 of the integrated circuit respectively. Syndromes are obtained from groups of data bits and a first signal and a second signal are obtained from the syndromes, the first signal identifying the position of an erroneous bit in each group of data bits and the second signal identifying that one of the groups of data in which the erroneous bit has appeared. Each integrated circuit chip 11, 12, 13, 14 includes a register 17. 1... for storing the data bits of the associated group of data bits and for replacing a stored data bit by an error correction bit. An exclusive OR gate 18. 1... inverts the logic states of an erroneous bit originating from the register 17. 1... in response to an output signal originating from an AND gate 20. 1... The inverted bit is sent back, as feedback, to the register as an error correction bit. Application to error correction in data processing systems.

Description

CIRCUIT DE CORRECTION DE BIT D'ERREUR UNIQUE DANS UN
CODE HAMMING TRAITE PAR UNE PLURALITE DE PLAQUETTES
A INTEGRATION A GRANDE ECHELLE (LSI)
L'invention se rapporte de façon générale à des systèmes de traitement des données, et de façon plus spécifique à une circuit de correction d'erreur unique dans un code hamming traité par une pluralité de plaquettes de circuit imprimé.SINGLE ERROR BIT CORRECTION CIRCUIT IN ONE
HAMMING CODE TREATED BY A PLURALITY OF PLATES
A LARGE SCALE INTEGRATION (LSI)
The invention relates generally to data processing systems, and more specifically to a single error correction circuit in a hamming code processed by a plurality of printed circuit boards.

On détecte habituellement des bits erronés dans un code Hamming en disposant la matrice de contrôle de parité dans l'ordre décroissant des nombres binaires pour représenter le vecteur rangée de la matrice pour permettre l'identification de la position de bit d'un syndrome représenté en binaire. Etant donné que la plupart des systèmes actuels de traité tement des données sont constituées de plaquettes à intégration à grande échelle, il est souhaitable qu'un flux unique de bits de données soit traité par une pluralité de plaquettes à intégration grande échelle (LSI). Une approche serait de diviser un flux unique de bits de données en une pluralité de groupes de bits de données à traiter respectivement par les plaquettes LSI-. Bad bits are usually detected in a Hamming code by arranging the parity check matrix in descending order of the binary numbers to represent the row vector of the array to allow identification of the bit position of a syndrome represented by binary. Since most current data processing systems consist of large scale integration wafers, it is desirable that a single stream of data bits be processed by a plurality of large scale integration (LSI) chips. One approach would be to divide a single stream of data bits into a plurality of groups of data bits to be processed respectively by the LSI- boards.

Pour assurer la correction du bit erroné en cas d'erreur nique, sur les groupes divisés de bits de données, .'une des plaquettes LSI comporterait un circuit qui obtiendrait les syndromes à partir de la matrice de contrôle de parité. Alors que la matrice de contrôle de parité est prévue pour donner une information sur la position de bit d'un syndrome, la division du flux unique de bits de données en plusieurs groupes de bits de données nécessiterait la génération d'un bit supplémentaire indiquant si, oui ou non, chaque bit de flux de données est correct ou non et qui transmettrait ces indications à chacune des plaquettes LSI de traitement des données. In order to correct the erroneous bit in case of a nick error, on the divided groups of data bits, one of the LSI chips would have a circuit which would obtain the syndromes from the parity check matrix. While the parity check matrix is intended to provide information on the bit position of a syndrome, dividing the single stream of data bits into several groups of data bits would require the generation of an additional bit indicating whether , yes or no, each bit of data stream is correct or not and which would transmit these indications to each of the LSI data processing boards.

Toutefois, un inconvénient de cette approche est qu'il faudrait une quantité importante d'interfaces entre les plaquettes LSI de traitement des données et la plaquette-de génération du syndrome.However, a disadvantage of this approach is that it would require a significant amount of interfaces between the LSI data processing platelets and the syndrome-generating platelet.

Un but principal de l'invention est t donc de proposer un circuit permettant de corriger un bit erroné unique dans un flux de bits de données à code
Hamming traité par une pluralité de plaquettes de circuit intégré.A main object of the invention is therefore to propose a circuit for correcting a single erroneous bit in a stream of code data bits.
Hamming treated by a plurality of integrated circuit boards.

Selon l'invention, on divise en une pluralité de groupes de bits de données un flux de bits de données à code Hamming qui arrive et on les envoie sur une pluralité de plaquettes de circuit intégré. According to the invention, a stream of Hamming code data bits is split into a plurality of groups of data bits and sent to a plurality of integrated circuit boards.

On obtient les syndrômes à partir des groupes de bits de données et, à partir de ces syndromes, on obtient un premier signal identifiant la position d'un bit erroné dans chaque groupe de bits de données et un second signal identifiant celui des groupes de données dans lequel le bit erroné apparait.The syndromes are obtained from the groups of data bits and, from these syndromes, a first signal is obtained identifying the position of an erroneous bit in each group of data bits and a second signal identifying that of the groups of data. in which the erroneous bit appears.

Chacune des plaquettes de circuit intégré comporte un circuit pour corriger un bit erroné en fonction du premier signal et du second signal.Each of the integrated circuit boards includes a circuit for correcting an erroneous bit based on the first signal and the second signal.

De préférence, les circuit intégrés présentent un chemin commun de transmissi n du signal relié de façon à recevoir le premier ignal à envoyer au circuit de correction d'erreur de chaque circuit intégré. Ceci simplifie les interfaces nécessaires entre les plaquettes LSI. En outre, de préférence le second signal est un signal logique à bit unique envoyé à l'une des plaqllevtes de circuit intégré dans laquelle le bit erroné apparait. Chacune des plaquettes de circuit intégré comporte un registre pour mémoriser les bits de données de chacun, respectif, des groupes de bits de données sans faire intervenir un bit de correction d'erreur et pour remplacer par le bit de correction d'erreur un bit des données mémorisées.Un décodeur est prévu pour être sensible au premier signal pour générer un signal de sortie à l'instant de l'impulsion chronométrique de la position de bit identifiée par le premier signal. Une porte OU exclusif présente une première entrée reliée à la sortie du registre et une seconde entrée reliée à la sortie d'une porte ET prévue pour être validée en réponse au signal logique à bit unique pour faire passer dans la porte OU exclusif le signal de sortie du décodeur, inversant ainsi l'état logique d'un bit de sortie erroné provenant du registré. Le bit inversé est envoyé dans le registre en tant que bit de correction d'erreur. Preferably, the integrated circuits have a common transmission path of the signal connected to receive the first signal to be sent to the error correction circuit of each integrated circuit. This simplifies the necessary interfaces between LSI boards. Furthermore, preferably the second signal is a single bit logic signal sent to one of the integrated circuit boards in which the erroneous bit occurs. Each of the integrated circuit boards includes a register for storing the data bits of respective ones of the groups of data bits without involving an error correction bit and for replacing with the error correction bit a bit of stored data. A decoder is provided to be responsive to the first signal for generating an output signal at the time of the chronometric pulse of the bit position identified by the first signal. An exclusive OR gate has a first input connected to the output of the register and a second input connected to the output of an AND gate adapted to be enabled in response to the single bit logic signal to pass the signal of the exclusive OR gate. output of the decoder, thus reversing the logic state of an erroneous output bit from the registred. The inverted bit is sent into the register as an error correction bit.

On va décrire plus en détail l'invention en se référant aux dessins joints qui représentent un diagramme par blocs d'un système de traitement des données concrétisant un circuit de correction du bit erroné en cas d'erreur unique de l'invention. The invention will be described in more detail with reference to the accompanying drawings which show a block diagram of a data processing system embodying a wrong bit correction circuit in the event of a single error of the invention.

En se reportant à la figure 1, elle représente un circuit de traitement des données qui présente un circuit de correction d'une erreur unique conforme à la présente invention. Le circuit de traitement des données importe un circuit logique de division des données J et une pluralité de plaquettes 11,12, 13,14 et 15 de circuit intégré à grande échelle (LSI). Referring to Figure 1, it shows a data processing circuit which has a unique error correction circuit according to the present invention. The data processing circuit imports a data division logic circuit J and a plurality of large scale integrated circuit (LSI) chips 11, 12, 13, 14 and 15.

Le circuit logique de division des données 10 reçoit un flux de bits de données à code Hamming qui arrive, de, typiquement, une longueur de mots de 20 bits et le divise en quatre groupes de cinq bits de données chacun d'une façon que l'on va décrire. Chacune des plaquettes LSI-ll à 14 est une plaquette de traitement des données pour traiter l'un, respectif, des groupes divisés de bits de données provenant du circuit logique de division des données 10 et la plaquette LSI 15 est une plaquette de génération du syndrome qui traite les signaux provenant des plaquettes LSI 11 à 14 de traitement des données pour générer un signal de position de bit erroné identifiant la position d'un bit erroné dans un groupe de bits de données ainsi qu'un signal d'indication de la plaquette identifiant celle des plaquettes LSI de traitement des données dans laquelle le bit erroné est situé. Les plaquettes LSI 11 à 14 de traitement des données présentent une configuration de circuit identique.The data division logic circuit 10 receives a stream of Hamming code data bits which typically arrives from a length of 20 bit words and divides it into four groups of five data bits each in a manner that the we will describe. Each of the LSI-11 pads 14 is a data processing board for processing a respective one of the divided data bit groups from the data division logic circuit 10 and the LSI board 15 is a board for generating data. syndrome which processes the signals from the data processing pads LSI 11 to 14 to generate an erroneous bit position signal identifying the position of an erroneous bit in a group of data bits as well as an indication signal of the wafer identifying that of LSI data processing wafers in which the erroneous bit is located. The data processing boards LSI 11 to 14 have an identical circuit configuration.

Par simplicité, la figure 1 ne représente les détails que des plaquettes LSI 11 et 12. Chacune des plaquettes LSI de traitement des donnes comporte un sélecteur 16, un registre de données 17, une porte
OU exclusif 18, un décodeur 19 et une porte ET 20.For simplicity, FIG. 1 only shows the details of LSI boards 11 and 12. Each of the LSI data processing boards comprises a selector 16, a data register 17, a door
Exclusive OR 18, a decoder 19 and an AND gate 20.

Le sélecteur 16 reçoit le signal d'entrée de données en provenance de la sortie associée du circuit logique des divisions des données 10 et reçoit un bit de correction d'erreur en provenance de la porte OU exclusif 18 et fait passer le groupe associé de bits de données dans le registre de données 17 sans faire intervenir le bit de correction d'erreur et fait passer ce bit de correction d'erreur dans ce registre de données 17, que le flux de bits de données en provenance du circuit logique de division des données 10 soit ou non présent dans ' le registre 17. Le décodeur 19 reçoit le signal d'indication de position du bit erroné en provenance de la plaquette LSI 15 de génération du syndrome pour déterminer quel bit de données est erroné et il envoie un signal logique 1 à la porte ET 20.Cette porte ET 20 est validée en réponse à un signal d'entrée logique 1 qui se trouve sur une ligne 24 d'identification de la plaquette, en provenance de la plaquette LSI 15.The selector 16 receives the data input signal from the associated output of the data division logic circuit 10 and receives an error correction bit from the exclusive OR gate 18 and passes the associated group of bits data in the data register 17 without involving the error correction bit and passes this error correction bit in this data register 17, that the data bit stream from the division logic of the The decoder 19 receives the position indication signal of the erroneous bit from the syndrome generating pad LSI 15 to determine which data bit is erroneous and sends a signal. logic 1 to the AND gate 20.This AND gate 20 is enabled in response to a logic input signal 1 which is on an identification line 24 of the wafer, from the LSI chip 15.

Ce signal d'entrée logique 1 indique qu'une erreur unique est apparue sur l'une des plaquettes LSI il à 14. Lorsque ceci se produit, la porte ET 20 envoie un signal logique 1 à la porte OU exclusif 18 pour faire en sorte que cette porte inverse l'état logique du bit de sortie provenant du registre de données 17 et pour l'envoyer, en tant que bit de correction d'erreur, au sélecteur 16.This logic input signal 1 indicates that a single error has occurred on one of the LSI pads 11 to 14. When this occurs, the AND gate 20 sends a logic signal 1 to the exclusive OR gate 18 to make sure that that this gate reverses the logic state of the output bit from the data register 17 and to send it, as error correction bit, to the selector 16.

La plaquette LSI 15 de génération du syndrome comporte un générateur de syndrome 21, un registre de syndrome 22 et un décodeur 23. Le générateur de svndrome 21 reçoit le signal de sortie du registre de donnée 17 de chacune des plaquettes LSI de trai temen t des données pour générer les syndromes de la façon connue de l'homme de l'art. Si un bit erroné apparait dans l'une des plaquettes LSI 11 à 14, les 6 bits des données formant le syndrome sont envoyés au registre de syndrome 22 les 3 bits de poids fort du syndrome sont envoyés aux décodeurs 19 de toutes les plaquettes 11 à 14 de traitement des données en tant que signal de position de bit erroné mentionné précédemment. Les 3 bits de poids faible du syndrome sont envoyés au décodeur 23.Le décodeur 23 comporte des lignes de sortie 24-1 à 24-4 d'identification de laquettes qui s'étendent respectivement jusqu'aux portes ET 20 des plaquettes LSI 11 à 14 et qui envoient un signal logique 1 à l'une des portes
ET.The syndrome generating plate LSI 15 comprises a syndrome generator 21, a syndrome register 22 and a decoder 23. The svndrome generator 21 receives the output signal from the data register 17 of each of the LSI treatment trays. data to generate the syndromes in the manner known to those skilled in the art. If an erroneous bit appears in one of the LSI plates 11 to 14, the 6 bits of the data forming the syndrome are sent to the syndrome register 22, the 3 most significant bits of the syndrome are sent to the decoders 19 of all the platelets 11 to 11. 14 for processing the data as the erroneous bit position signal mentioned above. The 3 low-order bits of the syndrome are sent to the decoder 23. The decoder 23 has lead identification lines 24-1 to 24-4 which extend respectively to the AND gates 20 of the LSI 11 chips. 14 and that send a logic signal 1 to one of the doors
AND.

On comprendra le mode opératoire du circuit de correction d'une erreur unique de l'invention avec la description fournie ci-dessous. The procedure of the single error correction circuit of the invention will be understood with the description provided below.

Dans un exemple typique, le signal d'entrée des données à code de Hamming- de longueur 20 bits dans le circuit logique de division des données 10 est représenté comme suit:

In a typical example, the input signal of the 20-bit length Hamming code data in the data division logic circuit 10 is represented as follows:

<tb> 50 <SEP> 00001000010000100001 <SEP>
<tb> S1 <SEP> 00110001100011000110 <SEP>
<tb> S2 <SEP> = <SEP> <SEP> 01010010100101001010 <SEP> WT <SEP>
<tb> S3 <SEP> 00000000001111111111 <SEP>
<tb> S4 <SEP> 00000111110000011111
<tb> S5 <SEP> 11111111111111111111 <SEP>
<tb>
Dans l'invention, on suppose que le flux d'entrée de bits de données à code Hamming comporte 14. bits de données et 6 bits de contrôle.Supposons que le flux de bits qui arrive soit représenté par W= (P5,P2, P1,XO,PO,P4,Xl,X2,X3,X4,P3,X5,X6,...,X13). Le syndrome
S est fourni par S = HOWT (modulo 2), où H est une matrice de contrôle de parité. De façon plus spécifique, le syndrome S est fourni par:: So-Po +x'+x8+X13
S1 = P1 +X0+X2+X3X6 +X7+ Xll+X12
S2 = P2 +X0+X1+X3+X5+X7+X10+X12 S3 i P3 + X5 + x6 + ....... + X13
S4 = P4+X1+X2+X3+X4+X9+X10+X11+X12+X13
S5 =P5+P2+P1+X0+P0+P4+X1+X2+X3+X4+P3
+ X5.......+ X13
Le circuit logique de division des données 10 comporte essentiellement une mémoire qui divise le flux de bits de données à code Hamming qui arrive, en fonction de la position de chaque bit de données à l'intérieur du flux de données, en un premier groupe de données (PS,P2,P1,XO,PO), en un second groupe de données (P4,X1,X2,X3,X4), en un troisième groupe de données (P3,X5,X6,X7,X8) et en un quatrième groupe de données (X9,X10,X11,X12,X13), qui sont respectivement envoyés sur les plaquettes LSI de traitement des données 11,12,13 et 14. Comme cela est bien connu, une erreur unique dans le flux de bits de données qui arrive est détectée si le syndrome S=1. <tb> 50 <SEP> 00001000010000100001 <SEP>
<tb> S1 <SEP> 00110001100011000110 <SEP>
<tb> S2 <SEP> = <SEP><SEP> 01010010100101001010 <SEP> WT <SEP>
<tb> S3 <SEP> 00000000001111111111 <SEP>
<tb> S4 <SEP> 00000111110000011111
<tb> S5 <SEP> 11111111111111111111 <SEP>
<Tb>
In the invention, it is assumed that the input stream of Hamming code data bits comprises 14. data bits and 6 control bits. Suppose that the incoming bit stream is represented by W = (P5, P2, P1, XO, PO, P4, Xl, X2, X3, X4, P3, X5, X6, ..., X13). The syndrome
S is provided by S = HOWT (modulo 2), where H is a parity check matrix. More specifically, S syndrome is provided by :: So-Po + x '+ x8 + X13
S1 = P1 + X0 + X2 + X3X6 + X7 + Xll + X12
S2 = P2 + X0 + X1 + X3 + X5 + X7 + X10 + X12 S3 i P3 + X5 + x6 + ....... + X13
S4 = P4 + X1 + X2 + X3 + X4 + X9 + X10 + X11 + X12 + X13
S5 = P5 + P2 + P1 + X0 + P0 + P4 + X1 + X2 + X3 + X4 + P3
+ X5 ....... + X13
The data division logic circuit 10 essentially comprises a memory which divides the incoming Hamming code data bit stream as a function of the position of each data bit within the data stream into a first group of data bits. data (PS, P2, P1, X0, PO), to a second data group (P4, X1, X2, X3, X4), to a third data group (P3, X5, X6, X7, X8) and to a fourth group of data (X9, X10, X11, X12, X13), which are respectively sent on the LSI data processing boards 11, 12, 13 and 14. As is well known, a single error in the flow of data data bits that happens is detected if the syndrome S = 1.

Le syndrome S5=0 indique que des doubles erreurs sont apparues. La position de la plaquette qui contient une erreur unique peut être détectée au moyen des états logiques des syndromes S3 et S4 et la position de bit de l'erreur unique dans le flux de bits qui arrive peut être déterminée au moyens des états logiques des syndromes Sg, S1 et
De façon plus spécifique, les plaquettes LSI 11,12,13 et 14 sont identifiées comme contenant une erreur unique lorsque les états logiques des syndromes S etS4 sont (S3=0,S4=0), (S3=0,S4=1), (S3=l,S4=0), (S3=1,S4=1), respectivement, et la position du bit erroné dans un groupe de données est déterminée comme suit: position de bit No.O est erronée si So=O,Sl=O et S2=O, position de bit ho.l est erronée si So=O,Sl=5 et S2=l, position de bit No.2 - est erronée si So=O,Sl=l et
S2=0, position de bit No.3 est erronée si So=O,Sl=l et S2=l, position de bit No.4 est erronée si S0=1,S1=0 et
S2=0.The syndrome S5 = 0 indicates that double errors have appeared. The position of the wafer which contains a single error can be detected by means of the logic states of the syndromes S3 and S4 and the bit position of the single error in the incoming bit stream can be determined by means of the logical states of the syndromes. Sg, S1 and
More specifically, the LSI 11,12,13 and 14 platelets are identified as containing a single error when the logical states of the S and S4 syndromes are (S3 = 0, S4 = 0), (S3 = 0, S4 = 1) , (S3 = 1, S4 = 0), (S3 = 1, S4 = 1), respectively, and the position of the erroneous bit in a data group is determined as follows: bit position No.O is erroneous if So = O, Sl = O and S2 = O, bit position ho.l is erroneous if So = O, Sl = 5 and S2 = 1, bit position No.2 - is erroneous if So = O, Sl = 1 and
S2 = 0, bit position No.3 is erroneous if So = O, Sl = 1 and S2 = 1, bit position No.4 is erroneous if S0 = 1, S1 = 0 and
S2 = 0.

Les bits de données de chaque groupe sont normalement envoyés, par - l'intermédiaire du sélecteur 16 de la plaquette LSI de traitement des données associé, au registre de données 17 et de là, au générateur de syndrome 21 dans lequel les syndromes, mentionnés ci-dessus, SOsS1,...S5 sont générés. The data bits of each group are normally sent, via the selector 16 of the associated data processing LSI, to the data register 17 and thence to the syndrome generator 21 in which the syndromes, mentioned above. above, SOsS1, ... S5 are generated.

Si une erreur unique est apparue dans un bit de
données X2, le générateur de syndrome 21 va générer
les syndromes de bit de poids fort S0-S2=S3=O et
les syndromes de bit de poids faible S1 =S4 =S5 =1.If a single error has occurred in a bit of
X2 data, the syndrome generator 21 will generate
the most significant bit syndromes S0-S2 = S3 = O and
the low-order bit syndromes S1 = S4 = S5 = 1.

Les syndromes de bit de poids fort SO,S1 et S2 sont
envoyés, par l'intermédiaire du registre de syndrome
22, au décodeur 19 de chaque plaquette LSI de
traitement des données en tant que signal de position
de bit erroné, de préférence par l'intermédiaire
d'un chemin commun 25 de transmission du signal.The most significant bit syndromes SO, S1 and S2 are
sent, through the syndrome registry
22, to the decoder 19 of each LSI plate of
data processing as a position signal
wrong bit, preferably via
a common signal transmission path.

Ceci sert à réduire la quantité d'interfaces entre
les plaquettes LSI de traitement des données et la
plaquette LSI de génération du syndrome. De cette
façon les décodeurs 19 de toutes les plaquettes LSI
de traitement des données détectent que la position
de bit No. 2 est erronée et envoient un signal de
sortie logique 1 à leurs portes ET associées 20 à
l'instant de l'impulsion chronométrique de la position
de bit No. 2.This serves to reduce the amount of interfaces between
the LSI data processing pads and the
LSI platelet generation syndrome. Of this
way the decoders 19 of all platelets LSI
of data processing detect that the position
of bit No. 2 is wrong and send a signal of
logical output 1 at their doors AND associated 20 to
the moment of the chronometric pulse of the position
Bit No. 2.

Les syndromes de bit de poids faible S3,S4 et
sont envoyés, par l'intermédiaire du registre
de syndrome 22, au décodeur 23 de chaque plaquette
LSI de traitement des données. Chaque décodeur 23
détermine, à partir de l'état logique S -1, qutil
y a une erreur unique sur l'une des plaquettes LSI
11,12,13 et 14 et interprète les états logiques
S3=0 et S4=1 dans le sens que l'erreur unique est apparue sur la plaquette LSI 12 et fait en sorte
d'envoyer un signal logique 1 à la ligne 24-2
d'identification de la plaquette et d'envoyer un
signal logique 0 aux autres lignes 24-1,24-3 et 244 d'identification des plaquettes.Le signal d'entrée
logique 1 sur la ligne 24-2 valide la porte ET 20-2 pour laisser passer le signal de sortie logique 1 du décodeur 19-2 vers la porte OU exclusif 18-2, de sorte que l'état logique du bit erroné X2 actuellement mémorisé dans le registre de données 17-2 est inversé par la porte OU exclusif 18-2 et renvoyé en rétroaction et par l'intermédiaire du sélecteur 16-2, au registre de données 17-2 pour remplacer le bit erroné.D'un autre côté, le signal d'entrée logique O qui se trouve sur la ligne 24-1 d'identification des plaquettes fait que la porte ET 20-1 reste invalidée pour empêcher que le signal de sortie logique 1 en provenance du décodeur 19-1 ne puisse passer vers la porte OU exclusif 18-1. Des opérations semblables se produisent dans les plaquettes LSI de traitement des données 13 et 14 pour empêcher que le signal de sortie logique l de leurs décodeurs ne puisse être envoyé vers la porte OUT exclusif associée. Il en résulte que la correction d'erreur ne s'effectue qu'à la position de bit désirée de la plaquette LSI 12 avant d'être envoyée au générateur de syndrome 21.The low-order bit syndromes S3, S4 and
are sent via the register
of syndrome 22, to the decoder 23 of each plate
LSI of data processing. Each decoder 23
determines, from the logical state S -1, that
there is a single mistake on one of the LSI pads
11,12,13 and 14 and interprets logical states
S3 = 0 and S4 = 1 in the sense that the single error appeared on the LSI 12 board and made sure
to send a logic signal 1 to line 24-2
identification of the wafer and send a
logic signal 0 to the other lines 24-1,24-3 and 244 identification pads.The input signal
logic 1 on line 24-2 validates the AND gate 20-2 to pass the logic output signal 1 of the decoder 19-2 to the exclusive OR gate 18-2, so that the logical state of the erroneous bit X2 currently stored in the data register 17-2 is inverted by the exclusive OR gate 18-2 and returned in feedback and via the selector 16-2, to the data register 17-2 to replace the erroneous bit. On the other hand, the logic input signal O which is on the pad identification line 24-1 causes the AND gate 20-1 to remain disabled to prevent the logic output signal 1 from the decoder 19-1. can not go to the exclusive OR gate 18-1. Similar operations occur in the data processing LSIs 13 and 14 to prevent the logical output signal of their decoders from being sent to the associated exclusive OUT port. As a result, error correction occurs only at the desired bit position of the LSI board 12 before being sent to the syndrome generator 21.

La description ci-dessus ne représente que l'une des réalisations préférées de l'invention. Différentes variantes apparaissent à l'homme de l'art sans s'écarter de l'objet de l'invention qui n' est limité que par les revendications jointes. Par conséquent, la réalisation représentée et décrite l'est à titre d'illustratio. et non de limitation. The above description represents only one of the preferred embodiments of the invention. Various variants appear to those skilled in the art without departing from the object of the invention which is limited only by the appended claims. Therefore, the embodiment shown and described is illustrative. and not limitation.

Claims

A single error bit correction circuit for a plurality of integrated circuit chips (11, 12, 13, 14), characterized in that it comprises:

first means (10) for dividing a stream of incoming Hamming code data bits into a plurality of data bit groups and for sending said groups of data bits to said data packets (11, 12, 13, 14). integrated circuit, respectively; and

second means (15) for obtaining syndromes from said groups of data bits and for obtaining, from the syndromes, a first signal identifying the position of an erroneous bit in each group of data bits and a second identifying signal that of said groups of data in which said erroneous bit appears;

each of said integrated circuit boards (11, 12, 13, 14) including third means (19.1 ...) for correcting an erroneous bit in accordance with said first and said second signals.

A single error bit correction circuit according to claim 1, characterized in that said integrated circuit chips (11, 12, 13, 14) comprise a common signal transmission path (25) for transmitting said first signal from said second means (1 ') to said third means (19.1 ...) of each of said integrated circuit boards (11, 12, 13, 14).

A single error bit correction circuit according to claim 1, characterized in that said second means (15) comprises a plurality of lines (24.1 ... 25) respectively connected to said wafers (11, 12, 13, 14 ) of integrated circuit and means for sending a single bit logic signal on one of said lines as a second signal.

A single error bit correction circuit according to claim 3, characterized in that the said third means comprise:

register means (17.1 ...) for storing the data bits of a respective one of said data bit groups without involving an error correction bit, and then, for replacing a bit of the data stored by said error correction bit and for sending the stored data bits to said second means (15);

decoder means (19.1 ...), responsive to said first signal, for generating an output signal at the time of the chronometric pulse of the bit position identified by said first signal;

AND gate means (20.1 ...) provided to be enabled in response to said single bit logic signal for passing said output signal from said decoder means to their output terminal; and

exclusive OR gate means (18.1 ...) having a first input connected to said register means (17.1 ...) and a second input connected to the output terminal of said AND gate means (20. ...) for inverting the logic state of an erroneous bit from said register means and sending the erroneous bit. inverted, to said register means as said error correction bit.

5. Data processing system characterized in that it comprises:

means (10) for dividing into a plurality of groups of data bits a stream of Hamming code incoming data bits;

a plurality of first integrated circuit chips (11, 12, 13, 14) for processing said group of bits, respectively each of said first chips (11, 12, 13, 14) of the integrated circuit having register means (17.1 .. .) for storing a respective one of said groups of data bits without involving an error correction bit, and then for replacing a bit of data stored by said error correction bit; a second integrated circuit board (15) having syndrome generating means (21) for obtaining syndromes from the output signals of said register means (17.1 ...) of each of said first boards (11, 12, 13 , 14) of integrated circuit, and means (22) for obtaining, from said syndromes, a first signal identifying the bit position of an erroneous bit in each of said groups of data bits and a second signal identifying that of said first integrated circuit boards in which said error bit appears and for sending said first signal and said second signal to said first integrated circuit boards,

each of said first integrated circuit boards (11, 12, 13, 14) further comprising means (19.1, 19.2 ...) forming a decoder. responsive to said first signal for generating an output signal at the time of the chronometric pulse of the bit position identified by said first signal, means (20.1, 20.2 ...) forming an AND gate, responsive to said second signal, for passing to said output terminal said output signal from said decoder means; and OR gate means (18.1, 18.2 ...) having a first input connected to said register means (17.1 ...) and a second input connected to said output terminal of said AND gate means for inverting the logic state. an erroneous bit from said register means (17.1 ...) and sending the erroneous, inverted bit to said register means (17.1 ...) as an error correction bit.

A data processing system according to claim 5, characterized in that said second integrated circuit board (15) comprises means (23) for generating a single bit logic signal in response to said syndromes and for sending said logic signal to bit unique to that of said first integrated circuit boards (11, 12, 13, 14) in which said erroneous bit has appeared.

The data processing system according to claim 5, characterized in that said first integrated circuit boards (11, 12, 13, 14) comprise a common signal transmission path (25) for receiving said first signal from said second integrated circuit board (15) via said common path (25) and for sending said first received signal to said decoder means (19.1 ...).