FR2611400A1 - Method of testing elements for an integrated memory and device for implementing the method - Google Patents
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Abstract
Description
PROCEDE DE TEST D'ELEMENTS POUR UNE
MEMOIRE INTEGREE ET DISPOSITIF
DE MISE EN OEUVRE DU PROCEDE
La présente invention concerne un procédé de test d'éléments pour une mémoire intégrée et un dispositif de mise en oeuvre du procédé.METHOD FOR TESTING ELEMENTS FOR A
INTEGRATED MEMORY AND DEVICE
OF IMPLEMENTING THE PROCESS
The present invention relates to a method for testing elements for an integrated memory and to a device for implementing the method.
Une mémoire intégrée comporte classiquement des éléments mémoire, et un décodeur d'adresse permettant d'adresser ces éléments. La mémoire peut comporter également un ou plusieurs éléments mémoire de redondance, chaque élément de redondance étant destiné à remplacer un élément défectueux de la mémoire. An integrated memory conventionally comprises memory elements, and an address decoder making it possible to address these elements. The memory can also include one or more redundancy memory elements, each redundancy element being intended to replace a defective memory element.
Pour cela, l'adresse de chaque élément défectueux est mémorisée par une batterie de fusibles dans laquelle on claque certains fusibles, la batterie possédant autant de fusibles que de bit d'adresse à mémoriser.For this, the address of each defective element is memorized by a battery of fuses in which certain fuses are blown, the battery having as many fuses as there is address bit to memorize.
Pour éviter d'avoir à rejeter des mémoires qui présentent des cellules sur des lignes ou sur des colonnes non fonctionnelles, la démarche de lthomme de l'art a donc consisté jusque là à tester les éléments mémoire et à prévoir des éléments de redondance ligne ou colonne pour remplacer ces éléments défectueux de la mémoire. La démarche actuelle de l'homme de l'art consiste à augmenter le nombre d'éléments de redondance pour pouvoir remplacer tous les éléments défectueux de la mémoire afin de réduire le taux de rejet des mémoires. To avoid having to reject memories which have cells on rows or on non-functional columns, the approach of a person skilled in the art has thus far consisted in testing the memory elements and in providing for redundancy elements in line or column to replace these faulty memory items. The current approach of a person skilled in the art consists in increasing the number of redundancy elements in order to be able to replace all the defective elements of the memory in order to reduce the rejection rate of the memories.
L'homme de l'art se trouve ainsi confronté à deux problèmes. Le premier problème réside dans l'augmentation de la taille des mémoires pour une capacité donnée. Le deuxième problème concerne la diminution du rendement d'une telle augmentation, si on considère que ce rendement s'évalue par le rapport entre le nombre d'éléments redondants pour un nombre d'élément mémoire donné et le taux de déchet des mémoires. En effet, l'augmentation du nombre dtéléments redondants entraîne le plus souvent une augmentation du taux de déchet des mémoires pour lesquelles les éléments mémoires ont été testés et remplacés par des éléments de redondance du fait que la probabilité qu'il y ait des éléments défectueux a également augmenté . Those skilled in the art are thus confronted with two problems. The first problem resides in the increase in the size of the memories for a given capacity. The second problem concerns the reduction in the yield of such an increase, if we consider that this yield is evaluated by the ratio between the number of redundant elements for a given number of memory element and the rate of waste of the memories. Indeed, the increase in the number of redundant elements most often leads to an increase in the rate of waste of the memories for which the memory elements have been tested and replaced by redundancy elements because the probability that there are defective elements has also increased.
L'objet de la présente invention consiste à résoudre ces problèmes en proposant un procédé de test plus complet que ceux proposés dans l'art antérieur. Le but consiste en particulier, étant donné un certain nombre d'éléments de redondance que l'on se fixe pour une mémoire, à augmenter le rendement obtenu de manière à obtenir un taux de déchet inférieur à ce qu'il serait selon l'art antérieur. The object of the present invention is to solve these problems by proposing a more complete test method than those proposed in the prior art. The aim consists in particular, given a certain number of redundancy elements which are fixed for a memory, to increase the yield obtained so as to obtain a waste rate lower than what it would be according to the art prior.
La présente invention a donc pour objet un procédé de test d'une mémoire intégrée qui consiste à tester les éléments de redondance avant de les substituer ou non à des éléments défectueux de la mémoire. The present invention therefore relates to a method for testing an integrated memory which consists in testing the redundancy elements before replacing them or not with defective memory elements.
La présente invention a également pour objet de rendre les éléments de redondance testables sans avoir à figer l'état des fusibles qui vont permettre l'aiguillage vers chacun de ces éléments de redondance, de manière à ne substituer un élément de redondance à un élément mémoire défectueux que si cet élément de redondance s'est avéré être fonctionnel lors du test. Another object of the present invention is to make the redundancy elements testable without having to freeze the state of the fuses which will allow switching to each of these redundancy elements, so as not to substitute a redundancy element for a memory element. defective only if this redundancy element was found to be functional during the test.
L'invention a donc pour objet un procédé de test de mémoire intégrée qui comporte un réseau d'éléments mémoire, un décodeur d'adresse de ces éléments, des éléments redondants ainsi qu'au moins une batterie de fusibles permettant de définir par claquage de certains fusibles de chaque batterie une adresse et la sélection ou non d'un élément mémoire défectueux à remplacer par un élément redondant, caractérisé en ce qu'il consiste
- à tester les éléments mémoire pour détecter des éléments défectueux
- à tester les éléments de redondance pour détecter des éléments de redondance fonctionnels et des éléments de redondance défectueux
- à claquer des fusibles d'une batterie en correspondance avec l'adresse d'un élément mémoire défectueux, cette batterie étant reliée à un élément de redondance défini fonctionnel par le test.The subject of the invention is therefore an integrated memory test method which comprises an array of memory elements, an address decoder for these elements, redundant elements as well as at least one battery of fuses making it possible to define by breakdown of certain fuses of each battery an address and the selection or not of a defective memory element to be replaced by a redundant element, characterized in that it consists
- to test the memory elements to detect defective elements
- testing the redundancy elements to detect functional redundancy elements and defective redundancy elements
- blowing the fuses of a battery in correspondence with the address of a defective memory element, this battery being connected to a redundancy element defined functional by the test.
- à claquer un fusible de sélection d'élément de redondance. - blowing a redundancy element selection fuse.
La présente invention sera mieux comprise à l'aide de la description détaillée faîte à titre d'exemple non limitatif et en regard des figures annexées qui représentent
- la figure 1, un schéma général du dispositif permettant de mettre en oeuvre le procédé selon l'invention ~
- la figure 2, un schéma de réalisation d'une batterie de fusibles et d'un décodeur DR selon la figure 1
- la figure 3, un schéma d'une réalisation particulière d'un élément de mémorisation selon la figure 2
La mémoire intégrée M comporte des éléments mémoires EM et des éléments de redondance RED. Une seule ligne de redondance RED et un seul signal VER qui permet de l'adresser ont été représentés pour simplifier la compréhension.The present invention will be better understood with the aid of the detailed description given by way of nonlimiting example and with reference to the appended figures which represent
- Figure 1, a general diagram of the device for implementing the method according to the invention ~
- Figure 2, an embodiment of a battery of fuses and a DR decoder according to Figure 1
- Figure 3, a diagram of a particular embodiment of a storage element according to Figure 2
The integrated memory M comprises memory elements EM and redundancy elements RED. A single RED redundancy line and a single VER signal which makes it possible to address it have been shown to simplify understanding.
Les éléments mémoire sont, de manière classique, adressables par un décodeur d'adresse DA, qui permet d'écrire ou de lire le contenu de chaque élément mémoire par l'intermédiaire des plots d'entrées-sorties E/S. Le contenu de chaque élément mémoire de redondance qui a été programmé est accessible également par les plots d'entrées-sorties E/S. The memory elements are, in a conventional manner, addressable by an address decoder DA, which makes it possible to write or read the content of each memory element via the I / O input / output pads. The content of each redundancy memory element which has been programmed is also accessible by the I / O input / output pads.
Le procédé selon l'invention, consiste à tester à l'aide d'un testeur non représenté, mais classique en soi, les éléments mémoire EM et d'enregistrer les adresses des éléments mémoire qui sont défectueux. The method according to the invention consists in testing the memory elements EM with the aid of a tester, not shown, but conventional in itself, and of recording the addresses of the memory elements which are defective.
Lorsque le testeur a enregistré des adresses d'éléments défectueux, il commande la vérification des éléments de redondance. Cette vérification se fait par application d'un signal de vérification VER pour chaque ligne (ou colonne) de redondance à adresser. L'état de chaque éléments de redondance ainsi adressé est connu du testeur. Lorsqu un premier élément redondant adressé par un premier signal VER est fonctionnel, on procède au claquage de la batterie de fusibles BA pour mémoriser l'adresse Ai d'un premier élément mémoire défectueux présenté aux entrées d'adresse de cette batterie qui contient également un fusible de sélection ES pour informer et valider selon son état que l'on se sert ou non de cet élément de redondance pour cette adresse. Les fusibles sont claqués par application d'un signal de commande de claquage F et de la tension claquage VF. When the tester has registered addresses of defective elements, it orders the verification of the redundancy elements. This verification is done by applying a VER verification signal for each redundancy line (or column) to be addressed. The state of each redundancy element thus addressed is known to the tester. When a first redundant element addressed by a first VER signal is functional, the fuse battery BA is blown to store the address Ai of a first defective memory element presented to the address inputs of this battery which also contains a ES selection fuse to inform and validate according to its state whether or not this redundancy element is used for this address. The fuses are blown by application of a blast control signal F and the blast voltage VF.
Les sorties de la batterie sont appliquées à un décodeur
DR qui délivre un seul signal CR dont l'état est 0 ou 1 selon l'adresse présentée et selon que le fusible de sélection ES est claqué ou non. Lorsque le fusible de sélection a été claqué, le signal CR qui est appliqué sur une entrée d'une porte OU exclusif Q permet d'inhiber le décodeur d'adresses DA et d'adresser un élément de redondance particulier, le signal de sortie R de la porte prenant un état O ou 1 susceptible d'inhiber le décodeur DA.Battery outputs are applied to a decoder
DR which delivers a single signal CR whose state is 0 or 1 depending on the address presented and depending on whether the selection fuse ES is blown or not. When the selection fuse has been blown, the signal CR which is applied to an input of an exclusive OR gate Q makes it possible to inhibit the address decoder DA and to address a particular redundancy element, the output signal R of the door taking a state O or 1 likely to inhibit the DA decoder.
Ainsi, on claque des fusibles d'une batterie de manière à ce que l'état des fusibles de la batterie corresponde à une adresse d'un élément défectueux de la mémoire. On relie ensuite cette batterie à un élément de redondance particulier par claquage du fusible de sélection SE qui signale donc que l'on se sert de cet élément et ceci après avoir testé cet élément, de redondance qui a été reconnu fonctionnel par le test. Thus, the fuses of a battery are blown so that the state of the fuses of the battery corresponds to an address of a defective element in the memory. This battery is then connected to a particular redundancy element by blowing of the selection fuse SE which therefore signals that this element is being used and this after testing this element, of redundancy which has been recognized as functional by the test.
Sur ce schéma général on a envisagé de relier à un élément de redondance une batterie, et ainsi chaque élément de redondance a sa batterie de fusibles. In this general scheme, it has been envisaged to connect a battery to a redundancy element, and thus each redundancy element to its battery of fuses.
Tout en restant dans l'esprit de l'invention, il est également possible d'associer à chaque batterie plusieurs éléments de redondance, la liaison entre chaque batterie et un élément de redondance n'étant faite qu'après le test et en fonction du résultat de ce test. While remaining in the spirit of the invention, it is also possible to associate with each battery several redundancy elements, the connection between each battery and a redundancy element being made only after the test and depending on the result of this test.
Sur la figure 2, on a représenté le schéma d'une batterie de fusibles pour la mémorisation d'une adresse Ai et le décodeur
DR. La batterie comporte autant d'élément de mémorisation que de bit d'adressage. Ces éléments sont référencés E6 à E15 et correspondent donc aux entrées d'adressage A6-A15 de la mémoire. Un élément de mémorisation ES supplémentaire est prévu pour mémoriser l'information d'utilisation ou non de la redondance, c'est-à-dire pour effectuer ou ne pas effectuer une liaison entre la batterie de fusible à un élément de redondance.In FIG. 2, there is shown the diagram of a battery of fuses for memorizing an address Ai and the decoder
DR. The battery has as many storage elements as there are address bits. These elements are referenced E6 to E15 and therefore correspond to the addressing inputs A6-A15 of the memory. An additional ES storage element is provided for memorizing the information of use or not of the redundancy, that is to say to make or not to make a connection between the fuse battery to a redundancy element.
Cet élément de redondance reçoit à son entrée d'adresse une tension Vcc. Chaque élément ES, E6 - E 15 comporte une entrée pour recevoir la tension de claquage VF et une entrée pour recevoir la tension de commande de claquage F, ces tensions étant appliquées une fois que l'on s'est assuré que l'élément de redondance est fonctionnel.This redundancy element receives at its address input a voltage Vcc. Each element ES, E6 - E 15 has an input for receiving the breakdown voltage VF and an input for receiving the breakdown control voltage F, these voltages being applied once it has been ensured that the redundancy is functional.
Le décodeur DR est constitué par un ensemble de transistors TS, T6-T15 qui ont leur grille reliée à une sortie d'un élément de mémorisation et les drains reliés entre eux pour former une seule sortie délivrant le signal CR. Les sources des transistors sont reliées à la masse. The DR decoder consists of a set of transistors TS, T6-T15 which have their gate connected to an output of a storage element and the drains connected together to form a single output delivering the signal CR. The sources of the transistors are connected to ground.
Pour claquer les fusibles dans une batterie, c'est-à-dire pour mémoriser une adresse et pour sélectionner un élément de redondance, on applique un niveau bas sur toutes les entrées d'adresse puis on augmente la tension jusqu'a obtenir le claquage VF, de 12 à 13 V généralement, puis on applique la tension de -commande F, de O à 5 V généralement et on adresse successivement chaque élément. On utilise préférentiellement une seule source de tension VF pour toutes les batteries et une source de tension F pour chaque batterie. To blow the fuses in a battery, i.e. to memorize an address and to select a redundancy element, a low level is applied to all the address inputs then the voltage is increased until blowing is achieved VF, from 12 to 13 V generally, then the control voltage F is applied, from O to 5 V generally and each element is addressed successively. Preferably, a single voltage source VF is used for all the batteries and a voltage source F for each battery.
Les entrées A6-A15 sont destinées à recevoir les signaux correspondant aux bits d'adresse en provenance des plots d'entrées-sorties E/S de la mémoire. The inputs A6-A15 are intended to receive the signals corresponding to the address bits coming from the I / O pads of the memory.
Le fusible de sélection reçoit (à la place d'un bit d'adresse) une tension Vcc de 5 V par exemple. The selection fuse receives (instead of an address bit) a voltage Vcc of 5 V for example.
Lorsque l'on procède par la suite à une écriture puis à des lectures dans la mémoire, la sortie unique du décodeur DR obtenue à partir des éléments de mémorisation E6-E15, est à 0 (ou à 1) si l'adresse présentée à l'entrée de la batterie a été mémorisée par cette batterie. La sortie de chaque élément El a le même état que l'entrée (0 ou 1) si le bit d'entrée correspond à l'état du fusible. Si c'est le cas et que le fusible de l'élément de sélection a été claqué, l'aiguillage est fait vers l'élément de redondance sélectionné. When one subsequently writes and then reads from the memory, the single output of the DR decoder obtained from the storage elements E6-E15 is at 0 (or at 1) if the address presented to the battery input has been memorized by this battery. The output of each element El has the same state as the input (0 or 1) if the input bit corresponds to the state of the fuse. If this is the case and the fuse of the selection element has been blown, the switch is made to the selected redundancy element.
Sur la figure 3, on a représenté un exemple détaillé de réalisation d'un élément El de mémorisation d'adresse ou de sélection à titre indicatif et nullement limitatif. In FIG. 3, a detailed example of the embodiment of an element El for memorizing an address or for selection as an indication and in no way limiting is shown.
L'élément Ei de mémorisation comprend un circuit de programmation P qui reçoit le signal ai correspondant à un bit d'adresse Ai, la tension de commande de claquage F du fusible. The storage element Ei comprises a programming circuit P which receives the signal ai corresponding to an address bit Ai, the breakdown control voltage F of the fuse.
Le circuit comporte une porte Non-ET, NE, et les transistors
T19 à T23 et délivre un signal qui va provoquer un claquage (ou non) du fusible R par conduction (ou non) du transistor Tl9 à Vss. L'élément de mémorisation EI comprend également un circuit de mémorisation ME proprement dit qui reçoit la tension de claquage VF pour claquer le fusible R sur commande du circuit P. Ce circuit ME comporte le fusible R, des transistors
T24 à T27, un condensateur C et délivre pendant la lecture de l'état du fusible, un état xi traduisant l'état du fusible.The circuit includes a NAND gate, NE, and the transistors
T19 to T23 and delivers a signal which will cause a breakdown (or not) of the fuse R by conduction (or not) of the transistor Tl9 to Vss. The storage element EI also includes a storage circuit ME proper which receives the breakdown voltage VF to blow the fuse R on command of the circuit P. This circuit ME comprises the fuse R, transistors
T24 to T27, a capacitor C and delivers, during the reading of the state of the fuse, a state xi reflecting the state of the fuse.
L'élément de mémorisation comporte également un décodeur DEC qui reçoit également le signal ai d'entrée correspondant à un bit d'adresse et le signal lu xi dans l'élément de mémorisation
ME. Ce circuit DEC permet de délivrer le signal de sortie Si dont l'état est soit ai si l'état xi du fusible correspond à l'état ai, soit ai (ai inversé) si l'état xi du fusible ne correpond pas à cet état. Le circuit DEC comporte un inverseur
I, et les transistors T28 à T30. La sortie de ce circuit est reliée à un transistor Ti (T6, T7.T15) du décodeur d'adresse
DR.The storage element also includes a DEC decoder which also receives the input signal ai corresponding to an address bit and the signal read xi in the storage element
ME. This DEC circuit makes it possible to deliver the output signal Si whose state is either ai if the state xi of the fuse corresponds to the state ai, or ai (ai reversed) if the state xi of the fuse does not correspond to this state. The DEC circuit includes an inverter
I, and the transistors T28 to T30. The output of this circuit is connected to a transistor Ti (T6, T7.T15) of the address decoder
DR.
Cet exemple particulier de circuit a été réalisé en technologie CMOS, les transistors T20, T23, T19, T24, T27,
T28, T29 étant des transistors MOS à canal N et les transistors
T21, T22, T25, T30 étant des transistors à canal P. This particular example of circuit was carried out in CMOS technology, the transistors T20, T23, T19, T24, T27,
T28, T29 being N-channel MOS transistors and the transistors
T21, T22, T25, T30 being P-channel transistors
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8702551A FR2611400A1 (en) | 1987-02-26 | 1987-02-26 | Method of testing elements for an integrated memory and device for implementing the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8702551A FR2611400A1 (en) | 1987-02-26 | 1987-02-26 | Method of testing elements for an integrated memory and device for implementing the method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2611400A1 true FR2611400A1 (en) | 1988-09-02 |
Family
ID=9348343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8702551A Withdrawn FR2611400A1 (en) | 1987-02-26 | 1987-02-26 | Method of testing elements for an integrated memory and device for implementing the method |
Country Status (1)
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| FR (1) | FR2611400A1 (en) |
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