FR2539939A1

FR2539939A1 - Switching unit for digital packet data switch

Info

Publication number: FR2539939A1
Application number: FR8300915A
Authority: FR
Inventors: Marc Dieudonne
Original assignee: Thomson CSF Telephone SA; Le Materiel Telephonique Thomson CSF
Current assignee: Thales SA; ALE International SAS
Priority date: 1983-01-21
Filing date: 1983-01-21
Publication date: 1984-07-27
Also published as: FR2539939B1

Abstract

Switching unit for digital packet data switch. This switching unit for a digital packet data switch, of degree p, of the type containing p reception circuits Ri and p transmission circuits Ei, each of the p transmission circuits being able to receive data from any one of the p reception circuits, is such that the p transmission circuits Ei comprise, on the one hand, in common a single common memory 4 for storing data coming from the p reception circuits Ri, having a capacity qC (where C represents the desired probability of losing data through storage in a queue and where q is a number less than p<2>) and a speed of operation such that p write cycles and p read cycles of this memory may be interlaced in a time less than or equal to the time for transmitting a packet quantum stored in this memory, and a circuit 5 for generating write addresses of this memory, and on the other hand individually a write-addressing circuit 6i and a read-addressing circuit 7i for this memory. Application to packet switching.

Description

UNITE DE COMMUTATION POUR COMMUTATEUR
DE DONNEES NUMERIQUES PAR PAQUETS
La présente invention concerne une unité de commutation pour commutateur de données numériques par paquets.SWITCHING UNIT FOR SWITCH
OF DIGITAL DATA PER PACKAGES
The present invention relates to a switching unit for a digital packet data switch.

Un commutateur de données numériques par paquets est constitué d'un ensemble d'unités de commutation reliées entre elles par des mailles, chaque unité de commutation étant reliée à un nombre p d'autres unités de commutation du commutateur appelées unités de commutation adjacentes, p étant appelé degré de l'unité de commutation. A digital packet data switch consists of a set of switching units interconnected by meshes, each switching unit being linked to a number p of other switching units of the switch called adjacent switching units, p being called the degree of the switching unit.

La présente invention concerne plus particulièrement une unité de commutation du type comportant p circuits de réception et p circuits d'émission, chacun des p circuits de réception étant relié à l'un des p circuits d'émission de l'une des p unités de commutation adjacentes et chacun des p circuits d'émission étant relié à l'un des p circuits de réception de l'une des p unités de commutation adjacentes, suivant le maillage interne du commutateur, chacun des p circuits d'émission
pouvant recevoir des données provenant de l'un quelconque des p circuits
de réception de cette unité de commutation, suivant le chemin emprunté
par ces données à travers le commutateur, et les circuits de réception
ayant essentiellement une fonction de synchronisation des données pro
venant des unités de commutation adjacentes, et les circuits d'émission
une fonction de stockage de ces données avant leur émission vers les unités de commutation adjacentes.The present invention relates more particularly to a switching unit of the type comprising p reception circuits and p transmission circuits, each of the p reception circuits being connected to one of the p transmission circuits of one of the p transmission units. adjacent switching and each of the p transmission circuits being connected to one of the p reception circuits of one of the p adjacent switching units, depending on the internal mesh of the switch, each of the p transmission circuits
capable of receiving data from any of the p circuits
reception of this switching unit, depending on the path taken
by these data through the switch, and the receiving circuits
basically having a pro data sync function
from adjacent switching units, and transmitting circuits
a function of storing these data before their transmission to the adjacent switching units.

Une unité de commutation de ce type est décrite dans la demande de brevet français nt 79 01 792. Dans cette demande de brevet, chacun des p circuits d'émission d'une unité de commutation est relié à chacun des p circuits de réception de cette unité de commutation gracie à un maillage approprié, et chaque circuit d'émission comporte essentiellement p mémoires "FIFO" ayant chacune une capacité C compatible avec la probabilité souhaitée de perte de données par stockage dans une file
d'attente, et permettant de stocker chacune les paquets reçus de l'un des 2
p circuits de réception, soit au total p mémoires FIFO (ou une capacité
2
p2C) pour l'ensemble de l'unité de commutation, ces p2 mémoires FIFO pouvant être écrites et lues simultanément.A switching unit of this type is described in French patent application nt 79 01 792. In this patent application, each of the p transmission circuits of a switching unit is connected to each of the p reception circuits of this. switching unit thanks to an appropriate mesh, and each transmission circuit essentially comprises p "FIFO" memories each having a capacity C compatible with the desired probability of loss of data by storage in a queue
waiting, and allowing each to store the packets received from one of the 2
p reception circuits, i.e. a total of p FIFO memories (or a capacity
2
p2C) for the entire switching unit, these p2 FIFO memories being able to be written and read simultaneously.

Une unité de commutation du même type est également décrite dans la demande de brevet français nO 79 14 124. Dans cette demande de brevet, chacun des p circuits de réception d'une unité de commutation peut être relié à n'importe lequel des p circuits d'émission par l'intermédiaire d'une même ligne omnibus commune, et chaque circuit d'émission comporte essentiellement une mémoire vive unique organisée en p pages de capacité C affectées chacune à l'un des p circuits de réception, soit au total p2 pages (ou une capacité p2C) pour l'ensemble de l'unité de commutation, ces p2 pages étant écrites et lues à tour de rôle. A switching unit of the same type is also described in French patent application No. 79 14 124. In this patent application, each of the p receiving circuits of a switching unit can be connected to any of the p circuits. transmission via a single common bus line, and each transmission circuit essentially comprises a single random access memory organized in p pages of capacity C each assigned to one of the p reception circuits, i.e. in total p2 pages (or a p2C capacity) for the whole switching unit, these p2 pages being written and read in turn.

A vitesses de fonctionnement égales, cette seconde solution nécessite l'emploi de mémoires plus rapides que celles utilisées dans la première solution. En revanche, ces solutions impliquent toutes les deux un encombrement important, du au fait qu'elles prévoient toutes les deux l'allocation d'un espace mémoire'particuller pour chaque couple circuit de réception-circuit d'émission, quelle que soit l'utilisation qui en est faite, c'est-à-dire que des données soient à y stocker ou non. At equal operating speeds, this second solution requires the use of faster memories than those used in the first solution. On the other hand, these solutions both involve a significant space requirement, due to the fact that they both provide for the allocation of a separate memory space for each reception circuit-transmission circuit pair, regardless of the use which is made of it, that is to say whether data is to be stored there or not.

La présente invention vlse à réduire l'encombrement des circuits d'émission, sans porter atteinte à leur vitesse de fonctionnement. The present invention vlse to reduce the size of the transmission circuits, without affecting their operating speed.

Suivant l'invention, une unité de commutation pour commutateur de données numériques par paquets, de degré p, du type comportant p circuits de réception et p circuits d'émission, chacun des p circuits d'émission pouvant recevoir des données de l'un quelconque des p circuits de réception, est telle que les p circuits d'émission comportent d'une part en commun une mémoire commune unique de stockage des données venant des p circuits de réception, ayant une capacité qC (où C représente la probabilité souhaitée de perte de données par stockage dans une file d'attente et où q est un nombre inférieur à pê) et une vitesse de fonctionnement telle que p cycles d'écriture et p cycles de lecture de cette mémoire peuvent être entrelacés en un temps inférieur ou égal au temps de transmission du quantum de paquet stocké dans cette mémoire, et un circuit de génération d'adresses d'écriture de cette mémoire, d'autre part individuellement un circuit d'adressage en écriture et un circuit d'adressage en lecture de cette mémoire. According to the invention, a switching unit for a digital packet data switch, of degree p, of the type comprising p reception circuits and p transmission circuits, each of the p transmission circuits being able to receive data from one of them. any of the p reception circuits, is such that the p transmission circuits comprise on the one hand in common a single common memory for storing the data coming from the p reception circuits, having a capacity qC (where C represents the desired probability of loss of data by storage in a queue and where q is a number less than p) and an operating speed such that p write cycles and p read cycles of this memory can be interleaved in less than or equal time to the transmission time of the quantum of packet stored in this memory, and a circuit for generating write addresses of this memory, on the other hand individually a write addressing circuit and an addressing circuit in l read this memory.

Suivant une autre caractéristique de l'invention, à chaque adresse de la mémoire commune est stockée, en plus du quantum de paquet stocké à cette adresse, l'adresse en mémoire commune du quantum suivant du même paquet, ce qui permet de minimiser le volume de mémoire nécessité par les p circuits d'adressage en lecture des circuits d'émission. According to another characteristic of the invention, at each address of the common memory is stored, in addition to the packet quantum stored at this address, the common memory address of the next quantum of the same packet, which makes it possible to minimize the volume. memory required by the p read addressing circuits of the transmission circuits.

Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ciannexés dans lesquels: - la figure 1 est un schéma d'une unité de commutation selon l'invention; - la figure 2 est un diagramme des temps montrant le fonctionnement de l'unité de commutation représentée sur la figure 1. The objects and characteristics of the present invention will emerge more clearly on reading the following description of an exemplary embodiment, said description being given in relation to the accompanying drawings in which: FIG. 1 is a diagram of a control unit. switching according to the invention; - Figure 2 is a timing diagram showing the operation of the switching unit shown in Figure 1.

L'unité de commutation représentée sur la figure 1 comporte p circuits de réception Ri et p circuits d'émission E. (i étant un nombre
I I compris entre 1 et p). A titre d'exemple non limitatif, cette unité de commutation correspond à une valeur de p égale à 2.The switching unit shown in FIG. 1 comprises p reception circuits Ri and p transmission circuits E. (i being a number
II between 1 and p). By way of non-limiting example, this switching unit corresponds to a value of p equal to 2.

Chaque circuit de réception Ri est par exemple analogue à ceux décrits dans les demandes de brevet précitées et ne sera donc pas décrit de manière détaillée. Le circuit de réception R. reçoit sur une maille 2i les données provenant de l'un des p circuits d'émission de l'une des p unités de commutation adjacentes. Ces données sont reçues sur la maille 2. au rythme d'une horloge distante, et sont fournies par le circuit de réception Ri, au rythme d'une horloge locale, sous la forme d'un signal de données
OCT.. Le circuit de réception Ri fournit également un signal OPi qui
I I indique, suivant son niveau, si des données OCT. sont, ou non, disponibles en sortie du circuit de réception Ri. Each reception circuit Ri is for example similar to those described in the aforementioned patent applications and will therefore not be described in detail. The reception circuit R. receives on a mesh 2i the data coming from one of the p transmission circuits of one of the p adjacent switching units. These data are received on cell 2. at the rate of a remote clock, and are supplied by the reception circuit Ri, at the rate of a local clock, in the form of a data signal
OCT .. The receiving circuit Ri also supplies a signal OPi which
It indicates, depending on its level, whether OCT data. are, or not, available at the output of the reception circuit Ri.

Les p circuits d'émission E. comportent en commun une mémoire vive 4 et un circuit 5 de génération d'adresses d'écriture de la mémoire commune 4. Chaque circuit d'émission E. comporte de plus individuellement un circuit gi d'adressage en écriture de la mémoire commune 4, un circuit 7i d'adressage lecture de la mémoire commune 4, et un registre 8. The p transmission circuits E. have in common a random access memory 4 and a circuit 5 for generating write addresses of the common memory 4. Each transmission circuit E. furthermore individually comprises an addressing circuit gi. in writing of the common memory 4, a read addressing circuit 7i of the common memory 4, and a register 8.

d'émission des données lues dans la mémoire commune 4 sur une maille 9i
La maille 9i est reliée à l'entrée de l'un des p circuits de réception de l'une des p unités de commutation adjacentes. transmission of data read in common memory 4 on a link 9i
Mesh 9i is connected to the input of one of the p reception circuits of one of the p adjacent switching units.

Le circuit 5 de génération d'adresses d'écriture de la mémoire commune comporte un compteur 10 modulo "n" (où "n" est le nombre de mots de la mémoire commune 4) et un registre 11 de mémorisation momentanée du contenu du compteur 10. The circuit 5 for generating write addresses of the common memory comprises a counter 10 modulo "n" (where "n" is the number of words of the common memory 4) and a register 11 for momentary storage of the contents of the counter. 10.

Le circuit 6ì d'adressage en écriture de la mémoire commune 4 comporte un registre d'adresse d'écriture dont les entrées de données sont reliées'aux sorties du registre 11 et dont les sorties sont reliées à des premières entrées d'un multiplexeur 4' d'adressage de la mémoire commune 4. Le multiplexeur 4' est commun aux p circuits d'émission et ses sorties sont reliées aux entrées d'adresse de la mémoire commune 4. The write addressing circuit 6 of the common memory 4 comprises a write address register whose data inputs are connected to the outputs of register 11 and whose outputs are connected to the first inputs of a multiplexer 4 'for addressing the common memory 4. The multiplexer 4' is common to the p transmission circuits and its outputs are connected to the address inputs of the common memory 4.

Chaque circuit 7i d'adressage en lecture de la mémoire commune 4 comporte un registre 12i d'adresse de lecture dont les entrées de données sont reliées aux sorties d'un multiplexeur 13. et dont les sorties sont reliées à des secondes entrées du multiplexeur 4'. Each read addressing circuit 7i of the common memory 4 comprises a read address register 12i, the data inputs of which are linked to the outputs of a multiplexer 13. and the outputs of which are linked to second inputs of the multiplexer 4. '.

On suppose dans la suite de la description que le quantum de transmission est l'octet, chaque paquet étant constitué d'un certain nombre d'octets. Ces octets sont reçus successivement sur la maille 2.. et, après traitement dans le circuit de réception Ri, sont appliqués à des premières entrées de données de la mémoire commune 4 pour y être stockés à des adresses distinctes. Ces octets sont ensuite lus sur des premières sorties de la mémoire commune 4, reliées aux entrées du registre d'émission 8i. A chaque adresse de la mémoire commune 4 est stockée, en plus de l'octet stocké à cette adresse, l'adresse en mémoire commune de l'octet suivant du même paquet.Cette adresse, fournie par le registre 11, est appliquée à des secondes entrées de données de la mémoire commune 4, et est lue sur des secondes sorties de la mémoire commune 4. It is assumed in the remainder of the description that the transmission quantum is the byte, each packet consisting of a certain number of bytes. These bytes are received successively on the mesh 2 .. and, after processing in the reception circuit Ri, are applied to first data inputs of the common memory 4 to be stored there at distinct addresses. These bytes are then read on the first outputs of the common memory 4, connected to the inputs of the transmission register 8i. At each address of the common memory 4 is stored, in addition to the byte stored at this address, the common memory address of the next byte of the same packet. This address, supplied by the register 11, is applied to common memory 4 second data inputs, and is read on common memory 4 second outputs.

Chaque circuit 7. d'adressage en lecture comporte également une mémoire FIFO 14. (premier entré-premier sorti), dite mémoire de stockage d'adresse de lecture du premier octet d'un paquet, dont les entrées de données sont reliées aux sorties du compteur 10 et dont les sorties sont reliées à des premières entrées du multiplexeur 13.. Les circuits 7i d'adressage en lecture comportent également en commun un registre 15, dit registre de stockage d'adresse de lecture du prochain octet d'un paquet, dont les entrées de données sont reliées aux secondes sorties de la mémoire commune 4 et dont les sorties sont reliées à des secondes entrées du multiplexeur 13.. Each read addressing circuit 7. also comprises a FIFO memory 14. (first in, first out), called the read address storage memory of the first byte of a packet, the data inputs of which are connected to the outputs. of the counter 10 and the outputs of which are connected to the first inputs of the multiplexer 13. The read addressing circuits 7i also have in common a register 15, called the read address storage register of the next byte of a packet , the data inputs of which are connected to the second outputs of the common memory 4 and the outputs of which are connected to the second inputs of the multiplexer 13 ..

Les éléments constitutifs du circuit d'émission E. sont par ailleurs munis d'entrées d'activation qui reçoivent des signaux de commande fournis par une logique de commande 16, ces signaux de commande permettent un fonctionnement suivant un rythme et un enchaînement déterminés. Ce fonctionnement est obtenu au moyen de deux signaux d'horloge ECR et LEC de même fréquence et décalés dans le temps l'un par rapport à l'autre, les fronts actifs du signal ECR définissant un cycle d'écriture de la mémoire commune 4, et les fronts actifs du signal LEC un cycle de lecture. The constituent elements of the transmission circuit E. are moreover provided with activation inputs which receive control signals supplied by a control logic 16, these control signals allow operation according to a determined rhythm and sequence. This operation is obtained by means of two clock signals ECR and LEC of the same frequency and shifted in time with respect to each other, the active edges of the signal ECR defining a write cycle of the common memory 4 , and the active edges of the LEC signal a read cycle.

La mémoire commune 4 a une vitesse de fonctionnement telle que p cycles d'écriture et p cycles de lecture peuvent être entrelacés en un temps correspondant à celui de la transmission d'un octet stocké en mémoire. La fréquence et le décalage temporel des signaux ECR et LEC se déduisent de cette observation. The common memory 4 has an operating speed such that p write cycles and p read cycles can be interleaved in a time corresponding to that of the transmission of a byte stored in memory. The frequency and the time shift of the ECR and LEC signals can be deduced from this observation.

Avant de décrire le fonctionnement de l'unité de commutation représentée sur la figure 1, il est nécessaire de préciser que l'invention concerne plus particulièrement la commutation de données numériques par paquets "autodirecteurs". Chaque paquet comporte alors un en-tête qui comprend autant d'étiquettes de sélection que d'unités de comme tation que le paquet doit traverser dans le commutateur, chaque étiquette de sélection étant associée à une unité de commutation et Indiquant le chemin à emprunter à l'intérieur de cette unité de commutation. Ces étiquettes de sélection sont rangées dans l'ordre des unités de commutation que le paquet doit traverser. Before describing the operation of the switching unit shown in FIG. 1, it is necessary to specify that the invention relates more particularly to the switching of digital data in “homing” packets. Each packet then comprises a header which comprises as many selection labels as there are units of as tion that the packet must pass through in the switch, each selection label being associated with a switching unit and indicating the path to be taken through the switch. inside this switch unit. These selection labels are arranged in the order of the switching units that the packet must pass through.

Le premier octet d'un paquet indique alors le chemin à emprunter à l'intérieur de l'unité de commutation qui traite actuellement ce paquet, les octets suivants pouvant être soit des étiquettes de sélection, soit des informations utiles, soit des informations de service. The first byte of a packet then indicates the path to be taken inside the switching unit which is currently processing this packet, the following bytes can be either selection labels, or useful information, or service information. .

Le circuit de réception Ri fournit, en plus des signaux OCT. et OP.,
I I un signal PREi qui indique, suivant son niveau, si l'octet reçu est ou non le premier octet d'un paquet et un signal FINi qui indique, suivant son niveau, si l'octet reçu précédemment est ou non le dernier octet d'un paquet, la détection d'une fin de paquet par le circuit de réception Ri se faisant par la détection de l'absence de transmission du signal d'horloge distante. Dans le cas où le signal FINi indique que l'octet reçu précédemment est le dernier octet d'un paquet, un code F d'indication de fin de paquet est généré par le circuit de réception Ri, pour être stocké à l'emplacement correspondant de la mémoire commune 4.Le circuit de réception R. fournit également un signal ERRi qui indique, suivant son
I I niveau, si l'octet reçu est incorrect, par exemple s'il comporte un nombre de bits incomplet. Le circuit de réception R. fournit par ailleurs, dans le cas où le signal PREi indique que l'octet reçu est le premier octet d'un paquet, des signaux ADi (AD1 à AD ) tels que seul le signal AD. est actif
p J lorsque le premier octet indique que le paquet considéré doit sortir par le circuit d'émission E.. Le signal AD. sert à valider la mémoire FIFO 14. du
J J J circuit d'émission E..
The reception circuit Ri provides, in addition to the OCT signals. and OP.,
II a signal PREi which indicates, according to its level, whether the received byte is or not the first byte of a packet and a FINi signal which indicates, according to its level, whether or not the previously received byte is or not the last byte of a packet, the detection of an end of packet by the reception circuit Ri being done by the detection of the absence of transmission of the remote clock signal. In the case where the signal FINi indicates that the byte received previously is the last byte of a packet, an F code indicating the end of packet is generated by the reception circuit Ri, to be stored at the corresponding location of the common memory 4.The reception circuit R. also supplies a signal ERRi which indicates, according to its
II level, if the received byte is incorrect, for example if it has an incomplete number of bits. The reception circuit R. also supplies, in the case where the signal PREi indicates that the received byte is the first byte of a packet, signals ADi (AD1 to AD) such as only the signal AD. is active
p J when the first byte indicates that the packet in question must leave by the transmission circuit E .. The signal AD. is used to validate the FIFO 14 memory of the
JJJ emission circuit E ..

A titre d'exemple purement illustratif le fonctionnement est décrit en relation avec la figure 2 pour une valeur de p égale à 2. Pendant un temps égal au temps de transmission d'un octet, deux cycles de lecture de la mémoire commune 4 (l'un relatif au circuit d'émission E1 l'autre relatif au circuit d'émission E2 et deux cycles d'écriture de cette mémoire (l'un relatif au circuit de réception R1, l'autre relatif au circuit de réception
R2) sont entrelacés.By way of purely illustrative example, the operation is described in relation to FIG. 2 for a value of p equal to 2. For a time equal to the transmission time of one byte, two read cycles of the common memory 4 (l 'one relating to the transmission circuit E1 the other relating to the transmission circuit E2 and two write cycles of this memory (one relating to the reception circuit R1, the other relating to the reception circuit
R2) are intertwined.

Un cycle d'écriture CE s'étend entre deux fronts actifs successifs du signal LEC entourant un front actif du signal ECR. De même un cycle de lecture CL s'étend entre deux fronts actifs successifs du signal ECR entourant un front actif du signal LEC. A write cycle CE extends between two successive active edges of the LEC signal surrounding an active edge of the ECR signal. Likewise, a read cycle CL extends between two successive active edges of the signal ECR surrounding an active edge of the signal LEC.

On considère un premier cycle d'écriture incluant un premier front actif ECR1 du signal ECR, suivi d'un premier front actif LEC1 du signal
LEC, et on suppose que ce cycle CE12 est relatif au circuit de réception
R2. On suppose que l'octet OCT12 disponible en sortie du circuit de réception R2 est le premier octet d'un paquet et que X1 est la valeur du compteur 10 à cet instant. Sur le front ECR1 la valeur X1 est recopiée dans le registre 11, et stockée dans la mémoire FIFO du ou des circuits d'émission concernés (par exemple dans la mémoire FIFO 141 si ce paquet doit sortir par le circuit d'émission E1) . Puis, sur le front LEC1, la valeur
X1 est recopiée dans le registre d'adresse d'écriture 62 et le compteur 10 prend une nouvelle valeur X2. La valeur X1 représente l'adresse en mémoire commune du deuxième octet du paquet, qui sera le premier à écrire.We consider a first write cycle including a first active edge ECR1 of the signal ECR, followed by a first active edge LEC1 of the signal
LEC, and it is assumed that this cycle CE12 relates to the reception circuit
R2. It is assumed that the OCT12 byte available at the output of the reception circuit R2 is the first byte of a packet and that X1 is the value of counter 10 at this instant. On the edge ECR1 the value X1 is copied into the register 11, and stored in the FIFO memory of the transmission circuit (s) concerned (for example in the FIFO memory 141 if this packet is to be output by the transmission circuit E1). Then, on the LEC1 edge, the value
X1 is copied into the write address register 62 and the counter 10 takes on a new value X2. The value X1 represents the address in common memory of the second byte of the packet, which will be the first to write.

Le cycle d'écriture CE12 est suivi par un premier cycle de lecture CL11 relatif au circuit d'émission E1. Le cycle CL11 comporte le premier front actif LEC1 du signal LEC, suivi d'un deuxième front actif ECR2 du signal ECR. Sur le front LEC1 la mémoire commune 4 est lue. On suppose que les données lues comportent le code d'indication de fin de paquet. The write cycle CE12 is followed by a first read cycle CL11 relating to the transmission circuit E1. The cycle CL11 comprises the first active edge LEC1 of the signal LEC, followed by a second active edge ECR2 of the signal ECR. Common memory 4 is read on the LEC1 edge. It is assumed that the data read includes the end of packet indication code.

Le cycle de lecture CL11 est suivi par un premier cycle d'écriture CE11 relatif au circuit de réception R1 et comportant le deuxième front actif ECR2 du signal ECR, suivi d'un deuxième front actif LEC2 du signal
LEC. On suppose qu'aucun octet niest disponible en sortie du circuit de réception R1 pendant ce cycle d'écriture. Dans ce cas rien ne se passe au cours de ce cycle d'écriture (en particulier le compteur 10 conserve la valeur X2 acquise au cours du cycle d'écriture précédent) si ce n'est que sur le front ECR2, cette valeur X2 est recopiée dans le registre 11.The read cycle CL11 is followed by a first write cycle CE11 relating to the reception circuit R1 and comprising the second active edge ECR2 of the signal ECR, followed by a second active edge LEC2 of the signal
LEC. It is assumed that no byte is available at the output of the reception circuit R1 during this write cycle. In this case nothing happens during this write cycle (in particular the counter 10 keeps the value X2 acquired during the previous write cycle) except for the edge ECR2, this value X2 is copied into register 11.

Le cycle d'écriture CE,1 est suivi par un premier cycle de lecture
CL12 relatif au circuit d'émission E2, et comportant le deuxième front actif LEC2 du signal LEC, suivi d'un troisième front actif ECR3 du signal
ECR. Sur le front LEC2, les données lues lors du cycle de lecture CL11 précédent sont stockées dans le registre d'émission 81 et, vagissant d'une fin de paquet, l'horloge d'émission du contenu du registre 81 est arrêtée puis sur le front ECR3, le registre d'adresse de lecture 121 est chargé avec la valeur lue dans la mémoire FIFO 141, c'est-à-dire X1.The write cycle CE, 1 is followed by a first read cycle
CL12 relating to the emission circuit E2, and comprising the second active edge LEC2 of the signal LEC, followed by a third active edge ECR3 of the signal
ECR. On the LEC2 edge, the data read during the previous CL11 read cycle are stored in the transmission register 81 and, wandering from an end of packet, the transmission clock for the contents of the register 81 is stopped then on the edge ECR3, the read address register 121 is loaded with the value read from the FIFO memory 141, that is to say X1.

Le cycle de lecture CL12 est suivi par un deuxième cycle d'écriture
CE22 relatif au circuit de réception R2, (I'octet OCT22 disponible en sortie du circuit R2 étant alors le deuxième octet d'un paquet) et comportant le front ECR3, suivi d'un troisième front actif LEC3 du signal
LEC. Sur le front ECR3, ce deuxième octet OCT22 est stocké dans la mémoire commune, à l'adresse X1 fournie à cet instant par le registre d'adresse écriture 62. A cette même adresse est stockée la valeur X2 du compteur 10 à cet instant, valeur qui représentera l'adresse en mémoire commune du prochain octet du même paquet. Sur le front ECR3, la valeur
X2 est également recopiée dans le registre 11.Puis sur le front LEC3, le compteur 10 prend une nouvelle valeur X3 et la valeur précédente X2 est recopiée dans le registre d'adresse écriture 62, en vue de l'écriture à cette adresse du troisième octet du même paquet lors du prochain cycle d'écriture relatif au circuit de réception R2.The CL12 read cycle is followed by a second write cycle
CE22 relating to the reception circuit R2, (the octet OCT22 available at the output of the circuit R2 then being the second byte of a packet) and comprising the edge ECR3, followed by a third active edge LEC3 of the signal
LEC. On the edge ECR3, this second byte OCT22 is stored in the common memory, at the address X1 supplied at this instant by the write address register 62. At this same address is stored the value X2 of the counter 10 at this instant, value which will represent the address in common memory of the next byte of the same packet. On the ECR3 edge, the value
X2 is also copied into register 11. Then on the edge LEC3, the counter 10 takes a new value X3 and the previous value X2 is copied into the write address register 62, with a view to writing to this address of the third byte of the same packet during the next write cycle relating to the reception circuit R2.

Le cycle d'écriture CE22 est suivi par un deuxième cycle de lecture
CL21 relatif au circuit d'émission E1, comportant le front LEC3 suivi d'un quatrième front actif ECR4 du signal ECR. Sur le front LEC3, la mémoire commune est lue avec l'adresse X1 fournie à cet instant par le registre d'adresse lecture 121. The CE22 write cycle is followed by a second read cycle
CL21 relating to the transmission circuit E1, comprising the edge LEC3 followed by a fourth active edge ECR4 of the signal ECR. On the edge LEC3, the common memory is read with the address X1 supplied at this moment by the read address register 121.

Le cycle de lecture CL21 est suivi par un deuxième cycle d'écriture
CE21 relatif au circuit de réception R1, comportant le front ECR4, suivi d'un quatrième front actif LEC4 du signal LEC. On suppose que l'octet OCT11 disponible à cet instant en sortie du circuit de réception R1 est le premier octet d'un paquet, et que ce paquet est à émettre vers le circuit d'émission E2.Comme décrit précédemment pour le circuit de réception
R2, sur le front ECR4, la valeur X3 du compteur 10 à cet instant est recopiée dans le registre 11 et stockée dans la mémoire FIFO 142. Puis, sur le front LEC4, la valeur X3 stockée dans le registre li est recopiée dans le registre d'adresse écriture 61, en vue de l'écriture à cette adresse du prochain octet (qui sera le premier à écrire), et le compteur 10 prend une nouvelle valeur X4.The CL21 read cycle is followed by a second write cycle
CE21 relating to the reception circuit R1, comprising the edge ECR4, followed by a fourth active edge LEC4 of the signal LEC. It is assumed that the OCT11 byte available at this instant at the output of the reception circuit R1 is the first byte of a packet, and that this packet is to be sent to the transmission circuit E2. As described previously for the reception circuit
R2, on the edge ECR4, the value X3 of the counter 10 at this instant is copied into the register 11 and stored in the FIFO memory 142. Then, on the edge LEC4, the value X3 stored in the register li is copied into the register write address 61, with a view to writing the next byte (which will be the first to write) to this address, and the counter 10 takes a new value X4.

Le cycle d'écriture CE21 est suivi par un deuxième cycle de lecture
CL22 relatif au circuit d'émission E2, et comportant le front LEC4 suivi d'un cinquième front ECR5 actif du signal ECR. Sur le front LEC4 la mémoire commune est lue et on suppose que les données lues comportent le code d'indication de fin de paquet. Sur le front LEC4 les données
OCT22 et X2 lues lors du cycle de lecture CL21 précédent sont également stockées respectivement dans les registres 81 et 15. L'octet OCT22 est alors émis sur la maille 91 vers une unité de commutation adjacente et, sut le front ECR5, l'adresse X2 est recopiée dans le registre d'adresse lecture 121, en vue de la lecture à cette adresse du prochain octet du même paquet lors du prochain cycle de lecture relatif au circuit d'émission E1.The CE21 write cycle is followed by a second read cycle
CL22 relating to the transmission circuit E2, and comprising the edge LEC4 followed by a fifth active edge ECR5 of the signal ECR. On the LEC4 edge, the common memory is read and it is assumed that the data read includes the end of packet indication code. On the LEC4 front the data
OCT22 and X2 read during the previous CL21 read cycle are also stored respectively in registers 81 and 15. The OCT22 byte is then sent on mesh 91 to an adjacent switching unit and, on the ECR5 edge, the address X2 is copied into the read address register 121, with a view to reading at this address of the next byte of the same packet during the next read cycle relating to the transmission circuit E1.

Le cycle de lecture CL22 est suivi par un troisième cycle d'écriture
CE32 relatif au circuit de réception R2 (Itoctet OCT32 disponible en sortie du circuit de réception R2 étant alors le troisième octet du paquet) et comportant le front ECR5 suivi d'un front LEC5. Sur le front ECR5, ce troisième octet OCT32 est stocké dans la mémoire commune, à l'adresse
X2 fournie à cet instant par le registre d'adresse écriture 62. A cette même adresse est stockée la valeur X4 du compteur 10 à cet instant, valeur qui représentera l'adresse en mémoire commune du prochain octet du même paquet. Sur le front ECR5, la valeur X4 est également recopiée dans le registre 11.Puis sur le front LEC5, le compteur 10 prend une nouvelle valeur X5 et la valeur précédente X4 est recopiée dans le registre d'adresse écriture 62, en vue de l'écriture à cette adresse du prochain octet du même paquet lors du prochain cycle d'écriture relatif au circuit de réception R2.The CL22 read cycle is followed by a third write cycle
CE32 relating to the reception circuit R2 (OCT32 itoctet available at the output of the reception circuit R2 then being the third byte of the packet) and comprising the edge ECR5 followed by an edge LEC5. On the ECR5 edge, this third OCT32 byte is stored in the common memory, at the address
X2 supplied at this instant by the write address register 62. At this same address is stored the value X4 of the counter 10 at this instant, a value which will represent the address in common memory of the next byte of the same packet. On the ECR5 edge, the value X4 is also copied into register 11. Then on the LEC5 edge, the counter 10 takes a new value X5 and the previous value X4 is copied into the write address register 62, in view of the 'writing to this address of the next byte of the same packet during the next write cycle relating to the reception circuit R2.

Le cycle d'écriture CE32 est suivi par un troisième cycle de lecture
CL31 relatif au circuit d'émission E1, et comportant le front LEC5 suivi d'un sixième front actif ECR6 du signal ECR. Sur le front LEC5 la mémoire commune est lue avec l'adresse X2 fournie à cet instant par le registre d'adresse lecture 121 et les données lues lors du cycle de lecture
CL22 précédent sont stockées dans le registre d'émission 82. S'agissant d'une fin de paquet, l'horloge d'émission du contenu du registre 82 est alors arrêtée et, sur le front ECR6 la valeur X3 stockée dans la FIFO 142 est recopiée dans le registre d'adresse lecture 122.The CE32 write cycle is followed by a third read cycle
CL31 relating to the transmission circuit E1, and comprising the edge LEC5 followed by a sixth active edge ECR6 of the signal ECR. On the LEC5 edge, the common memory is read with the address X2 supplied at this moment by the read address register 121 and the data read during the read cycle.
The preceding CL22 are stored in the transmission register 82. As this is an end of packet, the transmission clock for the contents of the register 82 is then stopped and, on the edge ECR6, the value X3 stored in the FIFO 142 is copied into the read address register 122.

Le cyde de lecture CL31 est suivi par un troisième cycle d'écriture
CE31 relatif au circuit de réception R1, comportant le front ECR6 suivi d'un front LEC6, l'octet OCT21 disponible en sortie du circuit R1 étant alors le deuxième octet d'un paquet. Comme décrit précédemment pour le circuit R2, sur le front ECR6, ce deuxième octet OCT21 est stocké à l'adresse X3 de la mémoire commune fournie à cet instant par le registre d'adresse écriture 61. A cette même adresse est stockée la valeur X5 du compteur 10 à cet instant, valeur qui représentera l'adresse en mémoire commune du prochain octet du même paquet.Sur le front ECR6 la valeur
X5 est également recopiée dans le registre 11. puis sur le front LEC6, le compteur 10 prend une nouvelle valeur X6 et la valeur précédente X5 est recopiée dans le registre d'adresse écriture 61, en vue de l'écriture à cette adresse du prochain octet du même paquet lors du prochain cycle d'écriture relatif au circuit de réception R1.The CL31 read cycle is followed by a third write cycle
CE31 relating to the reception circuit R1, comprising the edge ECR6 followed by an edge LEC6, the byte OCT21 available at the output of the circuit R1 then being the second byte of a packet. As described previously for the circuit R2, on the edge ECR6, this second byte OCT21 is stored at the address X3 of the common memory supplied at this instant by the write address register 61. At this same address, the value X5 is stored. of counter 10 at this instant, value which will represent the address in common memory of the next byte of the same packet.
X5 is also copied into register 11. then on the edge LEC6, the counter 10 takes a new value X6 and the previous value X5 is copied into the write address register 61, with a view to writing to this address of the next one. byte of the same packet during the next write cycle relating to the reception circuit R1.

Le cycle d'écriture CE31 est suivi par un troisième cycle de lecture
CL32 relatif au circuit d'émission E2 et comportant le front LEC6 suivi d'un front ECR7. Comme décrit précédemment pour le circuit E1, sur le front LEC6, la mémoire commune est lue avec l'adresse X3 fournie à cet instant par le registre d'adresse lecture 122 et les données OCT32 et X4 lues lors du cycle de lecture CL31 précédent sont stockées respectivement dans les registres 81 et 15. L'octet OCT32 est alors émis sur la maille 91 vers une unité de commutation adjacente et sur le front ECR7, I'adresse X4 est recopiée dans le registre d'adresse lecture 121, en vue de la lecture à cette adresse du prochain octet du même paquet lors du prochain cycle de lecture relatif au circuit d'émission E1.The CE31 write cycle is followed by a third read cycle
CL32 relating to the transmission circuit E2 and comprising the edge LEC6 followed by an edge ECR7. As described previously for the circuit E1, on the edge LEC6, the common memory is read with the address X3 supplied at this moment by the read address register 122 and the data OCT32 and X4 read during the preceding read cycle CL31 are stored respectively in registers 81 and 15. The byte OCT32 is then sent on the link 91 to an adjacent switching unit and on the edge ECR7, the address X4 is copied into the read address register 121, with a view to reading at this address of the next byte of the same packet during the next reading cycle relating to the transmission circuit E1.

Le cycle de lecture CL32 est suivi par un quatrième cycle d'écriture
CE42 relatif au circuit de réception R2, comportant le front ECR7 suivi d'un front LEC7. On suppose que les données disponibles à cet instant en sortie du circuit de réception R2 comportent le code F d'indication de fin de paquet. Sur le front ECR7 ce code est stocké à l'adresse X4 fournie à cet instant par le registre d'adresse écriture 62. S'agissant d'une fin de paquet, le compteur 10 n'évolue pas et garde donc sa valeur X6.The CL32 read cycle is followed by a fourth write cycle
CE42 relating to the reception circuit R2, comprising the edge ECR7 followed by an edge LEC7. It is assumed that the data available at this instant at the output of the reception circuit R2 include the code F indicating the end of packet. On the edge ECR7 this code is stored at the address X4 supplied at this instant by the write address register 62. As this is an end of packet, the counter 10 does not change and therefore keeps its value X6.

Le cycle d'écriture CE42 est suivi par un quatrième cycle de lecture
CL41 relatif au circuit d'émission E1 comportant le front LEC7 suivi d'un front ECR8. Sur le front LEC7, la mémoire commune est lue avec l'adresse X4 fournie à cet instant par le registre d'adresse lecture 121 et les données OCT21 et X5 lues lors du cycle de lecture CL32 précédent sont stockées respectivement dans les registres 82 et 15.L'octet OCT21 stocké dans le registre 82 est alors émis sur la maille 92 vers une unité de commutation adjacente et, sur le front ECR8, adresse X5 stockée dans le registre 15 est recopiée dans le registre d'adresse lecture 122, en vue de la lecture à cette adresse du prochain octet du même paquet lors du prochain cycle de lecture relatif au circuit d'émission E2.The CE42 write cycle is followed by a fourth read cycle
CL41 relating to the emission circuit E1 comprising the edge LEC7 followed by an edge ECR8. On the LEC7 edge, the common memory is read with the address X4 supplied at this moment by the read address register 121 and the OCT21 and X5 data read during the previous CL32 read cycle are stored respectively in registers 82 and 15 The OCT21 byte stored in the register 82 is then sent on the mesh 92 to an adjacent switching unit and, on the edge ECR8, address X5 stored in the register 15 is copied into the read address register 122, in view reading at this address of the next byte of the same packet during the next reading cycle relating to the transmission circuit E2.

Les cycles d'écriture et de lecture suivants se déroulent de manière identique à ceux qui viennent d'être décrits, suivant les différents cas de figure envisagés au cours de cette description. The following write and read cycles take place in an identical manner to those which have just been described, according to the different scenarios envisaged during this description.

L'élaboration des signaux de commande par la logique de commande 16 se déduit du fonctionnement décrit ci-dessus. The development of the control signals by the control logic 16 results from the operation described above.

Le signal E/L de commande du multiplexeur 4' d'adressage de la mémoire commune 4 sélectionne une adresse d'écriture lorsque les signaux
ECR, OPi, PREi et ERR. sont tels que les conditions suivantes sont réalisées simultanément: - présence d'un cycle d'écriture relatif à l'un quelconque des circuits de réception et plus précisément apparition du front actif du signal ECR au cours de ce cycle; - présence en sortie de l'un quelconque des circuits de réception R. d'un octet reçu correctement et ne constituant pas le premier octet d'un paquet.The control signal I / L of the multiplexer 4 'for addressing the common memory 4 selects a write address when the signals
ECR, OPi, PREi and ERR. are such that the following conditions are achieved simultaneously: presence of a write cycle relating to any one of the reception circuits and more precisely appearance of the active edge of the signal ECR during this cycle; - Presence at the output of any one of the reception circuits R. of a byte received correctly and not constituting the first byte of a packet.

Le signal E/L sélectionne une adresse de lecture lorsque le signal
LEC est tel que la condition suivante est réalisée: - présence d'un cycle de lecture relatif à l'un quelconque des circuits d'émission, et plus précisément apparition du front actif du signal LEC au cours de ce cycle.The E / L signal selects a read address when the signal
LEC is such that the following condition is fulfilled: presence of a read cycle relating to any one of the transmission circuits, and more precisely appearance of the active edge of the LEC signal during this cycle.

Le signal E11 de commande du registre 11 n'est actif, c'est-à-dire le registre 11 n'est mis à jour, que lorsque le signal ECR est tel que la condition suivante est réalisée; - existence d'un cycle d'écriture relatif à l'un quelconque des circuits de réception, et plus précisément apparition du front actif du signal ECR au cours de ce cycle. The control signal E11 of the register 11 is only active, that is to say the register 11 is updated, only when the signal ECR is such that the following condition is fulfilled; existence of a write cycle relating to any one of the reception circuits, and more precisely the appearance of the active edge of the signal ECR during this cycle.

Le signal L10 de commande du compteur 10 n'est actif, c'est-à-dire le compteur 10 n'évolue, que lorsque les signaux LEC, OPi, ERRi et FINi,
I I sont tels que les conditions suivantes sont réalisées simultanément: - fin d'un cycle d'écriture relatif à l'un quelconque des circuits de réception, et plus précisément apparition d'un front actif du signal LEC après le front actif du signal ECR définissant ce cycle; - présence en sortie de l'un quelconque des circuits de réception d'un octet reçu correctement et absence de code d'indication de fin de paquet (si le compteur 10 évoluait en dehors de ces dernières conditions, cela entraâ- nerait une perte de place en mémoire commune).The control signal L10 of the counter 10 is only active, that is to say the counter 10 changes, only when the signals LEC, OPi, ERRi and FINi,
They are such that the following conditions are achieved simultaneously: end of a write cycle relating to any one of the reception circuits, and more precisely the appearance of an active edge of the LEC signal after the active edge of the ECR signal defining this cycle; - presence at the output of any of the reception circuits of a correctly received byte and absence of an end of packet indication code (if the counter 10 were to operate outside of these latter conditions, this would result in a loss of place in common memory).

Le signal E14i de commande d'écriture dans la FIFO 14. n'est actif, c'est-à-dire la mémoire FIFO n'est écrite, que lorsque les signaux ECR,
OPi > ERREZ PRE. et AD. sont tels que les conditions suivantes sont
I I réalisées simultanément: - présence d'un cycle d'écriture relatif à l'un quelconque des circuits de réception et plus précisément apparition du front actif du signal ECR au cours de ce cycle; - présence en sortie de l'un quelconque des circuits de réception d'un premier octet d'un paquet reçu correctement; - détection par ce circuit de réception du fait que ce paquet est destiné au circuit d'émission E1.The FIFO 14 write command signal E14i is only active, that is to say the FIFO memory is written, only when the ECR signals,
OPi> ERREZ PRE. and AD. are such that the following conditions are
They are carried out simultaneously: the presence of a write cycle relating to any one of the reception circuits and more precisely the appearance of the active edge of the signal ECR during this cycle; - presence at the output of any one of the reception circuits of a first byte of a correctly received packet; - Detection by this reception circuit of the fact that this packet is intended for the transmission circuit E1.

Le signal L6i de commande du registre d'adresse écriture 6i n'est actif, c'est-à-dire le registre d'adresse écriture 6i n'est mis à jour, que lorsque les signaux LEC, OPi, ERR. et FINi sont tels que les conditions
I I suivantes sont réalisées simultanément: - fin d'un cycle d'écriture relatif au circuit de réception R. (et plus précisément apparition d'un front actif du signal LEC après le front actif du signal ECR définissant ce cycle); - présence en sortie du circuit de réception Ri d'un octet reçu correctement et absence de code d'indication de fin de paquet.The control signal L6i of the write address register 6i is only active, that is to say the write address register 6i is only updated when the signals LEC, OPi, ERR. and FINi are such that the conditions
The following are carried out simultaneously: end of a write cycle relating to the reception circuit R. (and more precisely the appearance of an active edge of the signal LEC after the active edge of the signal ECR defining this cycle); - Presence at the output of the reception circuit Ri of a correctly received byte and absence of an end of packet indication code.

Le signal Lgi de commande du registre d'émission 8. est actif, c'està-dire le registre 8i est mis à jour, lorsque le signal LEC est tel que la condition suivante est réalisée: - présence d'un cycle de lecture relatif au circuit d'émission Ei+î suivant le circuit d'émission 8. dans l'ordre d'attribution des cycles de lecture (et plus précisément apparition du front actif du signal LEC définissant ce cycle). The signal Lgi for controlling the transmission register 8. is active, that is to say the register 8i is updated, when the signal LEC is such that the following condition is fulfilled: - presence of a relative read cycle to the transmission circuit Ei + î following the transmission circuit 8. in the order of allocation of the read cycles (and more precisely appearance of the active edge of the signal LEC defining this cycle).

Le signal L15 de commande du registre 15 est actif lorsque les conditions suivantes sont réalisées simultanément: - présence d'un cycle de lecture relatif au circuit d'émission Ei+i (et plus précisément apparition du front actif du signal LEC définissant ce cycle); - non détection dans le registre 8i du code d'indication de fin de paquet. The control signal L15 of register 15 is active when the following conditions are fulfilled simultaneously: presence of a read cycle relating to the transmission circuit Ei + i (and more precisely appearance of the active edge of the signal LEC defining this cycle) ; - No detection in register 8i of the end of packet indication code.

Le signal E12i de commaride du registre d'adresse lecture 12. est actif, c'est-à-dire le registre d'adresse lecture 12. est mis à jour, lorsque la condition suivante est réalisée: - fin d'un cycle de lecture relatif au circuit d'émission Eil (et plus précisément apparition du front actif du signal ECR après le front actif du signal LEC définissant ce cycle). The command signal E12i of the read address register 12. is active, that is to say the read address register 12. is updated, when the following condition is fulfilled: - end of a cycle of reading relating to the emission circuit Eil (and more precisely appearance of the active edge of the signal ECR after the active edge of the signal LEC defining this cycle).

Le signal E/Li de commande du multiplexeur 13i sélectionne en
I I entrée de ce multiplexeur l'adresse fournie par la mémoire FIFO 14.
The control signal E / Li of the multiplexer 13i selects in
II entry of this multiplexer the address supplied by the FIFO memory 14.

lorsque les conditions suivantes sont réalisées simultanément: - fin d'un cycle de lecture relatif au circuit d'émission Ei+i (et plus précisément apparition du front actif du signal ECR après le front actif du signal LEC définissant ce cycle); - détection dans le registre 8. du code d'indication de fin de paquet.when the following conditions are fulfilled simultaneously: end of a read cycle relating to the transmission circuit Ei + i (and more precisely appearance of the active edge of the signal ECR after the active edge of the signal LEC defining this cycle); - detection in register 8. of the end of packet indication code.

Le signal E/Li sélectionne l'adresse fournie par le registre 15 lorsque les conditions suivantes sont réalisées simultanément: - fin d'un cycle de lecture relatif au circuit d'émission Ei+i (et plus précisément apparition du front actif du signal ECR après le front actif du signal LEC définissant ce cycle); - non détection dans le registre 8. du code d'inåication de fin de paquet. The signal E / Li selects the address supplied by the register 15 when the following conditions are fulfilled simultaneously: - end of a read cycle relating to the emission circuit Ei + i (and more precisely appearance of the active edge of the signal ECR after the active edge of the LEC signal defining this cycle); - no detection in the register 8. of the end of packet inåication code.

Afin de faciliter un contrôle à la relecture, il est également possible d'adjoindre à chaque enregistrement des bits supplémentaires indiquant l'identité d'un octet et son rang dans le paquet, ainsi que la parité du mot enregistré. In order to facilitate a check on re-reading, it is also possible to add to each recording additional bits indicating the identity of a byte and its rank in the packet, as well as the parity of the recorded word.

Claims

1. Switching unit for a digital packet data switch, of degree p, of the type comprising p reception circuits (R.) and p transmission circuits (E ?, each of the p transmission circuits being able to receive data from any one of the p reception circuits, characterized in that the p transmission circuits (Ei) comprise on the one hand in common a single common memory (4) for storing the data coming from the p reception circuits (Ri) , having a capacity qC (where C represents the desired probability of data loss by storing in a queue 2 and where q is a number less than p) and an operating speed such as p write cycles and p cycles reading of this memory can be interlaced in a time less than or equal to the transmission time of a quantum of packet stored in this memory, and a circuit (5) for generating write addresses of this memory, on the other hand individually leaves a write addressing circuit (6i) and a c Read addressing circuit (7i) of this memory.

2. Switching unit according to claim 1, characterized in that at each address of the common memory (4) is stored, in addition to the packet quantum stores at this address, the common memory address of the next quantum of the same. package.

3. Switching unit according to one of claims 1 and 2, characterized in that the common circuit (5) for generating write addresses of the common memory (4) comprises a counter (10) modulo "n" where " n "designates the number of words in this memory.

4. Switching unit according to claim 3, characterized in that the counter (10) is not incremented, after writing of the common memory (4) during a write cycle relating to a receiving circuit (Ri ) any, only if data is available at the output of this reception circuit, and if this data does not indicate an end of packet.

5. Switching unit according to claim 4, characterized in that each write addressing circuit (6i) comprises a write address register which successively contains, during a 'write cycle (CE. ) of a common memory (4) relating to a reception circuit (Ri), before writing of the common memory (4), the value of the counter (10) before its incrementation during the previous write cycle (CE. t 1) relating to this reception circuit, then, after writing to the common memory (4), the value of the counter (10) before its incrementation during the current write cycle, the address stored in the common memory (4) at the same time as the data being constituted by the value of the counter (10) before incrementation during a write cycle.

6. Switching unit according to claim 2, characterized in that each read addressing circuit (7i) comprises a read address register (12i) which successively contains, before reading the common memory (4) during of a reading cycle (CL.) relating to a

i, t transmission circuit (E ?, the read address of the common memory (4) for the current read cycle (CL. t) then, after reading, the read address of the common memory (4 ) for the following read cycle (CLi, t + i) relating to this transmission circuit, this last address being constituted either by the address read at the same time as the data during the current reading cycle if these data n 'not indicate an end of packet; either by the address supplied by a FIFO memory (14i) if these data indicate an end of packet, this FIFO memory (14i) containing the start addresses of packets in the order of arrival of these packets on the various reception circuits (R.) to be put in relation with the transmission circuit (ex).

7. Switching unit according to claim 6, characterized in that the FIFO memory (14i) of the transmission circuit (Ei) is' loaded with the different values of the counter (10) before its incrementation during the different write cycles. relating to the various reception circuits (R;) to be put in relation with the transmission circuit (Ei), during which a start of a packet is detected by these reception circuits.