FR2530107A1

FR2530107A1 - Method for recognising information of great finite length contained in a possibly disturbed incident signal and device for implementation

Info

Publication number: FR2530107A1
Application number: FR8212106A
Authority: FR
Inventors: Jean-Jacques Julie; Bernard Leoni; Gerard Previ
Original assignee: Thomson CSF Telephone SA; Le Materiel Telephonique Thomson CSF
Current assignee: Thales SA; ALE International SAS
Priority date: 1982-07-09
Filing date: 1982-07-09
Publication date: 1984-01-13
Also published as: FR2530107B1

Abstract

In order to securely detect a call number coded by multifrequency in an incident signal, successive slices of this signal are analysed 2, they are allocated a state 7, several successive states 10 are grouped together, they are compared with predetermined configurations 13, and the results of comparisons S0 to S2 are checked 17 by comparing the groups with similarly shifted predetermined configurations S'0 to S'2. Application: digital telephone exchanges.

Description

PROCEDE DE RECONNAISSANCE D'INFORMATIONS DE GRANDE
LONGUEUR FINIE INCLUSES DANS UN SIGNAL INCIDENT
POUVANT ETRE PERTURBE ET DISPOSITIF DE MISE EN OEUVRE
La présente invention se rapporte à un procédé de reconnaissance d'informations de grande longueur finie incluses dans un signal incident pouvant être perturbé et à un dispositif de mise en oeuvre.METHOD FOR RECOGNIZING LARGE INFORMATION
FINISHED LENGTH INCLUDED IN AN INCIDENT SIGNAL
MAY BE DISTURBED AND DEVICE FOR IMPLEMENTING IT
The present invention relates to a method for recognizing information of finite long length included in an incident signal which can be disturbed and to an implementation device.

Les centraux téléphoniques numériques aptes à recevoir des signaux de signalisation multifréquence comportent à cet effet un récepteur dit récepteur multifréquence. Ce récepteur est chargé de détecter, parmi les signaux incidents, chaque signal de numérotation d'appel qui est composé, pour chaque chiffre, de deux fréquences basses formant une combinaison de code représentative de ce chiffre.Cependant, à ce signal multifréquence se superposent différentes perturbations tels que bruit blanc, bruit impulsif, fréquences parasites, etc... On connaît différents dispositifs permettant de réduire l'influence de ces perturbateurs, mais lorsque le niveau de ces perturbateurs est élevé et/ou lorsque des fréquences parasites voisines de celles de ladite combinaison de code sont présentes dans le signal arrivant au récepteur, I'efficacité de tels dispositifs est réduite, ce qui peut entraîner de nombreux faux appels. En outre, un récepteur multifréquence doit pouvoir être facilement utilisable pour un grand nombre de codes multifréquence différents pour lesquels les critères de reconnaissance sont différents suivants les pays. Digital telephone exchanges capable of receiving multifrequency signaling signals for this purpose comprise a receiver called a multifrequency receiver. This receiver is responsible for detecting, among the incident signals, each call dialing signal which is composed, for each digit, of two low frequencies forming a code combination representative of that digit. However, on this multifrequency signal are superimposed different disturbances such as white noise, impulsive noise, spurious frequencies, etc. Various devices are known for reducing the influence of these disturbers, but when the level of these disturbers is high and / or when spurious frequencies close to those of said combination of codes are present in the signal arriving at the receiver, the efficiency of such devices is reduced, which can cause numerous false calls. In addition, a multifrequency receiver must be able to be easily used for a large number of different multifrequency codes for which the recognition criteria are different depending on the country.

De tels problèmes peuvent également être rencontrés dans la reconnaissance d'autres genres de signaux de longueur finie dont la forme doit entrer dans un certain gabarit, c'est-à-dire que cette forme doit répondre aux exigences d'un cahier des charges. Such problems can also be encountered in the recognition of other kinds of signals of finite length, the shape of which must enter a certain template, that is to say that this shape must meet the requirements of a specification.

La présente invention a pour objet un procédé permettant de reconnaître, dans des signaux incidents, des informations de longueur finie, pouvant être perturbées, et elle a aussi pour objet un dispositif de mise en oeuvre de ce procédé, en particulier un dispositif permettant d'accroître l'immunité aux perturbateurs d'un récepteur multifréquence, même lorsque ces perturbateurs ont un niveau élevé et/ou sont nombreux et/ou que de nombreuses fréquences parasites voisines de celles de la combinaison de code à détecter font partie de ces perturbateurs. The present invention relates to a method for recognizing, in incident signals, information of finite length, which can be disturbed, and it also relates to a device for implementing this method, in particular a device for increasing the immunity to the disturbers of a multifrequency receiver, even when these disturbers have a high level and / or are numerous and / or that numerous parasitic frequencies close to those of the code combination to be detected are part of these disturbers.

Le procédé de l'invention consiste, après avoir défini des états caractérisant les différentes positions que peut occuper un signal incident par rapport aux contraintes imposées par le (s) cahier (s) des charges,. à découper le modèle du signal de longueur finie à reconnaître en tronçons successifs dont la longueur est imposée par l'écart entre deux fréquences adjacentes du signal à reconnaître et/ou a longueur moyenne des signaux susceptibles de le perturber, ces tronçons étant groupés en tranches successives comportant chacune, de préférence, le même nombre de tronçons, à déterminer pour chacun de ces tronçons l'état ou les états que peut avoir le signal à l'intérieur du tronçon considéré, à analyser des tronçons successifs du signal incident, tronçons de longueur égale à celle des tronçons précités du modèle du signal à reconnaître et groupés de la même façon en tranches successives de même longueur, à caractériser chacun de ces tronçons du signal incident par l'état correspondant déduit de son analyse, à comparer la configuration d'états de la première (plus ancienne) tranche du signal incident avec la ou les configurations de la tranche correspondante du modèle, à produire un signal élémentaire de validation si cette comparaison révèle une identité de configurations, à décaler le contenu de ladite première tranche de façon à éliminer l'état le plus ancien et à remplir la place laissée vide après le décalage de l'état le plus récent de cette tranche par l'état le plus ancien de la tranche suivante, à comparer la nouvelle configuration ainsi obtenue avec la ou les configurations de ladite tranche du modèle, décalée de la même façon, à produire un signal de confirmation dudit signal élémentaire de validation si cette comparaison révèle une identité de configuration, ou à produire un signal d'annulation dudit signal élémentaire de validation dans le cas contraire, à effectuer d'autres décalages similaires, dans le même sens, du contenu de ladite première tranche du signal incident jusqu'à ce qu'il ne reste plus dans cette première tranche que l'état le plus récent, à comparer à chaque fois les configurations obtenues avec la ou les configurations de ladite tranche du modèle, décalée de la même façon, et à produire à chaque fois un signal de confirmation ou d'annulation dudit signal élémentaire de validation selon que la comparaison révèle une identité de configuration ou non, puis à procéder de même avec toutes les tranches suivantes du signal incident en produisant à chaque fois, le cas échéant, un signal élémentaire de validation, le contenu de la tranche la plus récente du signal incident ne subissant pas de décalages et son éventuel signal élémentaire de validation n'ayant pas à être confirmé, et à produire un signal général de validation si tous les signaux élémentaires de validation sont présents. The method of the invention consists, after defining states characterizing the different positions that an incident signal can occupy in relation to the constraints imposed by the specification (s) ,. cutting the model of the signal of finite length to be recognized into successive sections, the length of which is imposed by the difference between two adjacent frequencies of the signal to be recognized and / or at medium length of the signals liable to disturb it, these sections being grouped in slices successive each comprising, preferably, the same number of sections, to be determined for each of these sections the state or states that the signal may have inside the section considered, to analyze successive sections of the incident signal, sections of length equal to that of the aforementioned sections of the signal model to be recognized and grouped in the same way in successive sections of the same length, to characterize each of these sections of the incident signal by the corresponding state deduced from its analysis, to compare the configuration d states of the first (oldest) section of the incident signal with the configuration (s) of the corresponding section of the model, to produce an element signal validation area if this comparison reveals an identity of configurations, to shift the content of said first section so as to eliminate the oldest state and to fill the space left empty after the shift of the most recent state of this section by the oldest state of the next slice, to compare the new configuration thus obtained with the configuration (s) of said slice of the model, shifted in the same way, to produce a confirmation signal of said elementary validation signal if this comparison reveals a configuration identity, or to produce a signal to cancel said elementary validation signal otherwise, to make other similar shifts, in the same direction, of the content of said first section of the incident signal until that only the most recent state remains in this first section, to compare each time the configurations obtained with the configuration or configurations of said section of the model, shifted in the same way, and to produce each time a confirmation or cancellation signal of said elementary validation signal depending on whether the comparison reveals a configuration identity or not, then to do the same with all the following sections of the incident signal by producing each time, if necessary, an elementary validation signal, the content of the most recent section of the incident signal not undergoing shifts and its possible elementary validation signal not having to be confirmed, and to be produced a general validation signal if all the elementary validation signals are present.

Le dispositif de mise en oeuvre du procédé de l'invention est relié à la sortie d'un circuit effectuant l'analyse de tronçons successifs du signal incident et fournissant un par un les états successifs d'une série d'états caractérisant les différentes valeurs de chacun de ces tronçons successifs par rapport aux contraintes imposées par le (s) cahier (s) des charges et comporte un circuit de groupage- d'états relié à un circuit de transcodage qui est relié à un circuit de validation sur la borne de sortie duquel apparaît, le cas échéant, un signal de validation du signal incident. The device for implementing the method of the invention is connected to the output of a circuit performing the analysis of successive sections of the incident signal and providing one by one the successive states of a series of states characterizing the different values of each of these successive sections in relation to the constraints imposed by the specification (s) and includes a grouping circuit - of states connected to a transcoding circuit which is connected to a validation circuit on the terminal output from which a validation signal of the incident signal appears, where appropriate.

La présente invention sera mieux comprise à la lecture de la description détaillée d'un mode de réalisation pris comme exemple non limitatif et illustré par le dessin annexé dont la figure unique est un blocdiagramme de ce mode de réalisation. The present invention will be better understood on reading the detailed description of an embodiment taken as a non-limiting example and illustrated by the appended drawing, the single figure of which is a block diagram of this embodiment.

Le dispositif de décision représenté sur le dessin est destiné à être placé dans un récepteur multifréquence d'un central téléphonique, et afin que ce récepteur soit le plus universel possible, le dispositif de décision est prévu pour accepter jusqu'à trente-deux codes et variantes de codes différents de numérotation multifréquence. Toutefois, il est bien entendu que le dispositif de l'invention n'est pas limité à une telle application, et peut être adapté à de nombreux cas d'utilisation où l'on doit déterminer si les composantes d'un signal de longueur finie répondent ou non à certains critères. The decision device shown in the drawing is intended to be placed in a multi-frequency receiver of a telephone exchange, and in order to make this receiver as universal as possible, the decision device is designed to accept up to thirty-two codes and variants of different multifrequency dialing codes. However, it is understood that the device of the invention is not limited to such an application, and can be adapted to many use cases where it must be determined whether the components of a signal of finite length or not meet certain criteria.

La borne d'entrée 1 du dispositif de décision de l'invention est connectée à la sortie d'un circuit échantillonneur-codeur (non représenté) recevant d'un abonné le signal de numérotation multifréquence, que l'on appellera signal incident. The input terminal 1 of the decision device of the invention is connected to the output of a sampler-coder circuit (not shown) receiving from a subscriber the multifrequency dialing signal, which will be called the incident signal.

La borne 1 est reliée à l'entrée d'un circuit de filtrage 2 délivrant, sur un bus 3, des valeurs de niveau pour chacune des composantes du code de la numérotation reçue. Un microprocesseur 4, coopérant avec une mémoire de programme 5, est relié au bus 3 et range dans une mémoire vive 6 également reliée au bus 3, les valeurs issues du circuit de filtrage 2. Les éléments 3 à 6 constituent ce que l'on appellera le circuit de codage 7. Terminal 1 is connected to the input of a filtering circuit 2 delivering, on a bus 3, level values for each of the components of the received numbering code. A microprocessor 4, cooperating with a program memory 5, is connected to the bus 3 and stores in a random access memory 6 also connected to the bus 3, the values coming from the filtering circuit 2. The elements 3 to 6 constitute what is will call coding circuit 7.

Le bus 3 est également relié à un circuit d'interface 8 délivrant les différents chiffres de numérotation d'appel dont la sortie est référencée 9, et à un circuit 10 de groupage d'états. Le circuit 10 comprend dans le cas présent un registre 11 de conversion parallèle-série à deux entrées reliées au bus 3. La sortie série du registre 11 est reliée à l'entrée d'un registre 12 de conversion série-parallèle à six sorties reliées à un circuit 13 de transcodage. Dans le présent exemple, le circuit 13 comporte une mémoire morte reprogrammable à treize entrées d'adressage. Une autre entrée d'adressage de la mémoire 13 est reliée à une borne 14 sur laquelle est envoyé un signal, produit de façon connue en soi, d'établissement et de retombée de signal incident.Cinq autres entrées d'adressage de la mémoire 13 sont reliées à un groupe d'entrées 15 sur lesquelles l'unité de traitement (non représentée) du récepteur multifréquence envoie un signal codé de sélection correspondant au code multifréquence des signaux de numérotation à détecter. Le dispositif de l'invention peut ainsi accepter jusqu'à trente deux codes et variantes de codes multifréquence différents, ainsi que des codes de test interne. Une dernière entrée de la mémoire 13 est reliée à une borne 16 sur laquelle est envoyé un signal de selection de page mémoire par ledit dispositif séquenceur. Bus 3 is also connected to an interface circuit 8 delivering the various call numbering digits whose output is referenced 9, and to a circuit 10 for grouping states. The circuit 10 comprises in the present case a register 11 of parallel-series conversion with two inputs connected to the bus 3. The serial output of the register 11 is connected to the input of a register 12 of series-parallel conversion with six outputs connected to a transcoding circuit 13. In the present example, the circuit 13 includes a read-only memory reprogrammable with thirteen addressing inputs. Another addressing input of the memory 13 is connected to a terminal 14 to which is sent a signal, produced in a manner known per se, of establishment and fallout of incident signal. Five other addressing inputs of the memory 13 are connected to a group of inputs 15 on which the processing unit (not shown) of the multi-frequency receiver sends a coded selection signal corresponding to the multi-frequency code of the numbering signals to be detected. The device of the invention can thus accept up to thirty two different codes and variants of multifrequency codes, as well as internal test codes. A last input of memory 13 is connected to a terminal 16 on which a memory page selection signal is sent by said sequencing device.

Le circuit de transcodage 13 est relié à un circuit 17 de validation. The transcoding circuit 13 is connected to a validation circuit 17.

Dans le présent exemple, le circuit 18 comprend trois bascules bistables 18, 19, 20 dont les entrées de données sont reliées à trois premières sorties SO, S1 et S2 de la mémoire 13, les sorties de ces trois bascules étant reliées à des entrées d'une porte "NON-ET" 21 à cinq entrées dont la sortie constitue la sortie du circuit de validation 17. Une autre entrée de la porte 21 est reliée à une quatrième sortie S3 de la mémoire 13. Le circuit 17 comprend également trois portes "NON-ET" à deux entrées chacune référencées 22 à 24 respectivement. Les premières entrées des portes 22 à 24 sont respectivement reliées à des sorties S0', S1', S2' de la mémoire 13.Les secondes entrées des portes 22 à 24 sont reliées à trois sorties d'un dispositif séquenceur (non représenté) délivrant des signaux d'effacement respectivement référencés CET, m et CL7. Les sorties des portes 22 à 24 sont respectivement reliées aux entrées de remise à zéro des bascules 18 à 20.In the present example, the circuit 18 comprises three flip-flops 18, 19, 20 whose data inputs are connected to the first three outputs SO, S1 and S2 of the memory 13, the outputs of these three flip-flops being connected to inputs d 'a NAND gate 21 with five inputs, the output of which constitutes the output of the validation circuit 17. Another input of the gate 21 is connected to a fourth output S3 of the memory 13. The circuit 17 also includes three doors "NAND" with two entries each referenced 22 to 24 respectively. The first inputs of doors 22 to 24 are respectively connected to outputs S0 ', S1', S2 'of memory 13. The second inputs of doors 22 to 24 are connected to three outputs of a sequencing device (not shown) delivering erase signals respectively referenced CET, m and CL7. The outputs of doors 22 to 24 are respectively connected to the reset inputs of flip-flops 18 to 20.

La sortie de la porte 21 est reliée à l'entrée de validation du circuit d'interface 8. L'entrée de chargement et l'entrée de signaux d'horloge du registre 1 1 sont reliées, de façon non représentée, audit dispositif séquenceur et reçoivent des signaux respectivement référencés CK4 et
LD. L'entrée de signaux d'horloge du registre 12 est également reliée audit séquenceur et reçoit le signal référencé CK5. La cinquième entrée de la porte 21 est également reliée audit séquenceur et reçoit le signal référencé CK6. Les entrées de signaux d'horloge des bascules 18 à 20 sont aussi reliées audit séquenceur et reçoivent les signaux respectivement référencés CK 1, CK2 et CK3.The output of gate 21 is connected to the validation input of the interface circuit 8. The loading input and the clock signal input of register 1 1 are connected, in a manner not shown, to said sequencing device and receive signals respectively referenced CK4 and
LD. The clock signal input of register 12 is also connected to said sequencer and receives the signal referenced CK5. The fifth input of gate 21 is also connected to said sequencer and receives the signal referenced CK6. The clock signal inputs of flip-flops 18 to 20 are also connected to said sequencer and receive the signals respectively referenced CK 1, CK2 and CK3.

Les filtres 2 effectuent l'analyse du signal incident sur des fenêtres d'observation. Cette analyse étant bien connue en soi, ne sera pas expliquée plus en détail. A partir de chaque résultat de mesures, le circuit de codage 7 fournit un code d'état caractérisant le signal incident, qui est ici un signal multifréquence. Filters 2 analyze the incident signal on observation windows. This analysis being well known in itself, will not be explained in more detail. From each measurement result, the coding circuit 7 provides a status code characterizing the incident signal, which is here a multifrequency signal.

Dans le présent exemple, le circuit 7 peut fournir quatre codes d'états qui sont les suivants:
- état "A" ou état d'absence: toutes les composantes du signal incident sont en-dessous d'un seuil d'absence donné;
- état "E" ou état énergie: une ou plusieurs composantes sont audessus du seuil d'absence, et/ou une ou plusieurs contraintes du cahier des charges (par exemple: exactitude de la fréquence, différence de niveau entre fréquences composantes, etc. . .) ne sont pas vérifiées;
- état P, ou état présence: deux composantes au moins sont audessus d'un seuil de présence donné, toutes les contraintes du cahier des charges sont vérifiées, et il y a continuité spectrale avec la mesure précédente;
- état Q: comme l'état P, mais sans la continuité spectrale, c'est-àdire un état de transition. In the present example, circuit 7 can provide four state codes which are as follows:
- state "A" or state of absence: all the components of the incident signal are below a given absence threshold;
- state "E" or energy state: one or more components are above the absence threshold, and / or one or more constraints of the specifications (for example: frequency accuracy, level difference between component frequencies, etc. .) are not verified;
- state P, or presence state: at least two components are above a given presence threshold, all the constraints of the specifications are verified, and there is spectral continuity with the previous measurement;
- state Q: like state P, but without spectral continuity, that is to say a state of transition.

Bien entendu, il est possible de définir d'autres états en fonction des diverses contraintes imposées par le cahier des charges, selon la nature du signal à reconnaître. Of course, it is possible to define other states as a function of the various constraints imposed by the specifications, according to the nature of the signal to be recognized.

Dans le cas du signal de numérotation téléphonique multifréquence, par exemple tel que quarante millisecondes d'absence au moins précèdent cinquante millisecondes de présence, le récepteur devant reconnaître l'établissement du signal en quarante millisecondes au maximum, chaque mesure du signal incident durant dix millisecondes, la reconnaissance de la présence du signal exigerait l'analyse d'environ neuf états consécutifs. In the case of the multifrequency telephone dialing signal, for example such as forty milliseconds of absence at least precedes fifty milliseconds of presence, the receiver must recognize the establishment of the signal in forty milliseconds maximum, each measurement of the incident signal for ten milliseconds , recognizing the presence of the signal would require the analysis of about nine consecutive states.

Une telle analyse pourrait être réalisée à l'aide d'une mémoire morte: on mémoriserait la suite d'états et/ou on l'enverrait aux entrées d'adressage de la mémoire dans laquelle on aurait inscrit la ou les différentes configurations de suites d'états produisant à la sortie de cette mémoire une information de reconnaissance de signal incident. Toutefois, si le même circuit de reconnaissance de signal doit être rendu universel (c'està-dire qu'il doit accepter un grand nombre de codes et variantes de codes multifréquence différents et le cas échéant des codes de test interne, par exemple jusqu'à 32), ou si ce circuit doit, dans une autre application, analyser une série comportant un plus grand nombre d'états, on ne peut pas ie réaliser matériellement car les mémoires mortes actuellement disponibles n'ont pas une capacité d'adressage suffisante.Such an analysis could be carried out using a read only memory: the sequence of states would be memorized and / or it would be sent to the addressing addresses of the memory in which the one or more different configurations of sequences would have been registered. of states producing, at the output of this memory, incident signal recognition information. However, if the same signal recognition circuit is to be made universal (that is, it must accept a large number of different codes and variants of multifrequency codes and, where appropriate, internal test codes, for example up to to 32), or if this circuit must, in another application, analyze a series comprising a greater number of states, it cannot be achieved physically since the currently available read only memories do not have sufficient addressing capacity .

Le procédé de l'invention permet de contourner cet obtacle technologique, grâce à l'analyse successive de petites tranches adjacentes, par exemple de même longueur, de ladite série d'états, chacune de ces petites tranches étant d'abord analysée telle quelle, puis le contenu de chaque tranche est décalé vers la tranche suivante, toujours dans le même sens, d'un état à la fois, et ce autant de fois qu'il y a d'états moins un dans chaque tranche, les différents résultats partiels d'analyse obtenus à la suite de chacun de ces décalages devant venir confirmer le résultat de la première analyse de la tranche considérée. The method of the invention makes it possible to circumvent this technological obstacle, thanks to the successive analysis of small adjacent slices, for example of the same length, of said series of states, each of these small slices being first analyzed as such, then the content of each slice is shifted to the next slice, always in the same direction, by one state at a time, and this as many times as there are states minus one in each slice, the different partial results analysis obtained following each of these shifts to confirm the result of the first analysis of the section considered.

On va d'abord expliquer à l'aide d'un exemple simplifié comment le procédé de l'invention permet, à l'aide de ces processus de décalage, d'éviter les fausses reconnaissances. We will first explain with the help of a simplified example how the method of the invention makes it possible, using these offset processes, to avoid false recognitions.

Supposons que chaque tranche comporte trois états et que deux configurations différentes de six états successifs soient considérées comme autorisant la reconnaissance du signal incident, à savoir les configurations ..xxAAAQPPxx.. et xxAAEPPPxx.., les valeurs x des autres états de la série étant indifférentes. Si l'on se contentait d'examiner séparément chaque tranche de trois états, on risquerait de reconnaître des configurations non prévues. En effet, dans une des tranches, les configurations /AAA/ et /AAEI seraient reconnues valables, et dans la tranche suivante les configurations /QPP/ et /PPP/seraient reconnues valables, ce qui ferait que la configuration ../AAA/PPP/xx.. ou la configuration . . /AAE/QPP/xx.., non prévues, seraient reconnues valables.Or, si on effectue après l'examen partiel ci-dessus un autre examen partiel en décalant d'un état, par exemple vers la gauche, les contenus des tranches, on ne valide que les configurations prévues. En effet, pour pouvoir effectuer la reconnaissance des tranches après décalage, on reconnaît comme valables pour la première tranche les configurations /AAQ/ et /AEP/, et pour la tranche suivante les configurations /PPx/ et PPx/. On vérifie que les configurations . . xx A/AAQ/PPx/x... Suppose that each slice has three states and that two different configurations of six successive states are considered as authorizing the recognition of the incident signal, namely the configurations ..xxAAAQPPxx .. and xxAAEPPPxx .., the x values of the other states of the series being indifferent. If we were content to examine each slice of three states separately, we risk recognizing unexpected configurations. Indeed, in one of the sections, the configurations / AAA / and / AAEI would be recognized as valid, and in the following section the configurations / QPP / and / PPP / would be recognized as valid, which would make the configuration ../AAA/PPP / xx .. or the configuration. . / AAE / QPP / xx .., not provided, would be recognized as valid. Or, if one performs after the partial examination above another partial examination by shifting by a state, for example to the left, the contents of the sections , we only validate the configurations provided. In order to be able to recognize the slices after shifting, the / AAQ / and / AEP / configurations are recognized as valid for the first slice, and the / PPx / and PPx / configurations for the next slice. We check that the configurations. . xx A / AAQ / PPx / x ...

et xx A/AEP/PPx/x .. sont alors reconnues comme valables, tandis que les configurations non prévues. . . xx A/AAP/PPx/x . .et . . xx A/AEQ/PPx/x . . and xx A / AEP / PPx / x .. are then recognized as valid, while the configurations not provided. . . xx A / AAP / PPx / x. .and. . xx A / AEQ / PPx / x. .

ne sont pas reconnues valables.are not recognized as valid.

Dans l'exemple simple ci-dessus exposé, on a vu qu'il suffisait d'un décalage pour éviter une fausse reconnaissance de code. On a vérifié - qu'en général, (N- 1) décalages par tranche de N états suffisaient à éviter les fausses reconnaissances. In the simple example above exposed, we saw that it was enough of an offset to avoid a false code recognition. We have verified - that in general, (N- 1) shifts per N-state slice were enough to avoid false recognition.

Dans l'exemple de réalisation illustré par le dessin annexé, le dispositif de codage 7 stocke dans la mémoire vive 6, sous contrôle du microprocesseur 4, les valeurs d'états déterminées par les filtres 2 et délivre à chaque niveau actif du signal LD un état, en commençant par le plus ancien et en allant dans l'ordre vers le plus récent. Etant donné qu'il y a, comme précisé ci-dessus, quatre états possibles, chaque état est déterminé sur deux éléments binaires qui sont envoyés au registre 11. Les éléments binaires de chaque état introduit dans le registre 11 en ressortent en série à chaque front actif du signal CK4 et - sont envoyés au registre 12 à six cellules, qui contient donc la valeur de l'état qui vient de lui être envoyé depuis le registre - il ainsi que les valeurs des deux états précédents.Bien entendu, à l'initialisation du dispositif, on envoie à la suite les trois états les plus anciens stockés dans la mémoire vive 6. In the exemplary embodiment illustrated by the appended drawing, the coding device 7 stores in the RAM 6, under control of the microprocessor 4, the state values determined by the filters 2 and delivers at each active level of the signal LD a state, starting with the oldest and going in order to the most recent. Since there are, as explained above, four possible states, each state is determined on two binary elements which are sent to the register 11. The binary elements of each state introduced into the register 11 emerge in series at each active edge of the signal CK4 and - are sent to the six-cell register 12, which therefore contains the value of the state which has just been sent to it from the register - it as well as the values of the two preceding states. initialization of the device, the three oldest states stored in the RAM 6 are then sent.

On suppose qu'une série d'états, nécessaire et largement suffisante dans tous les cas pour reconnaître un numéro d'appel de code multifréquence, comporte douze états. Cette série d'états est divisée en quatre tranches de trois états chacune, référencés TO, T1, T2, T3, et comportant dans l'ordre les états depuis le plus ancien jusqu'au plus récent;
On suppose qu'à un instant donné les trois états de la tranche TO sont présents dans le registre 12. Les six éléments binaires correspondants sont présentés aux six prernières entrées d'adressage de la mémoire 13.It is assumed that a series of states, necessary and largely sufficient in all cases to recognize a multifrequency code call number, has twelve states. This series of states is divided into four sections of three states each, referenced TO, T1, T2, T3, and comprising in order the states from the oldest to the most recent;
It is assumed that at a given instant the three states of the slice TO are present in the register 12. The six corresponding binary elements are presented to the six last addressing entries of the memory 13.

Les sept autres entrées d'adressage de la mémoire 13 reçoivent des bornes 14 à 16 respectivement un élément binaire d'information d'établissement ou de retombée du signal incident, cinq éléments binaires caractérisant le code multifréquence à reconnattre,- et un élément binaire de sélection qui est dans un premier état, par exemple "0", pendant l'analyse d'une tranche telle quelle et après un premier décalage, et dans un second état après le second décalage.The other seven addressing inputs of the memory 13 receive from terminals 14 to 16 respectively a binary element of information of establishment or fallout of the incident signal, five binary elements characterizing the multifrequency code to be recognized, - and a binary element of selection which is in a first state, for example "0", during the analysis of a slice as it is and after a first shift, and in a second state after the second shift.

A l'adresse de la mémoire 13 définie par ces treize éléments binaires d'adressage correspond une première information de sortie précisant si la configuration des trois états présents dans le registre 12 est valable ou non pour chacune des quatre tranches considérées, les sorties S0 et S'Q étant affectées à TO, les sorties S1 et S'1 à T1, les sorties S2 et
S'2 à T2 et la sortie S3 à T3. Dans la première étape examinée, seule la sortie S0 est à considérer, et c'est pour cela qu'une impulsion d'horloge de CK 1 seulement est appliqué par le dispositif séquenceur à la bascule 18 pour lui faire mémoriser le niveau de la sortie S0 dès que le troisième état de TO est arrivé dans le registre 12.Etant donné qu'aucune impulsion ntest envoyée sur CK2, CK3 ou CK6 et que (, Ct et m sont à "O", les informations produites par S1, 52, S3, S'0, S'1 et S'2 ne peuvent être prises en compte. Bien entendu, les bascules 18 à 20 sont forcées à zéro avant le début de l'analyse. Si la configuration des trois états de TO est reconnue valable, un "1" est présent sur SO et est mémorisé dans la bascule 18 au front actif de CK 1. The address of memory 13 defined by these thirteen addressing binary elements corresponds to first output information specifying whether the configuration of the three states present in register 12 is valid or not for each of the four slices considered, the outputs S0 and S'Q being assigned to TO, the outputs S1 and S'1 to T1, the outputs S2 and
S'2 to T2 and the output S3 to T3. In the first step examined, only the output S0 is to be considered, and that is why a clock pulse of only CK 1 is applied by the sequencing device to the flip-flop 18 to make it store the level of the output S0 as soon as the third state of TO has arrived in the register 12. Given that no pulse is sent on CK2, CK3 or CK6 and that (, Ct and m are at "O", the information produced by S1, 52, S3, S'0, S'1 and S'2 cannot be taken into account. Of course, flip-flops 18 to 20 are forced to zero before the start of the analysis. If the configuration of the three states of TO is recognized valid, a "1" is present on SO and is memorized in flip-flop 18 at the active edge of CK 1.

A l'étape suivante, un niveau actif de LD charge dans le registre 11 l'état le plus ancien de T1, et un front actif de CK4 le présente en sortie. In the next step, an active level of LD loads the oldest state of T1 into register 11, and an active edge of CK4 presents it at output.

Puis deux fronts actifs successifs de CK5 introduisent les deux éléments binaires de cet état dans le registre 12. Le registre 12 contient alors les deux états les plus récents de TO et l'état le plus ancien de T1. Les éléments binaires présents auparavant sur les bornes 14 à 16 restant inchangés, la configuration d'éléments binaires d'adressage de la mémoire 13 détermine une seconde information de sortie de la mémoire 13 correspondant à ce premier décalage. Dès que cette seconde information de sortie est disponible, le dispositif séquenceur envoie une impuslion positive CET à la porte 22.Then two successive active edges of CK5 introduce the two binary elements of this state in the register 12. The register 12 then contains the two most recent states of TO and the oldest state of T1. The binary elements previously present on the terminals 14 to 16 remaining unchanged, the configuration of binary addressing elements of the memory 13 determines a second output information from the memory 13 corresponding to this first offset. As soon as this second output information is available, the sequencing device sends a positive CET impulse to gate 22.

Si la configuration d'états présentée par le registre 12 à la mémoire 13 à la suite dudit premier décalage est reconnue valable, la mémoire 13 fournit, en particulier sur sa sortie S'O un niveau "0". Par conséquent, à l'arrivée du niveau "1" de CIT, la sortie de la porte 22, qui était au niveau "1" jusqu'alors, reste au niveau 1 et ne provoque pas de remise à zéro de la bascule 18. Dans le cas contraire, un "I" est présent à la sortie S'0 et l'arrivée du niveau "1" de CET provoque la remise à zéro de la bascule 18. If the configuration of states presented by register 12 to memory 13 following said first offset is recognized as valid, memory 13 provides, in particular at its output S'O, a level "0". Consequently, at the arrival of level "1" of CIT, the output of gate 22, which was at level "1" until then, remains at level 1 and does not cause a reset of flip-flop 18. In the opposite case, an "I" is present at the output S'0 and the arrival of the level "1" of CET causes the reset of the flip-flop 18.

Par conséquent, si la configuration TO a été reconnue valable, ledit premier décalage permet de confirmer ou d'infirmer TO.Consequently, if the configuration TO has been recognized as valid, said first offset makes it possible to confirm or to invalidate TO.

Ensuite, un autre niveau actif de LD charge dans le registre 11 le second état de Ti (c'est-à-dire celui qui est entre le plus ancien et le plus récent), et un front actif de CK4 le présente en sortie. Puis deux fronts actifs successifs de CK5 introduisent les deux éléments binaires de ce second état dans le registre 12. Le registre 12 contient alors l'état le plus récent de TO et les deux états les plus anciens de T1. Ensuite, le disposif séquenceur envoie sur la borne 16 un niveau "1", puis il envoie une autre impuslion positive CET, le niveau "1" persistant sur la borne 16 jusqu'à ce que l'impulsion CET ait pu, le cas échéant, effectuer la remise à zéro de la bascule 18. Si la mémoire 13 a reconnu la configuration d'états présentée alors par le registre 12 comme valable, un "0" est présent sur sa sortie S'0, la sortie de la porte 22 reste à "1" et la bascule 18 n'est pas remise à zéro. Ce deuxième décalage permet donc de confirmer une nouvelle fois la configuration TO. On remarquera que le signal de sélection envoyé sur la borne 16 permet d'obtenir sur la même sortie S'0 deux résultats indépendants l'un de l'autre puisque correspondant à deux configurations d'adressage forcément différentes de la mémoire 13. Then, another active level of LD loads into the register 11 the second state of Ti (that is to say that which is between the oldest and the most recent), and an active front of CK4 presents it at the output. Then two successive active edges of CK5 introduce the two binary elements of this second state into the register 12. The register 12 then contains the most recent state of TO and the two oldest states of T1. Then, the sequencing device sends on terminal 16 a level "1", then it sends another positive CET pulse, level "1" remaining on terminal 16 until the CET pulse could, if necessary , carry out the reset of the flip-flop 18. If the memory 13 has recognized the configuration of states presented then by the register 12 as valid, a "0" is present on its output S'0, the output of the gate 22 remains at "1" and flip-flop 18 is not reset. This second offset therefore makes it possible to confirm the TO configuration again. It will be noted that the selection signal sent to terminal 16 enables two independent results to be obtained on the same output S'0 since they correspond to two necessarily different addressing configurations of memory 13.

Ensuite, un autre niveau actif de LD charge dans le registre 11 le troisième état (le plus récent) de T1, et un front actif de CK4 la présente en sortie, puis deux fronts actifs successifs de CK5 introduisent les deux éléments binaires de ce troisième état dans le registre 12 qui contient alors T1. Il y a alors, pour T1, répétition du même processus que pour TO, c'est-à-dire mémorisation de T1 dans la bascule 19, puis deux décalages de confirmation. Ce processus se répète aussi pour T2. Then, another active level of LD loads into the register 11 the third (most recent) state of T1, and an active edge of CK4 presents it at the output, then two successive active edges of CK5 introduce the two binary elements of this third state in register 12 which then contains T1. There is then, for T1, repetition of the same process as for TO, that is to say storage of T1 in the flip-flop 19, then two shifts of confirmation. This process is also repeated for T2.

Après les deux décalages de confirmation de T2, l'état le plus récent de T3, et donc l'état le plus récent de la série considérée de douze états, est introduit dans le registre 12 qui contient alors T3. La mémoire 13 présente alors sur sa sortie S3 en particulier un niveau "1" si T3 est reconnue valable, et une impulsion positive (passant à "1" pendant sa durée active) est envoyée en CK6. Si les tranches TO, T1 et T2 ont auparavant été reconnues valables, des "1" sont présents sur les sorties des bascules 18 à 20, et la sortie de la porte 21 passe à "0", ce qui permet de valider l'interface 8. After the two confirmation shifts of T2, the most recent state of T3, and therefore the most recent state of the considered series of twelve states, is introduced into the register 12 which then contains T3. The memory 13 then has on its output S3 in particular a level "1" if T3 is recognized as valid, and a positive pulse (passing to "1" during its active duration) is sent to CK6. If the sections TO, T1 and T2 have previously been recognized as valid, "1" are present on the outputs of flip-flops 18 to 20, and the output of gate 21 changes to "0", which makes it possible to validate the interface 8.

Lorsqu'une série d'états a été analysée, le circuit 7 présente la série suivante, état par état, à l'entrée du circuit 10 pour recommencer le cycle de traitement tel que décrit ci-dessus, cette série suivante résultant de la série venant d'être traitée par décalage de l'ensemble des états de façon à éliminer l'état le plus ancien et à introduire un nouvel état devant celui qui était le plus récent. When a series of states has been analyzed, the circuit 7 presents the next series, state by state, at the input of the circuit 10 to restart the processing cycle as described above, this next series resulting from the series having just been processed by shifting all the states so as to eliminate the oldest state and to introduce a new state before the one which was the most recent.

Claims

1. Method for recognizing finite long length information included in an incident signal which can be disturbed, according to which states are defined characterizing the different positions which the incident signal can occupy with respect to the constraints imposed by the book (s) ) of charges, characterized in that it consists in cutting the model of the signal of finite length to be recognized into successive sections whose length is imposed by the difference between two adjacent frequencies of the signal to be recognized and / or the average length signals liable to disturb it, these sections being grouped in successive sections each preferably comprising the same number of sections, to be determined for each of these sections the state or states that the signal may have inside the section considered, to analyze sections of the incident signal, sections of length equal to that of the aforementioned sections of the signal model to be recognized and grouped in the same way in successive slices of the same length, to characterize each of these sections of the incident signal by the corresponding state deduced from its analysis, to compare the configuration of states of the first (oldest) slice of the incident signal with the configuration (s) of the corresponding section of the model, to produce an elementary validation signal if this comparison reveals an identity of configurations, to shift the content of said first section so as to eliminate the oldest state and to fill the space left empty after the shift of the most recent state of this section by the oldest state of the following section, to compare the new configuration thus obtained with the configuration (s) of said section of the model, shifted in the same way, to produce a signal of confirmation of said elementary validation signal if this comparison reveals a configuration identity, or to produce a cancellation signal of said elementary validation signal da If not, to carry out other similar shifts, in the same direction, of the content of said first section of the incident signal until there remains in this first section only the most recent state , to compare each time the configurations obtained with the configuration or configurations of said slice of the model, shifted in the same way, and to produce each time a confirmation or cancellation signal of said elementary validation signal according to whether the comparison reveals an identity of configuration or not, then to proceed in the same way with all the following sections of the incident signal by producing each time, if necessary, an elementary validation signal, the contents of the most recent section of the incident signal not undergoing no offset and its possible elementary validation signal not having to be confirmed, and to produce a general validation signal if all the elementary validation signals are present.

2. Device for implementing the method according to claim 1, connected to the output of a circuit (7) performing the analysis of successive sections of the incident signal and providing one by one the successive states of a series of states. characterizing the different values of each of these successive sections with respect to the constraints imposed by the specification (s), characterized in that it comprises a circuit for grouping states (10) connected to a circuit for transcoding (13) which is connected to a validation circuit (17) on the output terminal of which (21) appears, if necessary, a validation signal of the incident signal.

3. Device according to claim 2, characterized in that the state grouping circuit comprises a register (11) of parallel-series conversion connected to a register (12) of series-parallel conversion.

4. Device according to any one of claims 2 or 3, characterized in that the transcoding circuit comprises a read-only memory of which a first series of inputs is connected to the output of the grouping circuit of states and of which other inputs are connected to a terminal (14) receiving establishment or fallout signal information and / or to a terminal (15) receiving code selection information and / or to a terminal (16) receiving a signal memory page selection.

5. Device according to claim 4, characterized in that said terminal (15) receiving code selection information can

receive internal test code selection information.

6. Device according to any one of claims 2 to 5, characterized in that the validation circuit comprises three flip-flops (18 to 20) whose data inputs are connected to a first series of outputs (S0 to S2) of the transcoding circuit, the outputs of which are connected to inputs of an AND function gate (21), and the reset inputs of which are connected to NAND gate outputs (22 to 24) of which the inputs are connected on the one hand to a second series of outputs (S'0 to S'2) of the transcoding circuit, and on the other hand to a circuit for producing reset signals (m to CL3), the last output (S3) of said first series of outputs of the transcoding circuit being directly connected to said AND function gate, another input of which receives a general validation signal (CK6).