FR2524241A1 - Receiver decoding control circuit for TV transmission system - uses phase locked loop and pseudo-random digital sequence generator to provide delay to line sync. signal - Google Patents
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Abstract
Description
CIRCUIT DE COMMANDE DU DISPOSITIF DE DECRYPTAGE D'UN SYSTEME DE TRANS
MISSION D'EMISSlONS DE TELEVISION CRYPTEES ET SYSTEME DE TRANSMISSION
D'EMISSIONS CRYPTEES COMPRENANT UN TEL CIRCUIT
La présente invention a trait au domaine de la télévision dite cryptée et concerne, plus précisémentj un circuit de-commande du dispositif de décryptage d'un système de transmission d'-émissions de télévision cryptées, ainsi qu'un système de transmission-d 'émissions cryptées comprenant.un tel circuit.CONTROL CIRCUIT FOR THE DECRYPTION DEVICE OF A TRANS SYSTEM
MISSION OF ENCRYPTED TELEVISION EMISSlONS AND TRANSMISSION SYSTEM
OF ENCRYPTED EMISSIONS INCLUDING SUCH A CIRCUIT
The present invention relates to the field of so-called encrypted television and relates, more precisely to a control circuit for the decryption device of a system for transmitting encrypted television program broadcasts, as well as a system for transmitting encrypted broadcasts including such a circuit.
La' demande de brevet français No 75 34 029 déposée le 3 novembre 1975 par l'état Français décrit un procédé de cryptage et de décryptage d'émissions de télévision qui consiste à l'émission 3 imposer, pour chaque ligne vidéo, un retard différent entre l'impulsion de synchronisation de ligne et le signal d'image, l'existence de ces retards détrvisant la structure verticale de -l'image qui devient inin telligible, puis, à la réception, à imposer aux mêmes.lignes des -retards fixés selon une lui de succession complémentaire de -celle adoptée à l'émission, afin de rétablir la structure de l'image et redonner ainsi une image normale et lisible pour la catégorie de spectateurs autorisée à recevoir ces émissions de télévision. The French patent application No 75 34 029 filed on November 3, 1975 by the French state describes a method of encryption and decryption of television broadcasts which consists of the broadcast 3 impose, for each video line, a different delay between the line synchronization pulse and the image signal, the existence of these delays detracting from the vertical structure of the image which becomes inin tellable, then, on reception, to be imposed on the same. fixed according to a complementary succession to that adopted on the program, in order to restore the structure of the image and thus restore a normal and legible image for the category of spectators authorized to receive these television programs.
L'exemple de réalisation plus particulièrement décrit dans la demande citée (voir dans ce document le dispositif de cryptage sur la figure 5 et le dispositif de décryptage sur la figure 6) prévoit notamment, entre autres caractéristiques, que les signaux de synchronisation de ligne. doivent être transmis sans être retardés, afin de ne pas perturber le balayage normal du récepteur de télévision..Cela implique qu'à l'émission tous les signaux de synchronisation passent par la voie correspondant à la ligne de retard nul, et qu'à la réceptl-on ils soient transmis par la voie de-retard maxima.l. The example of embodiment more particularly described in the cited application (see in this document the encryption device in FIG. 5 and the decryption device in FIG. 6) provides in particular, among other characteristics, that the line synchronization signals. must be transmitted without being delayed, so as not to disturb the normal scanning of the television receiver. This implies that on transmission all the synchronization signals pass through the channel corresponding to the zero delay line, and that on reception they are transmitted by the maximum delay path.
Le but de l'invention qui fait l'objet de la présente demande est de garantir que les différents retards à affecter à chaque ligne à la réception selon la loi de succession complémntaire de celle pré.. The purpose of the invention which is the subject of the present request is to guarantee that the various delays to be assigned to each line upon receipt according to the law of succession complementary to that previously ..
vue à l'émission permettent effectivement le rétablissement des posi tisons des signaux de synchronisatiorl et des signaux d'image telles qu'elles étaient initialement, avant le cryptage. Comme les lignes à retard imposant ces retards sont commutables selon les lignes vidéo qui se présentent, il faut disposer d'une référence temporelle précise pour la détermination des instants de commutation.seen on transmission effectively restore the positions of synchronization signals and image signals as they were initially, before encryption. As the delay lines imposing these delays are switchable according to the video lines which arise, it is necessary to have a precise time reference for determining the switching instants.
L'invention concerne à cet effet, dans un système de transmission d'émissions cryptées de télévision comprenant successivement. :
- un dispositif de cryptage des informations contenues dans les lignes de télévision, ce cryptage étant opéré par imposition au signal d'image de chaque ligne de télévision de retards déterminés selon une loi de succession fixée à l'aide -d'un premier -générateur de séquences numériques pseudoaléatoires et par imposition au signal de synchronisation d'un retard commun éoal au plus faible de ces retards
- un canal de transmission des informations ainsi cryptées
- un dispositif de décryptage des informations ainsi transmises, ce décryptage étant opéré par imposit.ion au signal. d'image c-on tenu dans chacune de ces informations transmises de retards-déterminds sel on une loi de succession fixée par un deuxième générateur de sé- quences numériques pseudoaléatoires synchronisé avec le- premier, cette loi étant complémentaire de la loi de succession des retards au cryptage pour égaliser la somme des retards appliqués au signal d'image de chaque ligne, et par imposition au signal de synchronisation contenu dans ces informations transmises d'un retard commun égal au plus impar- tant de ces retards utilisés au décryptage
un circuit de commande du dispositif de décryptage caractérisé
(A) en ce qu il valide un jeu de N voies disposées selon une structure en parallèle Sieur permettant de--recevoir chacune les mêmes informations cryptées transmises par le canal et composées-cha- cune d'un circuit å retard et d'un interruntetir, les N différentes valeurs de retards dans ces voies correspondant aux N différentes valeurs disponibles au cryptage et permettant d'obtenir au décryptage la loi de succession complémentaire de celle utilisée dans le disposi- tif de cryptage et en ce qu'il est composé successivement d'un séparateur, d'une boucle à 9errouillage de phase et d'un circit'loglque de commande de l'état des interrupteurs
(B) en ce que la boucle à verrouillage de phase comprend elle-même successivement un comparateur de phase, un filtre, un oscillateur à commande par tension, et un compteur numérique diviseur par huit dit compteur Johnson, et en ce que ::
(a) le comparateur de phase reçoit en référence sur sa première entrée le signal de synchronisation des lignes fourni par le séparateur et sur sa deuxième entrée un signal à la fréquence des lignes délivré par le compteur diviseur
(b) le signal de sortie de la boucle à verrouillage de phase, présent sur l'une des sorties du compteur diviseur, est un signal à la fréquence des lignes, définissant une fenêtre temporelle de position et de durées telles qu'elle encadre chaque impulsion du signal de synchronisation des lignes
(C) en ce que le circuit logique de commande de l'état des interrupteurs comprend lui-même un ensemble de portes logiques destiné à commander le fonctionnement des interrupteurs selon la nature des informations qui se présentent à l'entrée des voies.To this end, the invention relates to a system for transmitting encrypted television programs comprising successively. :
a device for encrypting the information contained in the television lines, this encryption being effected by imposing on the image signal of each television line delays determined according to a succession law fixed with the aid of a first generator of pseudo-random digital sequences and by imposing on the synchronization signal a common delay equal to the lowest of these delays
- a channel for transmitting information thus encrypted
a device for decrypting the information thus transmitted, this decryption being effected by imposit.ion on the signal. in each of these pieces of information transmitted with delays and determinations, there is a law of succession fixed by a second pseudo-random digital sequence generator synchronized with the first, this law being complementary to the law of succession of encryption delays to equalize the sum of the delays applied to the image signal of each line, and by imposing on the synchronization signal contained in this transmitted information a common delay equal to the greater of these delays used for decryption
a control circuit for the decryption device characterized
(A) in that it validates a set of N channels arranged in a parallel Sieur structure making it possible to - each receive the same encrypted information transmitted by the channel and each composed of a delay circuit and a interrupt, the N different values of delays in these channels corresponding to the N different values available for encryption and making it possible to obtain the decryption law of succession complementary to that used in the encryption device and in that it is composed successively a separator, a phase lock loop and a circuit for controlling the state of the switches
(B) in that the phase-locked loop itself successively comprises a phase comparator, a filter, a voltage-controlled oscillator, and a digital divider by eight counter called Johnson counter, and in that:
(a) the phase comparator receives by reference on its first input the line synchronization signal supplied by the splitter and on its second input a signal at the line frequency delivered by the divider counter
(b) the output signal of the phase-locked loop, present on one of the outputs of the divider counter, is a signal at the frequency of the lines, defining a time window of position and of durations as it surrounds each line synchronization signal pulse
(C) in that the logic circuit for controlling the state of the switches itself comprises a set of logic gates intended to control the operation of the switches according to the nature of the information presented at the input of the channels.
Grâce au schéma ainsi proposé, on dispose, pour la détermination des instants de commutation des N voies, d'une référence temporelle stable située avant les fronts avant des impulsions de synchronisation des lignes. Le signal de sortie du compteur diviseur par huit constitue directement le signal de commande de l4interrupteur correspondant à la voie du retard le plus important. Thanks to the diagram thus proposed, there is, for determining the switching times of the N channels, a stable time reference situated before the front edges of the line synchronization pulses. The output signal of the divider by eight counter directly constitutes the control signal of the switch corresponding to the greatest delay channel.
Les particularités et avantages de l'invention apparaîtront maintenant de façon plus précise dans la description qui suit et dans les dessins annexés dans lesquels
- la figure la est une vue très schématique du système de transmission complet et la figure lb montre plus en détail un dispositif de décryptage tel que défini ci-dessus, incluant le circuit de commande selon l'invention
- la figure 2a montre l'encadrement d'une impulsion du signal de synchronisation des lignes par la fenêtre temporelle délivrée par le compteur de la boucle à verrouillage de phase, et la figure 2b les différents signaux de sortie possibles du compteur en fonction de son entrée
- la figure 3 montre le circuit logique de commande de l'état des interrupteurs dans les voies.The features and advantages of the invention will now appear more precisely in the description which follows and in the appended drawings in which
- Figure la is a very schematic view of the complete transmission system and Figure lb shows in more detail a decryption device as defined above, including the control circuit according to the invention
- Figure 2a shows the framing of a pulse of the line synchronization signal by the time window delivered by the counter of the phase-locked loop, and Figure 2b the different possible output signals of the counter depending on its Entrance
- Figure 3 shows the logic circuit for controlling the state of the switches in the channels.
Dans l'exemple ici décrit, le dispositif de décryptage 500, dans lequel est inclus le circuit conforme à l'invention, correspond, à l'émission, à un dispositif 100 de cryptage de l'information contenue dans les lignes de télévision, dans lequel le cryptage est opéré par imposition au signal d'image des lignes de télévision de retards déterminés selon une loi de succession fixée par un générateur de séquences numériques pseudoaléatoires (dans l'exemple plus particulièrement choisi, de retards égaux à o, R et 2R) et par imposition au signal de synchronisation des lignes et des trames d'un retard commun égal au plus faible de ces retards, et donc nul dans le cas présent. In the example described here, the decryption device 500, in which the circuit according to the invention is included, corresponds, on transmission, to a device 100 for encrypting the information contained in the television lines, in which the encryption is operated by imposing on the image signal of the television lines of delays determined according to a law of succession fixed by a generator of pseudo-random digital sequences (in the more particularly chosen example, delays equal to o, R and 2R ) and by imposing on the synchronization signal lines and frames a common delay equal to the lowest of these delays, and therefore zero in the present case.
Réciproquement, dans le dispositif 500. le décryptage est opéré par imposition au signal d'image contenu dans l'information transmise par le canal 300 de retards déterminés selon une loi de succession qui est cette fois complémentaire de celle utilisée à l'émission afin d'égaliser la somme des retards appliqués au signal d'image et retrouver des signaux d'image tous synchronisés, et par imposition au signal de synchronisation d'un retard commun égal au plus important-de ces retards utilisés au décryptage (2R dans l'exemple plus particulièrement choisi). Conversely, in the device 500. the decryption is carried out by imposing on the image signal contained in the information transmitted by the channel 300 delays determined according to a law of succession which is this time complementary to that used for the transmission in order to '' equalizing the sum of the delays applied to the image signal and recovering all synchronized image signals, and by imposing on the synchronization signal a common delay equal to the greatest of these delays used for decryption (2R in the more particularly chosen example).
Le circuit de commande de ce dispositif de décryptage comprend donc ici, en sortie d'un premier amplificateur 10 recevant les informations cryptées transmises par le canal 300, un ensemble 20 de trois voies disposées selon une structure en parallèle leur permettant de recevoir chacune les mêmes informations cryptées. Ces trois voiesse terminent respectivement par des interrupteurs 21, 22 et 23, la première voie apportant aux signaux qui la traversent un retard nul et les deux autres des retards respectivement égaux à R et 2R, à l'aide de lignes à retard ; le schéma des voies n'est pas décrit ici, car il fait l'objet d'une demande de brevet français déposée ce même jour par la Demanderesse sous le titre "Circuit analogique de décryptage pour système de transmission d'émissions cryptées de télévision et système de transmission d'émissions cryptées comprenant un tel circuit.La sortie commune aux trois voies est ensuite envoyée vers un deuxième amplificateur 30 délivrant les informations vidéo décryptées. The control circuit of this decryption device therefore comprises here, at the output of a first amplifier 10 receiving the encrypted information transmitted by the channel 300, a set 20 of three channels arranged in a parallel structure allowing them to each receive the same encrypted information. These three channels terminate respectively by switches 21, 22 and 23, the first channel bringing to the signals which cross it a zero delay and the other two delays respectively equal to R and 2R, using delay lines; the circuit diagram is not described here, because it is the subject of a French patent application filed on the same day by the Applicant under the title "Analog decryption circuit for transmission system of encrypted television programs and transmission system for encrypted broadcasts comprising such a circuit. The output common to the three channels is then sent to a second amplifier 30 delivering the decrypted video information.
Les deux états "ouvert" ou "fermé" des interrupteurs 21 à 23 sont déterminés par un circuit de commande de ces interrupteurs composé successivement d'un séparateur 50 permettant à partir du signal vidéo composite crypté l'extraction des signaux de synchronisation des lignes et des trames, d'une boucle à verrouillage de phase 60, et d'un circuit de logique combinatoire 70 imposant l'état des interrupteurs. The two "open" or "closed" states of the switches 21 to 23 are determined by a control circuit for these switches successively composed of a separator 50 allowing, from the encrypted composite video signal, the extraction of the line synchronization signals and frames, a phase locked loop 60, and a combinational logic circuit 70 imposing the state of the switches.
La boucle 60 comprend elle-même un comparateur de phase 61, qui-reçoit en référence sur sa première entrée le signal de synchronisation des li gnes fourni par le séparateur 50, un filtre 62, un oscillateur 63 à commande par tension et un compteur 64 diviseur de période par huit, dit compteur Johnson, qui délivre un signal à la fréquence des lignes, verrouillé en phase sur le signal de référence présent sur la première entrée du comparateur et envoyé vers la deuxième entrée de ce comparateur.La fonction de la boucle 60 est de délivrer sur l'ure des sorties de ce compteur 64 diviseur de période un signal se répétant à la fréquence des lignes et définissant une fenêtre temporelle F (voir la figure 2a) de position et de durée telles qu'elle encadre chaque impulsion du signal de synchronisation des lignes (voir la figure 2a).The loop 60 itself comprises a phase comparator 61, which receives by reference on its first input the line synchronization signal supplied by the separator 50, a filter 62, an oscillator 63 with voltage control and a counter 64 period divider by eight, known as a Johnson counter, which delivers a signal at the line frequency, locked in phase with the reference signal present on the first comparator input and sent to the second input of this comparator. 60 is to deliver on the urea of the outputs of this period divider counter 64 a signal repeating at the line frequency and defining a time window F (see FIG. 2a) of position and duration such that it frames each pulse the line synchronization signal (see Figure 2a).
L'avantage de l'utilisation de ce compteur Johnson est qu'il dispose (voir l'ouvrage "Philips Data Handbook", Integrated Circuits, Part 4, octobre 1980, LOCMOS HE 4000B family, pages 205 à 210), de huit sorties distinctes S1 à S8 sur lesquelles sont présentes des impulsions a la fréquence des lignes (voir la figure 2b de la présente demande) ayant une durée égale au huitième de la période des lignes et décalées l'une par rapport à l'autre de cette même valeur. Or l'une de ces impulsions correspond à la position voulue pour la fenêtre temporelle mentionnée ci-dessus.Cette impulsion-là constitue donc le signal de sortie de la boucle 60, et l'un des signaux que reçoit le circuit logique 70 de commande de l'état des interrupteurs 21 à 23, maintenant décrit.The advantage of using this Johnson counter is that it has (see the book "Philips Data Handbook", Integrated Circuits, Part 4, October 1980, LOCMOS HE 4000B family, pages 205 to 210) distinct S1 to S8 on which pulses are present at the frequency of the lines (see FIG. 2b of the present application) having a duration equal to the eighth of the period of the lines and offset with respect to each other of the same value. One of these pulses corresponds to the desired position for the time window mentioned above. This pulse therefore constitutes the output signal of the loop 60, and one of the signals that the logic control circuit 70 receives. of the state of switches 21 to 23, now described.
Ce circuit 7X, représenté sur la figure 3,-comprend tout un ensemble de portes 71 à 85 agencé de façon à imposer l'état des interrupteurs 21 à 23 selon les différentes situations possibles suivantes
(a) lorsque l'information qui se présente à l'entrée des trois voies est le signal d'image proprement dit, le circuit 7C est cum- mandé par le signal de sortie du générateur 80 de séquences numériques pseudoaléatoires du dispositif de décryptage 500, pour déterminer celle des trois voies qui doit être validée par fermeture de l'interrupteur correspondant (pendant la durée de ce signal d'image) et ouverture simultanée des deux autres interrupteurs. Ce signal de sortie du générateur est ici un mot composé de deux bits A et 8.This circuit 7X, represented in FIG. 3, includes a whole set of doors 71 to 85 arranged so as to impose the state of the switches 21 to 23 according to the following different possible situations
(a) when the information presented at the input of the three channels is the image signal proper, the circuit 7C is cumulated by the output signal from the generator 80 of pseudo-random digital sequences of the decryption device 500 , to determine which of the three channels must be validated by closing the corresponding switch (for the duration of this image signal) and simultaneously opening the other two switches. This generator output signal is here a word composed of two bits A and 8.
(b) lorsque l'information qui se présente à l'entrée des trois voies est une impulsion du signal deÎsynchronisation des lignes, le circuit 70 est commandé par le signal de sortie W de la boucle 60 (la fenêtre temporelle délivrée par le compteur Johnson 64), pour valider systématiquement la voie-dont le retard est le plus important, celle de retard 2R, par fermeture de l'interrupteur correspondant 23 pendant la durée de cette impulsion et ouverture simultanée des deux autres interrupteurs 21 et 22.C'est également la voie de retard 2R qui est validée lorsque l'information qui se présente est le signal de retour trame, le circuit 70 étant alors commandé par le signal Z de sup pressioli de trame fourni par le circuit de-reconnaissance de suppression de trame 90 Ce passage obligé et systématique des signaux de-synchro- nisation par la voie au retard le plues important -(et- à l'émissionvpar la voie au retard le plus faible) est choisi pour-éviter de perturber le balayage des lignes du-récepteur de télévision-sur lequel est raccordé le dispositif de décryptage. (b) when the information presented at the input of the three channels is a pulse of the line synchronization signal, the circuit 70 is controlled by the output signal W of the loop 60 (the time window delivered by the Johnson counter 64), to systematically validate the channel - the delay of which is greatest, that of delay 2R, by closing the corresponding switch 23 for the duration of this pulse and simultaneous opening of the other two switches 21 and 22. also the delay channel 2R which is validated when the information which is presented is the frame return signal, the circuit 70 then being controlled by the signal Z of sup pressioli of frame supplied by the frame suppression recognition-circuit 90 This compulsory and systematic passage of the de-synchronization signals by the longest delay channel - (and- at transmission by the weakest delay channel) is chosen to avoid disturbing the scanning of the reception lines. television set-to which the decryption device is connected.
(c) lorsque l'information qui se présente à l'entrée des trois voies est un signal dit de papillottement (signal fourni ici par l'émetteur pour indiquer que toutes les m trames, ici trois par exemple, la séquence de décodage est modifiée, c'est--à-di-re. la correspondance entre le retard dans chèque voie le mot binaire A,B fourni par le générateur de séquence-pseudoaléatoire)-, en ltoecurence un signal binaire dont la fréquence est un sous-multiple de la fréquence trame, le circuit 70 est également commandé de façon à valider la voie dont le retard est le plus important, îe-s-ignai reçu par ce circuit étant alors ie signal référencé P. (c) when the information presented at the input of the three channels is a so-called flicker signal (signal provided here by the transmitter to indicate that all the m frames, here three for example, the decoding sequence is modified , that is - ie the correspondence between the delay in check way the binary word A, B provided by the generator of pseudo-random sequence) -, in ltoecurence a binary signal whose frequency is a submultiple of the frame frequency, the circuit 70 is also controlled so as to validate the channel with the greatest delay, the signal received by this circuit then being the signal referenced P.
(d) lorsque l'information qui se présente à l'entrée des trois voies correspond à des émissions qui n'ont pas été cryptées, le circuit 70 est commandé par un signal X dit de reconnaissance de cryptage de façon à valider systématiquement la voie dont le retard est le plus important. (d) when the information presented at the input of the three channels corresponds to transmissions which have not been encrypted, the circuit 70 is controlled by a signal X called encryption recognition so as to systematically validate the channel whose delay is most important.
Ce signal X est délivré par un circuit de reconnaissance de cryptage 100 capable de déterminer si les informations transmises sont cryptées ou non, mais qui n'est pas décrit en détail car il fait l'objet d'une demande de brevet français déposée ce même jour par la société demanderesse sous le titre "Circuit de reconnaissance de cryptage pour système de transmission d'émissions de télévision et système de transmission d'émissions cryptées comprenant un tel circuit". This signal X is delivered by an encryption recognition circuit 100 capable of determining whether the information transmitted is encrypted or not, but which is not described in detail because it is the subject of a French patent application filed this same updated by the applicant company under the title "Encryption recognition circuit for transmission system of television programs and encrypted program transmission system comprising such a circuit".
La structure du circuit 70, qui comprend, dans le circuit ici décrit, deux inverseurs 71 et 72, une porte NON-OU exclusif 73, une porte OU-exclusif 74, une porte NON/OU 75, trois portes NON-ET 76 à 78, trois portes OU 79 à 81, et quatre portes ET a2 à 85, a donc, en récapitulant, pour signaux d'entrée les signaux A, B, P, X, w et Z, et délivre en sortie des portes 78, 84 et 85 les signaux de commande des interrupteurs 21, 22 et 23 respectivement. The structure of circuit 70, which includes, in the circuit described here, two inverters 71 and 72, an exclusive NOR gate 73, an exclusive OR gate 74, a NOR gate 75, three NAND gates 76 to 78, three OR gates 79 to 81, and four AND gates a2 to 85, a therefore, by recapitulating, for input signals the signals A, B, P, X, w and Z, and delivers at the output of gates 78, 84 and 85 the control signals of the switches 21, 22 and 23 respectively.
Bien entendu, la présente invention n'est pas limitée à l'exemple de réalisation ci-dessus décrit et représenté, à partir duquel des variantes de circuit de commande de dispositif de décryptage peuvent être proposées sans pour cela sortir du cadre de l'invention. Of course, the present invention is not limited to the embodiment described above and shown, from which variants of the decryption device control circuit can be proposed without departing from the scope of the invention .
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| FR8205007A FR2524241A1 (en) | 1982-03-24 | 1982-03-24 | Receiver decoding control circuit for TV transmission system - uses phase locked loop and pseudo-random digital sequence generator to provide delay to line sync. signal |
Applications Claiming Priority (1)
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|---|---|---|---|
| FR8205007A FR2524241A1 (en) | 1982-03-24 | 1982-03-24 | Receiver decoding control circuit for TV transmission system - uses phase locked loop and pseudo-random digital sequence generator to provide delay to line sync. signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2524241A1 true FR2524241A1 (en) | 1983-09-30 |
| FR2524241B1 FR2524241B1 (en) | 1984-05-04 |
Family
ID=9272336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8205007A Granted FR2524241A1 (en) | 1982-03-24 | 1982-03-24 | Receiver decoding control circuit for TV transmission system - uses phase locked loop and pseudo-random digital sequence generator to provide delay to line sync. signal |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2524241A1 (en) |
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| FR2562365A1 (en) * | 1984-03-30 | 1985-10-04 | Loire Electro Region Pays | CIRCUITS FOR ENCODING AND DECODING A CODE-SIGNED VIDEO SIGNAL BY OFFSETTING THE IMAGE SIGNAL IN RELATION TO THE SYNCHRONIZATION SIGNAL |
| EP0160595A1 (en) * | 1984-03-30 | 1985-11-06 | Societe Electronique De La Region Pays De Loire | Circuit for coding and decoding a video signal coded by shifting the image signal relative to the synchronising signal |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2524241B1 (en) | 1984-05-04 |
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