FR2504730A1 - Integrated circuit using MOS type field effect transistors - having interconnections at different levels - Google Patents
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Abstract
Description
PROCEDE DE FABRICATION DE CIRCUITS INTECRES MOS A PLUSIEURS
TYPES D'INTERCONNEXIONS.METHOD FOR MANUFACTURING MOS INTEGRITY CIRCUITS WITH SEVERAL
TYPES OF INTERCONNECTIONS.
La présente invention concerne les circuits intégrés incorporant des transistors MOS et des interconnexions-entre eux, et plus particulièresaent des circuits intégrés dans lesquels les interconnexions sont de plusieurs types différents et situées à plusieurs niveaux différents. The present invention relates to integrated circuits incorporating MOS transistors and interconnections therebetween, and more particularly to integrated circuits in which the interconnects are of several different types and located at several different levels.
Il est souhaitable en effet, d'une part, d'avoir plusieurs niveaux d'interconnexion pour que celles-ci puissent se croiser sans court-circuit, et, d'autre part, d'avoir, éventuellement dans chaque niveau, des interconnexions de résistivités différentes des interconnexions à basse résistivité permettent de réaliser des liaisons conductrices entre divers points du circuit, tandis que des interconnexions, ou tout simplement des régions de plus grande résistivité, permettent de réaliser par exemple des charges pour des mémoires statiques, des ponts diviseurs, etc... It is desirable, on the one hand, to have several levels of interconnection so that they can cross without short circuit, and, on the other hand, to have, possibly in each level, interconnections different resistivities of the low-resistivity interconnections make it possible to conduct conductive links between various points of the circuit, while interconnections, or simply regions of greater resistivity, make it possible to produce, for example, charges for static memories, dividing bridges. , etc ...
La présente invention cherche donc à proposer un procédé de fabrication qui permette de réaliser ces interconnexions de différentes résistivités, réparties en plusieurs niveaux. The present invention therefore seeks to provide a manufacturing method that allows for these interconnections of different resistivities, divided into several levels.
Bien entendu, il faut tenir compte de ce qu'un procédé de fabrication n'a d'intérêt en pratique que s'il minimise le nombre d'opérations successives nécessaires à la fabrication du circuit intégré, et notamment s'il minimise le nombre de masques à concevoir et utiliser dans la fabrication. On pourrait en effet concevoir un procédé de fabrication fournissant autant de niveaux d'interconnexion et autant de résistivités différentes que l'on souhaite en multipliant le nombre d'opérations de fabrication et d'opérations de masquage, mais tel n'est pas le but de l'invention qui cherche, au contraire, à établir un procédé qui optimise à la fois le nombre de possibilités d'interconnexions et le nombre d'opérations de traitement et de masques différents à dessiner et à utiliser. Of course, it must be taken into account that a manufacturing method is of practical interest only if it minimizes the number of successive operations necessary for the manufacture of the integrated circuit, and in particular if it minimizes the number masks to design and use in manufacturing. One could indeed design a manufacturing process providing as many interconnect levels and as many different resistivities as one wishes by multiplying the number of manufacturing operations and masking operations, but this is not the goal. of the invention which seeks, on the contrary, to establish a method that optimizes both the number of interconnection possibilities and the number of different processing operations and masks to draw and use.
Un autre but de l'invention est de rendre ce procédé compatible avec la fabrication sur le même circuit intégré de tran sistors ayant des tensions de seuil différentes, c'est-à-dire en pratique des transistors ayant des dopages de canal différents (transistors à canal naturel, transistors a canal enrichi, transistors à canal déplété et transistors à canal fortement déplété). Cette variété de transistors, associée à la variété d'inter-connexions possibles, offre de larges possibilités de réalisation de circuits complexes. Another object of the invention is to make this method compatible with the fabrication on the same integrated circuit of tran sistors having different threshold voltages, that is to say in practice transistors having different channel doping (transistors natural channel, rich channel transistors, depleted channel transistors, and strongly depleted channel transistors). This variety of transistors, associated with the variety of possible interconnections, offers wide possibilities of realization of complex circuits.
Un autre but encore de l'invention est de réaliser des transistors MOS dont la région de canal se situe précisément à l'aplomb de la grille de commande, avec une très faible avancée latérale des régions de source et de drain au-dessous de la grille. Yet another object of the invention is to provide MOS transistors whose channel region is located exactly in line with the control gate, with a very small lateral advance of the source and drain regions below the gate. wire rack.
Pour atteindre ces buts, la présente invention propose un procédé de fabrication dont les étapes essentielles vont être données maintenant, en mentionnant quelques variantes d'exécution possibles, le détail du procédé étant donné dans la suite de la description en référence aux dessins. To achieve these goals, the present invention provides a manufacturing method whose essential steps will be given now, mentioning some possible embodiments, the details of the process being given in the following description with reference to the drawings.
Le procédé de fabrication selon l'invention comprend donc essentiellement les opérations consistant à
a) créer de manière connue dans un substrat de silicium monocristallin des zones d'oxyde de champ, notamment pour isoler les transistors les uns des autres,
b) former ensuite sur le substrat une couche isolante mince destinée à constituer l'isolant de la grille des transistors, sur tout ou partie du substrat, et doper le substrat en fonction des valeurs désirées de déplétion ou d'enrichissement des différents transistors,
c) former sur l'ensemble du substrat une couche de silicium polycristallin dopé,
d) graver sélectivement la couch de silicium polycristallin pour laisser un motif comprenant les grilles des transistors MOS et des interconnexions en silicium polycristallin dopé,
e) doper le substrat à faible profondeur et faible concentration, par implantation ionique à travers la couche isolante mince, pour délimiter les extrémités des canaux des transistors MOS par auto-alignement avec les bords des grilles de silicium polycristallin, tout en dopant le silicium polycristallin là où il n'est pas protégé éventuellement par une couche d'oxyde, et pour créer des régions n'interconnexion résistives implantées,
f) effectuer un recuit du substrat,
g) former une couche de protection sur l'ensemble du substrat et la graver selon un motif tel que la couche de protection recouvre totalement, en débordant légèrement tout autour, les grilles des transistors MOS et des régions de silicium polycristallin devant présenter une grande résistivité, mais ne recouvre pas des régions de silicium polycristallin ou monocristallin dont on veut réduire la résistivité,
h) doper les régions de silicium monocristallin ou polycristallin non recouvertes par la couche de protection, pour créer des régions d'accès -aux sources et drains des transistors, des régions d'interconnexion peu résistives en silicium monocristallin fortement dopé, et éventuellement des régions de silicium polycristallin fortement dopées,
i) déposer un oxyde épais sur le substrat et effectuer classiquement une gravure de cet oxyde, pour exposer des régions de silicium monocristallin et polycristallin dopées, éventuellement un nouveau dopage, puis un dépôt de métal et une gravure du métal déposé.The manufacturing method according to the invention therefore essentially comprises the operations consisting in
a) creating, in a known way in a monocrystalline silicon substrate, field oxide zones, in particular for isolating the transistors from each other,
b) then forming on the substrate a thin insulating layer intended to constitute the insulator of the gate of the transistors, over all or part of the substrate, and to doping the substrate according to the desired values of depletion or enrichment of the different transistors,
c) forming on the entire substrate a doped polycrystalline silicon layer,
d) selectively etching the polycrystalline silicon layer to leave a pattern comprising the grids of the MOS transistors and the polycrystalline silicon interconnects doped,
e) doping the substrate at shallow depth and low concentration, by ion implantation through the thin insulating layer, to delimit the ends of the channels of the MOS transistors by self-alignment with the edges of the polycrystalline silicon grids, while doping the polycrystalline silicon where it is not possibly protected by an oxide layer, and to create implanted resistive interconnection regions,
f) annealing the substrate,
g) forming a protective layer over the whole of the substrate and etching it in a pattern such that the protective layer completely covers, slightly protruding all around, the gates of the MOS transistors and polycrystalline silicon regions having to have a high resistivity , but does not cover polycrystalline or monocrystalline silicon regions whose resistivity is to be reduced,
h) doping the monocrystalline or polycrystalline silicon regions not covered by the protective layer, to create access regions -sources and drains transistors, low resistivity interconnection regions highly doped monocrystalline silicon, and possibly regions of highly doped polycrystalline silicon,
i) depositing a thick oxide on the substrate and conventionally etching this oxide, to expose doped monocrystalline silicon and polycrystalline silicon regions, possibly a new doping, then a metal deposition and an etching of the deposited metal.
Dans la description générale du procédé selon l'invention qui vient d'être donnée, on peut déjà mentionner que la couche de protection de l'opération g) peut être une couche d'oxyde de silicium, ou bien une couche de résine, auquel cas le dopage qui suit se fait par implantation ionique. In the general description of the process according to the invention which has just been given, it may already be mentioned that the protective layer of the operation g) may be a silicon oxide layer, or a resin layer, to which the following doping is done by ion implantation.
En ce qui concerne l'opération b), elle peut consister oxyder la surface du substrat tout entière et a déposer le silicium polycristallin immédiatement après, ou alors elle peut eonsister à oxyder la surface du substrat, à graver sélectivement l'oxyde pour créer des zones découvertes de silicium monocristallin, dans le but de créer des interconnexions faiblement résistives constituées par du silicium polycristallin en contact avec du silicium monocristallin ; cette deuxième possibilité nécessite évidemment un flasque spécial. Operation b) may consist of oxidizing the surface of the entire substrate and depositing the polycrystalline silicon immediately thereafter, or it may oxidize the surface of the substrate, selectively etching the oxide to create open areas of monocrystalline silicon, for the purpose of creating weakly resistive interconnections consisting of polycrystalline silicon in contact with single crystal silicon; this second possibility obviously requires a special flange.
Le dépôt du silicium polycristallin peut se faire avec dopage in situ", mais il peut se faire aussi après dépôt, par exemple par implantation ionique. De préférence, le dépôt du sili- cium polycristallin est suivi d'une oxydation, éventuellement d'une implantation ionique d'impuretés à travers l'oxyde formé, pour ajuster la résistivité du silicium polycristallin déposé, d'une gravure de l'oxyde pour définir des régions de silicium polycristallin recouvertes d'oxyde et d'autres exposées, et enfin d'un dopage avec une impureté de type de conductivité opposé à celui du substrat, créant ainsi, d'une part, dés régions d'interconnexion de haute résistivité formées par le silicium polycristallin là où il est recouvert d'oxyde, d'autre part, des régions de siliciun polycristallin dopé donc de plus faible résistivité. The deposition of the polycrystalline silicon can be carried out with in situ doping, but it can also be done after deposition, for example by ion implantation, preferably the deposition of the polycrystalline silicon is followed by an oxidation, optionally a ion implantation of impurities through the formed oxide, to adjust the resistivity of the deposited polysilicon, etching the oxide to define polycrystalline silicon regions covered with oxide and other exposed, and finally a doping with an impurity of conductivity type opposite to that of the substrate, thus creating, on the one hand, high-resistivity interconnection regions formed by polycrystalline silicon where it is covered with oxide, on the other hand, polycrystalline silicon regions doped with lower resistivity.
Selon une caractéristique particulièrement intéressante de l'invention, si on effectue cette gravure de l'oxyde après l'opération c), on pourra parfois utiliser ensuite le même masque ou deux masques qui se déduisent facilement l'un de l'autre pour cette opération et pour l'opération g) qui comprend également une gravure d'oxyde ou de résine. Bien que l'opération doive donc être répétée dans le procédé de fabrication, on aboutit à une simplification de la conception des circuits puisqu'on dessine un seul masque au lieu de deux. According to a particularly advantageous characteristic of the invention, if this etching of the oxide is carried out after the operation c), it will be possible sometimes to use the same mask or two masks which are easily deduced from each other for this purpose. operation and for operation g) which also comprises an oxide or resin etching. Although the operation must be repeated in the manufacturing process, it leads to a simplification of the design of the circuits since one draws a single mask instead of two.
L'opération d), par laquelle on détermine le motif de silicium polycristallin qui doit rester, comprend une étape de masquage définissant les régions de silicium polycristallin à conserver pour former, d'une part, les grilles de transistors et, d'autre part, les diverses régions d'interconnexion utilisant le silicium polycristallin ; cette étape est suivie d'une étape de développement d'une résine photosensible pour recouvrir uniquement ces régions et les conserver, d'une étape de gravure de l'oxyde recouvrant éventuellement le silicium polycristallin en dehors de ces régions, et enfin une étape de gravure du silicium polycristallin également en dehors de ces régions : un seul masque sert à graver à la fois l'oxyde et le silicium polycristallin qui est en-dessous. The operation d), by which the polycrystalline silicon pattern which is to remain, is determined comprises a masking step defining the polycrystalline silicon regions to be preserved in order to form, on the one hand, the transistor gates and, on the other hand, the various interconnect regions using the polycrystalline silicon; this step is followed by a step of developing a photosensitive resin to cover only these regions and to preserve them, a step of etching the oxide possibly covering the polycrystalline silicon outside these regions, and finally a step of polycrystalline silicon etching also outside these regions: a single mask is used to etch both the oxide and the polycrystalline silicon which is below.
Par ailleurs, il faut noter que l'opération g), par laquelle on protège du dopage les régions immédiatement à l'aplomb des grilles des transistors, se fait en utilisant un masque qui peut aussi se déduire facilement du masque utilisé à l'opération d) : le masque de l'opération g) peut correspondre essentiellement à la définition des neraes régions d'oxyde, mais légèrement dilatées, que le masque de l'opération d). Toutefois, dans certains cas, on peut préférer utiliser comme masque, non pas le premier masque dilaté, mais plus précisément un masque qui correspond à la réunion des intersections du masque de l'opération d) dilaté avec un masque correspondant à la définition des régions actives entre les zones d'oxyde de champ du substrat et avec un masque correspondant à la gravure faite à l'opération c).Quel que soit le choix effectué, on voit que l'opération de conception du masque de l'opération g) peut se faire avec un travail extrêmement réduit, et peut même se faire automatiquement dans la plupart des ordinateurs d'assistance à la conception. Furthermore, it should be noted that the operation g), which protects doping areas immediately above the gates of the transistors, is done using a mask that can also be easily deduced from the mask used in the operation d): the mask of the operation g) can correspond essentially to the definition of the other oxide regions, but slightly dilated, than the mask of the operation d). However, in some cases, it may be preferable to use as a mask, not the first dilated mask, but more specifically a mask that corresponds to the meeting of the intersections of the mask of the operation d) dilated with a mask corresponding to the definition of the regions active between the field oxide zones of the substrate and with a mask corresponding to the etching done in the operation c). Whatever the choice made, it can be seen that the operation of designing the mask of the operation g) can be done with extremely reduced workload, and can even be done automatically in most PCs.
L'exemple que l'on donnera dans la suite montrera que le procédé de fabrication selon l'invention permet par exemple de réaliser un circuit intégré comportant des transistors à quatre tensions de seuil différentes, quatre niveaux dtinterconnexiou, et six valeurs différentes de résistivité des interconnexions (en comptant les interconnexions d'aluminium qui doivent de toute façon être prévues). On montrera cependant quelles sont les étapes qui ne sont pas strictement essentielles pour la généralité du procédé selon l'invention et quelles modifications des possibilités du circuit intégré sont introduites par ces étapes. The example that will be given later will show that the manufacturing method according to the invention makes it possible, for example, to produce an integrated circuit comprising transistors with four different threshold voltages, four interconvironment levels, and six different resistivity values. interconnections (including aluminum interconnections which must be provided anyway). However, it will be shown which steps are not strictly essential for the generality of the method according to the invention and which modifications of the possibilities of the integrated circuit are introduced by these steps.
La description détaillée qui suit est faite en référence aux dessins annexés dans lesquels
- - les figures 1 à 5 montrent des étapes classiques de début de fabrication d'un circuit intégré à transistors MOS ayant différentes tensions de seuil
- les figures 6 à 10 montrent plus spécialement les différentes étapes correspondant à l'invention
- - les figures Il et 12 représentent les étapes de métal lisation
- la figure 13 représente de manière schématique une structure avec les différents niveaux d'interconnexion et les natures des différentes régions d'interconnexion.The following detailed description is made with reference to the accompanying drawings in which
FIGS. 1 to 5 show conventional start-of-manufacture steps of an integrated circuit with MOS transistors having different threshold voltages
- Figures 6 to 10 show more specifically the different steps corresponding to the invention
Figures 11 and 12 show the steps of metalization
FIG. 13 schematically represents a structure with the different levels of interconnection and the natures of the different interconnection regions.
On peut partir d'un substrat de silicium monocristallin d'orientation (1 > 0,0) dopé avec une impureté de type P. It is possible to start from a monocrystalline silicon substrate of orientation (1> 0.0) doped with a P type impurity.
La figure 1 représente ce substrat 10 auquel on a fait subir une oxydation thermique qui a créé une couche superficielle 12 d'oxyde de silicium SiO2. Sur cette couche d'oxyde, on a déposé une couche 14 de nitrure de silicium (dépôt en phase vapeur à basse pression), la couche d'oxyde 12 servant notamment de tampon entre la couche 14 et le substrat afin que le dépôt du nitrure ne détériore pas la structure cristalline du substrat 10. FIG. 1 shows this thermal oxidized substrate 10 which has created a surface layer 12 of silicon oxide SiO 2. On this oxide layer, a layer 14 of silicon nitride (low pressure vapor phase deposition) has been deposited, the oxide layer 12 serving in particular as a buffer between the layer 14 and the substrate so that the deposition of the nitride does not deteriorate the crystalline structure of the substrate 10.
Une première phase de photogravure est appliquée alors par dépôt, sur la couche de nitrure 14, d'une couche de résine 16 qui est exposée à un rayonnement à travers un premier masque qui définit dans la résine deux types de zones, des zones A où la résine subsiste après développement et des zones B où la résine est éliminée par le développement. Les zones A définissent les zones actives du substrat, dans lesquelles on formera notamment les transistors à effet de champ ; les zones B sont prévues pour la formation de l'oxyde épais entourant les zones actives ; les zones
B sont appelées classiquement zones de champ.A first phase of photogravure is then applied by depositing, on the nitride layer 14, a layer of resin 16 which is exposed to radiation through a first mask which defines in the resin two types of zones, zones A where the resin remains after development and zones B where the resin is removed by development. The zones A define the active zones of the substrate, in which the field effect transistors will be formed in particular; zones B are provided for the formation of the thick oxide surrounding the active zones; areas
B are classically called field areas.
La figure 2 représente les étapes suivantes qui sont, d'une part, une étape de gravure par plasma du nitrure exposé dans les zones B, la résine 16 protégeant le nitrure dans les zones A, et d'autre part, une implantation ionique d'une impureté de type P (par exemple du bore) toujours dans les zones B qui ne sont protégées ni par le nitrure, ni par la résine 16. L'implantation est effectuée avec une énergie suffisante pour que les impuretés traversent la couche d'oxyde 12. On obtient ainsi dans les zones de champ B du substrat 10 des régions 18 fortement enrichies (de type
P+) qui servent a neutraliser la couche d'inversion de type N qui pourrait se créer sous l'oxyde de champ.FIG. 2 represents the following steps which are, on the one hand, a plasma etching step of the nitride exposed in the B zones, the resin 16 protecting the nitride in the zones A, and on the other hand, an ion implantation of a P-type impurity (for example boron) always in the zones B which are protected neither by the nitride nor by the resin 16. The implantation is carried out with a sufficient energy so that the impurities pass through the layer of Thus, in the B field zones of the substrate 10, highly enriched regions 18 (of the
P +) which serve to neutralize the N-type inversion layer which could be created under the field oxide.
La figure 3 montre l'étape d'oxydation de champ, c'est-àdire celle par laquelle on fait croitre l'oxyde épais dans les zones B. Après retrait de la résine 16, on oxyde thermiquement le silicium, ce qui produit la croissance de l'oxyde de champ 20 dans les zones non protégées par le nitrure 14. L'oxyde épais qui se forme dans les zones de champ B a une épaisseur de l'ordre de 1 micron. FIG. 3 shows the field oxidation step, that is to say that by which the thick oxide is grown in the zones B. After removal of the resin 16, the silicon is thermally oxidized, which produces the growth of the field oxide 20 in the areas not protected by the nitride 14. The thick oxide that forms in the field B areas has a thickness of the order of 1 micron.
Cette étape d'oxydationdedechamp est suivie d'une désoxy- dation superficielle qui a pour but d'éliminer une couche superficielle 22 d'oxyde de silicium qui s'est formée sur le nitrure 14. This field oxidation step is followed by a surface deoxidation which is intended to remove a surface layer 22 of silicon oxide which has formed on the nitride 14.
La dissolution du nitrure permet d'éliminer ensuite celui-ci, après quoi on désoxyde à nouveau pour éliminer I'oxyde 12 formé durant la première étape de fabrication.The dissolution of the nitride then makes it possible to eliminate it, after which it is deoxidized again in order to eliminate the oxide 12 formed during the first manufacturing step.
On fait crottre alors à nouveau une couche d'oxyde superficielle d'épaisseur bien contrôlée qui est destinée à former notamment 11 oxyde de grille des transistors MOS du circuit intégré. Then again a layer of surface oxide of well controlled thickness is produced which is intended to form, in particular, the gate oxide of the MOS transistors of the integrated circuit.
Cette oxydation est obtenue par voie thermique, de préférence dans un mélange d'oxygène et d'acide chlorhydrique gazeux avec environ 1 à 5 z d'acide chlorhydrique.This oxidation is obtained thermally, preferably in a mixture of oxygen and gaseous hydrochloric acid with about 1 to 5% hydrochloric acid.
La figure 4 montre l'oxyde de grille 24 obtenu par cette oxydation contrôlée. L'épaisseur de cet oxyde 24 est d'environ 70 nanomètres. FIG. 4 shows the gate oxide 24 obtained by this controlled oxidation. The thickness of this oxide 24 is about 70 nanometers.
le substrat ainsi oxydé est recouvert d'une couche de résine photosensible 26 qui est exposée à un rayonnement de photons à travers un deuxième masque qui définit des régions C où la résine subsiste après développement et des régions D où la résine est éliminée. Les régions D se situent a l'intérieur des zones actives
A. Dans les zones C, la résine sert d'écran protecteur lors de l'implantation ionique qui suit.the thus oxidized substrate is covered with a photoresist layer 26 which is exposed to photon radiation through a second mask which defines regions C where the resin remains after development and regions D where the resin is removed. D regions are within active areas
A. In zones C, the resin serves as a protective screen during the following ion implantation.
On implante dans le substrat de silicium monocristallin, à travers l'oxyde de grille 24, dans les zones D non protégées par la résine, une impureté de #type de conductivité opposée au substrat, à savoir N. Il peut s'agir d'une implantation de phosphore ou d'arsenic. On crée ainsi des régions 28 qui correspondent essentiellement à des canaux déplétés de transistors MOS. An impurity of conductivity type opposite to the substrate, namely N, is implanted in the monocrystalline silicon substrate, through the gate oxide 24, in the zones D not protected by the resin. implantation of phosphorus or arsenic. Regions 28 are thus created which essentially correspond to depleted channels of MOS transistors.
Après enlèvement de la couche de résine 26, on effectue une nouvelle opération de photogravure, consistant à déposer d'abord une nouvelle couche de résine 30 (figure 5) et à l'exposer à un rayonnement de photons à travers un troisième masque qui dé finit dans la résine des zones E et des zones F ; dans les zones
E, la résine subsiste après développement, tandis que dans les zones F, qui se situent à l'intérieur des zones actives A ou de certaines d'entre elles, la résine est éliminée après développement.After removal of the resin layer 26, a new photogravure operation is carried out, first depositing a new layer of resin 30 (FIG. 5) and exposing it to photon radiation through a third mask which finishes in the resin of zones E and zones F; in the areas
E, the resin remains after development, while in zones F, which are inside the active zones A or some of them, the resin is removed after development.
La figure 5 montre les zones E et F. On effectue alors deux implantations successives d'impuretés dans les zones F, la résine protégeant les régions E durant ces implantations. Il s'agit d'une implantation dite d'enrichissement et d'une implantation dite de perçage consistant à introduire des impuretés de même type (P) que le substrat, d'une part, à une faible profondeur (définissant des régions 32) et, d'autre part, à une profondeur plus importante (définissant des régions 34). L'impureté utilisée peut être du bore dans le cas de substrat de type P. Les régions 32 et 34 servent à définir des canaux enrichis de transistors
MOS.FIG. 5 shows zones E and F. Two successive impurity implantations are then carried out in the zones F, the resin protecting the E regions during these implantations. It is a so-called enrichment implantation and a so-called drilling implantation consisting of introducing impurities of the same type (P) as the substrate, on the one hand, at a shallow depth (defining regions 32). and, on the other hand, at a greater depth (defining regions 34). The impurity used may be boron in the case of P-type substrate. Regions 32 and 34 serve to define channels enriched with transistors
MOS.
Le deuxième masque, définissant les emplacements d'implantation de déplétion (D), et le troisième masque définissant les implantations d'enrichissement (F), permettent d'obtenir quatre cas de dopage de canal des transistors MOS. The second mask, defining the depletion implantation locations (D), and the third mask defining the enrichment implantations (F), make it possible to obtain four channel doping cases of the MOS transistors.
En effet, on peut protéger toute une zone active A à la fois durant l'implantation de déplétion (figure 4) et durant les implantations d'enrichissement (figure 5), de sorte qu'on aboutit une région de canal dite naturelle qui a le même dopage que le substrat. Indeed, it is possible to protect an entire active area A at a time during the depletion implantation (FIG. 4) and during the enrichment implantations (FIG. 5), so that a so-called natural channel region which has the same doping as the substrate.
On peut aussi protéger la future zone de canal durant l'implantation de déplétion et la découvrir durant les implantations d'enrichissement, de sorte qu'on aboutit à un canal enrichi. It is also possible to protect the future channel zone during depletion implantation and discover it during enrichment implementations, so that we end up with an enriched channel.
On peut encore découvrir la future zone de canal durant l'implantation de déplétion et durant les deux implantations d'enrichissement, le canal devenant en pratique déplété compte tenu des dopages utilisés. One can still discover the future channel area during the implantation of depletion and during the two enrichment sites, the channel becoming in practice depleted given the doping used.
Enfin, on peut découvrir la zone durant l'implantation de déplétion et la protéger durant les implantations d'enrichissement, pour aboutir à des transistors à canal fortement déplété. Finally, one can discover the area during the implementation of depletion and protect it during enrichment implementations, to lead to highly depleted channel transistors.
Bien entendu, on pourrait fabriquer un circuit intégré ayant un seul type de transistors, auquel cas les deuxième et troisième masques sont inutiles, ou encore deux types de transistors seulement, auquel cas l'un des deux masques peut être supprimé. Of course, one could manufacture an integrated circuit having a single type of transistor, in which case the second and third masks are useless, or two types of transistors only, in which case one of the two masks can be deleted.
A A la figure 6 est représentée une étape de gravure de I'oxyde de grille 24 dans certaines des zones actives, qui sont plus précisément des zones actives où l'on n'envisage pas de faire des transistors à effet de champ. Un quatrième masque permet de définir des zones G où subsiste l'oxyde 24, et des zones H où cet oxyde a été éliminé. Bien entendu, cette opération de désoxydation n'attaque que faiblement l'oxyde de champ épais 20. FIG. 6 shows a step of etching gate oxide 24 in some of the active areas, which are more specifically active areas where field effect transistors are not contemplated. A fourth mask makes it possible to define zones G where oxide 24 remains, and zones H where this oxide has been eliminated. Of course, this deoxidation operation only weakly attacks the thick field oxide 20.
Cette opération de gravure d'oxyde n'est pas obligatoire, mais elle permet de définir, en dehors des zones où l'on prévoit des transistors à effet de champ dont la grille sera constituée par une couche de silicium polycristallin, des zones où la même couche de silicium polycristallin sera directement en contact avec le substrat 10, en vue d'établir certaines interconnexions. Dans les zones G, qui restent recouvertes par l'oxyde 24, on peut aussi former des capacités pour le circuit intégré. This oxide etching operation is not mandatory, but it makes it possible to define, outside the zones in which field-effect transistors whose gate is constituted by a polycrystalline silicon layer, areas where the same polycrystalline silicon layer will directly contact the substrate 10, to establish certain interconnections. In zones G, which remain covered by the oxide 24, it is also possible to form capacitors for the integrated circuit.
La figure 7 montre le dépôt de silicium polycristallin en couche 36 sur toute la surface du substrat, dépôt effectué en phase vapeur. L'épaisseur de silicium polycristallin est d'environ 0,5 micron. Ce dépôt est suivi d'une oxydation thermique créant une couche d'oxyde 38 d'environ 100 nanomètres. L'échelle des épaisseurs ne correspond pas à la réalité sur les figures. FIG. 7 shows the deposition of polycrystalline silicon in layer 36 over the entire surface of the substrate, a deposit made in the vapor phase. The polycrystalline silicon thickness is about 0.5 micron. This deposit is followed by thermal oxidation creating an oxide layer 38 of about 100 nanometers. The thickness scale does not correspond to the reality on the figures.
On peut alors si on le désire effectuer une implantation ionique d'impuretés telles que du phosphore (conductivité opposée au substrat) pour doper le silicium polycristallin. L'énergie d'implantation doit être suffisante pour que les ions' traversent l'oxyde 38. Le silicium pourrait également être dopé in situ lors de son dépôt, mais l'intérêt du dopage par implantation ionique est de permettre l'ajustement de la résistivité du silicium polycristallin, surtout dans le cas où il s'agit d'une haute résistivité. It is then possible, if desired, to ionically implant impurities such as phosphorus (conductivity opposite to the substrate) to dope the polycrystalline silicon. The implantation energy must be sufficient for the ions to pass through the oxide 38. The silicon could also be doped in situ during its deposition, but the advantage of doping by ion implantation is to allow the adjustment of the resistivity of polycrystalline silicon, especially in the case where it is a high resistivity.
La figure 8 montre comment on peut, facultativeínent, utiliser un cinquième masque qui définit des zones I où on laisse subsister l'oxyde de la couche supérieure 38, et des zones J où on élimine cet oxyde par gravure chimique en phase liquide ou par plasma. L'opération de photogravure avec résine photosensible n'est pas représentée. FIG. 8 shows how one can, optionally, use a fifth mask which defines zones I where the oxide of the upper layer 38 is left, and zones J in which this oxide is removed by chemical etching in the liquid phase or by plasma . The photogravure operation with photoresist is not shown.
On effectue alors un dopage du silicium polycristallin, par exemple par prédépot et diffusion de phosphore à une température de l'ordre de 9000C. Les zones J sont dopées alors que les zones I sont protégées par l'oxyde, ce qui permet de définir des zones de silicium polycristallin de faible résistivité (à l'intérieur des zones J), et des zones de silicium polycristallin de forte résistivité (à l'intérieur des zones I). L'oxyde 38 est alors éliminé. Polycrystalline silicon is then doped, for example by pre-spotting and diffusion of phosphorus at a temperature of the order of 9000 ° C. The zones J are doped whereas the zones I are protected by the oxide, which makes it possible to define polycrystalline silicon zones of low resistivity (within the zones J), and zones of polycrystalline silicon of high resistivity ( within zones I). The oxide 38 is then removed.
Un sixième masque définit, après dépôt, exposition sélective et développement d'une résine photosensible 39, des régions K protégées et des régions t découvertes (figure 9). Le silicium polycristallin est gravé dans les régions L, par exemple par un plasma gazeux formé par un champ à haute fréquence dans un mélange gazeux de CF4-et de 02. Il subsiste alors plusieurs types de zones de silicium polycristallin recouvertes de la résine de masquage 39 : d'abord des zones 40 de silicium polycristallin situées en plein milieu des zones actives A définies par le premier masque. A sixth mask defines, after deposition, selective exposure and development of a photoresist 39, protected K regions and discovered regions t (Figure 9). The polycrystalline silicon is etched in the L regions, for example by a gaseous plasma formed by a high frequency field in a gaseous mixture of CF 4 and O 2. There then remain several types of polycrystalline silicon zones covered with the masking resin. 39: First polycrystalline silicon zones 40 located in the middle of the active areas A defined by the first mask.
Ces zones 40 servent essentiellement de grilles pour les transistors MOS. Ces zones peuvent comprendre du silicium polycristallin de faible résistivité si lors de l'opération de la figure 8 elles ont subi le dopage au phosphore. Elles peuvent aussi être de forte résistivité si elles sont restées recouvertes de l'oxyde 38 pendant le dopage. Ensuite, on a représenté sur la figure 9 des zones 42 de silicium polycristallin de faible résistivité situées, non pas dans les zones actives, mais sur l'oxyde de champ 20. Ces zones 42, initialement dans les régions J dopées, servent d'interconnexions. Enfin, des zones 44 de silicium polycristallin de forte résistivité, initialement situées dans les régions I moins dopées, se trouvent également de préférence au-dessus de l'oxyde de champ et servent d'interconnexions à haute résistivité.These zones 40 serve essentially as grids for the MOS transistors. These zones may comprise low-resistivity polycrystalline silicon if, during the operation of FIG. 8, they have undergone phosphorus doping. They can also be of high resistivity if they remained covered with the oxide 38 during the doping. Next, FIG. 9 shows zones 42 of low resistivity polycrystalline silicon located, not in the active zones, but on the field oxide 20. These zones 42, initially in the doped regions J, serve as interconnections. Finally, zones 44 of high-resistivity polycrystalline silicon, initially located in the less-doped regions I, are also preferably located above the field oxide and serve as high-resistivity interconnections.
Sans utiliser de nouveau masque, on effectue alors une implantation d'ions d'énergie suffisante pour traverser l'oxyde de grille 26. Les zones K comportant du silicium polycristallin servent d'écran lors de l'implantation, de même d'ailleurs que l'oxyde épais d'isolement 20. Dans les régions actives non recouvertes par le silicium polycristallin, l'impureté implanté-e, de préférence de l'arsenic, crée des zones fortement dopées 46 de type de conductivité opposée au substrat. Les doses implantées peuvent être de 1015 a 1016 atomes par cm3. Without using a new mask, an implantation of ions of sufficient energy is then performed to pass through the gate oxide 26. The zones K comprising polycrystalline silicon serve as a screen during implantation, as well as In the active regions not covered by the polycrystalline silicon, the implanted impurity e, preferably arsenic, creates highly doped zones 46 of conductivity type opposite to the substrate. The implanted doses may be from 1015 to 1016 atoms per cm3.
Les zones 46 sont auto-alignées par rapport aux grilles de silicium 40 et par rapport aux régions de champ 18. The zones 46 are self-aligned with respect to the silicon grids 40 and with respect to the field regions 18.
On remarque que l'implantation se fait à profondeur modérée et à concentration modérée pour que l'arsenic des régions 46 diffuse peu sous les grilles 40 lors des traitements thermiques ultérieurs. It should be noted that the implantation is done at a moderate depth and at a moderate concentration so that the arsenic of the regions 46 diffuse little under the grids 40 during the subsequent heat treatments.
Il est nécessaire ensuite de procéder à un recuit afin de restaurer la qualité cristalline du silicium (par exemple, à 9000C pendant une heure sous azote), puis a une désoxydation. It is then necessary to anneal in order to restore the crystalline quality of the silicon (for example, at 9000C for one hour under nitrogen) and then deoxidation.
A la figure 10, on a représenté les étapes suivantes qui consistent d'abord à créer sur la plaquette une couche de protection 48 qui est de préférence une couche d'oxyde formé thermiquement et d'épaisseur comprise entre 50 et 100 nanomètres, mais qui peut être aussi une couche de résine, comme on le verra plus loin. In FIG. 10, the following steps are shown which consist firstly in creating on the wafer a protective layer 48 which is preferably a layer of oxide formed thermally and having a thickness of between 50 and 100 nanometers, but which can also be a layer of resin, as will be seen later.
Dans le cas où la couche 48 est une couche d'oxyde, on effectue à nouveau une opération de photogravure de l'oxyde à l'aide d'un septième masque qui définit des régions M où subsiste la couche d'oxyde 48 et des régions N où cette couche est éliminée. Les régions PI recouvrent notamment les zones de silicium polycristallin qui doivent garder une haute résistivité (régions définies par les zones K du sixième masque à l'intérieur des zones
I du cinquième masque), ainsi que les grilles des transistors MOS à l'intérieur des zones actives du substrat. Comme on le voit sur la figure 10, l'oxyde 48 qui reste en place recouvre avec débordement latéral les grilles 40 des transistors MOS ainsi que les zones 44 de silicium polycristallin à haute résistivité.Les régions
N, quant à elles, où l'oxyde 48 a été éliminé, recouvrent des régions de silicium polycristallin 42 ainsi que des régions 50 du substrat monocristallin, ces régions 50 se situant entre l'oxyde de champ et les drains ou sources 46 des transistors MOS, pour constituer des connexions vers ces sources et drains.In the case where the layer 48 is an oxide layer, a photogravure operation of the oxide is carried out again using a seventh mask which defines regions M where the oxide layer 48 remains and N regions where this layer is removed. The PI regions notably cover the polycrystalline silicon zones which must keep a high resistivity (regions defined by the zones K of the sixth mask inside the zones
I of the fifth mask), as well as the grids of the MOS transistors inside the active areas of the substrate. As can be seen in FIG. 10, the oxide 48 which remains in position covers, with lateral overflow, the grids 40 of the MOS transistors as well as the zones 44 of high-resistivity polycrystalline silicon.
N, for their part, where the oxide 48 has been removed, cover polycrystalline silicon regions 42 as well as regions 50 of the monocrystalline substrate, these regions 50 lying between the field oxide and the drains or sources 46 of the transistors MOS, to make connections to these sources and drains.
L'étape suivante consiste à doper à nouveau, avec une impureté de conductivité opposée au substrat, les régions N non recouvertes par l'oxyde 48. Ce dopage peut se faire par exemple par prédépt et diffusion de phosphore à une température de l'ordre de 9000C. Il en résulte que les régions 50 du substrat sont fortement dopées, ainsi que les régions 42 de silicium polycristallin non recouvert d'oxyde. The next step consists in doping again, with a conductivity impurity opposed to the substrate, the N regions not covered by the oxide 48. This doping can be done, for example, by predepting and diffusion of phosphorus at a temperature of the order from 9000C. As a result, the regions 50 of the substrate are strongly doped, as well as the regions 42 of non-oxide coated polycrystalline silicon.
On a donc créé ainsi des régions d'interconnexions 50 dopées fortement au phosphore, aboutissant notamment aux drains et aux sources 46 des transistors MOS, ceux-ci présentant des régions de source et de drain ne débordant pratiquement pas sous la grille compte tenu de la faible concentration de ces régions et donc de la faible diffusion latérale des impuretés lors des traitements thermiques. On a aussi constitué des régions de silicium polycristallin 42 fortement dopées qui peuvent d'ailleurs inclure notamment du silicium polycristallin directement en contact avec le substrat (dans les régions H définies en référence a la figure 6). Thus, highly phosphorus-doped interconnection regions 50 have thus been created, resulting in particular in the drains and in the sources 46 of the MOS transistors, the latter having source and drain regions not substantially flowing under the grid, given the low concentration of these regions and therefore the low lateral diffusion of impurities during heat treatments. Highly doped polycrystalline silicon regions 42 have also been formed, which may in particular include polycrystalline silicon directly in contact with the substrate (in the regions H defined with reference to FIG. 6).
On a dit que la couche de protection 48 qui subsiste dans les régions M pouvait être une couche d'oxyde de silicium. Elle peut être aussi une couche de résine subsistant après exposition et développement ; dans ce cas, l'opération de dopage des régions
N s'effectue par implantation ionique, la résine formant écran de protection. Le résultat est exactement le même, à savoir essentiellement la formation des régions d'interconnexions 50 fortement dopées.It has been said that the protective layer 48 which remains in the M regions may be a silicon oxide layer. It can also be a layer of resin remaining after exposure and development; in this case, the doping operation of the regions
N is carried out by ion implantation, the resin forming a protective screen. The result is exactly the same, namely essentially the formation of highly doped interconnection regions 50.
On peut mentionner à ce propos que le septième masque et le cinquième masque peuvent être identiques, si toutefois on accepte que les grilles des transistors MOS soient moins dopées. Si on veut des transistors dont l'électrode de grille est plus dopée, on peut également définir facilement le cinquième masque à partir du septième puisque le cinquième masque comportera essentiellement les mêmes motifs que le septième sauf dans les régions où on veut des électrodes de grille plus dopées. Le cinquième masque, s'il n'est pas exactement identique au septième, peut par conséquent s'en déduire de manière extrêmement simple, permettant une grande économie de temps de conception. It may be mentioned in this connection that the seventh mask and the fifth mask may be identical, if, however, it is accepted that the gates of the MOS transistors are less doped. If we want transistors whose gate electrode is more doped, we can also easily define the fifth mask from the seventh since the fifth mask will have essentially the same patterns as the seventh except in regions where we want gate electrodes more doped. The fifth mask, if it is not exactly identical to the seventh, can therefore be deduced extremely simply, allowing a great saving of design time.
Enfin, si on veut que tous les transistors aient leur grille assez dopée, le septième masque peut être défini à partir du sixième de manière assez simple et surtout automatiquement sur le sixième masque qui définit les régions K, on élimine les régions 42 de silicium polycristallin destinées à former des interconnexions de faible résistivité, puis on dilate légèrement les régions K restantes, ce qui peut se faire entièrement par informatique, réduisant encore une fois considérablement le temps de conception. Le septième masque est donc alors la réunion des intersections du sixième masque (dilaté) avec le premier définissant les régions actives A (figure 1) et avec le cinquième définissant les régions d'interconnexion de haute résistivité I (figure 8).Il peut être fait de manière entièrement informatique (ou réciproquement, le cinquième masque peut être défini de manière informatique à partir des septième, sixième et premier masques). Finally, if we want all the transistors to have their grid sufficiently doped, the seventh mask can be defined from the sixth in a rather simple way and especially automatically on the sixth mask which defines the regions K, we eliminate the regions 42 of polycrystalline silicon designed to form low-resistivity interconnects, and then slightly expand the remaining K-regions, which can be done entirely by computer, further reducing the design time considerably. The seventh mask is then the meeting of the intersections of the sixth mask (expanded) with the first defining the active regions A (Figure 1) and with the fifth defining the high resistivity interconnection regions I (Figure 8). It can be done in a completely computerized manner (or conversely, the fifth mask can be defined in computer fashion from the seventh, sixth and first masks).
Parmi les multiples possibilités du procédé de fabrication selon l'invention, on constate l'intérêt particulier des étapes que l'on vient de mentionner en référence aux figures 8, 9 et 10 : avec trois masques qui se déduisent facilement les uns des autres, on peut réaliser un transistor MOS auto-aligné de manière très satisfaisante, et trois sortes d'interconnexions s'étendant sur deux niveaux. Among the many possibilities of the manufacturing method according to the invention, the particular interest of the steps just mentioned with reference to FIGS. 8, 9 and 10 is noted: with three masks which are easy to deduce from one another, a self-aligned MOS transistor can be realized very satisfactorily, and three kinds of interconnections extending over two levels.
Les figures 11 et 12 ne sont pas représentées à la même échelle longitudinale que les précédentes et servent à représenter très schématiquement les étapes suivantes qui sont relativement classiques. Figures 11 and 12 are not shown at the same longitudinal scale as the previous ones and serve to very schematically represent the following steps which are relatively conventional.
ta figure 11 montre l'étape suivante qui consiste d'abord à former sur l'ensemble du substrat une couche d'oxyde 52 d'une épaisseur d'environ 1 micron, cette couche contenant de préférence du phosphore dans des concentrations molaires de l'ordre de 5 à 10% . Cet oxyde peut être déposé à basse température en phase vapeur et il est souhaitable de faire suivre le dÉpôt d'une opéra tion de fluage à température élevée, de manière à obtenir un profil d'oxyde qui ne présente pas des marches aussi abruptes que celles que lui donne au départ le relief tel qu'il se présente à la figure 10. FIG. 11 shows the next step which consists first of forming on the entire substrate an oxide layer 52 having a thickness of about 1 micron, this layer preferably containing phosphorus in molar concentrations of order of 5 to 10%. This oxide can be deposited at low temperature in the vapor phase and it is desirable to follow the deposition of a creep operation at high temperature, so as to obtain an oxide profile that does not have steps as steep as those that gives him at the beginning the relief as it appears in figure 10.
Après ce dépôt d'oxyde, un huitième masque de photogravure définit des régions P où l'oxyde subsiste sur le substrat, et des régions Q où l'oxyde est éliminé sélectivement, par exemple par voie chimique ou par plasma ; les régions Q se situent audessus de zones 42 de silicium polycristallin fortement dopé, et aussi au-dessus de régions 50 d'interconnexions au silicium monocristallin fortement dopé, et ces zones Q définissent de manière générale des ouvertures de contact en vue de la métallisation. After this oxide deposition, an eighth photogravure mask defines regions P where the oxide remains on the substrate, and regions Q where the oxide is selectively removed, for example by chemical means or by plasma; the Q regions lie above highly doped polycrystalline silicon regions 42, and also above highly doped monocrystalline silicon interconnection regions 50, and these Q regions generally define contact openings for metallization.
Un dopage est alors de préférence effectué pour renforcer encore la concentration en impuretés de la partie de région 50 située dans une région Q. Doping is then preferably performed to further enhance the impurity concentration of the region portion 50 located in a region Q.
La figure 12 représente les étapes de métallisation après dépôt sous vide d'une couche 54 de métal, de préférence de l'aluminium contenant de 1% à 2% de silicium, sur le substrat tel qu'il se présente à la figure 11, un neuvième masque de photogravure définit des régions R où le métal 54 subsiste, et des régions
S où le métal est éliminé sélectivement par voie chimique ou par plasma. Le motif de gravure du métal 54 correspond aux interconnexions métalliques à effectuer entre les différents éléments du circuit intégré, ctest-à-dire entre les transistors, et les interconnexions résistives des différentes catégories déjà mentionnées.FIG. 12 represents the metallization steps after vacuum deposition of a layer 54 of metal, preferably aluminum containing from 1% to 2% of silicon, on the substrate as it appears in FIG. 11, a ninth photogravure mask defines regions R where the metal 54 remains, and regions
S where the metal is selectively removed chemically or by plasma. The etching pattern of the metal 54 corresponds to the metal interconnections to be made between the different elements of the integrated circuit, ie between the transistors, and the resistive interconnections of the various categories already mentioned.
Un recuit est alors effectué vers 4500C dans un mélange d'azote et d'hydrogène pour améliorer la qualité électrique des contacts. An annealing is then performed at 4500C in a mixture of nitrogen and hydrogen to improve the electrical quality of the contacts.
Enfin, un déport d'oxyde ou de nitrure 56 est effectué basse température en vue de la passivation du circuit intégré. Finally, an oxide or nitride offset 56 is made at a low temperature in order to passivate the integrated circuit.
Un dixième masque de photogravure est alors utilisé pour définir l'ouverture des plots de contact constituant les bornes d'accès extérieur au circuit intégré. A l'aide de ce dixième masque, on élimine le dépôt de passivation dans les régions correspondant aux plots de contact. A tenth photogravure mask is then used to define the opening of the contact pads constituting the external access terminals to the integrated circuit. With the aid of this tenth mask, the passivation deposit is eliminated in the regions corresponding to the contact pads.
Sur la figure 12, on a représenté une zone T d'ouverture de plots de contact au-dessus d'une région d'aluminium qui a subsisté après gravure selon le huitième masque. In FIG. 12, there is shown a contact pad opening zone T over an aluminum region which has remained after etching according to the eighth mask.
La figure 13 représente symboliquement une coupe du circuit intégré où sont représentées les différentes possibilités apportées par le procédé selon l'invention, et en particulier les divers types d'interconnexions pouvant être employés. FIG. 13 symbolically represents a section of the integrated circuit representing the various possibilities provided by the method according to the invention, and in particular the various types of interconnections that can be used.
Sur cette figure, on a gardé pour les différentes régions les mêmes références que celles qui ont été données en référence aux figures qui précèdent. In this figure, the same references have been kept for the different regions as those given with reference to the preceding figures.
Un premier type d'interconnexion est constitué par des régions 54 d'aluminium ; il s'agit du niveau supérieur d'interconnexion. A first type of interconnection consists of aluminum regions 54; it is the higher level of interconnection.
Un deuxième type d'interconnexion est constitué par des zones 44 de silicium polycristallin de haute résistivité, sur un deuxième niveau d'interconnexion. A second type of interconnection consists of areas 44 of polycrystalline silicon with high resistivity, on a second level of interconnection.
Toujours sur le deuxième niveau, on rencontre des zones 42 de silicium polycristallin de faible résistivité, noyées dans l'oxyde. Still on the second level, there are areas 42 of polycrystalline silicon of low resistivity, embedded in the oxide.
Sur le deuxième niveau encore, on trouve des zones 37 de silicium polycristallin de faible résistivité en contact avec du silicium monocristallin dopé avec une impureté du meme type que le silicium polycristallin. On the second level again, there are zones 37 of polycrystalline silicon of low resistivity in contact with monocrystalline silicon doped with an impurity of the same type as polycrystalline silicon.
Sur un troisième niveau, on rencontre d'abord des régions 46 ou 32 qui sont des interconnexions résistives de silicium monocristallin ayant subi une implantation d'arsenic. On a third level, there are first regions 46 or 32 which are resistive interconnections of monocrystalline silicon having undergone arsenic implantation.
On rencontre aussi des zones 50 de silicium monocristallin ayant subi une ou plusieurs diffusions de phosphore. Area 50 of monocrystalline silicon which has undergone one or more diffusion of phosphorus are also encountered.
Par ailleurs, sur la partie droite de la figure 13, on a représenté symboliquement plusieurs transistors dont les possibi- lités sont les suivantes
10) quatre tensions de seuil différentes sont possibles comme on l'a déjà dit ;
20) certains transistors peuvent avoir une grille de silicium polycristallin de haute résistivité
30) sauf exception, tous les transistors présentent une très faible avancée latérale des jonctions sous la grille de commande.Moreover, on the right-hand part of FIG. 13, there are shown symbolically several transistors whose possibilities are as follows
10) four different threshold voltages are possible as already mentioned;
20) Some transistors may have a polysilicon grid of high resistivity
30) except exception, all transistors have a very small lateral advance of the junctions under the control gate.
Outre les avantages déjà mentionnés pour le procédé selon l'invention, on peut signaler que ce procédé est particulièrement intéressant du point de vue industriel car il peut s'adapter à des cas simples de circuits intégrés comme à des cas complexes, les cas simples se déduisant des cas complexes par élimination de certaines étapes. Par exemple, si on désire que tous les transistors du circuit aient le même dopage de canal, on peut éliminer les deuxième et troisième masques. In addition to the advantages already mentioned for the method according to the invention, it may be pointed out that this method is particularly interesting from the industrial point of view because it can adapt to simple cases of integrated circuits as to complex cases, the simple cases are deducing complex cases by eliminating certain steps. For example, if it is desired that all the transistors of the circuit have the same channel doping, the second and third masks can be eliminated.
De même, on peut supprimer 11 opération d'oxydation du silicium polycristallin après son dépôt (figure 7), supprimer l'opé- ration de photogravure mentionnée à la figure 8 et l'opération de dopage qui suit cette gravure. On dispose alors de circuits dans lesquels les grilles de commande des transistors sont toutes résistives. Likewise, the oxidation operation of the polycrystalline silicon after it has been deposited (FIG. 7) can be suppressed, the photogravure operation mentioned in FIG. 8 and the doping operation following this etching removed. There are then circuits in which the control gates of the transistors are all resistive.
On peut aussi éviter l'opération d'oxydation thermique du silicium polycristallin juste après son dépit et ne pas effectuer non plus l'opération d'implantation ionique qui suit ce déport (implantation ionique pour ajuster la résistivité du silicium polycristallin). On supprime aussi l'opération de masquage par le cinquième masque. Ceci est valable lorsqu'on n'a pas besoin de disposer à la fin de régions de silicium polycristallin de haute résistivité. Ceci montre l'intérêt industriel -du procédé selon l'invention car on n'a pas toujours besoin de silicium polycristallin de haute résistivité et il est bien utile que le même procédé serve dans les cas où l'on en a besoin et dans les cas où l'on n'en a pas besoin. It is also possible to avoid the thermal oxidation operation of the polycrystalline silicon just after its annoyance and not to carry out the ion implantation operation that follows this offset (ion implantation to adjust the resistivity of the polycrystalline silicon). The masking operation is also suppressed by the fifth mask. This is valid when it is not necessary to have at the end of polycrystalline silicon regions of high resistivity. This shows the industrial interest of the process according to the invention because polycrystalline silicon with high resistivity is not always needed and it is useful that the same process be used in the cases where it is needed and in the where we do not need it.
A titre indicatif, on peut mentionner aussi que le procédé selon l'invention permet aussi, sans modification de dérou lement, de disposer de transistors MOS dont les régions de source et drain ont une profondeur importante : il suffit d'éliminer la couche de protection 48 (voir description de la figure 10), par exemple dans des portions de circuits admettant des tensions élevées. By way of indication, it may also be mentioned that the method according to the invention also makes it possible, without any change of course, to have MOS transistors whose source and drain regions have a considerable depth: it suffices to eliminate the protective layer 48 (see description of FIG. 10), for example in circuit portions with high voltages.
Les variantes qui précèdent ne sont données que pour montrer comment la succession des étapes du procédé selon l'invention permet non seulement d'atteindre un excellent résultat en ce qui concerne le nombre de possibilités d'interconnexions obtenues avec un déroulement simple d'opération, mais aussi permet, par des simplifications ne perturbant pas l'ordre des opérations, d'atteindre des résultats plus simples et plus classiques, ctest-à-dire notamment avec un nombre de types d'interconnexions différentes plus réduit. The foregoing variants are given only to show how the succession of steps of the method according to the invention not only makes it possible to achieve an excellent result as regards the number of interconnection possibilities obtained with a simple operation sequence, but also makes it possible, by simplifications that do not disturb the order of operations, to achieve simpler and more conventional results, that is to say, in particular with a smaller number of different types of interconnections.
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| FR8108440A FR2504730A1 (en) | 1981-04-28 | 1981-04-28 | Integrated circuit using MOS type field effect transistors - having interconnections at different levels |
Applications Claiming Priority (1)
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Publications (2)
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Country Status (1)
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- 1981-04-28 FR FR8108440A patent/FR2504730A1/en active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080618A (en) * | 1975-09-05 | 1978-03-21 | Tokyo Shibaura Electric Co., Ltd. | Insulated-gate field-effect transistor |
Non-Patent Citations (2)
| Title |
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2504730B1 (en) | 1984-10-12 |
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