FR2495408A1 - Decoding circuit for coded mark inversion - has entirely digital circuits for production of clock signals which are each given preset delays - Google Patents

Decoding circuit for coded mark inversion - has entirely digital circuits for production of clock signals which are each given preset delays Download PDF

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Abstract

The decoder for 'Coded Mark Inversion' signals includes four sub-assemblies, two of which are conventional. The third sub-assembly is a digital circuit elaborating the intermediate signal. It includes an inverter to receive the signal and provide the inverse signal which is then delayed by an interval delay circuit. The resulting signal is identified. Another delay circuit also receives the signal and delays it by a time ,T, to provide a signal. The identified and delayed signals are applied to a logic OR-circuit, which provides a signal. This is subsequently delayed by T/4 by a circuit (62) to provide the signal, I. The fourth sub-assembly is a circuit which is entirely digital to elaborate the clock signal, H.

Description

DISPOSITIF DE DECODAGE D'UNE INFORMATION NUMERIQUE
EXPRIMEE SELON UN CODE A INVERSION DE MARQUE
La présente invention a pour objet un dispositif de décodage d'une information numérique exprimée selon un code à inversion de marque, ce type de code étant également connu sous les initiales
CMI pour "Coded Mark Inversion".DEVICE FOR DECODING DIGITAL INFORMATION
EXPRESSED ACCORDING TO A BRAND REVERSE CODE
The present invention relates to a device for decoding digital information expressed according to a brand inversion code, this type of code also being known by the initials
CMI for "Coded Mark Inversion".

Le code CMI est un code dérivé d'un code d'impulsions multiniveaux MLB (pour "Multi Level Binary pulse code") à inversion de marque alternée avec seulement deux niveaux de signal : chaque information élémentaire ou bit est transformée en une paire, ou mot, de signaux assimilables à des bits ; ce code comporte en outre une combinaison interdite. Un code CMI particulier, défini dans l'avis G703 du groupe XVIII du CCITT, est caractérisé par:
- la représentation d'un bit d'information égal à 1 alternativement par ++ ou 00 ;
- la représentation d'un bit d'information égal à 0 par 0+
- un mot interdit: +0.The CMI code is a code derived from a multilevel pulse code MLB (for "Multi Level Binary pulse code") with alternating mark inversion with only two signal levels: each elementary information or bit is transformed into a pair, or word, of signals assimilated to bits; this code also includes a prohibited combination. A specific CMI code, defined in opinion G703 of group XVIII of the CCITT, is characterized by:
- the representation of an information bit equal to 1 alternately by ++ or 00;
- the representation of an information bit equal to 0 by 0+
- a prohibited word: +0.

Ce code est utilisé principalement pour des connexions entre équipements proches et il permet de transporter sur une seule paire téléphonique une information binaire et son rythme, ou signal d'horloge, associé.This code is mainly used for connections between nearby equipment and it allows binary information and its associated rhythm, or clock signal, to be transported on a single telephone pair.

A la réception du code, le problème est de retrouver à la fois l'information et le signal d'horloge qui a servi à l'élaboration du code. When the code is received, the problem is to find both the information and the clock signal which was used to develop the code.

Pour cela, il est connu, à partir du signal codé reçu, de procéder en deux étapes : d'une part élaborer un signal permettant de retrouver le signal d'horloge, et d'autre part engendrer un signal intermédiaire qui, ultérieurement échantillonné par le signal d'horloge, représente l'information binaire décodée. Pour élaborer le signal d'horloge, il est connu d'engendrer, à l'aide d'un circuit logique simple recevant le signal codé, un signal binaire qui ne présente que certaines des alternances du signal d'horloge, puis de réconstituer à l'aide d'un circuit analogique le signal d'horloge réel, à partir du signal intermédiaire. Cette solution présente des inconvénients dOs au circuit analogique, qui est encombrant et nécessite des réglages. For this, it is known, from the received coded signal, to proceed in two stages: on the one hand to develop a signal making it possible to find the clock signal, and on the other hand to generate an intermediate signal which, subsequently sampled by the clock signal represents the decoded binary information. To develop the clock signal, it is known to generate, using a simple logic circuit receiving the coded signal, a binary signal which exhibits only some of the alternations of the clock signal, then to reconstruct at using an analog circuit the real clock signal, from the intermediate signal. This solution has drawbacks due to the analog circuit, which is bulky and requires adjustments.

La présente invention permet d'éviter ces inconvénients grâce à l'élaboration du signal d'horloge par un circuit entièrement numérique. The present invention makes it possible to avoid these drawbacks thanks to the development of the clock signal by an entirely digital circuit.

Plus précisément, I'invention a pour objet un dispositif de décodage d'une information numérique exprimée selon un code à inversion de marque, comportant:
- des premiers moyens d'élaboration d'un signal de.rythme (H) à partir du signal codé reçu (E);
- des seconds moyens d'élaboration d'un signal (S) représentant l'information numérique à partir du signal codé reçu (E), comportant un circuit numérique fournissant un signal intermédiaire (I) et des moyens d'échantillonnage de ce signal intermédiaire par le signal de rythme (H);
ce dispositif étant caractérisé par le fait que les premiers moyens d'élaboration du signal de rythme (H) comportent uniquement des circuits numériques.More specifically, the subject of the invention is a device for decoding digital information expressed according to a brand inversion code, comprising:
- first means of developing a de.rythme signal (H) from the received coded signal (E);
- second means for generating a signal (S) representing digital information from the received coded signal (E), comprising a digital circuit supplying an intermediate signal (I) and means for sampling this intermediate signal by the rhythm signal (H);
this device being characterized by the fact that the first means for generating the rhythm signal (H) only comprise digital circuits.

D'autres objets, caractéristiques et résultats de l'invention ressortiront de la description suivante, donnée à titre d'exemple non limitatif, et illustrée par les dessins annexés qui représentent:
- La figure 1, le schéma d'un décodeur de type connu
- la figure 2, un chronogramme se rapportant à la figure précédente;
- la figure 3, le schéma d'un mode de réalisation du décodeur selon l'invention;
- la figure 4, un chronogramme se rapportant à la figure précédente.Other objects, characteristics and results of the invention will emerge from the following description, given by way of nonlimiting example, and illustrated by the appended drawings which represent:
- Figure 1, the diagram of a known type of decoder
- Figure 2, a timing diagram relating to the previous figure;
- Figure 3, the diagram of an embodiment of the decoder according to the invention;
- Figure 4, a timing diagram relating to the previous figure.

Sur ces différentes figures, les me mes références se rapportent aux mêmes éléments. In these different figures, the me my references relate to the same elements.

Le décodeur, de type connu, représenté sur la figure 1 est décrit ci-après en relation avec les diagrammes de la figure 2, qui représentent en fonction du temps des signaux susceptibles d'exister simultanément en différents points du schéma de la figure 1. Le premier diagramme (2a) représente à titre d'exemple une suite binaire constituant l'information et le second diagramme (2b), le signal C codé CMI qui lui correspond. The decoder, of known type, represented in FIG. 1 is described below in relation to the diagrams in FIG. 2, which represent as a function of time signals capable of existing simultaneously at different points in the diagram of FIG. 1. The first diagram (2a) represents by way of example a binary sequence constituting the information and the second diagram (2b), the signal C coded CMI which corresponds to it.

Le décodeur de la figure 1 comporte cinq sous-ensembles. Le premier de ces sousensembles est un étage d'entrée 1 recevant un signal E qui représente l'information codée selon le code CMI et telle que reçue du câble de transmission. Cet étage a pour fonction la remise du signal d'entrée E sous la forme d'un signal C (diagramme 2b) compatible avec les circuits logiques qui suivent. Il comporte un circuit comparateur de tension 12, réalisé par exemple par un circuit à seuil, précédé éventuellement d'un circuit d'égalisation 11, ayant pour but de compenser des éventuelles déformations du signal dues à la réponse en fréquence du support de transmission. The decoder in FIG. 1 has five subsets. The first of these subsets is an input stage 1 receiving a signal E which represents the information coded according to the CMI code and as received from the transmission cable. The function of this stage is to deliver the input signal E in the form of a signal C (diagram 2b) compatible with the following logic circuits. It comprises a voltage comparator circuit 12, produced for example by a threshold circuit, optionally preceded by an equalization circuit 11, the purpose of which is to compensate for possible distortions of the signal due to the frequency response of the transmission medium.

Le signal C est ensuite dirigé vers des moyens d'élaboration du signal d'horloge H qui a servi à engendrer l'information codée E, constitués de deux des sous-ensembles précédents, à savoir un circuit logique 2 et un circùit analogique 3. The signal C is then directed to means for developing the clock signal H which was used to generate the coded information E, consisting of two of the preceding subsets, namely a logic circuit 2 and an analog circuit 3.

Le circuit logique 2 est constitué par un inverseur 21, recevant le signal C (diagramme 2b) et transmettant son inverse, noté C et représenté sur le diagramme 2d, à un circuit à retard 22 qui retarde le signal C d'une valeur T/2, si T est la période du signal d'horloge H; ce signal retardé est noté CR et représenté sur le diagramme 2c. The logic circuit 2 is constituted by an inverter 21, receiving the signal C (diagram 2b) and transmitting its inverse, denoted C and represented in the diagram 2d, to a delay circuit 22 which delays the signal C by a value T / 2, if T is the period of the clock signal H; this delayed signal is noted CR and shown in diagram 2c.

Le circuit 2 comporte encore un circuit logique OU 23 qui reçoit d'une part le signal C et d'autre part le signal CR et fournit un signal X au circuit analogique 3. Le signal X est un signal binaire présentant une partie des alternances du signal d'horloge H à obtenir, ainsi qu'il apparaît sur le diagramme 2g.Circuit 2 also includes an OR logic circuit 23 which receives on the one hand the signal C and on the other hand the signal CR and supplies a signal X to the analog circuit 3. The signal X is a binary signal having part of the half-waves of the clock signal H to be obtained, as it appears on diagram 2g.

Le circuit analogique 3 est constitué par des moyens 31 d'élaboration d'un signal sinusoïdal de période T à partir du signal X qu'il reçoit ; ces moyens peuvent être réalisés par un filtre sélectif à condensateurs et inductances discrètes, ou à ondes élastiques de surface, ou encore à quartz. Le signal sinusoldal fourni par le circuit 31 est amplifié et mis en forme (en créneaux) par un circuit 32, puis retardé par un circuit à retard 33, d'une valeur réglable en fonction des caractéristiques du circuit analogique 3. A la sortie du circuit 33, on obtient le signal d'horloge H, en créneaux de période T, représenté sur le diagramme 2h. The analog circuit 3 is constituted by means 31 for developing a sinusoidal signal of period T from the signal X which it receives; these means can be produced by a selective filter with discrete capacitors and inductances, or with surface elastic waves, or even with quartz. The sinusoldal signal supplied by circuit 31 is amplified and shaped (in slots) by a circuit 32, then delayed by a delay circuit 33, of an adjustable value according to the characteristics of the analog circuit 3. At the output of the circuit 33, the clock signal H is obtained, in time slots of period T, shown in the 2h diagram.

Le signal C fourni par l'étage d'entrée 1 est par ailleurs dirigé vers des moyens d'élaboration d'un signal de sortie S représentant l'information décodée, ces moyens étant constitués par les deux derniers sous-ensembles, à savoir un circuit logique 4 et un circuit logique 5 assurant l'échantillonnage par le signal d'horloge H d'un signal intermédiaire I fourni par le circuit 4. The signal C supplied by the input stage 1 is moreover directed towards means for developing an output signal S representing the decoded information, these means being constituted by the last two subsets, namely a logic circuit 4 and a logic circuit 5 ensuring the sampling by the clock signal H of an intermediate signal I supplied by the circuit 4.

Le circuit logique 4 est constitué par un inverseur 41 fournissant le signal C représenté sur le diagramme 2d, an circuit à retard 42 recevant le signal C et fournissant un signal retardé CR représenté sur le diagramme 2e, et un circuit logique OU recevant les signaux C et CR et fournissant le signal intermédiaire I représenté sur le diagramme 2f. The logic circuit 4 consists of an inverter 41 supplying the signal C shown in diagram 2d, a delay circuit 42 receiving the signal C and supplying a delayed signal CR represented in the diagram 2e, and a logic circuit OR receiving the signals C and CR and supplying the intermediate signal I shown in diagram 2f.

Le circuit logique 5 d'échantillonnage du signal I par le signal
H est par exemple constitué par une bascule de type D, comportant une première entrée D recevant le signal I, une seconde entrée C1 recevant le signal d'horloge H et une sortie Q fournissant le signal de sortie S. On rappelle que, dans une bascule de type D, le signal de sortie devient égal au signal d'entrée au front de montée du signal d'horloge. Le signal S est illustré sur le diagramme 2i et il représente l'information binaire initiale décodée, où un niveau correspond au 1 et l'autre niveau au 0, cette information binaire étant représentée sur le diagramme 2j et étant identique à l'infor- mation représentée en 2a, à un décalage près.The logic circuit 5 for sampling the signal I by the signal
H is for example constituted by a flip-flop of type D, comprising a first input D receiving the signal I, a second input C1 receiving the clock signal H and an output Q providing the output signal S. It is recalled that, in a type D flip-flop, the output signal becomes equal to the input signal at the rising edge of the clock signal. The signal S is illustrated in diagram 2i and it represents the decoded initial binary information, where one level corresponds to 1 and the other level to 0, this binary information being represented in diagram 2j and being identical to the information mation shown in 2a, to within one offset.

- La figure 3 est le schéma d'un mode de réalisation selon
I'invention. De façon analogue, il est décrit ci-dessous en relation avec la figure 4 qui représente, en fonction du temps, les différents signaux susceptibles d'exister simultanément en différents points des circuits. Le premier diagramme (4a) représente, à titre d'exemple, la même suite binaire que le diagramme 2a et le diagramme 4b, le même signal C qui représente le codage CMI de la suite binaire du diagramme 4a.- Figure 3 is the diagram of an embodiment according to
The invention. Similarly, it is described below in relation to FIG. 4 which represents, as a function of time, the different signals capable of existing simultaneously at different points of the circuits. The first diagram (4a) represents, for example, the same binary sequence as diagram 2a and diagram 4b, the same signal C which represents the CMI coding of the binary sequence of diagram 4a.

Ce décodeur comporte quatre sous-ensembles, deux de ceuxci (1 et 5) étant identiques aux sous-ensembles correspondants de la figure 1. This decoder comprises four subsets, two of these (1 and 5) being identical to the corresponding subsets of FIG. 1.

Le troisième sous-ensemble (6) est un circuit numérique d'élaboration du signal intermédiaire I. Il comporte un inverseur 671 recevant le signal C et fournissant un signal C (représenté sur le diagramme 4c) qui est ensuite retardé d'une durée T12 par un circuit à retard 672; le signal résultant, noté CR, est représenté sur le diagramme 4d. Le circuit 6 comporte encore un circuit à retard 673 recevant le signal C et le retardant d'une durée T pour fournir un signal noté C2R, représenté sur le diagramme 4e. Les signaux CR et
C2R sont appliqués à un circuit logique OU 61, qui fournit un signal
Z représenté sur le diagramme 4f, ce signal Z étant ultérieurement retardé d'une durée T14 par un circuit 62 pour fournir le signal I représenté sur le diagramme 4g.The third sub-assembly (6) is a digital circuit for developing the intermediate signal I. It includes an inverter 671 receiving the signal C and supplying a signal C (shown in diagram 4c) which is then delayed by a duration T12 by a delay circuit 672; the resulting signal, denoted CR, is shown in diagram 4d. The circuit 6 also includes a delay circuit 673 receiving the signal C and delaying it by a duration T to supply a signal denoted C2R, represented in the diagram 4e. The signals CR and
C2R are applied to an OR 61 logic circuit, which provides a signal
Z shown in diagram 4f, this signal Z being subsequently delayed by a duration T14 by a circuit 62 to supply the signal I shown in diagram 4g.

Le quatrième sous-ensemble (7) est un circuit entièrement numérique d'élaboration du signal d'horloge H. Une partie des éléments constituant ce circuit 7 est commune avec le circuit 6, à savoir l'inverseur 671 et les circuits à retard 672 et 673, fournissant les signaux CR et C2R ; le reste du circuit 7 est constitué par::
- un premier circuit logique OU inversé 71, recevant les signaux C2R et C et fournissant un signal Y illustré sur le diagramme 4h;
- un second circuit logique OU inversé 74, recevant les signaux
C et CR et fournissant un signal X représenté sur le diagramme 4j
- un premier circuit à retard 72, retardant le signal Y d'une durée T pour fournir un signal Y2R illustré sur le diagramme 4i
- un second circuit à retard 75, retardant le signal X d'une durée T pour fournir le signal X2R représenté sur le diagramme 4k;
- un troisième circuit logique OU inversé 73, recevant les signaux X, X2R et Y2R pour fournir le signal H, représenté sur le diagramme 4m.The fourth sub-assembly (7) is an entirely digital circuit for processing the clock signal H. A part of the elements constituting this circuit 7 is common with the circuit 6, namely the inverter 671 and the delay circuits 672 and 673, providing the signals CR and C2R; the rest of circuit 7 is made up of:
- a first reverse OR logic circuit 71, receiving the signals C2R and C and providing a signal Y illustrated in the diagram 4h;
- a second reverse OR logic circuit 74, receiving the signals
C and CR and providing a signal X represented on the diagram 4j
a first delay circuit 72, delaying the signal Y by a duration T to supply a signal Y2R illustrated in the diagram 4i
- a second delay circuit 75, delaying the signal X by a duration T to supply the signal X2R shown in the diagram 4k;
- a third reverse OR logic circuit 73, receiving the signals X, X2R and Y2R to supply the signal H, shown in the diagram 4m.

Comme dans le décodeur de la figure 1, le signal I est échantillonné par le signal H par exemple à l'aide d'une bascule de type D (S) pour former le signal S représenté sur le diagramme 4n, ce signal S étant représentatif de l'information binaire décodée, illustrée sur le diagramme 4p et identique à la suite binaire du diagramme 4a, à un décalage près.  As in the decoder of FIG. 1, the signal I is sampled by the signal H for example using a D-type flip-flop (S) to form the signal S represented on the diagram 4n, this signal S being representative decoded binary information, illustrated on diagram 4p and identical to the binary sequence of diagram 4a, with an offset.

Claims (7)

REVENDICATIONS 1. Dispositif de décodage d'une information numérique exprimée selon un code à inversion de marque, comportant: 1. Device for decoding digital information expressed according to a brand inversion code, comprising: - des premiers moyens d'élaboration d'un signal de rythme (H) à partir du signal codé reçu (E);  - first means for developing a rhythm signal (H) from the received coded signal (E); - des seconds moyens d'élaboration d'un signal (S) représentant l'information numérique, comportant un circuit numérique fournissant un signal intermédiaire (I) et des moyens d'échantillonnage de ce signal intermédiaire par le signal de rythme (H); - second means for developing a signal (S) representing digital information, comprising a digital circuit supplying an intermediate signal (I) and means for sampling this intermediate signal by the rhythm signal (H); ce dispositif étant caractérisé par le fait que les premiers moyens (7) d'élaboration du signal de rythme (H) comportent uniquement des circuits numériques. this device being characterized by the fact that the first means (7) for generating the rhythm signal (H) only comprise digital circuits. 2. Dispositif selon la revendication 1, caractérisé par le fait que les premiers moyens (7) comportent des circuits logiques (671, 71, 74, 73)et des circuits à retard (672, 673, 72, 75). 2. Device according to claim 1, characterized in that the first means (7) comprise logic circuits (671, 71, 74, 73) and delay circuits (672, 673, 72, 75). 3. Dispositif selon la revendication 2, caractérisé par le fait que les premiers moyens comportent un inverseur (671) commun aux premiers et seconds moyens, trois circuits logiques OU inversés (71, 73, 74) et des circuits à retard (672, 673, 72, 75). 3. Device according to claim 2, characterized in that the first means comprise an inverter (671) common to the first and second means, three logic circuits OR inverted (71, 73, 74) and delay circuits (672, 673 , 72, 75). 4. Dispositif selon la revendication 3, caractérisé par le fait que l'inverseur (671) reçoit un premier signal (C) représentant le signal codé (E), et fournit un signal (C) qui est retardé d'une demipériode (T/2) du signal de rythme (H) par l'un des circuits à retard (672), ce signal retardé constituant un deuxième signal (CR) s que le premier des circuits OU inversés (71) reçoit le premier signal (C) et un troisième.signal (C2R) constitué par le premier signal (C) retardé d'une période (T) du signal de rythme (H) ; que le second des circuits 4. Device according to claim 3, characterized in that the inverter (671) receives a first signal (C) representing the coded signal (E), and provides a signal (C) which is delayed by a half period (T / 2) of the rhythm signal (H) by one of the delay circuits (672), this delayed signal constituting a second signal (CR) s that the first of the reverse OR circuits (71) receives the first signal (C) and a third signal (C2R) constituted by the first signal (C) delayed by a period (T) of the rhythm signal (H); that the second of the circuits OU inversés (74) reçoit le premier signal (C) et le deuxième signal (CR) > et que le troisième des circuits OU inversés (73) reçoit le signal (Y) fourni par le premier des circuits OU inversés (71) retardé d'une période (T) du signal de rythme (H) par l'un des circuits à retard (72), le signal (X) fourni par le second des circuits OU inversés (74), et ce dernier signal (X) retardé (X2R) d'une période (T) du signal de rythme (H) par le dernier des circuits à retard (75), ce troisième circuit (73) fournissant le signal de rythme (H).Reverse OR (74) receives the first signal (C) and the second signal (CR)> and the third of the reverse OR circuits (73) receives the signal (Y) supplied by the first of the reverse OR circuits (71) delayed by '' a period (T) of the rhythm signal (H) by one of the delay circuits (72), the signal (X) supplied by the second of the reverse OR circuits (74), and the latter signal (X) delayed (X2R) of a period (T) of the rhythm signal (H) by the last of the delay circuits (75), this third circuit (73) supplying the rhythm signal (H). 5. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les moyens d'échantillonnage du signal intermédiaire (I) par le signal de rythme (H) comportent une bascule de type D (5), comportant une première entrée (D) à laquelle est appliqué le signal intermédiaire (I) et une seconde entrée dite d'horloge (Cl) à laquelle est appliqué le signal de rythme (H). 5. Device according to one of the preceding claims, characterized in that the means for sampling the intermediate signal (I) by the rhythm signal (H) comprise a D type flip-flop (5), comprising a first input ( D) to which the intermediate signal (I) is applied and a second so-called clock input (Cl) to which the rhythm signal (H) is applied. 6. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que le circuit (6) fournissant le signal intermédiaire (I) comporte des circuits logiques (671, 61) et des circuits à retard (673, 672, 62). 6. Device according to one of the preceding claims, characterized in that the circuit (6) supplying the intermediate signal (I) comprises logic circuits (671, 61) and delay circuits (673, 672, 62). 7. Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte en outre un étage d'entrée (1) recevant l'information à décoder (E) et fournissant un signal (C) aux premiers et seconds moyens, cet étage (1) comportant un circuit d'égalisation (11) suivi par un comparateur (12).  7. Device according to one of the preceding claims, characterized in that it further comprises an input stage (1) receiving the information to be decoded (E) and supplying a signal (C) to the first and second means , this stage (1) comprising an equalization circuit (11) followed by a comparator (12).
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