FR2493635A1

FR2493635A1 - Pulse synchronising circuit for e.g. teletext system - compares outputs of two detectors for pulse peaks and envelopes respectively using RC transistor circuit

Info

Publication number: FR2493635A1
Application number: FR8023318A
Authority: FR
Inventors: Pascal Tandart; Jean-Luc Villevieille
Original assignee: Texas Instruments France SAS
Current assignee: Texas Instruments France SAS
Priority date: 1980-10-31
Filing date: 1980-10-31
Publication date: 1982-05-07
Also published as: FR2493635B1

Abstract

The circuit detects synchronising pulses alternating with digital or analogue signals in a composite signal, and has first a detector to which the composite signal is applied and which detects the peak synchronising pulse values. A second detector senses the envelope of the synchronising pulses, and a comparator which analyses the two detector outputs and provides respective output voltages when the input voltage difference is greater or less than the comparator zero difference input voltage. The two detectors are each formed by a transistor with a capacitor resistor emitter circuit. The second detector has a shorter time constant than the first and the first has a longer line constant than the synchronising pulse period.

Description

La présente invention concerne les circuits de détection permettant de détecter et de séparer des impulsions de synchronisation d'un signal composite cons titué d'impulsions de synchronisationalternant avec des signaux numériques et/ou analogiques. The present invention relates to detection circuits making it possible to detect and separate synchronization pulses from a composite signal constituted by synchronization pulses alternating with digital and / or analog signals.

I1 existe de nombreux domaines dans lesquels il est indispensable de pouvoir séparer de façon sûre des impulsions de synchronisation d'un signal composite. There are many areas in which it is essential to be able to safely separate synchronization pulses from a composite signal.

C'est en particulier le cas dans les systèmes de télé- texte tels que, par exemple, le systeme Antiope dans lequel des données numériques sont transmises sur un canal de télévision dans les lignes libres du signal d'image.This is particularly the case in teletext systems such as, for example, the Antiope system in which digital data is transmitted on a television channel in the free lines of the image signal.

Lors de la démodulation de ce signal composite, il est nécessaire, pour pouvoir extraire les données numériques du signal vidéo, de disposer d'un bon circuit de synchronisation, c'est-a-dire un circuit présentant une immunité élevée au bruit, une faible instabilité de la base de temps, et un niveau adaptatif, même dans le cas d'un faible rapport signal/bruit,d'impulsions de synchronisation peu marquées et d'une modulation a basse fréquence superposée au signal composite. De manière plus générale, le problème de la séparation des impulsions de synchronisation d'un signal composite se pose chaque fois que l'on rencontre les conditions défavorables précitées et que le niveau continu du signal peut varier dans un très large plage.During the demodulation of this composite signal, it is necessary, in order to be able to extract the digital data from the video signal, to have a good synchronization circuit, that is to say a circuit having a high noise immunity, a low instability of the time base, and an adaptive level, even in the case of a low signal / noise ratio, weakly marked synchronization pulses and low frequency modulation superimposed on the composite signal. More generally, the problem of separating the synchronization pulses from a composite signal arises whenever the aforementioned unfavorable conditions are encountered and the continuous level of the signal can vary within a very wide range.

Le but de l'invention est de résoudre ce problème et, a cet effet, elle a pour objet un circuit de détection d'impulsions de synchronisation dans un signal composite constitué d'impulsions de synchronisation alternant avec des signaux numériques et/ou analogiques, carac térisé en ce qu'il comprend un premier détecteur auquel est appliqué le signal composite et qui mémorise la valeur crête des impulsions de synchronisation, un second détecteur auquel est également appliqué le signal composite et qui suit la crête de même sens que les impulsions de syn chronisation du signal composite et notamment le fond de 1' impulsion de synchronisation, et un. caerateur aux deux entrées duquel sont appliquées respectivement lesdites valeurs mémorisées et dont la sortie prend un premier état lorsque la différence entre lesdites valeurs mémorisées est superieure à une valeur prédéterminée et un second état lorsque la différence entre lesdites valeurs mémorisées est inférieure à ladite valeur prédéterminée. The object of the invention is to solve this problem and, for this purpose, it relates to a circuit for detecting synchronization pulses in a composite signal consisting of synchronization pulses alternating with digital and / or analog signals, characterized in that it comprises a first detector to which the composite signal is applied and which stores the peak value of the synchronization pulses, a second detector to which the composite signal is also applied and which follows the peak in the same direction as the pulses of syn chronization of the composite signal and in particular the background of the synchronization pulse, and a. caerator to the two inputs of which said stored values are applied respectively and the output of which takes a first state when the difference between said stored values is greater than a predetermined value and a second state when the difference between said stored values is less than said predetermined value.

Suivant une caractéristique de l'invention, ladite valeur prédéterminée est la tension de faux zéro du comparateur. According to a characteristic of the invention, said predetermined value is the false zero voltage of the comparator.

Suivant une autre caractéristique de l'invention, lesdits premier et second détecteurs sont constitués chacun d'un transistor et d'un circuit capacitif, le circuit capacitif du premier détecteur ayant une constante de temps supérieure à celle du circuit capacitif du second détecteur. According to another characteristic of the invention, said first and second detectors each consist of a transistor and a capacitive circuit, the capacitive circuit of the first detector having a time constant greater than that of the capacitive circuit of the second detector.

Suivant une autre caractéristique de l'invention, la constante de temps du circuit capacitif du premier détecteur est élevée comparativement à la période séparant deux impulsions de synchronisation consécutives. According to another characteristic of the invention, the time constant of the capacitive circuit of the first detector is high compared to the period separating two consecutive synchronization pulses.

Suivant une autre caractéristique de l'invention, le transistor et le circuit capacitif de chaque détecteur sont montés en série, lesdits premier et second détecteurs étant montés en parallèle l'un avec l'autre aux bornes d'une source de tension continue, l'une des entrées du comparateur étant connectée à la jonction du circuit capacitif et du transistor du premier détecteur et 1' autre entrée du comparateur étant connectée à la jonction du circuit capacitif et du transistor du deuxième détecteur. According to another characteristic of the invention, the transistor and the capacitive circuit of each detector are connected in series, said first and second detectors being mounted in parallel with one another at the terminals of a DC voltage source, l one of the comparator inputs being connected to the junction of the capacitive circuit and the transistor of the first detector and the other comparator input being connected to the junction of the capacitive circuit and of the transistor of the second detector.

D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre d'un exemple de sa réalisation donné uniquement à titre d'exemple et illustré par les dessins annexés, sur lesquels
- la Fig.l est un schéma électrique d'un circuit de détection suivant l'invention; et
- les Fig.2A à 2G constituent ensemble un chronogramme montrant la forme des signaux présents en différents points du circuit de la Fig.l.Other characteristics and advantages of the invention will emerge from the description which follows of an example of its embodiment given solely by way of example and illustrated by the appended drawings, in which
- Fig.l is an electrical diagram of a detection circuit according to the invention; and
- Fig.2A to 2G together constitute a timing diagram showing the shape of the signals present at different points in the circuit of Fig.l.

En se reportant tout d'abord à la Fig.l, le circuit de détection suivant l'invention comprend un circuit amplificateur 1 dont l'entrée E est attaquée par le signal composite dont il faut extraire des impulsions de synchronisation et dont la sortie est connectée aux entrées respectives de deux détecteurs 2 et 3. Les sorties des détecteurs 2 et 3 sont connectés respectivement aux deux entrées d'un comparateur 4 dont le signal de sortie est mis en forme par un circuit de mise en forme 5. La sortie du circuit de mise en forme 5 attaque l'entrée d'un circuit a déclenchement 6 qui produit des impulsions calibrées synchrones avec les impulsions de synchronisation du signal composite appliqué à l'entrée E et qui est associé à un circuit de verrouillage 7 dont le rôle sera expliqué dans la suite de la description. Referring first to Fig.l, the detection circuit according to the invention comprises an amplifier circuit 1 whose input E is attacked by the composite signal from which it is necessary to extract synchronization pulses and whose output is connected to the respective inputs of two detectors 2 and 3. The outputs of detectors 2 and 3 are respectively connected to the two inputs of a comparator 4 whose output signal is shaped by a shaping circuit 5. The output of the shaping circuit 5 attacks the input of a trigger circuit 6 which produces calibrated pulses synchronous with the synchronization pulses of the composite signal applied to the input E and which is associated with a latching circuit 7 whose role will be explained in the following description.

Le circuit amplificateur 1 comprend un amplificateur opérationnel 2 dont l'entrée non inverseuse constitue l'entrée E du circuit de détection et dont l'entrée inverseuse est connectée au point de jonction entre deux résistances R1 et R2 connectées en série entre la sortie de l'amplificateur opérationnel 2 et la masse. The amplifier circuit 1 comprises an operational amplifier 2 whose non-inverting input constitutes the input E of the detection circuit and whose inverting input is connected at the junction point between two resistors R1 and R2 connected in series between the output of the operational amplifier 2 and ground.

La sortie de l'amplificateur opérationnel 2 est connectée par l'intermédiaire d'une résistance R3 à la base d'un transistor PNP T1, qui constitue l'entrée du détecteur 2. Ce détecteur 2 est complété par un circuit capacitif constitué d'un condensateur C1 monté en parallèle avec une résistance R4 entre la borne positive d'une source d'alimentation continue (non représentée) et l'émetteur du transistor Tlwdont le collecteur est par ailleurs connecté à la borne d'alimentation négative de la source d'alimentation continue. The output of the operational amplifier 2 is connected via a resistor R3 to the base of a PNP transistor T1, which constitutes the input of the detector 2. This detector 2 is completed by a capacitive circuit consisting of a capacitor C1 mounted in parallel with a resistor R4 between the positive terminal of a DC power source (not shown) and the emitter of the transistor Tlw, the collector of which is also connected to the negative power terminal of the source d continuous feeding.

La sortie de l'amplificateur opérationnel 2 est également connectée à la base d'un transistor T2 par l'intermédiaire d'une ré
sistance , qui constitue 1' entrée du détecteur 3. Ce dernier com- prend également un circuit capacitif constitué d'un condensa tellr C .aQntO en parallèle avec une résistance R5 entre
la borne positive de la source d'alimentation continue
et l'émetteur du transistor T2,dont le collecteur est
connecté à la borne négative de la source d'alimentation
continue. Les émetteurs des transistors T1 et T2 sont
connectés respectivement aux entrées du comparateur 4.The output of the operational amplifier 2 is also connected to the base of a transistor T2 via a d
resistor, which constitutes the input of the detector 3. The latter also comprises a capacitive circuit consisting of a condensa tellr C .aQntO in parallel with a resistor R5 between
the positive terminal of the DC power source
and the emitter of transistor T2, whose collector is
connected to the negative terminal of the power source
keep on going. The emitters of the transistors T1 and T2 are
connected respectively to the inputs of comparator 4.

Comme représenté, celui-ci peut être constitué par un
amplificateur opérationnel dont l'entrée inverseuse est
connectée à l'émetteur du transistor Tlet l'entrée non
inverseuse à l'émetteur du transistor T2. Le comparateur
4 comporte deux sorties corclémentaires de polarités op
posées S1 et S, qui commandent respectivement deux sour
ces de courant 9 et 10 montées en opposition entre les
bornes négative et positive de la source de tension
continue. Les sources de courant 9 et 10 débitent dans
une résistance de sommation R6 connectée entre le point
de jonction des sources de courant 9 et 10 et la masse.As shown, this can be constituted by a
operational amplifier whose inverting input is
connected to the emitter of the transistor Tlet the input no
inverting the emitter of transistor T2. The comparator
4 has two additional outputs of op polarities
asked S1 and S, which respectively control two sour
these of current 9 and 10 mounted in opposition between the
negative and positive terminals of the voltage source
keep on going. Current sources 9 and 10 flow in
a summation resistor R6 connected between the point
of junction of current sources 9 and 10 and ground.

La tension développée aux bornes de la résistance de
sommation R6 est appliquée à l'entrée non inverseuse d'un
comparateur Il à I'entrée inverseuse duquel est appliquée
une tension de référence VREF La sortie du comparateur
11, qui est également celle du circuit de mise en forme
5, est connectée à l'entrée de commande du circuit à dé
clenchement 6 constitué, par exemple, par un monostable
délivrant des impulsions calibrées de faible durée à sa
sortie S3. Cette dernière est également connectée à l'en
trée du circuit de verrouillage 7 dont la sortie est connectée à une
entrée d'inhibition du circuit à déclenchement 6.The voltage developed across the resistance of
summation R6 is applied to the non-inverting input of a
comparator II at the inverting input of which is applied
a reference voltage VREF The comparator output
11, which is also that of the shaping circuit
5, is connected to the control input of the die circuit
latch 6 consisting, for example, of a monostable
delivering short duration calibrated pulses to its
output S3. The latter is also connected to the
input of the locking circuit 7, the output of which is connected to a
trigger circuit inhibit input 6.

Les circuits capacitif s des detecteurs 2 et 3
présentent des constantes de temps sensiblement diffé
rentes l'une de l'autre pour des raisons qui seront expli
quées ci-après à propos du fonctionnement du circuit de détection suivant l'invention.The capacitive circuits of detectors 2 and 3
have significantly different time constants
from each other for reasons which will be explained
quées below about the operation of the detection circuit according to the invention.

Le gain de boucle de l'amplificateur 1 est ajusté par les résistances R1 et R2 pour produire un signal composite de niveau approprié pour les détecteurs 2 et 3 et qui est représenté à la Fig.2A. Comme le montre cette figure, ce signal composite est constitue 'impulsions de synchronisation IS qui, dans l'exemple représenté, alternent avec des données numériques DN et des signaux vidéo SV. Bien entendu, il doit être compris que l'invention n'est pas limitée au cas d'un signal composite comportant à la fois des données numériques et des signaux vidéo et que, au contraire, la partie significative du signal composite pourrait être constituée,soit uniquement de données numériques, soit uniquement de signaux analogiques. The loop gain of amplifier 1 is adjusted by resistors R1 and R2 to produce a composite signal of appropriate level for detectors 2 and 3 and which is shown in Fig.2A. As this figure shows, this composite signal is constituted by synchronization pulses IS which, in the example shown, alternate with digital data DN and video signals SV. Of course, it should be understood that the invention is not limited to the case of a composite signal comprising both digital data and video signals and that, on the contrary, the significant part of the composite signal could be constituted, either only digital data or only analog signals.

Le signai de la Fig.2A est appliqué par l'intermédiaire de la résistance R3 à l'entrée du détecteur 2 qui constitue un détecteur de crête des impulsions de synchronisation Is. A cet effet, le circuit capacitif C1, R4 du détecteur 2 présente une constante de temps très grande comparativemcnt à la période de récurrence des impulsions de synchronisation IS de telle sorte que, entre deux impulsions de synchronisation IS consécuti- ves, le détecteur 2 mémorise la valeur de crête des impulsions de synchronisation Is, ce qui se traduit par la formation et l'application à l'entrée inverseuse du comparateur 4 du signal 12 représenté à la Fig.2B. The signal in FIG. 2A is applied via the resistor R3 to the input of the detector 2 which constitutes a peak detector of the synchronization pulses Is. For this purpose, the capacitive circuit C1, R4 of the detector 2 has a very large time constant compared with the period of recurrence of the synchronization pulses IS so that, between two consecutive synchronization pulses IS, the detector 2 stores the peak value of the synchronization pulses Is, which results by the formation and application to the inverting input of comparator 4 of the signal 12 shown in Fig.2B.

De son coté, le circuit capacitif C2,R5 du détecteur 3 présente une constante de temps considérablemenL inférieure à celle du circuit capacitif C1,R4 de manière à mémoriser l'enveloppe de meme sens gle les impul- sions de synchronisation du signal composite appliqué à la base du transistor T2 et à appliquer le signal 13 reprêsentatif de cette enveloppe à l'entrée non inverseuse du comparateur 4. For its part, the capacitive circuit C2, R5 of the detector 3 has a time constant considerably lower than that of the capacitive circuit C1, R4 so as to memorize the envelope in the same direction as the synchronization pulses of the composite signal applied to the base of transistor T2 and applying the signal 13 representative of this envelope to the non-inverting input of comparator 4.

Le comparateur 4 présente un gain en boucle ouverte très élevé et une tension de faux zéro qui peut être par exemple de 20 mV, de sort que ses sorties et S2 prennent un premier état lorsque la différence
2 entre les tensions des signaux 13 et 12 est supérieure à la tension de faux zéro et un second état lorsque cette différence est inférieure à la tension de faux zéro.Comparator 4 has a very high open loop gain and a false zero voltage which can be for example 20 mV, so that its outputs and S2 assume a first state when the difference
2 between the voltages of signals 13 and 12 is greater than the false zero voltage and a second state when this difference is less than the false zero voltage.

Ainsi, à l'instant to, lorsqu' apparaît le flac avant d'une impulsion de synchronisation Is, les signaux 12 et 13 présents aux entrées du comparateur 4, dont la différence des valeurs de tension était préalablement supérieure à la tension de faux zéro du comparateur 4, passent brusquement et simultanément à une valeur représentative de la valeur crête de l'ImpulsIon de synchronisation Ils. Cette transition se fait extrêmement rapidement du fait que, comme le montre la Fig.l, les détecteurs 2 et 3 fonctionnement en mode suiveur.Lorsque, au cours de cette transition, la différence entre les tensions des signaux 12 et 13 revient inférieure à la tension de faux zéro du comparateur 4, les sorties S2 et S1 de celui-ci s'inversent et prennent les états E1 et E'1 des signaux 14 et 15 respectivement ( Fig.2C et 2D). Les sorties S2 et S1 restent dans les états E1 et E'1 jusqu'à l'apparition au temps tl du flanc arrière de l'impulsion de synchronisation.En raison des constantes de temps très différentes des détecteurs 2 et 3, la dif férence entre les valeurs des tensions des signaux 13 et 12 devient alors très rapidement supérieure à la tension de faux zéro de sorte que les sorties S2 et S1 du comparateur passent brusquement aux états E2 et E' 2 des signaux 14 et 15. Ceux-ci restent alors dans leurs états
E2 et E'2 jusqu'à l'instant t où apparaît le flanc
2 avant d'une nouvelle impulsion de synchronisation et où le cycle décrit précédemment se reproduit.Thus, at time to, when the front flac of a synchronization pulse Is appears, the signals 12 and 13 present at the inputs of comparator 4, the difference of the voltage values of which was previously greater than the false zero voltage of comparator 4, suddenly and simultaneously pass to a value representative of the peak value of the synchronization pulse They. This transition takes place extremely quickly because, as shown in Fig. 1, the detectors 2 and 3 operate in follower mode. When, during this transition, the difference between the voltages of signals 12 and 13 returns less than the false zero voltage of comparator 4, its outputs S2 and S1 are inverted and take the states E1 and E'1 of signals 14 and 15 respectively (Fig.2C and 2D). The outputs S2 and S1 remain in states E1 and E'1 until the trailing edge of the synchronization pulse appears at time tl. Due to the very different time constants of detectors 2 and 3, the difference between the values of the voltages of signals 13 and 12 then very quickly becomes greater than the false zero voltage so that the outputs S2 and S1 of the comparator suddenly go to the states E2 and E '2 of signals 14 and 15. These remain so in their states
E2 and E'2 until time t when the flank appears
2 before a new synchronization pulse and where the previously described cycle is repeated.

Les signaux compléirentaires 14 et 15 des sorties et et S1 du comparateur 4 commandent les générateurs de courant 10 et 9 montés en opposition et, grâce à cet agencement, les parties positives de ces signaux sont rendues sensiblement non significatives tandis que les parties négatives sont doublées, engendrant ainsi à l'entrée non inverseuse du comparateur 11 le signal 16 représenté à la Fig.2E. Le signal 16 est comparé dans le comparateur 11 à la tension de référence VREF pour produire à la sortie de celui-ci un signal commandant le déclenchement du monostable 6.Ce dernier produit à sa sortie
S3 un signal 17 constitué d'impulsions calibrées dont le flanc avant est synchrone avec le flanc avant des impulsions de synchronisation IS du signal composite et dont la durée dl, fixée par le monostable 6, est fonction des caractéristiques du circuit aval auquel ces impulsions sont appliquées. Le front avant des impulsions du signal 17 a en outre pour effet de provoquer l'application par le monostable 7 d'un créneau de durée d2 faiblement inférieureà la période de récurrence des impulsions de synchronisation IS pour inhiber le monostable 6 afin d'empêcher tout déclenchement de ce dernier entre deux impulsions de synchronisation IS consécutives.En particulier, dans le cas où les impulsions de synchronisation sont des impulsions de synchronisation lignes d'un signal vidéo de télévision, le verrouillage assuré par le monostable 7 permet d'éliminer les impulsions de moitié de ligne pendant les impulsions de retour de trame.The complementary signals 14 and 15 of the outputs and and S1 of the comparator 4 control the current generators 10 and 9 mounted in opposition and, thanks to this arrangement, the positive parts of these signals are made substantially insignificant while the negative parts are doubled , thus generating at the non-inverting input of comparator 11 the signal 16 shown in Fig.2E. The signal 16 is compared in the comparator 11 with the reference voltage VREF to produce at the output thereof a signal controlling the triggering of the monostable 6. The latter produces at its output
S3 a signal 17 consisting of calibrated pulses whose front edge is synchronous with the front edge of the synchronization pulses IS of the composite signal and whose duration dl, fixed by the monostable 6, depends on the characteristics of the downstream circuit to which these pulses applied. The leading edge of the signal pulses 17 also has the effect of causing the monostable 7 to apply a slot of duration d2 slightly less than the period of recurrence of the synchronization pulses IS to inhibit the monostable 6 in order to prevent any triggering of the latter between two consecutive IS synchronization pulses. In particular, if the synchronization pulses are line synchronization pulses of a television video signal, the locking provided by the monostable 7 makes it possible to eliminate the pulses half line during frame return pulses.

On remarquera que le circuit de détection qui vient d'être décrit présente une immunité très élevée auxbruits parasites. En effet, les constantes de temps des circuits capacitifs des détecteurs 2 et 3 sont choisies suffisamment élevées pour filtrer le bruit présent sur les flancs avant et arrière ainsi que sur la crête des impulsions de synchronisation, tout en n'étant néanmoins pas trop longues de manière à permettre la détection du signal si une modulation à basse fréquence est présente sur le signal vidéo. I1 en résulte que le bruit résiduel des signaux 12 et 13 appliqués aux entrées du comparateur 14 est déjà considérablement atténué. En ou tre, en choisissant le gain de celui-ci pour qu' il travaille toujours en saturation, ce bruit résiduel est réduit à une valeur insignifiante aux sorties du comparateur. Enfin, la présence du mono stable 6 à la sortie du circuit de détection permet de produire des impulsions dont les flancs avant et arrière sont débarrassés de tous bruits résiduels. It will be noted that the detection circuit which has just been described has very high immunity to parasitic noise. In fact, the time constants of the capacitive circuits of detectors 2 and 3 are chosen to be high enough to filter the noise present on the front and rear flanks as well as on the peak of the synchronization pulses, while nevertheless not being too long. so as to allow signal detection if low frequency modulation is present on the video signal. As a result, the residual noise from signals 12 and 13 applied to the inputs of comparator 14 is already considerably attenuated. In addition, by choosing the gain thereof so that it always works in saturation, this residual noise is reduced to an insignificant value at the outputs of the comparator. Finally, the presence of the stable mono 6 at the output of the detection circuit makes it possible to produce pulses whose front and rear flanks are rid of any residual noise.

I1 est à noter que l'invention n'est pas limitée au cas où la modulation du signal composite est positive comme c'est le cas dans la description ci-dessus, mais également à celui dans lequel cette modulation est négative (système NTSC, par exemple). It should be noted that the invention is not limited to the case where the modulation of the composite signal is positive as is the case in the description above, but also to that in which this modulation is negative (NTSC system, for example).

Claims

1. Circuit for detecting synchronization pulses in a composite signal consisting of synchronization pulses on alternating with digital and / or analog signals, characterized in that it comprises a first detector (2) to which the signal is applied composite and which stores the peak value of the synchronization pulses (Is), a second detector (3) to which the composite signal is also applied and which follows the peak in the same direction as the synchronization pulses of the composite signal and - in particular the background of the synchronization pulse :: and a comparator (4) to the two inputs of which said stored values are applied respectively (12,13) and whose output takes a first state (E1, E'lE when the difference between said stored values is less than a predetermined value and a second state (E2, E'2) when the difference between said stored values (12,13) is greater than said predetermined value.

2. Circuit according to claim 1, characterized in that said predetermined value is the false zero voltage of the comparator.

3. Circuit according to any one of claims 1 and 2, characterized in that said first and second detectors (2,3) each consist of a transistor (T1, T2) and a capacitive circuit (C1, R4 ; C2, R5), the capacitive circuit (C1, R4) of the first detector (2) having a time constant greater than that of the capacitive circuit (C2, R5) of the second detector (3).

4. Circuit according to claim 3, characterized in that the time constant of the capacitive circuit (C1, P4) of the first detector (2) is high compared to the period separating two consecutive synchronization pulses (Is).

5. Circuit according to any one of claims 3 and 4, characterized in that the transistor (T1,

T2) and the capacitive circuit (C1, -R4; C2, R5) of each detector (2,3) are connected in series, said first and second detectors being connected in parallel with one another at the terminals of a DC voltage source, one (-) of the comparator inputs (4) being connected to the junction of the capacitive circuit (C1, R4) and the transistor (T1) of the first detector (2, and the other input (+ ) of the comparator (4) being connected to the junction of the capacitive circuit (C2, R5) and the transistor (T2) of the second detector (3).

6. Circuit according to claim 5, characterized in that said first and second capacitive circuits each consist of a capacitor (C1, C2) mounted in parallel with a resistor (R4, R5).

7. Circuit according to any one of claims 1 to 6, characterized in that it comprises a triggering circuit (6) controlled by the output of said comparator (4) and producing calibrated pulses synchronous with said synchronization pulses

8. Circuit according to claim 7, charac terized in that it comprises a locking circuit (7) which, in response to the application to its input of said calibrated pulses, applies to said trigger circuit (6) inhibition signals < 18) of predetermined duration (d2) slightly less than the period of recurrence of said synchronization pulses (in).

9. Circuit according to claim 8, characterized in that said trigger circuit (6) and said locking circuit (7) each consist of a monostable.

10. Circuit according to any one of claims 7 to 9, characterized in that it comprises a shaping circuit (5) connected between said comparator (4) and said trigger circuit (6).

11. The circuit as claimed in claim 10, characterized in that, in the case where said comparator (4) comprises two complementary outputs (S1, S2) of opposite polarities, said shaping circuit (5) comprises two current sources ( 9,10) mounted in opposition to the terminals of said DC voltage source and controlled respectively by the two outputs (S, S) of the compara

2 5T tor, said current sources debiting in a summing resistor (R6).

12. Circuit according to claim 11, characterized in that it comprises a second comparator (11) one of the inputs (+) of which is attacked by the signal present at the terminals of the summing resistor (R6) and whose l the other between (-) is attacked by a reference voltage (BREF), the output of said second comparator attacking the control input of said trigger circuit (6).