FI117369B - Menetelmä elektroniikkamoduulin valmistamiseksi - Google Patents

Menetelmä elektroniikkamoduulin valmistamiseksi Download PDF

Info

Publication number
FI117369B
FI117369B FI20041524A FI20041524A FI117369B FI 117369 B FI117369 B FI 117369B FI 20041524 A FI20041524 A FI 20041524A FI 20041524 A FI20041524 A FI 20041524A FI 117369 B FI117369 B FI 117369B
Authority
FI
Finland
Prior art keywords
layer
conductor
component
film
contact
Prior art date
Application number
FI20041524A
Other languages
English (en)
Swedish (sv)
Other versions
FI20041524A (fi
FI20041524A0 (fi
Inventor
Antti Iihola
Risto Tuominen
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Priority to FI20041524A priority Critical patent/FI117369B/fi
Publication of FI20041524A0 publication Critical patent/FI20041524A0/fi
Priority to US11/667,429 priority patent/US8062537B2/en
Priority to PCT/FI2005/000499 priority patent/WO2006056643A2/en
Priority to KR1020077014479A priority patent/KR101101603B1/ko
Priority to CN2005800402916A priority patent/CN101065843B/zh
Priority to JP2007542017A priority patent/JP5160895B2/ja
Publication of FI20041524A publication Critical patent/FI20041524A/fi
Application granted granted Critical
Publication of FI117369B publication Critical patent/FI117369B/fi

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Description

117369
Menetelmä elektroniikkamoduulin valmistamiseksi
Keksinnön kohteena on menetelmä elektroniikkamoduulin valmistamiseksi.
Erityisesti keksinnön kohteena on valmistusmenetelmä, jossa yksi tai useampi 5 komponentti sijoitetaan eristemateriaalin sisälle ja yhdistetään johdekuviorakenteeseen. Valmistettava elektroniikkamoduuli voi olla piirilevyn kaltainen moduuli, joka sisältää useita komponentteja, jotka on liitetty sähköisesti toisiinsa elektroniikkamoduuliin valmistettujen johderakenteiden välityksellä. Elektroniikkamoduuli voi sisältää mikropiirejä, joihin liittyy useampia kontaktiterminaaleja. Mikropiirien lisäksi tai sijasta 10 asennusalustaan voidaan toki upottaa muitakin komponentteja, esimerkiksi passiivikom- ponentteja. Elektroniikkamoduuliin pyritään siis upottamaan sellaisia komponentteja, joita tyypillisesti liitetään koteloimattomana piirilevylle (piirilevyn pintaan). Toinen merkittävä komponenttiryhmä ovat komponentit, jotka tyypillisesti koteloidaan piirilevylle liittämistä varten. Keksinnön kohteena olevat elektroniikkamoduulit voivat 15 toki sisältää myös toisenlaisia komponentteja.
Patenttijulkaisussa US 6,284,564 B1 on kuvattu menetelmä elektroniikkamoduulin valmistamiseksi. Menetelmässä valmistus aloitetaan eristekalvosta. Eristekalvon toiselle *; pinnalle levitetään adhesiivi, joko siten, että adhesiivi levitetään paljaalle eristekalvolle * * * tai sitten eristekalvolle valmistetaan ensin johdekuvioita. Tämän jälkeen eristekalvoon * 4 : 20 porataan reiät läpivientejä varten. Reiät porataan myös elektroniikkamoduuliin *:**: liitettävän komponentin kontaktialueiden tulevien sijaintipaikkojen kohdille. Tämän jälkeen komponentti kiinnitetään adhesiivikerrokseen kontaktialueet porattujen reikien • ·· suhteen asemoituina. Porattuihin reikiin ja eristekalvon vapaalle pinnalle kasvatetaan johdekerros, joka kuvioidaan johdekuviokerrokseksi.
« • · * 25 Patenttijulkaisussa US 6,475,877 B1 on kuvattu toinen menetelmä elektroniikka- • · • · · • e moduulin valmistamiseksi. Valmistus aloitetaan paljaasta eristekalvosta. Eristekalvo . pinnoitetaan ensiksi johdepinnoitteella ja tämän jälkeen johdepinnoitteeseen kuvioidaan • * . aukot liitettävän komponentin kontaktialueiden kohdalle. Tämän jälkeen eristekalvon • » · **:.* vastakkaiselle pinnalle levitetään adhesiivi, jonka avulla komponentti kiinnitetään • · * "· 30 kalvon pintaan johdepinnoitteeseen kuvioitujen aukkojen avulla kohdistettuna. Tämän jälkeen eriste- ja liimakerrosten läpi avataan reiät johdepinnoitteeseen kuvioitujen 2 117369 aukkojen kohdalle. Aukkoihin ja johdepinnoitteen päälle kasvatetaan metallia, joka kuvioidaan johdekuviokerrokseksi.
Edellä kuvatuissa menetelmissä komponentti kohdistetaan joko suoraan läpireikään (US 6,284,564 Bl) tai komponentti ja läpireika kohdistetaan molemmat johde-5 pinnoitteen muodostaman kiinteän kohdistusmaskin avulla (US 6,475,877 Bl). Tästä syystä molemmissa menetelmissä voidaan kohdistustarkkuuden olettaa olevan hyvä komponentin, läpivientien ja johdekuvioiden välillä. Pyrittäessä valmistamaan kustannustehokkaasti pienikokoisia ja luotettavia rakenteita, komponentin kohdistaminen on merkittävä tekijä. Komponentti tulisi kyetä kohdistamaan erittäin tarkasti ja 10 luotettavasti, koska väärin kohdistetut komponentit aiheuttavat luotettavuusongelman ja myös pienentävät saantoa, jolloin moduulin valmistuksen kannattavuus kärsii.
Keksinnön tarkoituksena on luoda uusi menetelmä, jolla komponentteja voidaan sijoittaa piirilevyn tai muun elektroniikkamoduulin sisään. Uuden menetelmän tulisi edellä viitattujen menetelmien tapaan mahdollistaa komponenttien tarkka kohdis-15 taminen.
Keksintö perustuu siihen, että valmistaminen aloitetaan kerroskalvosta, joka käsittää ainakin johdekerroksen sekä tämän ensimmäisellä pinnalla olevan eristekerroksen. Lisäksi johdekerroksen toisella pinnalla voi olla tukikenos, joka voi olla • Il •y1' eristemateriaalia tai johdemateriaalia. Tämän jälkeen valmistetaan komponenttien • · · / / 20 kontaktialueiden tulevia sijainteja vastaaville kohdille kontaktiaukot. Kontaktiaukot J j j ·'· · valmistetaan koko kerroskalvon läpi, tai tukikerrosta käytettäessä ainakin . eristekerroksen ja johdekenroksen läpi. Tämän jälkeen komponentit kiinnitetään ·* 9 "II johdekenroksen ensimmäisellä pinnalla olevaan eristekerrokseen kontaktiaukkojen • · suhteen kohdistettuina. Kiinnittäminen voidaan suorittaa esimerkiksi eristävän liiman 25 avulla. Tämän jälkeen kontaktiaukkojen kautta muodostetaan sähköiset kontaktit ♦ **··, johdekerroksen ja komponentin kontaktialueiden välille. Sähköisten kontaktien • « « « · • , valmistamisen j älkeen johdekerroksesta valmistetaan j ohdekuvioita.
• * *:**: Täsmällisemmin sanottuna keksinnön mukaiselle menetelmälle on tunnusomaista se, . . \ mikä on esitetty patentti vaatimuksessa 1.
• m • · · *· *5 30 Keksintö taijoaa edellä esitetyille menetelmille vaihtoehtoisen valmistusmenetelmän, jolla on tiettyjen sovellusten kannalta edullisia ominaisuuksia.
3 117369
Keksinnön mukaisessa menetelmässä lähtömateriaalina käytettävälle kerroskalvolle voidaan esimerkiksi valita valmistusprosessin kannalta sopiva jäykkyys eristekerroksen paksuudesta ja materiaaliomaisuuksista riippumatta. Tämä taijoaa julkaisujen US 6,284,564 B1 ja US 6,475,877 B1 ratkaisuista poiketen mahdollisuuden valita 5 eristekerroksen paksuus ja materiaali valmistettavan elektroniikkamoduulin kannalta optimaaliseksi. Edellä mainittujen julkaisujen ratkaisuissa on jouduttu käytännössä käyttämään eristekalvona polyimidikalvoa.
Tästä huolimatta keksinnön sovellusmuodoissa kerroskalvon jäykkyys voidaan valita myös valmistusprosessin kannalta optimaaliseksi. Kerroskalvon sopiva jäykkyys 10 voidaan saavuttaa johdekerroksen avulla tai tarvittaessa voidaan käyttää tukikalvoa.
Vastaavista syistä keksinnön sovellusmuodoissa eristekerroksen paksuus voidaan tarvittaessa valita myös selvästi ohuemmaksi kuin edellä mainittujen julkaisujen kuvaamia menetelmiä käytettäessä. Komponentti voidaan toki liimata myös suoraan johdekerroksen pintaan - ilman välissä olevaa eristekerrosta - mutta eristekerroksen 15 käytöllä voidaan ajatella olevan joitakin etuja ainakin tiettyjen sovellusmuotojen osalta. Ensiksikin liimakerrokseen saattaa jäädä ilmakuplia, jotka voivat aiheuttaa virhelähteen, koska johdekerroksen ja komponentin välistä voisi tällöin jäädä puuttumaan eristemateriaali. Ilmakuplat saattavat aiheuttaa myös ei-toivotun etsaustuloksen kemiallista syövytystä käyttävissä prosesseissa. Lisäksi sopivasti valitun, esivalmistetun * * * * 20 eristekerroksen avulla voidaan saavuttaa liimaa parempi adheesio johdekerrokseen.
• · • » * · « · Sovellusmuodoissa voidaan käyttää myös johdekerroksen pinnalla sellaista eristekerrosta, jolla on itsellään adheesio-ominaisuus komponentin suuntaan. Tällöin ei *#* *;;; tarvita erillistä liimaamisvaihetta ja valmistusprosessista tulee yksinkertaisempi.
* * *" Tällaisella sovellusmuodolla voidaan ainakin joissakin tapauksissa päästä edullisempiin . 25 valmistuskustannuksiin ja parempaan saantoon.
• · · #··· •... · Edelleen erona julkaisujen US 6,284,564 B1 ja US 6,475,877 B1 kuvaamiin ratkaisuihin ·;··· on se, että lähtömateriaalina oleva kerroskalvo sisältää jo oleellisen paksuisen johdekerroksen, joten johdekuviokerroksen vaatimaa johdemateriaalia ei välttämättä , *·. tarvitse tuoda moduuliaihioon kontaktiaukkojen metalloinnin yhteydessä. Tällöin « · « • · · : 30 voidaan siis käyttää myös sellaisia kontaktiaukkojen metallointi- tai täyttömenetelmiä, « * jotka kasvattavat huonosti tai eivät kasvata ollenkaan johdemateriaalia tasaisille 4 117369 pinnoille. Sähkökemiallista kasvatusta käytettäessä taas saavutetaan se etu, että eristekerroksen pinnalle ei tarvitse enää valmistaa johtavaa pinnoitetta vastaelektrodin muodostamista varten.
Keksinnön yhdessä sovellusmuodossa käytetään liimakerrosta ainoastaan komponentin 5 ja eristekerroksen välisellä alueella, jolloin liiman kulutusta voidaan vähentää edellä mainittujen julkaisujen kuvaamiin menetelmiin verrattuna.
Keksintöä tarkastellaan seuraavassa esimerkkien avulla ja oheisiin piirustuksiin viitaten.
Kuviot 1-9 esittävät poikkileikkauskuvasaijana yhden sovellusmuodon mukaista valmistusmenetelmää.
10 Sovellusmuotojen mukaisissa menetelmissä valmistus voidaan aloittaa esimerkiksi johdekerroksen 4, joka voi olla esimerkiksi metallikerros, ja eristekenroksen 10 muodostamasta kerroskalvosta. Yksi soveltuva johdekerroksen 4 valmistusmateriaali on kuparikaivo (Cu). Mikäli prosessiin valittava johdekalvo 4 on hyvin ohut tai johdekalvo ei muusta syystä ole mekaanisesti kestävä, johdekalvoa 4 on suositeltavaa tukea 15 tukikerroksen 12 avulla. Tukikerros 12 voi olla esimerkiksi sähköäjohtavaa materiaalia, kuten alumiinia (AI), terästä tai kuparia, tai eristävää materiaalia, kuten polymeeriä.
Eristekeiros 10 voi olla esimerkiksi polymeeriä, kuten epoksia. Paksuudeltaan m * * ·;·: eristekerros 10 on tyypillisesti alle 200 mikrometriä, esimerkiksi 1-20 mikrometriä ja
• · I
/ mielellään alle 10 mikrometriä. Valmistettaessa ohuita elektroniikkamoduuleja, • * · :; 20 eristekerroksen sopiva paksuus on tyypillisesti välillä noin 4 - noin 7 mikrometriä.
« *
Kerroskalvo voidaan valmistaa käyttämällä piirilevyteollisuudessa hyvin tunnettuja valmistusmenetelmiä. Kerroskalvo voidaan valmistaa esimerkiksi laminoimalla «*# kerroksen yhteen.
» \lll9 Ennen komponentin 6 liittämistä kemoskalvoon, johdekerrokseen 4 ja eristekerrokseen • + • 25 10 valmistetaan kontaktiaukot 17 liitettävän komponentin 6 kontaktialueiden 7 * kohdalle. Kontaktiaukot 17 voidaan valmistaa esimerkiksi poraamalla laserin avulla.
Kontaktiaukkojen 17 keskinäinen sijainti valitaan komponentin kontaktialueiden 7 keskinäisen sijainnin mukaan ja kunkin kontaktiaukkoryhmän sijainti ja asema valitaan m * *· '·* siten, että komponentti tulee sijoitetuksi oikein suhteessa koko elektroniikkamoduuliin.
30 Kutakin sähköisen kontaktin muodostamiseen osallistuvaa kontaktialuetta 7 kohti 5 117369 valmistetaan siis tyypillisesti yksi kontaktiaukko 17. Valmistettavien kontaktiaukkojen 17 pinta-ala voi olla jotakuinkin yhtä suuri kuin vastaavan kontaktialueen 7 pinta-ala. Kontaktiaukon 17 pinta-ala voidaan toki valita myös pienemmäksi tai joissakin sovellusmuodoissa hieman suuremmaksi kuin vastaavan kontaktialueen 7 pinta-ala. 5 Mikäli kontaktialueen 7 pinta-ala on hyvin suuri, kontaktialuetta kohti voidaan valmistaa useampia kontaktiaukkoja.
Kontaktiaukot 17 voidaan porata johdekerroksen ensimmäisen tai toisen pinnan suunnasta. Mikäli sovellusmuodossa käytetään tukikerrosta 12, joka on siis johdekerroksen toisella pinnalla, kontaktiaukot 17 voi olla edullista porata ensimmäisen 10 pinnan suunnasta, koska tällöin porattavien aukkojen ei välttämättä tarvitse läpäistä kokonaan tukikerrosta 12. Tällaisessa sovellusmuodossa kontaktiaukot 17 avautuvat myöhemmin, kun tukikenos 12 irrotetaan. Kontaktiaukot voidaan avata myös siten, että johdekerroksen 4 ja tukikerroksen 12 muodostamaa materiaalikerrosta ohennetaan etsaamalla tukikerroksen suunnasta. Johdekenos 4 ja tukikerros 12 voivat muodostua 15 myös yhdestä materiaalikerroksesta. Tällöin tukikerrosta 12 vastaava osa materiaalikerroksesta poistuu ja kontaktiaukot 17 avautuvat. Kontaktiaukon 17 on siis tarkoitus ulottua läpi koko johdekerroksen 4.
Komponentit 6 kiinnitetään eristekerroksen 10 pinnalle liiman avulla. Liimaamista varten eristekerroksen 10 liitospiiuialle tai komponentin 6 liitospinnalle tai molemmille 20 liitospinnoille levitetään liimakerros 5. Tämän jälkeen komponentit 6 voidaan kohdistaa i « 6 117369 tavallisemmin komponentin 6 pinnasta ulkonevia kontaktiulokkeita, kuten kontaktinystyjä. Kontaktialueita tai -ulokkeita on komponentissa 6 yleensä vähintään kaksi. Monimutkaisissa mikropiireissä kontaktialueita voi olla hyvinkin monta.
Monissa sovellusmuodoissa on edullista levittää liitospinnalle tai liitospinnoille liimaa 5 niin runsaasti, että liima täyttää kauttaaltaan komponenttien 6 ja eristekerroksen 10 väliin jäävän tilan. Tällöin ei tarvita erillistä täyteainetta. Komponenttien 6 ja eristekerroksen 10 väliin jäävän tilan täyttyminen vahvistaa komponentin 6 ja eristekerroksen 10 välistä mekaanista kytkentää, jolloin saavutetaan mekaanisesti kestävämpi rakenne. Liimaamisen yhteydessä liimaa joutuu myös kontaktiaukkoihin 17.
10 Liimalla tarkoitetaan materiaalia, jolla komponentit voidaan kiinnittää eristekerroksen 10. Liiman yksi ominaisuus on se, että liima voidaan levittää eristekerroksen ja/tai komponentin pinnalle suhteellisen juoksevassa tai muutoin pinnanmuotoihin mukautuvassa muodossa, esimerkiksi kalvon muodossa. Liiman toinen ominaisuus on se, että levittämisen jälkeen liima kovettuu tai voidaan kovettaa ainakin osittain siten, että liima 15 kykenee pitämään komponentin paikoillaan (eristekerroksen 10 suhteen) ainakin niin kauan kunnes komponentti kiinnitetään rakenteeseen jollakin muulla tavalla. Liiman kolmas ominaisuus on adheesiokyky eli kyky taittua liimattavaa pintaan.
Liimaamisella tarkoitetaan komponentin ja eristekerroksen 10 kiinnittämistä toisiinsa * * * Ί*1 liiman avulla. Liimattaessa siis liimaa tuodaan komponentin ja eristekerroksen 10 väliin * * * / / 20 ja asetetaan komponentti eristekerroksen 10 suhteen sopivaan asemaan, jossa liima on * * * ; kosketuksessa komponentin ja eristekerroksen 10 kanssa ja ainakin osittain täyttää • * , komponentin ja eristekerroksen 10 välisen tilan. Tämän jälkeen liiman annetaan • Il (ainakin osittain) kovettua tai liima aktiivisesti kovetetaan (ainakin osittain) siten, että • a • a komponentti kiinnittyy liiman avulla eristekerrokseen 10. Joissakin sovellusmuodoissa 25 komponentin kontaktiulokkeet saattavat liimauksen aikana työntyä liimakerroksen läpi ja ulottua jopa kontaktiaukkoihin 17.
« · • * * ·:··; Sovellusmuodoissa käytettävä liima on esimerkiksi lämpökovetteinen epoksi. Liima ·:**: valitaan siten, että käytettävällä liimalla on riittävä adheesio eristekerrokseen 10 ja ; komponenttiin. Yksi edullinen liiman ominaisuus on sopiva lämpölaajenemiskerroin, a a a : 30 jolloin liiman lämpölaajeneminen ei poikkea liian paljon ympäröivän materiaalin • a lämpölaajenemisesta prosessin aikana. Valittavalla liimalla tulisi myös mielellään olla 7 117369 lyhyt kovetusaika, mielellään korkeintaan muutamia sekunteja. Tässä ajassa liiman tulisi kovettua ainakin osittain siten, että liima kykenee pitämään komponentin paikoillaan. Lopullinen kovettuminen voi viedä selvästi enemmän aikaa ja loppukovetus voidaankin suunnitella tapahtuvaksi myöhempien prosessivaiheiden yhteydessä. Liiman 5 tulee myös kestää käytettävät prosessilämpötilat, esimerkiksi kuumentaminen 100 - 265 °C lämpötilaan muutamia kertoja, sekä valmistusprosessin muu rasitus, esimerkiksi kemiallinen tai mekaaninen rasitus. Liiman sähkönjohtavuus on mielellään eristemateriaalien sähkönjohtavuuden luokkaa.
Elektroniikkamoduulin, esimerkiksi piirilevyn, perusmateriaaliksi valitaan soveltuva 10 eristemateriaalikerros 1. Eristemateriaalikerros 1 voi olla esimerkiksi polymeerialusta, kuten lasikuituvahvistettu epoksilevy FR4. Muita esimerkkejä soveltuvista eristemateriaalikerroksen 1 materiaaleista ovat PI (polyimidi), FR5, aramidi, polytetrafluorieteeni, Teflon®, LCP (liquid crystal polymer) ja esikovetettu sidoskerros eli prepregi.
15 Eristemateriaalikerrokseen 1 valmistetaan sopivalla menetelmällä eristekerrokseen 10 liimattujen komponenttien 6 koon ja keskinäisen aseman mukaan valitut syvennykset tai läpireiät. Syvennykset tai läpireiät voidaan valmistaa myös hieman komponentteja 6 suuremmiksi, jolloin eristemateriaalikerrokseen 1 kohdistaminen eristekerroksen 10 ja *:· komponenttien 6 suhteen ei ole niin kriittistä. Mikäli prosessissa käytetään eriste- 20 materiaalikerrosta 1, johon tehdään läpireiät komponentteja 6 varten, tiettyjä etuja : voidaan saavuttaa käyttämällä lisäksi erillistä eristemateriaalikerrosta 11, johon ei ole valmistettu reikiä. Tällainen eristemateriaalikerros 11 voidaan sijoittaa eristemateriaali-kerroksen 1 päälle peittämään komponentteja varten valmistetut läpireiät.
• · « ·
Eristemateriaalikerros 1 voidaan myös valmistaa siten, että eristekerroksen 10 ja 25 komponentin 6 päälle levitetään juoksevassa muodossa olevaa eristemateriaalia tai » »»»» asetetaan osittain kovettumaton eristemateriaalilevy. Tämän jälkeen eristemateriaalia * * * , kovetetaan, jolloin syntyy eristemateriaalikerros 1.
• ♦ *:··: Mikäli valmistettavaan elektroniikkamoduuliin halutaan toinen johdekerros, tämä . voidaan valmistaa esimerkiksi eristemateriaalikerroksen 1 pinnalle. Sovellusmuodoissa, • \ · 30 joissa käytetään toista eristemateriaalikerrosta 11, johdekerros voidaan valmistaa tämän toisen eristemateriaalikerroksen 11 pinnalle. Toisesta johdekerroksesta 9 voidaan 8 117369 haluttaessa valmistaa johdekuvioita 19. Johdekerros 9 voidaan valmistaa esimerkiksi vastaavalla tavalla kuin johdekalvo 4. Toisen johdekalvon 9 valmistaminen ei kuitenkaan ole tarpeellista yksinkertaisissa sovellusmuodoissa ja yksinkertaisia elektroniikkamoduuleja valmistettaessa. Toista johdekalvoa 9 voidaan kuitenkin 5 hyödyntää monella tavoin, kuten johdinkuvioiden lisätilana ja komponenttien 6 ja koko moduulin suojaamisessa sähkömagneettista säteilyä vastaan (EMC-suojaus). Toisen johdekalvon 9 avulla voidaan myös vahvistaa rakennetta ja vähentää esimerkiksi moduulin käyristymistä.
Elektroniikkamoduuliin valmistetaan läpiviennit, joiden kautta voidaan muodostaa 10 sähköiset kontaktit komponenttien 6 kontaktialueiden ja johdekerroksen 4 välille. Läpivientien valmistamista varten kontaktiaukot 17 puhdistetaan aukkoihin mahdollisesti työntyneestä liimasta ja muusta materiaalista. Tämä suoritetaan luonnollisesti johdemateriaalin 4 toisen pinnan suunnasta, sillä komponentit on liimattu ensimmäiselle pinnalle. Kontaktiaukkojen puhdistamisen yhteydessä on mahdollista 15 puhdistaa myös komponenttien 6 kontaktialueet 7, jolloin edellytykset korkealaatuisen sähköisen kontaktin valmistamiselle edelleen paranevat. Puhdistaminen voidaan suorittaa esimerkiksi plasmatekniikalla, kemiallisesti tai laserin avulla. Mikäli kontaktiaukot 17 ja kontaktialueet ovat valmiiksi riittävän puhtaat, puhdistaminen voidaan luonnollisesti jättää suorittamatta.
• • 99 9 9999 : 20 Puhdistamisen jälkeen on mahdollista myös tarkastaa komponentin 6 kohdistamisen • · : onnistuminen, sillä oikein kohdistetun komponentin kontaktialueet 7 näkyvät ··· » ·;*** kontaktiaukkojen 17 läpi johdekerroksen 4 suunnasta katsottaessa.
• 99 *;;; Komponentin 6 kohdistamisen onnistuminen voidaan tarkastaa myös ennen • 9 ***** puhdistamista, mikäli liima ei täytä kontaktiaukkoja 17, liima on läpinäkyvää tai mikäli . 25 johdekerros 4, eristekerros 10 ja mahdollinen tukikerros 12 ovat niin ohuita, että 999 9 ’!!! komponentin kontaktialueet 7 voidaan nähdä kerrosten läpi. Tarkastaminen on helpointa « · käytettäessä läpinäkyvää liimaa.
9 9 9 ·*··: Tämän jälkeen reikiin 17 tuodaan johdemateriaalia siten, että muodostuu sähköinen . kontakti komponenttien 6 ja johdekerroksen 4 välille. Johdemateriaali voidaan * · : 30 valmistaa esimerkiksi täyttämällä kontaktiaukot sähköä johtavalla pastalla. Johde- • n • 9 materiaali voidaan valmistaa myös jollakin useista piirilevyteollisuudessa tunnetuista 117169 9 kasvatusmenetelmistä. Tällä hetkellä parhaat sähköiset kontaktit saadaan valmistettua muodostamalla metallurginen liitos esimerkiksi kasvattamalla johdemateriaali kemiallisella tai sähkökemiallisella menetelmällä. Tällaisia menetelmiä pyritään siis käyttämään ainakin vaativimmissa sovellusmuodoissa. Yksi hyvä vaihtoehto on ohuen 5 kerroksen kasvattaminen kemiallisella menetelmällä ja kasvatuksen jatkaminen edullisemmalla sähkökemiallisella menetelmällä. Näiden menetelmien lisäksi voidaan toki käyttää myös jotakin muuta menetelmää, josta on hyötyä lopputuloksen kannalta.
Seuraavassa tarkastellaan lähemmin joitakin mahdollisia sovellusmuotoja kuvioiden 1-9 esittämien menetelmävaiheiden avulla.
10 Vaihe A (kuvio 1):
Vaiheessa A valitaan prosessin lähtömateriaaliksi soveltuva kerroskalvo, joka käsittää johdekerroksen 4 ja eristekerroksen 10 johdekerroksen 4 ensimmäisellä pinnalla. Lähtö-materiaaliksi voidaan valita myös kerroskalvo, jossa johdekerroksen 4 toisella pinnalla on tukikerros 12. Tukikerros 12 on optionaalinen ja se on esitetty katkoviivoitettuna ja 15 ainoastaan kuviossa 2. Kerroskalvo voidaan valmistaa esimerkiksi siten, että otetaan käsiteltäväksi soveltuva tukialusta 12 ja tämän tukialustan 12 pinnalle kiinnitetään soveltuva johdekalvo johdekerroksen 4 muodostamista varten sekä eristekalvo eristekerroksen 10 muodostamista varten.
·«· 7‘. Tukialusta 12 voi olla esimerkiksi sähköäjohtavaa materiaalia, kuten alumiinia (AI) tai • e · • ·♦ / 20 kuparia, tai eristävää materiaalia, kuten polymeeriä. Johdekerros 4 voidaan muodostaan * · » j esimerkiksi kiinnittämällä tukialustan 12 toiselle pinnalle ohut metallikalvo, esimerkiksi • · laminoimalla se kuparista (Cu). Metallikalvo voidaan kiinnittää tukialustaan esimerkiksi ,···, adheesiokerroksella, joka on levitetty tukialustan 12 tai metallikalvon pinnalle ennen • ♦ • »· metallikerroksen laminointia. Metallikalvossa ei tarvitse tässä vaiheessa olla mitään 25 kuvioita.
*·· • · *·»’ Eristekerros 10 voi puolestaan olla esimerkiksi epoksia.
*
Vaihe B (kuvio 2): • · # : Komponentin sähköisten kontaktien tarvitsemia läpivientejä varten valmistetaan ··· ;\| kontaktiaukot 17. Kontaktiaukot 17 valmistetaan eristekerroksen 10 ja johdekerroksen 4 30 läpi esimerkiksi laserilla tai mekaanisesti poraamalla. Kuvion sovellusmuodossa ίο 117369 kontaktiaukot 17 on porattu johdekerroksen ensimmäisen pinnan suunnasta ja ne ulottuvat tukikerroksen 12 materiaaliin saakka. Kuvion sovellusmuodossa kontaktiaukkojen 17 lisäksi on valmistettu läpireikä 3, jota voidaan käyttää apuna kohdistuksessa.
5 Vaihe C (kuvio 3):
Vaiheessa C eristekerroksen 10 päälle levitetään liimakerros 5 niille alueille, joille komponentteja 6 kiinnitetään. Näitä alueita voidaan kutsua liitäntäalueiksi. Liimakerrokset 5 voidaan kohdistaan esimerkiksi kontaktiaukkojen 17 avulla. Liimakerroksen paksuus valitaan siten, että liima täyttää hyvin komponentin 6 ja 10 eristekerroksen 10 välisen tilan, kun komponentti 6 painetaan kiinni liimakerrokseen 5. Mikäli komponentti 6 käsittää kontaktiulokkeita 7, liimakerroksen 5 paksuuden olisi hyvä olla kontaktiulokkeiden 7 korkeutta suurempi, esimerkiksi noin 1,1-10 -kertainen, jotta komponentin 6 ja eristekerroksen 10 välinen tila täyttyy hyvin. Komponenttia 6 varten muodostettavan liimakerroksen 5 pinta-ala voi myös olla hieman komponentin 6 15 vastaavaan pinta-alaa suurempi, mikä omalta osaltaan vähentää huonon täyttymisen riskiä.
Vaihetta C voidaan modifioida siten, että liimakerros 5 levitetään eristekerroksen 10 liitäntäalueiden sijasta komponenttien 6 liitäntäpinnoille. Tämä voidaan suorittaa
«M
···· esimerkiksi siten, että komponentti kastetaan liimassa ennen sen latomista paikalleen • · * / / 20 elektroniikkamoduuliin. On myös mahdollista menetellä siten, että liimaa levitetään • * * : : | sekä eristekerroksen 10 liitäntäalueille että komponenttien 6 liitäntäpinnoille.
* »
Sovellusmuodoissa käytettävä liima on sähköneriste, joten liimakerros 5 itsessään ei : ’ “ 2 synnytä sähköistä kontaktia komponentin 6 kontaktialueiden 7 välille.
Vaihe D (kuvio 4): • •M « 25 Vaiheessa D komponentit 6 asetetaan paikoilleen elektroniikkamoduuliin. Tämä ·;··· voidaan suorittaa esimerkiksi siten, että Iadontakoneen avulla komponentit 6 painetaan ·:·*: liimakerrokseen 5. Ladontavaiheessa voidaan menetellä esimerkiksi julkaisujen . *·. US 6,284,564 B1 ja US 6,475,877 B1 laivaamaan tapaan, ja komponentit 6 on joka • · · : tapauksessa mahdollista kohdistaa yhtä lailla tarkasti paikoilleen kontaktiaukkojen 17 *· *! π 117369 avulla. Karkeammassa kohdistuksessa on mahdollista käyttää apuna myös läpireikiä 3 tai muita kohdistusmerkkejä, mikäli tällaisia on levyyn valmistettu.
Komponentit 6 voidaan liimata yksitellen tai sopivissa ryhmissä. Tyypillisesti menetellään siten, että moduuliaihio tuodaan sopivaan asemaan ladontakoneen suhteen 5 ja tämän jälkeen komponentti 6 kohdistetaan ja painetaan kiinni moduuliaihioon, joka pidetään kohdistamisen ja kiinnittämisen ajan liikkumattomana.
Vaihe £ (kuvio 5):
Eristekerroksen 10 päälle asetetaan eristemateriaalikerros 1, johon on ennalta valmistettu reiät 2 liimattuja komponentteja 6 varten. Eristemateriaalikerros 1 voidaan 10 valmistaa sopivasta polymeerialustasta, johon valmistetaan komponenttien 6 koon ja sijainnin mukaan valitut reiät tai syvennykset, jollakin sopivalla menetelmällä. Polymeerialusta voi olla esimerkiksi piirilevyteollisuudessa tunnettuja yleisesti käytetty prepreg.
Vaihe E on hyvä suorittaa vasta sen jälkeen kun liimakerros 5 on kovetettu tai muutoin 15 kovettunut riittävästi, jotta komponentit 6 pysyvät paikoillaan eristemateriaalikerroksen 1 asettamisen aikana.
Eristemateriaalikerros 1 voidaan valmistaa myös siten, että komponentin ja • · * eristekerroksen 10 päälle asetetaan reiätön eristemateriaalilevy, joka kovetetaan • · · • ·· .* ,* myöhemmin. Levyn on tällöin oltava riittävän pehmeä ja joustava. Tällainen levy voi ♦ · 9 • * » I 20 olla esimerkiksi sopivasti valittu prepreg. Eristemateriaalikerros 1 voidaan valmistaa • * . myös siten, että komponentin ja eristekerroksen 10 päälle levitetään juoksevassa muodossa olevaa eristemateriaalia, joka myöhemmin kovetetaan.
* « • · ·
Vaihe F (kuvio 6): «••i ,···. Vaiheessa F eristemateriaalikerroksen 1 päälle asetetaan kuvioimaton eristemateriaali- • z * e 25 kerros 11 ja tämän päälle johdekerros 9. Eristemateriaalikerros 11 voidaan eristemateri- * aalikerroksen 1 tapaan valmistaa soveltuvasta polymeerikalvosta, esimerkiksi edellä . * mainitusta prepreg alustasta. Johdekerros 9 voi puolestaan olla esimerkiksi kuparikaivo : * tai jokin muu tarkoitukseen soveltuva kalvo.
• I • · * « »· • ♦ 12 117369
Vaihe F on hyödyllinen sovellusmuodoissa, joissa eristemateriaalikerros 1 sisältää avonaisia reikiä 2 komponenttien 6 ympärillä ja myös eristemateriaalikerroksen 1 vastakkaiselle puolelle halutaan liittää johdekerros 9. Tällöin eristemateriaali 11 täyttää komponenttien aukot 2 ja kiinnittää johdekerroksen 9 ja eristemateriaalikerroksen 1 5 toisiinsa. On myös mahdollista menetellä siten, että aukot 2 täytetään erillisellä täyteaineella. Johdekerros 9 voidaan liittää myös suoraan eristemateriaalikerrosta 1 vasten ennen kuin kerros 1 kovetetaan.
Vaihe F on siis hyödyllinen joissakin sovellusmuodoissa, mutta voidaan useissa sovellusmuodoissa myös aivan hyvin jättää pois tai korvata toisenlaisella menettelyllä.
10 Vaihe G (kuvio 7):
Vaiheessa kerrokset 1,11 ja 9 prässätään lämmön ja paineen avulla siten, että polymeeri (kerroksissa 1 ja 11) muodostaa yhtenäisen ja tiiviin kerroksen johdekerrosten 4 ja 9 väliin komponenttien 6 ympärille. Tällä menettelyllä toisesta johdekerroksesta 9 tulee varsin tasainen ja tasomainen.
15 Valmistettaessa yksinkertaisia ja yhden johdekuviokerroksen 14 käsittäviä elektroniikkamoduuleja vaihe F voidaan jopa jättää kokonaan pois tai laminoida rakenteeseen kerrokset 1 ja 11 ilman johdekerrosta 9.
Vaihe G liittyy siis läheisesti vaiheeseen F, joten edellä vaiheen F yhteydessä esitetyt * * * / / modifikaatiot koskevat myös vaihetta G.
• · · • · ··· · ·;**: 20 Mikäli kerroskalvo sisältää tukikerroksen 12, tukikerros 12 voidaan tässä vaiheessa irrottaa tai muutoin poistaa rakenteesta. Poistaminen voidaan tehdä esimerkiksi mekaanisesti tai syövyttämällä.
<;§ Sovellusmuodossa, jossa eristemateriaalikerroksen 1 pinnalla on paksu yhtenäinen * ,···, johdekerros (4 ja 12 yhdessä), voidaan johdekerroksesta syövyttää pois tukialustaa 12 * . 25 vastaava osuus. Näin voidaan avata kontaktiaukot 17 johdekerroksen 4 toisella pinnalla.
) Kontaktiaukot 17 ovat kuitenkin tällöin yleensä liiman 5 täyttämät.
« · . Tämän jälkeen kontaktiaukot 17 puhdistetaan liimasta sopivalla menetelmällä, * + · : esimerkiksi kemiallisesti, laserilla tai plasmaetsauksella. Samalla puhdistetaan komponentin kontaktialueet 7, jotka sijaitsevat kantaktiaukkojen 17 "pohjalla”.
13 117369 Tässä vaiheessa voidaan myös haluttaessa valmistaa muita reikiä, esimerkiksi reikä 3 eristemateriaalikerroksen 1 läpäisevää läpivientiä varten.
Vaihe H (kuvio 8):
Vaiheessa H kasvatetaan johdemateriaalia kontaktiaukkoihin 17, Esimerkkiprosessissa 5 johdemateriaalia kasvatetaan samalla myös muualle alustan päälle, joten myös johdekerrosten 4 ja 9 paksuudet kasvavat. Johdemateriaalia voidaan haluttaessa kasvattaa myös reikään 3.
Kasvatettava johdemateriaali voi olla esimerkiksi kuparia tai jotain muuta riittävästi sähköä johtavaa materiaalia. Johdemateriaalin valinnassa otetaan huomioon materiaalin 10 kyky muodostaan sähköinen kontakti komponentin 6 kontaktiulokkeiden 7 materiaalin kanssa. Yhdessä esimerkkiprosessissa johdemateriaali on pääasiassa kuparia. Kupari-metallointi voidaan tehdä pinnoittamalla reiät 17 ohuella kerroksella kemiallista kuparia ja tämän jälkeen pinnoitusta voidaan jatkaa sähkökemiallisella kuparinkasvatus-menetelmällä. Kemiallista kuparia käytetään esimerkissä siksi, koska se pinnoittuu 15 myös liiman päälle ja toimii sähkönjohtajana sähkökemiallisessa pinnoituksessa. Metallin kasvatus voidaan siis suorittaa markakemiallisella menetelmällä, joten kasvattaminen on halpaa ja johderakenteesta tulee hyvälaatuinen.
Vaiheen H tarkoituksena on muodostaa sähköinen kontakti komponentin 6 ja : johdekerroksen 4 välille. Vaiheessa H ei siis ole välttämätöntä kasvattaa johdekerrosten 0 *
: 20 4 ja 9 paksuutta, vaan prosessi voidaan aivan hyvin suunnitella siten, että vaiheessa H
·»» * ainoastaan täytetään reiät 17 sopivalla materiaalilla. Sähköinen kontakti voidaan '·· valmistaa esim. täyttämällä kontaktiaukot 17 sähköä johtavalla pastalla tai käyttää **·· jotakin muuta soveltuvaa mikroläpivientien metallointimenetelmää.
*« * . Vaihe I (kuvio 9): ···· 25 Vaiheessa I alustan pinnoilla olevista johdekerroksista 4 ja 9 valmistetaan halutut johdekuviot 14 ja 19. Mikäli sovellusmuodossa käytetään ainoastaan johdekerrosta 4, kuviot muodostetaan ainoastaan alustan yhdelle puolelle. Voidaan myös menetellä siten, että johdekuvioita muodostetaan ainoastaan johdekerroksesta 4 vaikka sovellus- * * * muodossa käytettäisiinkin myös toista johdekerrosta 9. Tällaisessa sovellusmuodossa • 99 • 9 kuvioimaton johdekerros 9 voi toimia esimerkiksi elektroniikkamoduulia mekaanisesti tukevana tai suojaavana kerroksena tai suojana sähkömagneettista säteilyä vastaan.
117369 14
Johdekuviot 14 voidaan valmistaa esimerkiksi poistamalla johdekerroksen 4 johdemateriaali johdekuvioiden ulkopuolelta. Johdemateriaalin poistaminen voidaan 5 suorittaa esimerkiksi jollakin kuviointi- ja syövytysmenetelmällä, jotka ovat piirilevyteollisuudessa laajalti käytettyjä ja hyvin tunnettuja.
Vaiheen 1 jälkeen elektroniikkamoduuli sisältää komponentin 6 tai useita komponentteja 6 sekä johdekuviot 14 ja 19 (joissakin sovellusmuodoissa ainoastaan johdekuviot 14)» joiden avulla komponentti 6 tai komponentit voidaan yhdistää ulkoiseen piiriin tai 10 toisiinsa. Tällöin on olemassa edellytykset toiminnallisen kokonaisuuden valmistamiselle. Prosessi voidaan siis suunnitella siten, että elektroniikkamoduuli on valmis vaiheen 1 jälkeen, ja kuvio 9 esittääkin esimerkin yhdestä mahdollisesta elektroniikkamoduulista. Haluttaessa prosessia voidaan myös jatkaa vaiheen I jälkeen esimerkiksi päällystämällä elektroniikkamoduuli suoja-aineella tai valmistamalla lisää 15 johdekuviokerroksia elektroniikkamoduulin ensimmäiselle ja/tai toiselle pinnalle.
Edellisten kuvasaijojen esimerkit kuvaavat joitakin mahdollisia prosesseja, joiden ^ avulla keksintöämme voidaan käyttää hyväksi. Keksintömme ei kuitenkaan rajoitu vain .·. ; edellä esitettyihin prosesseihin, vaan keksintö kattaa muitakin erilaisia prosesseja ja ** *· : ,·. 20 niiden lopputuotteita, patenttivaatimusten täydessä laajuudessa ja ekvivalenssitulkinta • · » ··· * huomioon ottaen. Keksintö ei myöskään rajoitu vain esimerkkien kuvaamiin rakenteisiin ja menetelmiin, vaan alan ammattimiehelle on selvää, että keksintömme * * * * erilaisilla sovelluksilla voidaan valmistaa hyvin monenlaisia elektroniikkamoduuleja ja * * * piirilevyjä, jotka poikkeavat suurestikin edellä esitetystä esimerkistä. Kuvioiden ·:· 25 komponentit ja johdotukset on siis esitetty ainoastaan valmistusprosessin havainnollis- i*« * f]]: tamistarkoituksessa. Edellä esitettyjen esimerkkien prosesseihin voidaan tehdä siis runsaasti muutoksia, poikkeamatta silti keksinnön mukaisesta perusajatuksesta. Muutokset voivat liittyä esimerkiksi eri vaiheissa kuvattuihin valmistustekniikoihin tai e \e prosessivaiheiden keskinäiseen järjestykseen.
* · · ··· :N 30

Claims (12)

117369
1. Menetelmä elektromikkamoduulin valmistamiseksi, joka elektroniikkamoduuli sisältää ainakin yhden komponentin (6), jolla on ainakin yksi kontaktialue (7), joka 5 yhdistyy sähköisesti johdekuviokerrokseen (14), tunnettu siitä, että menetelmässä: - otetaan kerroskalvo, joka käsittää ainakin johdekerroksen (4) sekä eristekerroksen (10) johdekerroksen (4) ensimmäisellä pinnalla, - valmistetaan kontaktiaukkoja (17), joiden keskinäinen sijainti vastaa kunkin liitettävän komponentin (6) kontaktialueiden (7) keskinäistä sijaintia ja jotka 10 läpäisevät sekä johdekerroksen (4) että eristekerroksen (10), - kontaktiaukkojen (17) valmistamisen jälkeen kiinnitetään kukin komponentti (6) kerroskalvon eristekerroksen (10) pinnalle (6) siten asemoituna, että komponentin (6) kontaktialueet (7) tulevat vastaavien kontaktiaukkojen (17) kanssa kohdakkain, - valmistetaan ainakin kontaktiaukkoihin (17) ja komponentin (6) kontaktialueille (7) 15 johdemateriaalia, joka yhdistää komponentin (6) johdekerrokseen (4), ja - kuvioidaan johdekerros (4) johdekuviokerrokseksi (14).
* » » « • #» * * • * : 2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että ennen * kontaktiaukkojen (17) valmistamista: kerroskalvo koostuu johdekerroksesta (4) sekä * ...ϊ 20 johdekerroksen (4) ensimmäisellä pinnalla olevasta eristekerroksesta (10),
• « * * · • · · *·:·* 3. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että ennen • · · ♦ · * *; ·' kontaktiaukkoj en (17) valmistamista: kerroskalvo käsittää tukikerroksen (12) * * » : ',· johdekerroksen (4) toisella pinnalla. • · · • e • « « · · 25
* * # :*·]: 4, Jonkin patenttivaatimuksen 1-3 mukainen menetelmä, tunnettu siitä, että ennen kontaktiaukkojen (17) valmistamista: kerroskalvon johdekerros (4) sisältää 117369 oleellisesti kaiken sen johdemateriaalin, josta johdekuviokerros (14) myöhemmin muodostuu.
5. Jonkin patenttivaatimuksen 1-4 mukainen menetelmä, tunnettu siitä, että 5 kerroskal von eristekerros (10) on epoksia.
6. Jonkin patenttivaatimuksen 1-5 mukainen menetelmä, tunnettu siitä, että kerroskalvon eristekerroksen (10) paksuus on alle 10 mikrometriä, mielellään välillä 4— 7 mikrometriä. 10
7. Jonkin patenttivaatimuksen 1-6 mukainen menetelmä, tunnettu siitä, että komponentti kiinnitetään eristekeirokseen (10) eristävällä liimalla (5).
8. Jonkin patenttivaatimuksen 1-7 mukainen menetelmä, tunnettu siitä, että 15 komponentin (6) johdekemokseen (4) yhdistävä johdemateriaali valmistetaan .:. kemiallisella ja/tai sähkökemiallisella metaUointimenetelmällä. «·«· • « • · · • ·· • 1 • » • · » • · · ··· 1
9. Jonkin patenttivaatimuksen 1-8 mukainen menetelmä, tunnettu siitä, että ··· komponentin (6) johdekerrokseen (4) yhdistävä johdemateriaali muodostetaan t»·· 20 täyttämällä kontaktiaukot (17) johdemateriaalilla, esimerkiksi johtavalla pastalla. « · · * • ·
10. Jonkin patenttivaatimuksen 1-9 mukainen menetelmä, tunnettu siitä, että elektroniikkamoduuliin valmistetaan ainakin yksi toinen johdekuviokerros (19). • 1 • ♦ m ';**] 25
11. Jonkin patenttivaatimuksen 1-10 mukainen menetelmä, tunnettu siitä, että • : elektroniikkamoduuliin sijoitetaan useampi kuin yksi komponentti (6) ja upotetut 117369 komponentit (6) yhdistetään sähköisesti toisiinsa toiminnallisen kokonaisuuden muodostamista varten.
12. Jonkin patenttivaatimuksen 1-11 mukainen menetelmä, jossa ainakin yksi 5 johdekerrokseen (4) kiinnitettävä komponentti (6) on pakkaamaton mikropiirisiru. • a a a a aaaa • a • a · * ·» • a • « • a « a a a ««« a • • * a aa* a aa aa a a a a a a a a a a a a aa a a a a a a aa a a a a • aa a a a a a a a a a a a a a a a a a a a a a a a a aa a a 117369
FI20041524A 2004-11-26 2004-11-26 Menetelmä elektroniikkamoduulin valmistamiseksi FI117369B (fi)

Priority Applications (6)

Application Number Priority Date Filing Date Title
FI20041524A FI117369B (fi) 2004-11-26 2004-11-26 Menetelmä elektroniikkamoduulin valmistamiseksi
US11/667,429 US8062537B2 (en) 2004-11-26 2005-11-23 Method for manufacturing an electronics module
PCT/FI2005/000499 WO2006056643A2 (en) 2004-11-26 2005-11-23 Method for manufacturing an electronics module
KR1020077014479A KR101101603B1 (ko) 2004-11-26 2005-11-23 전자 모듈 제조 방법
CN2005800402916A CN101065843B (zh) 2004-11-26 2005-11-23 制造电子模块的方法
JP2007542017A JP5160895B2 (ja) 2004-11-26 2005-11-23 電子モジュールの製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20041524 2004-11-26
FI20041524A FI117369B (fi) 2004-11-26 2004-11-26 Menetelmä elektroniikkamoduulin valmistamiseksi

Publications (3)

Publication Number Publication Date
FI20041524A0 FI20041524A0 (fi) 2004-11-26
FI20041524A FI20041524A (fi) 2006-03-17
FI117369B true FI117369B (fi) 2006-09-15

Family

ID=33515276

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20041524A FI117369B (fi) 2004-11-26 2004-11-26 Menetelmä elektroniikkamoduulin valmistamiseksi

Country Status (6)

Country Link
US (1) US8062537B2 (fi)
JP (1) JP5160895B2 (fi)
KR (1) KR101101603B1 (fi)
CN (1) CN101065843B (fi)
FI (1) FI117369B (fi)
WO (1) WO2006056643A2 (fi)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742572B2 (en) 2006-08-04 2014-06-03 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
DE102005003632A1 (de) 2005-01-20 2006-08-17 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Katheter für die transvaskuläre Implantation von Herzklappenprothesen
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
DE112006001506T5 (de) 2005-06-16 2008-04-30 Imbera Electronics Oy Platinenstruktur und Verfahren zu ihrer Herstellung
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
WO2008078899A1 (en) * 2006-12-23 2008-07-03 Lg Innotek Co., Ltd Semiconductor package and manufacturing method thereof
US20100328913A1 (en) * 2007-03-30 2010-12-30 Andreas Kugler Method for the producing an electronic subassembly, as well as electronic subassembly
DE102007015819A1 (de) * 2007-03-30 2008-10-09 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe sowie elektronische Baugruppe
US7896915B2 (en) 2007-04-13 2011-03-01 Jenavalve Technology, Inc. Medical device for treating a heart valve insufficiency
DE102007024189A1 (de) * 2007-05-24 2008-11-27 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
DE102008009220A1 (de) * 2008-02-06 2009-08-13 Robert Bosch Gmbh Verfahren zum Herstellen einer Leiterplatte
US9044318B2 (en) 2008-02-26 2015-06-02 Jenavalve Technology Gmbh Stent for the positioning and anchoring of a valvular prosthesis
WO2011104269A1 (en) 2008-02-26 2011-09-01 Jenavalve Technology Inc. Stent for the positioning and anchoring of a valvular prosthesis in an implantation site in the heart of a patient
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
FI123205B (fi) * 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
KR20110076979A (ko) 2008-10-30 2011-07-06 에이티 앤 에스 오스트리아 테크놀로지 앤 시스템테크니크 악치엔게젤샤프트 인쇄회로기판에 전자부품을 통합하는 방법
AT12316U1 (de) 2008-10-30 2012-03-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI122216B (fi) 2009-01-05 2011-10-14 Imbera Electronics Oy Rigid-flex moduuli
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
EP2575681B1 (en) 2010-05-25 2022-06-22 JenaValve Technology, Inc. Prosthetic heart valve and transcatheter delivered endoprosthesis comprising a prosthetic heart valve and a stent
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
AT13055U1 (de) * 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
KR20140089385A (ko) 2011-10-31 2014-07-14 메이코 일렉트로닉스 컴파니 리미티드 부품내장기판의 제조방법 및 이 방법을 이용하여 제조한 부품내장기판
US20140299367A1 (en) 2011-11-08 2014-10-09 Meiko Electronics Co., Ltd. Component-Embedded Substrate Manufacturing Method and Component-Embedded Substrate Manufactured Using the Same
KR101233640B1 (ko) * 2011-11-28 2013-02-15 대덕전자 주식회사 내장형 인쇄회로기판의 수율 향상방법
WO2014034024A1 (ja) 2012-08-30 2014-03-06 パナソニック株式会社 電子部品パッケージおよびその製造方法
US9449937B2 (en) 2012-09-05 2016-09-20 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing the same
US9084382B2 (en) 2012-10-18 2015-07-14 Infineon Technologies Austria Ag Method of embedding an electronic component into an aperture of a substrate
CN104584207A (zh) 2012-12-21 2015-04-29 松下知识产权经营株式会社 电子部件封装以及其制造方法
JP5624699B1 (ja) 2012-12-21 2014-11-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
US9449944B2 (en) 2012-12-21 2016-09-20 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing same
CN104603932A (zh) 2012-12-21 2015-05-06 松下知识产权经营株式会社 电子部件封装件及其制造方法
EP3038567B1 (en) 2013-08-30 2022-09-07 JenaValve Technology, Inc. Radially collapsible frame for a prosthetic valve and method for manufacturing such a frame
US9380697B2 (en) 2014-01-28 2016-06-28 Panasonic Intellectual Property Management Co., Ltd. Electronic device and manufacturing method for same
US9373762B2 (en) 2014-06-17 2016-06-21 Panasonic Intellectual Property Management Co., Ltd. Electronic part package
WO2016177562A1 (en) 2015-05-01 2016-11-10 Jenavalve Technology, Inc. Device and method with reduced pacemaker rate in heart valve replacement
JP6620989B2 (ja) 2015-05-25 2019-12-18 パナソニックＩｐマネジメント株式会社 電子部品パッケージ
EP4183371A1 (en) 2016-05-13 2023-05-24 JenaValve Technology, Inc. Heart valve prosthesis delivery system and method for delivery of heart valve prosthesis with introducer sheath and loading system
JP7094965B2 (ja) 2017-01-27 2022-07-04 イエナバルブ テクノロジー インク 心臓弁模倣
EP3557608A1 (en) 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5302851A (en) * 1991-12-19 1994-04-12 International Business Machines Corporation Circuit assembly with polyimide insulator
US5838545A (en) * 1996-10-17 1998-11-17 International Business Machines Corporation High performance, low cost multi-chip modle package
US6232666B1 (en) * 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
KR100298828B1 (ko) 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
US6284564B1 (en) * 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6242282B1 (en) 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
US6596968B2 (en) * 2000-08-28 2003-07-22 Ube Industries, Ltd. Method of producing through-hole in aromatic polyimide film
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP2004063890A (ja) * 2002-07-30 2004-02-26 Fujitsu Ltd 半導体装置の製造方法
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
KR101038452B1 (ko) * 2003-08-05 2011-06-01 코닌클리케 필립스 일렉트로닉스 엔.브이. 멀티뷰 이미지 생성
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
JP2006100666A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 半導体装置及びその製造方法
US7743128B2 (en) * 2005-04-20 2010-06-22 Netqos, Inc. Method and system for visualizing network performance characteristics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742572B2 (en) 2006-08-04 2014-06-03 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices

Also Published As

Publication number Publication date
US20070267136A1 (en) 2007-11-22
CN101065843B (zh) 2010-08-18
WO2006056643A3 (en) 2006-11-09
WO2006056643A2 (en) 2006-06-01
KR101101603B1 (ko) 2012-01-02
FI20041524A (fi) 2006-03-17
FI20041524A0 (fi) 2004-11-26
US8062537B2 (en) 2011-11-22
KR20070086645A (ko) 2007-08-27
JP5160895B2 (ja) 2013-03-13
CN101065843A (zh) 2007-10-31
JP2008522396A (ja) 2008-06-26

Similar Documents

Publication Publication Date Title
FI117369B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
FI117812B (fi) Komponentin sisältävän kerroksen valmistaminen
FI117814B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
US9820375B2 (en) Rigid-flex module and manufacturing method
FI122128B (fi) Menetelmä piirilevyrakenteen valmistamiseksi
FI119714B (fi) Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US8547701B2 (en) Electronics module and method for manufacturing the same
US8789271B2 (en) Method for integrating an electronic component into a printed circuit board
CN101827494B (zh) 线路板及其制造方法
KR20060066115A (ko) 전자 모듈 제조 방법
US8487194B2 (en) Circuit board including an embedded component
US9596765B2 (en) Manufacturing method for component incorporated substrate and component incorporated substrate manufactured using the method
CN110521292A (zh) 印刷电路板及其制造方法
JP2010147331A (ja) 電子デバイスおよびその製造方法
JP2003283092A (ja) 回路基板

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 117369

Country of ref document: FI

PC Transfer of assignment of patent

Owner name: GE EMBEDDED ELECTRONICS OY

PC Transfer of assignment of patent

Owner name: IMBERA TEK, LLC