EP2838115A1 - Integrated circuit - Google Patents

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EP2838115A1
EP2838115A1 EP13180737.2A EP13180737A EP2838115A1 EP 2838115 A1 EP2838115 A1 EP 2838115A1 EP 13180737 A EP13180737 A EP 13180737A EP 2838115 A1 EP2838115 A1 EP 2838115A1
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EP
European Patent Office
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conductor loop
loop part
integrated circuit
circuit
conductor
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Withdrawn
Application number
EP13180737.2A
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French (fr)
Inventor
Gunter Griessbach
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Siemens AG
Original Assignee
Siemens AG
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Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
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    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the invention relates to an integrated circuit having a first circuit and a second circuit, which are connected to the exchange of information via a first conductor loop and a second conductor loop galvanically separated with each other.
  • Arrangements are known for galvanic isolation, for example, in which superimposed air coils are used, which allow a magnetic coupling signal transmission.
  • a driver controls, for example, a primary coil, which induces a voltage in a secondary coil, which is processed by a subsequent electronics and amplified to achieve the required level. It is customary to transmit differential signals.
  • the transformers that is to say the first conductor loop and the second conductor loop, each receive a center tap, which produces a ground reference or is related to a center potential.
  • Common mode signals should not be transmitted, but due to a capacitance between the first conductor loop and the second conductor loop, in addition to the transmission of common mode components may occur. It is desirable for a signal transmission on the secondary side to obtain a "clean" useful signal. If, on the other hand, disturbances in the conductor loop or in the supply lines to the conductor loops are coupled in by external interference alternating fields, for example pulsed magnetic fields, interference voltages occur on the secondary side, which are subsequently amplified or may also impair the function of the amplifier electronics. Both lead to faulty signals on the secondary side.
  • the object is achieved in that the first conductor loop is arranged in a first layer and the second conductor loop is arranged in a second layer, wherein the first conductor loop in a first conductor loop part and a second conductor loop part and the second conductor loop in a third conductor loop part and a fourth conductor loop part is divided, wherein the first conductor loop part is connected to the second conductor loop part such that a field direction of a field of the first conductor loop part is aligned opposite to a field direction of a field of the second conductor loop part, wherein the third conductor loop part with interconnected to the fourth conductor loop part in the same way.
  • the second conductor loop part and the third conductor loop part each have a center tap.
  • the conductor loops are formed by a structured path within a substrate.
  • first conductor loop part is arranged over the third conductor loop part and the second conductor loop part is arranged over the fourth conductor loop part.
  • the first conductor loop part has a first and a second connection as an information signal input
  • the fourth conductor loop part has a third and a fourth connection as an information signal output.
  • a shielding layer is preferably arranged between the first and the second layer, the shielding layer having a first free surface, a second free surface and an edge surface, with the first free surface above and below the first free surface or third conductor loop part and above or below the second free surface of the second and fourth conductor loop part is arranged.
  • a recess is arranged within the edge surface, which serves to ensure that the shield layer does not form a short-circuit winding. It is a further advantage if in the open space rings are additionally provided with openings which are approximately in coincidence with the first conductor loop part or the third conductor loop part. The rings also have openings, so that no short-circuit winding is formed.
  • a further increase in immunity to interference is achieved if the shielding layer is connected in an electrically conductive manner to at least one of the center taps.
  • the integrated circuit preferably in automation components of industrial plants, in particular for the operation of input / output modules, so is the integrated circuit designed with advantage as a multi-channel input and / or output semiconductor device for use in industrial automation technology, wherein the first circuit as a logic circuit for passing input and / or output signal levels to a microcontroller and the second circuit as a control and Protective circuit for receiving or outputting switching states of process signals of an industrial automation process is designed.
  • the drawing shows an embodiment of a first conductor loop and a second conductor loop, arranged as a transformer, for use in an integrated circuit.
  • a first conductor loop 11 is arranged above a second conductor loop 12 such that a coreless transformer is thereby formed.
  • the arrangement is penetrated by an interference field 40.
  • the first conductor loop 11 has a first conductor loop part 11a and a second conductor loop part 11b and the second conductor loop 12 has a third conductor loop part 12a and a fourth conductor loop part 12b.
  • the interspersed by the interference field 40 partial surfaces of the conductor loop parts 11a, 11b should be chosen approximately equal. If the first conductor loop part 11a is a first partial ring and the second conductor loop part 11b is a second part ring, the partial rings are preferably arranged next to one another and at a theoretical contact point of the partial rings, these partial rings have openings for connecting the partial rings Layer of a semiconductor are contacted, experienced with each other, the opposite direction interconnection.
  • the first conductor loop part 11 a has a first terminal 1 and a second terminal 2.
  • the fourth conductor loop part has a third terminal 3 and a fourth terminal 4.
  • the first conductor loop 11 has a first center tap 13 in its first conductor loop part 11a and the second conductor loop 12 has a second center tap 13 in its third conductor loop part 12a.
  • first conductor loop 11 and the second conductor loop 12 can be offset relative to one another, so that the conductor tracks no longer directly face each other.
  • a shield layer 23 can be introduced between the first conductor loop 11 and the second conductor loop 12.
  • FIG. 2 is a shield layer 23 having a first flank 23a, a second flank 23b and an edge surface 24 shown.
  • the edge surface 24 has a recess 25.
  • the first flank 23a has a first ring 26 and the second flank 23b has a second ring 27.
  • the recess 25 in the edge surface 24 serves to ensure that the shield layer 23 does not form a short-circuit winding.
  • openings in the first ring 26 and the second ring 27 serve to prevent a shorting turn.
  • ground line 43 is connected to the first center tap 13 on the one hand and to the second center tap 14 on the other hand, two "ground wire loops" are formed in a layer structure, which should preferably have the same areas, so that a possible current, which flows through the ground lines, would lead to fields which cancel each other out in the signal lines.
  • the structure must be designed to exactly symmetrical.
  • the first conductor loop 11 is in turn in a first conductor loop part 11 a and a second conductor loop part 11b executed.
  • the conductor loop parts 11a, 11b have an approximately rectangular shape, wherein the first terminal 1 and the second terminal 2 are disposed in an immediate vicinity of an imaginary symmetry line between the first conductor loop part 11a and the second conductor loop part 11b.
  • the first center tap 13 and the second center tap 14 are also close to the line of symmetry and are brought together at a center point which results from the center of the first conductor loop 11a and the second conductor loop 11b.

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Abstract

Die Erfindung betrifft einen integrierten Schaltkreis (100) mit einem ersten Schaltkreis (101) und einem zweiten Schaltkreis (102), welche zum Informationsaustausch über eine erste Leiterschleife (11) und eine zweite Leiterschleife (12) galvanisch getrennt mit einander verbunden sind. Erfindungsgemäß ist vorgesehen, dass die erste Leiterschleife (11) in einer ersten Schicht (21) angeordnet ist und die zweite Leiterschleife (12) in einer zweiten Schicht (22) angeordnet ist, wobei die erste Leiterschleife (11) in einen ersten Leiterschleifenteil (11a) und einen zweiten Leiterschleifenteil (11b) und die zweite Leiterschleife (12) in einen dritten Leiterschleifenteil (12a) und einen vierten Leiterschleifenteil (12b) aufgeteilt ist, wobei der erste Leiterschleifenteil (11a) mit dem zweiten Leiterschleifenteil (11b) derart verschaltet ist, dass eine Feldrichtung eines Feldes von dem ersten Leiterschleifenteil (11a) entgegengesetzt zu einer Feldrichtung eines Feldes von dem zweiten Leiterschleifenteil (11b) ausgerichtet ist, dabei ist der dritte Leiterschleifenteil (12a) mit dem vierten Leiterschleifenteil (12b) in der gleichen Art verschaltet.The invention relates to an integrated circuit (100) having a first circuit (101) and a second circuit (102), which are connected to one another for the exchange of information via a first conductor loop (11) and a second conductor loop (12). According to the invention, the first conductor loop (11) is arranged in a first layer (21) and the second conductor loop (12) is arranged in a second layer (22), wherein the first conductor loop (11) is inserted into a first conductor loop part (11a ) and a second conductor loop part (11b) and the second conductor loop (12) is divided into a third conductor loop part (12a) and a fourth conductor loop part (12b), wherein the first conductor loop part (11a) is connected to the second conductor loop part (11b) in that a field direction of field from the first conductor loop part (11a) is aligned opposite to a field direction of one field from the second conductor loop part (11b), the third conductor loop part (12a) is connected to the fourth conductor loop part (12b) in the same way.

Description

Die Erfindung betrifft einen integrierten Schaltkreis mit einem ersten Schaltkreis und einem zweiten Schaltkreis, welche zum Informationsaustausch über eine erste Leiterschleife und eine zweite Leiterschleife galvanisch getrennt mit einander verbunden sind.The invention relates to an integrated circuit having a first circuit and a second circuit, which are connected to the exchange of information via a first conductor loop and a second conductor loop galvanically separated with each other.

Zur galvanischen Trennung sind beispielsweise Anordnungen bekannt, bei welchen übereinander liegende Luftspulen eingesetzt werden, welche durch eine magnetische Verkopplung eine Signalübertragung erlauben. Ein Treiber steuert dabei beispielsweise eine Primärspule, die in eine Sekundärspule eine Spannung induziert, welche durch eine nachfolgende Elektronik aufbereitet und verstärkt wird um die erforderlichen Pegel zu erreichen. Üblich ist es, Differenzsignale zu übertragen. Dazu erhalten die Übertrager, also die erste Leiterschleife und die zweite Leiterschleife, je einen Mittelabgriff, welcher einen Massebezug herstellt oder auf ein Mittenpotenzial bezogen ist.Arrangements are known for galvanic isolation, for example, in which superimposed air coils are used, which allow a magnetic coupling signal transmission. A driver controls, for example, a primary coil, which induces a voltage in a secondary coil, which is processed by a subsequent electronics and amplified to achieve the required level. It is customary to transmit differential signals. For this purpose, the transformers, that is to say the first conductor loop and the second conductor loop, each receive a center tap, which produces a ground reference or is related to a center potential.

Gleichtaktsignale sollten nicht übertragen werden, aber bedingt durch eine Kapazität zwischen der ersten Leiterschleife und der zweiten Leiterschleife kann es zusätzlich zur Übertragung von Gleichtaktanteilen kommen. Es ist wünschenswert bei einer Signalübertragung auf der Sekundärseite ein "sauberes" Nutzsignal zu erhalten. Werden hingegen durch äußere Stör-Wechselfelder, beispielsweise gepulste Magnetfelder, Störungen in die Leiterschleife oder in die Zuleitungen zu den Leiterschleifen eingekoppelt, kommt es auf der Sekundärseite zu Störspannungen, die nachfolgend noch verstärkt werden oder auch die Verstärkerelektronik in ihrer Funktion beeinträchtigen können. Beides führt zu fehlerhaften Signalen auf der Sekundärseite.Common mode signals should not be transmitted, but due to a capacitance between the first conductor loop and the second conductor loop, in addition to the transmission of common mode components may occur. It is desirable for a signal transmission on the secondary side to obtain a "clean" useful signal. If, on the other hand, disturbances in the conductor loop or in the supply lines to the conductor loops are coupled in by external interference alternating fields, for example pulsed magnetic fields, interference voltages occur on the secondary side, which are subsequently amplified or may also impair the function of the amplifier electronics. Both lead to faulty signals on the secondary side.

Es ist Aufgabe der vorliegenden Erfindung einen integrierten Schaltkreis bereitzustellen, welcher gegenüber den bekannten integrierten Schaltkreisen eine erhöhte Störfestigkeit im Hinblick auf EMV-Störungen aufweist.It is an object of the present invention to provide an integrated circuit, which has over the known integrated circuits increased immunity to interference with respect to EMC interference.

Bei dem eingangs genannten integrierten Schaltkreis wird die Aufgabe dadurch gelöst, dass die erste Leiterschleife in einer ersten Schicht angeordnet ist und die zweite Leiterschleife in einer zweiten Schicht angeordnet ist, wobei die erste Leiterschleife in einen ersten Leiterschleifenteil und einen zweiten Leiterschleifenteil und die zweite Leiterschleife in einen dritten Leiterschleifenteil und einen vierten Leiterschleifenteil aufgeteilt ist, wobei der erste Leiterschleifenteil mit dem zweiten Leiterschleifenteil derart verschaltet ist, dass eine Feldrichtung eines Feldes von dem ersten Leiterschleifenteil entgegengesetzt zu einer Feldrichtung eines Feldes von dem zweiten Leiterschleifenteil ausgerichtet ist, dabei ist der dritte Leiterschleifenteil mit dem vierten Leiterschleifenteil in der gleichen Art verschaltet.In the integrated circuit mentioned above, the object is achieved in that the first conductor loop is arranged in a first layer and the second conductor loop is arranged in a second layer, wherein the first conductor loop in a first conductor loop part and a second conductor loop part and the second conductor loop in a third conductor loop part and a fourth conductor loop part is divided, wherein the first conductor loop part is connected to the second conductor loop part such that a field direction of a field of the first conductor loop part is aligned opposite to a field direction of a field of the second conductor loop part, wherein the third conductor loop part with interconnected to the fourth conductor loop part in the same way.

Die störenden Auswirkungen von Einkopplungen von externen Störfeldern (Wechselmagnetfeldern, gepulste Magnetfelder) werden verhindert, indem die Leiterschleifenteile einer jeden Leiterschleife gegensinnig miteinander verschaltet sind. Eingekoppelte Störspannungen in die Leiterschleifenteile heben sich bedingt durch die gegensätzliche Verschaltung auf. Ein Nutzsignal hingegen wird ungehindert übertragen, da die erste Leiterschleife und die zweite Leiterschleife (Primär- und Sekundärseite) gleichartig aufgebaut sind. Mit der sozusagen gegensinnigen Verschaltung des ersten Leiterschleifenteils mit dem zweiten Leiterschleifenteil bzw. des dritten Leiterschleifenteils mit dem vierten Leiterschleifenteil werden mit dieser Anordnung externe Störeinflüsse kompensiert.The disturbing effects of interference from external interference fields (alternating magnetic fields, pulsed magnetic fields) are prevented by connecting the conductor loop parts of each conductor loop in opposite directions. Coupled interference voltages in the conductor loop parts cancel each other due to the contrasting interconnection. By contrast, a useful signal is transmitted without hindrance, since the first conductor loop and the second conductor loop (primary and secondary side) have the same structure. With the so-to-contrary connection of the first conductor loop part with the second conductor loop part and the third conductor loop part with the fourth conductor loop part with this arrangement external interference can be compensated.

Zur Übertragung von Differenzsignalen weisen der zweite Leiterschleifenteil und der dritte Leiterschleifenteil je einen Mittenabgriff auf.For transmission of differential signals, the second conductor loop part and the third conductor loop part each have a center tap.

Vorzugsweise sind die Leiterschleifen durch eine strukturierte Bahn innerhalb eines Substrates gebildet.Preferably, the conductor loops are formed by a structured path within a substrate.

Weiterhin ist es vorteilhaft, wenn der erste Leiterschleifenteil über den dritten Leiterschleifenteil angeordnet ist und der zweite Leiterschleifenteil über dem vierten Leiterschleifenteil angeordnet ist.Furthermore, it is advantageous if the first conductor loop part is arranged over the third conductor loop part and the second conductor loop part is arranged over the fourth conductor loop part.

Zur Signalankopplung weist der erste Leiterschleifenteil einen ersten und einen zweiten Anschluss als Informationssignaleingang auf und der vierte Leiterschleifenteil weist einen dritten und einen vierten Anschluss als Informationssignalausgang auf.For signal coupling, the first conductor loop part has a first and a second connection as an information signal input, and the fourth conductor loop part has a third and a fourth connection as an information signal output.

Zur Reduzierung von kapazitiven Verkopplungen der ersten Leiterschleife mit der zweiten Leiterschleife ist vorzugsweise zwischen der ersten und der zweiten Schicht eine Schirmschicht angeordnet, wobei die Schirmschicht eine erste Freifläche, eine zweite Freifläche und eine Randfläche aufweist, wobei oberhalb bzw. unterhalb der ersten Freifläche der erste bzw. dritte Leiterschleifenteil und oberhalb bzw. unterhalb der zweiten Freifläche der zweite bzw. vierte Leiterschleifenteil angeordnet ist. Vorteilhafterweise ist innerhalb der Randfläche eine Aussparung angeordnet, welche dazu dient, dass die Schirmschicht nicht eine Kurzschlusswindung bildet. Von weiterem Vorteil ist es, wenn in der Freifläche zusätzlich Ringe mit Öffnungen angeordnet sind, welche sich annähernd in Deckung mit den ersten Leiterschleifenteil bzw. den dritten Leiterschleifenteil befinden. Die Ringe weisen ebenfalls Öffnungen auf, damit keine Kurzschlusswindung gebildet wird.In order to reduce capacitive coupling of the first conductor loop to the second conductor loop, a shielding layer is preferably arranged between the first and the second layer, the shielding layer having a first free surface, a second free surface and an edge surface, with the first free surface above and below the first free surface or third conductor loop part and above or below the second free surface of the second and fourth conductor loop part is arranged. Advantageously, a recess is arranged within the edge surface, which serves to ensure that the shield layer does not form a short-circuit winding. It is a further advantage if in the open space rings are additionally provided with openings which are approximately in coincidence with the first conductor loop part or the third conductor loop part. The rings also have openings, so that no short-circuit winding is formed.

Eine weitere Erhöhung der Störfestigkeit wird erreicht, wenn die Schirmschicht elektrisch leitend an zumindest einen der Mittenabgriffe angeschlossen ist. Will man den integrierten Schaltkreis bevorzugt in Automatisierungskomponenten von Industrieanlagen, insbesondere für den Betrieb von Ein-/Ausgabe-Baugruppen einsetzen, so ist der integrierte Schaltkreis mit Vorteil als ein mehrkanaliger Ein- und/oder Ausgangshalbleiterbaustein für einen Einsatz in der industriellen Automatisierungstechnik ausgestaltet, wobei der erste Schaltkreis als eine Logik-Schaltung zur Weitergabe von Ein- und/oder Ausgangssignalpegeln an einen Mikrocontroller und der zweite Schaltkreis als eine Steuer- und Schutz-Schaltung zum Empfangen bzw. Ausgeben von Schaltzuständen von Prozesssignalen eines industriellen Automatisierungsprozesses ausgestaltet ist.A further increase in immunity to interference is achieved if the shielding layer is connected in an electrically conductive manner to at least one of the center taps. If you want to use the integrated circuit preferably in automation components of industrial plants, in particular for the operation of input / output modules, so is the integrated circuit designed with advantage as a multi-channel input and / or output semiconductor device for use in industrial automation technology, wherein the first circuit as a logic circuit for passing input and / or output signal levels to a microcontroller and the second circuit as a control and Protective circuit for receiving or outputting switching states of process signals of an industrial automation process is designed.

Die Zeichnung zeigt ein Ausführungsbeispiel einer ersten Leiterschleife und einer zweiten Leiterschleife, angeordnet als Übertrager, zum Einsatz in einen integrierten Schaltkreis.The drawing shows an embodiment of a first conductor loop and a second conductor loop, arranged as a transformer, for use in an integrated circuit.

Es zeigt die

FIG 1
die erfindungsgemäße Anordnung der Leiterschleifen bzw. der Leiterschleifenteile zur Kompensation der Störwirkung externer Felder, die
FIG 2
eine Schirmschicht, die
FIG 3
einen Schichtenaufbau, die
FIG 4
eine Erweiterung der FIG 1 mit Anschlussleitungen zu den Leiterschleifen, die
FIG 5
einen prinzipiellen Aufbau des integrierten Schaltkreises und die
FIG 6
eine alternative Ausgestaltung einer Leiterschleifenanordnung.
It shows the
FIG. 1
the inventive arrangement of the conductor loops or the conductor loop parts to compensate for the interference of external fields, the
FIG. 2
a shielding layer, the
FIG. 3
a layered structure that
FIG. 4
an extension of the FIG. 1 with connecting leads to the conductor loops, the
FIG. 5
a basic structure of the integrated circuit and the
FIG. 6
an alternative embodiment of a conductor loop arrangement.

Gemäß der FIG 1 ist eine erste Leiterschleife 11 über einer zweiten Leiterschleife 12 derart angeordnet, dass dadurch ein kernloser Übertrager gebildet ist. Die Anordnung wird von einem Störfeld 40 durchsetzt. Zur Kompensation der störenden Wirkung des Störfeldes 40 weist die erste Leiterschleife 11 einen ersten Leiterschleifenteil 11a und einen zweiten Leiterschleifenteil 11b und die zweite Leiterschleife 12 einen dritten Leiterschleifenteil 12a und einen vierten Leiterschleifenteil 12b auf. Der erste Leiterschleifenteil 11a ist mit dem zweiten Leiterschleifenteil 11b derart verschaltet, dass eine Feldrichtung eines Feldes, hervorgerufen durch einen Stromfluss durch die Leiterschleife, von dem ersten Leiterschleifenteil 11a entgegengesetzt zu einer Feldrichtung eines Feldes von dem zweiten Leiterschleifenteil 11b ausgerichtet ist, dabei ist der dritte Leiterschleifenteil mit dem vierten Leiterschleifenteil in der gleichen Art verschaltet.According to the FIG. 1 a first conductor loop 11 is arranged above a second conductor loop 12 such that a coreless transformer is thereby formed. The arrangement is penetrated by an interference field 40. To compensate for the disturbing effect of the interference field 40, the first conductor loop 11 has a first conductor loop part 11a and a second conductor loop part 11b and the second conductor loop 12 has a third conductor loop part 12a and a fourth conductor loop part 12b. The first conductor loop part 11 a is connected to the second conductor loop part 11 b such that a field direction of a field, caused by a Current flow through the conductor loop, of the first conductor loop portion 11a is opposite to a field direction of a field of the second conductor loop portion 11b aligned, while the third conductor loop portion is connected to the fourth conductor loop portion in the same manner.

Die von dem Störfeld 40 durchsetzten Teilflächen der Leiterschleifenteile 11a,11b sollten annähernd gleich groß gewählt sein. Wählt man als ersten Leiterschleifenteil 11a einen ersten Teilring und als zweiten Leiterschleifenteil 11b einen zweiten Teilring, so sind die Teilringe vorzugsweise nebeneinander angeordnet und an einem theoretischen Berührpunkt der Teilringe weisen diese Teilringe zum Verbinden der Teilringe Öffnungen auf, welche über Brücken, welche beispielsweise in einer Schicht eines Halbleiters durchkontaktiert werden, miteinander die gegensinnige Verschaltung erfahren.The interspersed by the interference field 40 partial surfaces of the conductor loop parts 11a, 11b should be chosen approximately equal. If the first conductor loop part 11a is a first partial ring and the second conductor loop part 11b is a second part ring, the partial rings are preferably arranged next to one another and at a theoretical contact point of the partial rings, these partial rings have openings for connecting the partial rings Layer of a semiconductor are contacted, experienced with each other, the opposite direction interconnection.

Als ein Informationssignaleingang weist der erste Leiterschleifenteil 11a einen ersten Anschluss 1 und einen zweiten Anschluss 2 auf. Als Informationssignalausgang weist der vierte Leiterschleifenteil einen dritten Anschluss 3 und einen vierten Anschluss 4 auf. Für die Übertragung von Differenzsignalen weist die erste Leiterschleife 11 in ihrem ersten Leiterschleifenteil 11a einen ersten Mittenabgriff 13 und die zweite Leiterschleife 12 in ihrem dritten Leiterschleifenteil 12a einen zweiten Mittenabgriff 13 auf.As an information signal input, the first conductor loop part 11 a has a first terminal 1 and a second terminal 2. As an information signal output, the fourth conductor loop part has a third terminal 3 and a fourth terminal 4. For the transmission of differential signals, the first conductor loop 11 has a first center tap 13 in its first conductor loop part 11a and the second conductor loop 12 has a second center tap 13 in its third conductor loop part 12a.

Zur Reduzierung von kapazitiven Verkopplungen der ersten Leiterschleife 11 mit der zweiten Leiterschleife 12 können zum einen die erste Leiterschleife 11 und die zweite Leiterschleife 12 gegeneinander versetzt angeordnet sein, so dass sich die Leiterzüge nicht mehr direkt gegenüberstehen. Zum anderen kann eine Schirmschicht 23 zwischen die erste Leiterschleife 11 und die zweite Leiterschleife 12 eingebracht werden.To reduce capacitive coupling of the first conductor loop 11 with the second conductor loop 12, firstly the first conductor loop 11 and the second conductor loop 12 can be offset relative to one another, so that the conductor tracks no longer directly face each other. On the other hand, a shield layer 23 can be introduced between the first conductor loop 11 and the second conductor loop 12.

Gemäß FIG 2 ist eine Schirmschicht 23 mit einer ersten Freifläche 23a, einer zweiten Freifläche 23b und einer Randfläche 24 dargestellt. Die Randfläche 24 weist eine Ausnehmung 25 auf. Die erste Freifläche 23a weist einen ersten Ring 26 und die zweite Freifläche 23b weist einen zweiten Ring 27 auf. Die Ausnehmung 25 in der Randfläche 24 dient dazu, dass die Schirmschicht 23 nicht eine Kurzschlusswindung bildet. Ebenso dienen Öffnungen in dem ersten Ring 26 und dem zweiten Ring 27 dazu, dass eine Kurzschlusswindung verhindert wird.According to FIG. 2 is a shield layer 23 having a first flank 23a, a second flank 23b and an edge surface 24 shown. The edge surface 24 has a recess 25. The first flank 23a has a first ring 26 and the second flank 23b has a second ring 27. The recess 25 in the edge surface 24 serves to ensure that the shield layer 23 does not form a short-circuit winding. Likewise, openings in the first ring 26 and the second ring 27 serve to prevent a shorting turn.

Die Schirmschicht 23 ist als eine zu den Leiterschleifen (11a,11b bzw. 12a,12b) deckungsgleichen Leiterstruktur, umfassend den ersten Ring 26 und den zweiten Ring 27, ausgestaltet. Die Ringe 26,27 liegen dabei nebeneinander und sind ungefähr in der Mitte der Schirmschicht 23 miteinander elektrisch verbunden, wobei auch die Randfläche 24 an einer Stelle in der Mitte mit den Ringen 26,27 elektrisch verbunden ist. Die Ausnehmung 25 in der Randfläche 24 bildet einen Spalt, durch den sich die Leiterschleifenteile 11a und 11b mit den korrespondierenden Leiterschleifenteilen 12a und 12b magnetisch doppeln können.The shielding layer 23 is configured as a conductor pattern which is congruent with the conductor loops (11a, 11b or 12a, 12b) and comprises the first ring 26 and the second ring 27. The rings 26,27 lie next to each other and are electrically connected to each other approximately in the middle of the shield layer 23, wherein the edge surface 24 is electrically connected at one point in the middle with the rings 26,27. The recess 25 in the edge surface 24 forms a gap through which the conductor loop parts 11a and 11b can magnetically double with the corresponding conductor loop parts 12a and 12b.

Die FIG 3 zeigt einen geschichteten Aufbau aus der ersten Leiterschleife 11, der Schirmschicht 23 und der zweiten Leiterschleife 12. Demnach ist die erste Leiterschleife 11 in einer ersten Schicht 21 angeordnet und die zweite Leiterschleife 12 ist in einer zweiten Schicht 22 angeordnet, wobei zwischen der ersten und der zweiten Schicht 21,22 die Schirmschicht 23 angeordnet ist. Oberhalb bzw. unterhalb der ersten Freifläche 23a (siehe FIG 2) ist der erste bzw. dritte Leiterschleifenteil 11a,12a und oberhalb bzw. unterhalb der zweiten Freifläche 23b (siehe FIG 2) ist der zweite bzw. vierte Leiterschleifenteil 11b,12b angeordnet.The FIG. 3 shows a layered structure of the first conductor loop 11, the shield layer 23 and the second conductor loop 12. Thus, the first conductor loop 11 is arranged in a first layer 21 and the second conductor loop 12 is arranged in a second layer 22, wherein between the first and the second layer 21,22, the shield layer 23 is arranged. Above or below the first free surface 23a (see FIG. 2 ) is the first and third conductor loop part 11a, 12a and above and below the second free surface 23b (see FIG. 2 ), the second and fourth conductor loop part 11b, 12b is arranged.

Um eine Störfestigkeit weiterhin zu erhöhen ist mit der FIG 4 eine Führung von Anschlussleitungen zu der ersten Leiterschleife 11 und der zweiten Leiterschleife 12 dargestellt. Eine erste Anschlussleitung 41 verbindet einen Treiberbaustein mit dem ersten Anschluss 1 der ersten Leiterschleife 11. Eine zweite Anschlussleitung 42 verbindet einen Treiberbaustein mit einem invertierenden Ausgang, mit dem zweiten Anschluss 2 der ersten Leiterschleife 11. Die erste Anschlussleitung 41 und die zweite Anschlussleitung 42 und auch eine Masseleitung 43 können, insbesondere bei der Ausgestaltung eines integrierten Schaltkreises, als so genannte Bonddrähte ausgeführt sein. Die Führung der ersten und zweiten Anschlussleitung 41,42 ist derart ausgeführt, dass sich die erste und zweite Anschlussleitung möglichst dicht beieinander befinden, damit sich auch hier induzierte Störspannungen aufheben. Dadurch, dass die Masseleitung 43 zum einen an den ersten Mittenabgriff 13 angeschlossen ist und zum anderen an den zweiten Mittenabgriff 14 angeschlossen ist, bilden sich in einer Schichtaufbauweise ebenfalls zwei "Masseleiterschleifen", welche vorzugsweise die gleichen Flächen haben sollten, damit ein eventueller Strom, welcher durch die Masseleitungen fließt, zu Feldern führen würde, welche sich in den Signalleitungen aufheben. Der Aufbau muss dazu exakt symmetrische ausgelegt sein.To further increase immunity is with the FIG. 4 a guide of connecting lines to the first conductor loop 11 and the second conductor loop 12 is shown. A first connecting line 41 connects a driver module to the first terminal 1 of the first conductor loop 11. A second connecting line 42 connects a driver module with an inverting output, with the second terminal 2 of the first conductor loop 11. The first connecting line 41 and the second connecting line 42 and also a ground line 43 may be designed as so-called bonding wires, in particular in the embodiment of an integrated circuit. The guidance of the first and second connection line 41, 42 is designed in such a way that the first and second connection lines are as close as possible to each other so that induced interference voltages cancel out here as well. Because the ground line 43 is connected to the first center tap 13 on the one hand and to the second center tap 14 on the other hand, two "ground wire loops" are formed in a layer structure, which should preferably have the same areas, so that a possible current, which flows through the ground lines, would lead to fields which cancel each other out in the signal lines. The structure must be designed to exactly symmetrical.

Die FIG 5 zeigt einen integrierten Schaltkreis 100 mit einem ersten Schaltkreis 101 und einem zweiten Schaltkreis 102, welche zum Informationsaustausch über die erste Leiterschleife 11 und die zweite Leiterschleife 12 galvanisch getrennt miteinander verbunden sind. Der integrierte Schaltkreis 100 weist Prozesssignaleingänge 30 auf. Diese Prozesssignaleingänge 30 werden auf den zweiten Schaltkreis 102 geführt, welcher als eine Steuer- und Schutzschaltung zum Empfangen bzw. Ausgeben von Schaltzuständen der Prozesssignale 30 ausgestaltet ist. Der erste Schaltkreis 101 ist als eine Logik-Schaltung zur Weitergabe von Ein- und/oder Ausgangssignalpegeln ausgestaltet und mit einem Mikrocontroller 103 verbunden. Die Verbindung zwischen dem Mikrocontroller 103 und dem ersten Schaltkreis 101 ist über eine Kommunikationsverbindung, vorzugsweise einen Parallelbus 31, realisiert.The FIG. 5 shows an integrated circuit 100 having a first circuit 101 and a second circuit 102, which are connected to each other for the exchange of information via the first conductor loop 11 and the second conductor loop 12 galvanically separated. The integrated circuit 100 has process signal inputs 30. These process signal inputs 30 are fed to the second circuit 102, which is designed as a control and protection circuit for receiving or outputting switching states of the process signals 30. The first circuit 101 is designed as a logic circuit for passing input and / or output signal levels and connected to a microcontroller 103. The connection between the microcontroller 103 and the first circuit 101 is realized via a communication connection, preferably a parallel bus 31.

Mit der FIG 6 wird eine alternative Anordnung der ersten Leiterschleife 11 vorgestellt. Die erste Leiterschleife 11 ist wiederum in einem ersten Leiterschleifenteil 11a und einem zweiten Leiterschleifenteil 11b ausgeführt. Die Leiterschleifenteile 11a,11b haben eine annähernd rechteckige Form, wobei der erste Anschluss 1 und der zweite Anschluss 2 in einer unmittelbaren Umgebung einer gedachten Symmetrielinie zwischen dem ersten Leiterschleifenteil 11a und dem zweiten Leiterschleifenteil 11b angeordnet sind. Der erste Mittenabgriff 13 und der zweite Mittenabgriff 14 befinden sich ebenfalls in Nähe der Symmetrielinie und sind zusammengeführt an einen Mittelpunkt, welcher sich aus der Mitte der ersten Leiterschleife 11a und der zweiten Leiterschleife 11b ergibt.With the FIG. 6 an alternative arrangement of the first conductor loop 11 is presented. The first conductor loop 11 is in turn in a first conductor loop part 11 a and a second conductor loop part 11b executed. The conductor loop parts 11a, 11b have an approximately rectangular shape, wherein the first terminal 1 and the second terminal 2 are disposed in an immediate vicinity of an imaginary symmetry line between the first conductor loop part 11a and the second conductor loop part 11b. The first center tap 13 and the second center tap 14 are also close to the line of symmetry and are brought together at a center point which results from the center of the first conductor loop 11a and the second conductor loop 11b.

Claims (8)

Integrierter Schaltkreis (100) mit einem ersten Schaltkreis (101) und einem zweiten Schaltkreis (102), welche zum Informationsaustausch über eine erste Leiterschleife (11) und eine zweite Leiterschleife (12) galvanisch getrennt mit einander verbunden sind,
dadurch gekennzeichnet, dass die erste Leiterschleife (11) in einer ersten Schicht (21) angeordnet ist und die zweite Leiterschleife (12) in einer zweiten Schicht (22) angeordnet ist, wobei die erste Leiterschleife (11) in einen ersten Leiterschleifenteil (11a) und einen zweiten Leiterschleifenteil (11b) und die zweite Leiterschleife (12) in einen dritten Leiterschleifenteil (12a) und einen vierten Leiterschleifenteil (12b) aufgeteilt ist, wobei der erste Leiterschleifenteil (11a) mit dem zweiten Leiterschleifenteil (11b) derart verschaltet ist, dass eine Feldrichtung eines Feldes von dem ersten Leiterschleifenteil (11a) entgegengesetzt zu einer Feldrichtung eines Feldes von dem zweiten Leiterschleifenteil (11b) ausgerichtet ist, dabei ist der dritte Leiterschleifenteil (12a) mit dem vierten Leiterschleifenteil (12b) in der gleichen Art verschaltet.Integrated circuit (100) having a first circuit (101) and a second circuit (102), which are connected to one another for information exchange via a first conductor loop (11) and a second conductor loop (12),
characterized in that the first conductor loop (11) is arranged in a first layer (21) and the second conductor loop (12) is arranged in a second layer (22), the first conductor loop (11) being arranged in a first conductor loop part (11a) and a second conductor loop part (11b) and the second conductor loop (12) are divided into a third conductor loop part (12a) and a fourth conductor loop part (12b), wherein the first conductor loop part (11a) is connected to the second conductor loop part (11b) such that a field direction of a field from the first conductor loop part (11a) is aligned opposite to a field direction of a field from the second conductor loop part (11b), the third conductor loop part (12a) is connected to the fourth conductor loop part (12b) in the same way. Integrierter Schaltkreis (100) nach Anspruch 1, wobei der zweite Leiterschleifenteil (11b) und der dritte Leiterschleifenteil (12a) je einen Mittenabgriff (13,14) aufweisen.The integrated circuit (100) of claim 1, wherein the second conductor loop portion (11b) and the third conductor loop portion (12a) each have a center tap (13, 14). Integrierter Schaltkreis (100) nach Anspruch 1 oder 2, bei dem die Leiterschleifen (11,12) durch eine strukturierte Bahn innerhalb eines Substrates gebildet sind.An integrated circuit (100) according to claim 1 or 2, wherein the conductor loops (11, 12) are formed by a patterned path within a substrate. Integrierter Schaltkreis (100) nach einem der Ansprüche 1 bis 3, wobei der erste Leiterschleifenteil (11a) über den dritten Leiterschleifenteil (12a) angeordnet ist und der zweite Leiterschleifenteil (11b) über dem vierten Leiterschleifenteil (12b) angeordnet ist.An integrated circuit (100) according to any one of claims 1 to 3, wherein the first conductor loop portion (11a) is disposed over the third conductor loop portion (12a) and the second conductor loop portion (11b) is disposed above the fourth conductor loop portion (12b). Integrierter Schaltkreis (100) nach einem der Ansprüche 1 bis 4, bei dem der erste Leiterschleifenteil (11a) einen ersten und einen zweiten Anschluss (1,2) als Informationssignaleingang und der vierte Leiterschleifenteil (12b) einen dritten und vierten Anschluss (3,4) als Informationssignalausgang aufweist.An integrated circuit (100) according to any one of claims 1 to 4, wherein the first conductor loop part (11a) has first and second terminals (1,2) as an information signal input and the fourth conductor loop part (12b) has third and fourth terminals (3,4 ) as an information signal output. Integrierter Schaltkreis (100) nach einem der Ansprüche 1 bis 5, wobei zwischen der ersten und der zweiten Schicht (21,22) eine Schirmschicht (23) angeordnet ist, wobei die Schirmschicht (23)
eine erste Freifläche (23a),
eine zweite Freifläche (23b) und
eine Randfläche (24) aufweist,
wobei oberhalb bzw. unterhalb der ersten Freifläche (23a) der erste bzw. dritte Leiterschleifenteil (11a,12a) und
oberhalb bzw. unterhalb der zweiten Freifläche (23b) der zweite bzw. vierte Leiterschleifenteil (11b,12b) angeordnet ist.Integrated circuit (100) according to one of Claims 1 to 5, a screen layer (23) being arranged between the first and the second layer (21, 22), the shield layer (23) being arranged.
a first free surface (23a),
a second free surface (23b) and
has an edge surface (24),
wherein above and below the first free surface (23a) of the first and third conductor loop part (11a, 12a) and
above or below the second free surface (23b) of the second and fourth conductor loop part (11b, 12b) is arranged. Integrierter Schaltkreis (100) nach Anspruch 6, wobei die Schirmschicht (23) elektrisch leitend an zumindest einen der Mittenabgriffe (13,14) angeschlossen ist.An integrated circuit (100) according to claim 6, wherein the shielding layer (23) is electrically connected to at least one of the center taps (13, 14). Integrierter Schaltkreis (100) nach einem der Ansprüche 1 bis 7, ausgestaltet als ein mehrkanaliger Ein- und/oder Ausgangs Halbleiterbaustein für einen Einsatz in der industriellen Automatisierungstechnik, wobei der erste Schaltkreis (101) als eine Logik-Schaltung zur Weitergabe von Ein- und/oder Ausgangssignalpegeln an einen Mikrocontroller (103) und der zweite Schaltkreis (102) als eine Steuer- und Schutzschaltung zum Empfangen bzw. Ausgeben von Schaltzuständen von Prozesssignalen eines industriellen Automatisierungsprozess.Integrated circuit (100) according to one of claims 1 to 7, configured as a multi-channel input and / or output semiconductor device for use in industrial automation technology, wherein the first circuit (101) as a logic circuit for passing on and and / or output signal levels to a microcontroller (103) and the second circuit (102) as a control and protection circuit for receiving switching states of process signals of an industrial automation process.
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