DE69632454T2 - Datenempfänger und deinterleaver für verschiedene datenraten und modulationsverfahren - Google Patents

Datenempfänger und deinterleaver für verschiedene datenraten und modulationsverfahren Download PDF

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Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Datenempfangsvorrichtung und ein Verfahren zum Entschachteln von Daten, um Daten wiederzugeben, die mit einem Modulationsmodus, mit einer Rahmengeschwindigkeit (oder Übertragungsrate) und mit einem Verschachtelungs modus übertragen werden, die aus vorbestimmten Modulationsmodi, Rahmengeschwindigkeiten und Verschachtelungsmodi ausgewählt werden.
  • Stand der Technik
  • Das NTT-System und das POCSAG-System sind als Paging-Systeme (Funk-Paging-Systeme) bekannt.
  • Das POCSAG-System verwendet zum Beispiel das binäre FSK (Frequency Shift Keying: Frequenzumtastungs)-Verfahren als Modulationsmodus und setzt eine Rahmengeschwindigkeit auf 512 Bit/s. Wenn ein Paging durchgeführt wird, sendet ein Paging-Dienst-Unternehmen digitale Daten, die FSK-moduliert wurden, an den angerufenen Pager mit der gesetzten Rahmengeschwindigkeit. So wird ein Dienst zum Übermitteln von Nachrichten vorgesehen.
  • Die Fortschritte der jüngsten Zeit auf dem Gebiet der Mobilkommunikation haben eine Reduktion der Gebühren für Kommunikationsdienste ermöglicht. Deshalb wird die Mobilkommunikation mit immer größerer Verbreitung geschäftlich, privat und insbesondere unteren Jugendlichen verwendet, was eine stetig ansteigende Teilnehmerzahl zur Folge hat. Deshalb mangelt es an Adressen für Teilnehmer, und der Datenverkehr ist häufig überlastet. Das herkömmliche POCSAG-System stößt daher auf Schwierigkeiten, seinen Dienst zufriedenstellend für die Teilnehmer zu erfüllen.
  • Weil sich der Paging-Dienst einer großen Nachfrage erfreut, und die bedienbaren Menüs vor kurzem erweitert wurden, entsteht die Notwendigkeit, das Paging-System zu verbessern. Deshalb hat man sich für die zukünftige Verwendung von „RCR STD-43" als nächstem Standardsystem entschieden.
  • Das alte Paging-System (nachfolgend als „STD-43" bezeichnet) soll hier kurz beschrieben werden. Die in STD-43 verwendete Datenstruktur ist in 32 gezeigt. Wie in 32 gezeigt, gibt das Symbol „A" die Datenstruktur wieder, die in der Zeitperiode von einer Stunde übertragen wird, während „B" einen Zyklus der Datenstruktur „A" wiedergibt. Das Symbol „C" gibt die Datenstruktur eines Rahmens in der Zyklusstruktur „B" wieder. Das Symbol „B" gibt die Blockstruktur eines Rahmens wieder. Die Datenstruktur „A" umfasst 15 Zyklen, die jeweils durch die Nummern „Nr. 0" bis „Nr. 14" angegeben werden.
  • Die Zyklusstruktur „B" umfasst 128 Rahmen, die jeweils durch die Nummern „Nr. 0" bis Nr. 127" angegeben werden und innerhalb einer Periode von vier Minuten übertragen werden. Ein Rahmen weist eine Datenlänge von 1,875 Sekunden auf. Die Daten in einem Rahmen des Rahmenstrukturzyklus sind in acht Abschnitte unterteilt, die dem Dateninhalt entsprechen.
  • Die acht Abschnitte des Dateninhalts setzen sich wie in der Datenstruktur „C" und der Blockstruktur „D" angegeben aus einer Sync-Struktur D1, die von vorne nach hinten Synchronisation 1 (S1)C1, Rahmeninformation (F1)C2 und Synchronisation 2 (S2)C3 in einer Anordnung für die Übertragung in 115 ms (Millisekunden) umfasst, und aus einer Verschachtelungs-Blockstruktur D2 zusammen, die Blockinformation (B1)C4, Adressfeld (AF)C5, Vektorfeld (VF)C6, Nachrichtenfeld (MF)C7 und Leerlaufblöcke (IB)C8 in einer Anordnung für die Übertragung mit einer Rahmengeschwindigkeit von 160 ms für jeden Block umfasst, sodass 11 Blöcke übertragen werden.
  • In dem Synchronisationssignalabschnitt D umfasst die Synchronisation 1 (S1)C1 112 Bits an Zweistufen-FM-Daten (Binär-FSK-modulierten Daten) bei 1600 Bit/s, wobei die Synchronisation 1 (S1)C1 Rahmenmusterdaten einschließlich von Informationen zur Rahmenempfangszeit, eine Zeitangabe für den Empfang von 1600 Bit/s-Symboldaten und eine Angabe zu dem übertragenen Typ umfasst, der aus den vier folgenden Rahmentypen/Rahmen ausgewählt ist, mit denen der Verschachtelungsblockteil D1 verschachteltübertragen werden kann:
    • 1. Zweistufen-FM, 1600 Bit/s (Binär-FSK-Modulation/1600 Bit/s)
    • 2. Zweistufen-FM, 3200 Bit/s (Binär-FSK-Modulation/3200 Bit/s)
    • 3. Vierstufen-FM, 3200 Bit/s (Vierfach-FSK-Modulation/3200 Bit/s)
    • 4. Vierstufen-FM, 6400 Bit/s (Vierfach-FSK-Modulation/6400 Bit/s)
  • Die Rahmeninformation (F1)C2 umfasst 32-Bit-Zweistufen-FM-Daten bei 1600 Bit/s und umfasst Daten (vier Bit) zu der Zyklusnummer des Zyklus der Datenstruktur „A", zu dem dieser Rahmen gehört, Daten (sieben Bit) zu der Rahmennummer des Zyklus, zu dem dieser Rahmen gehört, und Informationen zu mehreren übertragenen Operationen und der Anzahl der übertragenen Operationen.
  • Die verschachtelte Blockstruktur D2, die durch die Synchronisation 2 (S2)C3 und die Blockinformation (B1)C4 bis zu den Leerblöcken (IB)C8 gebildet werden, umfasst Daten, die mittels des durch die Synchronisation 1 (S1)C1 spezifizierten Rahmentyps übertragen werden. Die Synchronisation 2 (S2)C3 ist ein Block zum Zuführen von Zeitinformation zu der verschachtelten Blockstruktur D2, die durch das Modulationsverfahren und die Rahmengeschwindigkeit übertragen werden, die durch die Synchronisation 1 (S1)C1 spezifiziert werden, damit der angerufene Pager die verschachtelte Blockstruktur D2 abrufen kann.
  • Die Blockinformation (BI)C4 umfasst Daten, die in dem Block #1 der verschachtelten Blockstruktur D2 angeordnet sind und ein Wort umfassen. Die Blockinformation (BI)C4 umfasst Blockinformation 1 zum Speichern von Information zu der Wortanzahl (2 Bits), die als Startpunkt des Adressfelds (AF)C5 und Endpunkt des vorliegenden Felds verwendet wird (weiter unten beschrieben), zu dem Wort (6 Bits), das als Startpunkt des Vektorfelds (VF)C6 und ähnlichem verwendet wird, und Blockinformationselemente 2, 3 und 4, sodass die ID des Simulcast-Systems und – wenn die Rahmennummer gleich null ist – Informationen zu der tatsächlichen Zeit, Zeitzone und Systemnachricht gespeichert werden.
  • Das Adressfeld (AF)C5 ist ein Feld zum Speichern von Adressdaten des angerufenen Pagers, wobei die zu speichernden Daten eine kurze Adresse (32 Bits) oder eine lange Adresse (64 Bits) wiedergeben.
  • Das Vektorfeld (VF)C6 und das Adressfeld (AF)C5 bilden ein Paar, und das Vektorfeld (VF)C6 ist ein Feld zum Speichern des Wortes, bei dem die eigenen Nachrichtendaten in einem weiter unten zu beschreibenden Nachrichtenfeld (MF)C7 starten, der Wortlänge der eigenen Nachrichtendaten (nachfolgend einfach als Nachrichtenlänge bezeichnet) und von Informationen zu dem Datenformat der eigenen Nachrichtendaten.
  • Das Nachrichtenfeld (MF)C7 ist ein Feld zum Speichern von Nachrichtendaten in Entsprechung zu den Informationen, die durch das Vektorfeld (VF)C6 spezifiziert werden. Ein Leerblock (IB)C8 ist ein nicht verwendeter Block, der zu einem Muster aus Einsen „1" oder Nullen „0" gesetzt wird.
  • Das in 32 gezeigte Signalformat wird parallel in der zeitlich sequentielle Weise in vier unabhängigen Phasen „a", „b", „c" und „d" verschachtelt/übertragen. Das heißt, wenn STD-43 verwendet wird, verwendet das Paging-Dienst-Unternehmen eine der vier oben genannten Phasen oder zwei bis vier Phasen, damit Daten mit unterschiedlichen Inhalten in einem Rahmen gemultiplext und gleichzeitig übertragen werden können.
  • Bei STD-43 ist die Beziehung zwischen den Phasen der Rahmengeschwindigkeiten wie folgt geregelt:
    1600 Bit/s: eine der Phasen „a", „b", „c" und „d" wird verwendet (Multiplexgrad: 1)
    3200 Bit/s: ein Paar der Phasen „a" und „c" oder ein Paar der Phasen „c" und „d" wird verwendet (Multiplexgrad: 2)
    6400 Bit/s: alle Phasen „a", „b", „c" und „d" werden verwendet (Multiplexgrad: 4)
  • Im Folgenden wird die Blockstruktur der verschachtelten Blockstruktur D2 beschrieben. Wie in 32 gezeigt, ist ein Block derart strukturiert, dass die Rahmengeschwindigkeit 160 ms beträgt. Ein Block speichert parallel 8 Reihen (eine Reihe wird als ein Wort bezeichnet) für eine Phase, wobei jede Reihe die folgenden 32 Bits umfasst:
    Information (Informationsbit): 21 Bits
    Parität (Prüfbit): 10 Bits
    CK (Geradzahl-Paritätsbit): 1 Bit
  • Die Anzahl der Datenbits in einem Block unterscheidet sich je nach der Rahmengeschwindigkeit. Die Beziehung zwischen den Rahmengeschwindigkeiten und der Anzahl der Datenbits in einem Block ist wie folgt: 1600 Bit/s: 1 Phase × 8 Wörter × 32 Bits = 256 Bits 3200 Bit/s: 2 Phasen × 8 Wörter × 32 Bits = 512 Bits6400 Bit/s: 4 Phasen × 8 Wörter × 32 Bits = 1024 Bits
  • Im Folgenden wird die Struktur der Bitdaten in einem Block bei einer Rahmengeschwindigkeit mit Bezug auf 33 bis 35 beschrieben. 33 zeigt die Struktur der Bitdaten in einem Block bei einer Rahmengeschwindigkeit von 1600 Bit/s, 34 zeigt die Struktur der Bitdaten in einem Block bei einer Rahmengeschwindigkeit von 3200 Bit/s, und 35 zeigt die Struktur der Datenbits in einem Block bei einer Rahmengeschwindigkeit von 6400 Bit/s.
  • Wenn die verschachtelte Blockstruktur D2 mit 1600 Bit/s übertragen wird, wird die in 33 gezeigte Struktur der Bitdaten in einem Block verwendet. Die übertragene Reihenfolge der Bitdaten ist in der durch den Pfeil β von 33 angegebenen Richtung wie folgt: W(ort)0a1, W1a1, W2a1,..., W5a32, W6c32 und W7a32.
  • Wenn eine Übertragung mit 3200 Bit/s durchgeführt wird, wird die in 34 gezeigte Struktur der Bitdaten in einem Block verendet. Die übertragene Reihenfolge der Bitdaten ist in der durch den Pfeil β von 34 angegebenen Richtung wie folgt: W0a1, W0c1, W1a1,..., W6c32, W7a32 und W7c32 (bei einer Zweistufen-FM) bzw. W0a1 und W0c1, W1a1 und W1c1, W2a1 und W2c1,..., W6c32 und W6c32, W7c32 und W7c32 (bei einer Vierstufen-FM). Wenn eine Übertragung mit 6400 Bit/s durchgeführt wird, wird die in 35 gezeigte Struktur der Bitdaten in einem Block verwendet. Die übertragene Reihenfolge der Bitdaten ist in der durch den Pfeil β von 35 angegebenen Richtung wie folgt: W0a1 und W0b1, W0c1 und W0d1, W1a1 und W1b1, W1c1 und W1d1,..., W6c32 und W6b32, W6c32 und W6d32, W7c32 und W7b32, W7c32 und W7d32 (bei einer Vierstufen-FM).
  • Wie oben beschrieben, ist bei STD-43 die Anzahl der Bitdaten in einem Block, die jeweils bei den unterschiedlichen Rahmengeschwindigkeiten und Verschachtelungsmodi empfangen wird, verschieden. Bei einer Rahmengeschwindigkeit von 3200 Bit/s unterscheidet sich die Struktur der Bitdaten in Abhängigkeit davon, ob der Modulationsmodus eine Zweistufen-FM oder ein Vierstufen-FM ist.
  • Wenn ein Paging-Dienst-Unternehmen das Paging-System STD-43 verwendet, wird einer von vier Rahmentypen/-raten in der Synchronisation 1 (S1)C1 der Sync-Struktur D1 gewählt. Die an den angerufenen Pager übertragene Anzahl der Bitdaten in einem Rahmen kann also willkürlich geändert werden.
  • Wenn also der angerufene Pager einheitlich Daten empfängt, verstärkt und digitalisiert, die per Funk übertragen wurden, um einfach Zweistufen-FM-Serielldaten zu Paralleldaten zu wandeln, wie es in dem herkömmlichen POCSAG-System der Fall war, werden unbeabsichtigt bedeutungslose Serielldaten übertragen. Es muss also ein auf STD-43 anpassbares Datenwiedergabevertahren für den Pager vorgesehen werden, das die Bitdaten in Entsprechung zu dem empfangenen Rahmentyp umordnen kann.
  • Es wurden die folgenden Verfahren für den Pager zum Wiedergeben von empfangenen Daten vorgeschlagen:
    • (1) Ein Verfahren, in dem mehrere Typen von Hardwareeinheiten (Decodierer), die an die entsprechenden Rahmengeschwindigkeiten und Multiplexgrade angepasst werden können, in dem Pager vorgesehen sind, wobei eine der vorgesehenen Hardwareeinheiten ausgewählt wird, sodass mit einer der Rahmengeschwindigkeiten übertragene Daten empfangen werden; und wobei die Bitdaten der verschachtelten Blockstruktur D2 der oben genannten Daten in Übereinstimmung mit dem Multiplexgrad durch die ausgewählte Entschachtelungsschaltung wiedergegeben werden.
    • (2) Ein Typ von Hardware ist in einem Pager vorgesehen, wobei Software zum Durchführen einer Steuerung zum Umordnen von Bitdaten in der verschachtelten Blockstruktur D2 in Übereinstimmung mit dem Rahmentyp der empfangenen Daten installiert ist, sodass die empfangenen Daten wiedergegeben werden können.
  • Wenn das Verfahren (1) verwendet wird, umfasst der Pager eine Vielzahl von S/P-Wandlerschaltungen zum Wandeln der Serielldaten zu Paralleldaten in Übereinstimmung mit dem Rahmentyp der empfangenen Daten sowie eine Umordnungsschaltung zum Umordnen der Paralleldaten, um die Daten in jeder Phase voneinander zu trennen. Wenn das Verfahren (2) verwendet wird, sind eine S/P-Wandlerschaltung und die Umordnungsschaltung vorgesehen, die durch die Software gesteuert werden. In dem oben beschriebenen Fall (1) ist die Anzahl der erforderlichen Hardwareeinheiten zum Empfangen und Wiedergeben von Daten höher. Und weil der Aufbau der einzelnen Schaltungen komplex ist, kann zudem die Größe der zu montierenden Empfangsverarbeitungsschaltung nicht reduziert werden. Im Fall von (2) muss die Software eine größere Last ausführen, wodurch der Systemaufbau zu komplex wird.
  • EP 0 264 205 beschreibt ein Paging-System, das einen Dienst mit mehreren unterschiedlichen Bitraten anbietet. Die Verschachtelungsschaltung verschachtelt Eingabedaten auf einem Grad-N-Signal.
  • WO 92/22 162 lehrt ein selektives Übertragungsmodulationsschema auf der Basis einer Einschätzung der empfangenen Funksignale.
  • US 5 117 500 beschreibt einen Empfänger einschließlich eines adaptives Signaldecodierers, der festgestellte, codierte Signale in Übereinstimmung mit einer Vielzahl von Codierschemata verarbeiten kann.
  • Beschreibung der Erfindung
  • Die vorliegende Erfindung bezweckt die Probleme zu lösen, die bei einem Pager zu erwarten sind, der Daten unter Verwendung des STD-43-Standards empfängt und wiedergibt, wobei es eine Aufgabe der vorliegenden Erfindung ist, eine Datenempfangsvorrichtung und ein Verfahren zum Wiedergeben von empfangenen Daten anzugeben, die eine Balance zwischen der zum Empfangen und Wiedergeben verwendeten Hardware und Software halten können, wobei die Größe der Hardware und die durch die Software auszuführende Last reduziert werden.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Datenempfangsvorrichtung und ein Verfahren zum Wiedergeben von empfangenen Daten anzugeben, die das oben genannte Datenübertragungsverfahren anpassen können, eine Balance zwischen der auf die Hardware und Software verteilten Last halten können und die Schaltungsgröße sowie die Ausführungslast für die CPU reduzieren können.
  • Um die oben genannten Aufgaben zu lösen, ist gemäß der vorliegenden Erfindung eine Datenempfangsvorrichtung angegeben, die umfasst:
    eine Empfangseinrichtung zum Empfangen von Daten,
    mehrere Wiedergabeeinrichtungen, die empfangene Daten mit einem Format wiedergeben können, das durch die Datenempfangsvorrichtung erkannt werden kann,
    eine Formatdaten-Empfangseinrichtung zum Empfangen von Formatdaten, und
    eine Auswahleinrichtung zum Auswählen von einer der mehreren Wiedergabeeinrichtungen in Übereinstimmung mit den Formatdaten, die durch die Formatdaten-Empfangseinrichtung empfangen werden.
  • Die auf die Hardware und Software verteilte Last kann also derart ausgeglichen werden, dass die Schaltungsgröße und die Ausführungslast für die CPU reduziert werden.
  • Die Formatdaten geben eine Rahmengeschwindigkeit an, und die Wiedergabeeinrichtung wird in Übereinstimmung mit der empfangenen Rahmengeschwindigkeit ausgewählt. Die Wiedergabeverarbeitungsrate der Wiedergabeeinrichtung wird in Übereinstimmung mit der durch die Formatdaten-Empfangseinrichtung empfangenen Rahmengeschwindigkeit gesteuert.
  • Die Formatdaten geben einen Modulationsmodus an, und die Wiedergabeeinrichtung wird in Übereinstimmung mit dem empfangenen Modulationsmodus ausgewählt. Die empfangenen Daten werden in Übereinstimmung mit dem Modulationsverfahren zu Paralleldaten umgewandelt.
  • Die Formatdaten geben eine Rahmengeschwindigkeit und einen Modulationsmodus wieder, und die Wiedergabeeinrichtung wird in Übereinstimmung mit der empfangenen Rahmengeschwindigkeit und dem empfangenen Modulationsverfahren ausgewählt. Die Wiedergabeverarbeitungsrate der Wiedergabeeinrichtung wird in Übereinstimung mit der durch die Formatdaten-Empfangseinrichtung empfangene Rahmengeschwindigkeit gesteuert. Die empfangenen Daten werden in Übereinstimmung mit dem Modulationsverfahren zu Paralleldaten gewandelt.
  • Die Datenwiedergabe-Verarbeitungsrate der Wiedergabeeinrichtung wird in Übereinstimmung mit einem Datenverschachtelungsmodus gesteuert. Die empfangenen Daten werden in Übereinstimmung mit dem Datenverschachtelungsmodus zu Paralleldaten gewandelt.
  • Weil die empfangenen Daten in Übereinstimmung mit dem Datenverschachtelungsmodus zu Paralleldaten gewandelt werden, kann die auf die Hardware und Software verteilte Last ausgeglichen werden, sodass die Schaltungsgröße und die Ausführungslast für die CPU reduziert werden können.
  • Es sind mehrere Register vorgesehen, die zum Wandeln der empfangenen Daten zu Paralleldaten verwendet werden.
  • Wenn die Paralleldaten in vorbestimmte Einheiten für das sequentielle Speichern unterteilt werden, werden die gespeicherten Paralleldaten sequentiell in der Speicherreihenfolge gelesen, um zu der ausgewählten Wiedergabeeinrichtung geführt zu werden, wobei die wiedergegebenen Paralleldaten an der Speicherposition gespeichert werden, von der sie gelesen wurden und wobei die zum Übertragen der Daten in dem Datenübertragungsmodus erforderliche Operation zum Beispiel durch eine DMA-Schaltung und nicht durch die CPU ausgeführt wird. Dadurch kann die Last für die CPU weiter reduziert werden.
  • Wenn Daten, die in einer Operation der durch die Auswahleinrichtung ausgewählten Wiedergabeeinrichtung wiedergegeben werden, in der Datenspeichereinrichtung gespeichert werden und wenn die Wiedergabezeit der durch die Auswahleinrichtung ausgewählten Wiedergabeeinrichtung festgestellt wird, werden die Paralleldaten sequentiell von der Datenspeichereinrichtung zu der Wiedergabeeinrichtung übertragen, wobei gleichzeitig von der Wandlereinrichtung übertragene Paralleldaten sequentiell durch die Datenspeichereinrichtung gespeichert werden und wobei die zum Senden und Empfangen der Daten in dem Datenübertragungsprozess erforderliche Operation durch zum Beispiel eine DMA-Schaltung und nicht durch die CPU ausgeführt wird. Dadurch kann die Last für die CPU weiter reduziert werden.
  • Das durch die Formatdaten-Empfangseinrichtung empfangenen Formatdaten werden gespeichert, bis die nächsten Formatdaten empfangen werden.
  • Ein ID-Code für das Paging der Datenempfangsvorrichtung wird gespeichert, und wenn der ID-Code in den wiedergegebenen Daten festgestellt wird, während die Wiedergabeoperation der Wiedergabeeinrichtung andauert, werden der festgestellte ID-Code und der gespeicherte ID-Code miteinander verglichen. Wenn die ID-Codes nicht miteinander übereinstimmen, wird die Wiedergabeoperation der Wiedergabeeinrichtung unterbrochen.
  • Indem eine Schnittstelle vorgesehen wird, wird die Datenempfangsoperation der Datenempfangsvorrichtung in Übereinstimmung mit Steuerdaten gesteuert, die aus einer verbundenen externen Einrichtung über die Schnittstelle zugeführt werden. Also auch wenn die Daten nicht alleine durch die Datenempfangsvorrichtung verarbeitet werden können, können sie unter Verwendung der verbundenen externen Einrichtung verarbeitet werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Entschachteln von Daten angegeben in dem die durch mehrere Umordnungsschaltungen empfangenen Daten unter Verwendung der folgenden Schritte wiedergegeben werden:
    Empfangen von Formatdaten, und
    Auswählen von einer aus mehreren Umordnungsschaltungen in Übereinstimmung mit den empfangenen Formatdaten.
  • Gemäß dem oben beschriebenen Verfahren wird eine Umordnungsschaltung aus den mehreren Umordnungsschaltungen in Übereinstimmung mit Informationen zu dem Datenformat ausgewählt, wenn Information (Synchronisation 1 (S1)C1) zu dem Datenformat empfangen wird. Die empfangenen Daten werden also durch die ausgewählte Umordnungsschaltung wiedergegeben.
  • Dadurch kann die auf die Hardware und Software verteilte Verarbeitungslast ausgeglichen werden. Es kann also die Schaltungsgröße und die Ausführungslast für die CPU reduziert werden.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist ein Blockdiagramm, das den Schaltungsaufbau eines Pagers zeigt, der eine erste Ausführungsform der Datenempfangsvorrichtung gemäß der vorliegenden Erfindung ist.
  • 2 ist ein Schaltdiagramm, das ein Beispiel für den internen Aufbau der Empfangsdaten-Pufferschaltung 304 von 1 zeigt.
  • 3 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf 64-Bit-Daten, die zu der Empfangsdaten-Pufferschaltung 304 von 2 zugeführt werden.
  • 4 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Bitdaten (Phase „a") in einem Bereich α für einen Block, dessen Rahmentyp 1600 Bit/s (Zweistufen-FM) ist und der mit einer Rahmengeschwindigkeit von 1600 Bit/s wie in 32 gezeigt gesendet und durch die Empfangsdaten-Pufferschaltung 304 von 2 empfangen wird.
  • 5 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Bitdaten (ein Paar der Phasen „a" und „c") in einem Bereich „α1", der zum ersten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 3200 Bit/s (Zweistufen-FM) ist und der mit einer Rahmengeschwindigkeit von 3200 Bit/s wie in 34 gezeigt gesendet und durch die Empfangsdaten-Pufferschaltung 304 von 2 empfangen wird.
  • 6 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Bitdaten (ein Paar der Phasen „a" und „c") in einem Bereich „α2", der zum zweiten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 3200 Bit/s (Zweistufen-FM) ist und der mit einer Rahmengeschwindigkeit von 3200 Bit/s wie in 34 gezeigt gesendet und durch die Empfangsdaten-Pufferschaltung 304 von 2 empfangen wird.
  • 7 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Bitdaten (ein Paar der Phasen „a" und „c") in einem Bereich „α1", der zum ersten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 3200 Bit/s (Vierstufen-FM) ist und der mit einer Rahmengeschwindigkeit von 3200 Bit/s wie in 34 gezeigt gesendet und durch die Empfangsdaten-Pufferschaltung 304 von 2 empfangen wird.
  • 8 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Bitdaten (ein Paar der Phasen „a" und „c") in einem Bereich „α2", der zum zweiten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 3200 Bit/s (Vierstufen-FM) ist und der mit einer Rahmengeschwindigkeit von 3200 Bit/s wie in 34 gezeigt gesendet und durch die Empfangsdaten-Pufferschaltung 304 von 2 empfangen wird.
  • 9 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Bitdaten in einem Bereich „α1", der zum ersten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 6400 Bit/s (Vierstufen-FM) ist und der mit einer Rahmengeschwindigkeit von 6400 Bit/s wie in 35 gezeigt gesendet und durch die Empfangsdaten-Pufterschaltung 304 von 2 empfangen wird.
  • 10 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Bitdaten in einem Bereich „α2", der zum zweiten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 6400 Bit/s (Vierstufen-FM) ist und der mit einer Rahmengeschwindigkeit von 6400 Bit/s wie in 35 gezeigt gesendet und durch die Empfangsdaten-Pufterschaltung 304 von 2 empfangen wird.
  • 11 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Datenbits in einem Bereich „α3", der zum dritten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 6400 Bit/s (Vierstufen-FM) ist und der mit einer Rahmengeschwindigkeit von 6400 Bit/s wie in 35 gezeigt gesendet und durch die Empfangsdaten-Pufferschaltung 304 von 2 empfangen wird.
  • 12 zeigt die Korrespondenz zwischen der Eingabe in die Register 3042 (Ra bis Rh) und der Ausgabe aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die Datenbits in einem Bereich „α4", der zum vierten Mal übertragen wird, in dem Bereich α für einen Block, dessen Rahmentyp 6400 Bit/s (Vierstufen-FM) ist und der mit einer Rahmengeschwindigkeit von 6400 Bit/s wie in 35 gezeigt gesendet und durch die Empfangsdaten-Pufferschaltung 304 von 2 empfangen wird.
  • 13 ist ein Diagramm, das ein Beispiel für den Aufbau der Speicherbereiche des RAM 403 von 1 zeigt.
  • 14 ist ein Blockdiagramm, das ein Beispiel für den Aufbau der Entschachtelungsschaltung 5 von 1 zeigt.
  • 15 ist ein Diagramm, das eine Umordnungsoperation zeigt, die durch eine Umordnungsschaltung 502 durchgeführt wird.
  • 16 ist ein Diagramm, das die Umordnungsoperation zeigt, die durch eine Umordnungsschaltung 503 durchgeführt wird.
  • 17 ist ein Diagramm, das die Umordnungsoperation zeigt, die durch eine Umordnungsschaltung 504 durchgeführt wird.
  • 18 ist ein Schaltungsdiagramm, das ein Beispiel des internen Aufbaus der Adressvergleichsschaltung 6 von 1 zeigt.
  • 19A und 19B bilden ein Flussdiagramm, das eine Datenempfangsoperation zeigt, die durch den Pager gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 20 ist ein Flussdiagramm, das die Datenempfangsoperation zeigt, die durch den Pager gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 21A und 21B bilden ein Flussdiagramm, das die Datenempfangsoperation zeigt, die durch den Pager gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 22 ist ein Flussdiagramm, das die Datenempfangsoperation zeigt, die durch den Pager gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 23 ist ein Flussdiagramm, das eine Wiedergabeoperation zeigt, die durch die Entschachtelungsschaltung 5 des Pagers gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 24 ist ein Blockdiagramm, das den Schaltungsaufbau eines Pagers gemäß einer zweiten Ausführungsform der Datenempfangsvorrichtung der vorliegenden Erfindung zeigt.
  • 25 ist ein Diagramm, das ein Beispiel des Aufbaus von Speicherbereichen in dem RAM 404 von 24 zeigt.
  • 26A und 26B bilden ein Flussdiagramm, das eine Datenempfangsoperation zeigt, die durch den Pager gemäß der zweiten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 27 ist ein Flussdiagramm, das die Datenempfangsoperation zeigt, die durch den Pager gemäß der zweiten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 28 ist ein Flussdiagramm, das die Datenempfangsoperation zeigt, die durch den Pager gemäß der zweiten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
  • 29 ist ein Flussdiagramm, das die Datenempfangsoperation zeigt, die durch den Pager gemäß der zweiten Ausführungsform der vorliegenden Endung ausgeführt wird.
  • 30 ist ein Zeitdiagramm, das Operationen zum Senden und Empfangen von Daten zeigt, die durch eine DMA-Schaltung 11 bei der Durchführung der Datenempfangsoperation ausgeführt werden.
  • 31 ist ein Blockdiagramm, das den Schaltungsaufbau einer Modifikation der zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • 32 ist ein Diagramm, das ein Beispiel für die Struktur der übertragenen Daten zeigt, die durch das Pager-System „RCR STD-43" verwendet wird.
  • 33 ist ein Diagramm, das die Struktur eines Blocks einer verschachtelten Blockstruktur D2 bei einer Rahmengeschwindigkeit von 1600 Bit/s (Phase „a") zeigt.
  • 34 ist ein Diagramm, das die Struktur eines Blocks einer verschachtelten Blockstruktur D2 bei einer Rahmengeschwindigkeit von 3200 Bit/s (Paar der Phasen „a" und „c") zeigt.
  • 35 ist ein Diagramm, das die Struktur eines Blocks der verschachtelten Blockstruktur D2 bei einer Rahmengeschwindigkeit von 6400 Bit/s zeigt.
  • Bevorzugte Ausführungsform der Erfindung
  • Im Folgenden werden bevorzugte Ausführungsformen einer Datenempfangsvorrichtung und eines Verfahrens zum Wiedergeben von empfangenen Daten gemäß der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben. Es ist zu beachten, dass die Ausführungsformen die Datenstruktur C und die Blockstruktur D von 32 verwenden.
  • (Erste Ausführungsform)
  • 1 ist ein Blockdiagramm, das den Schaltungsaufbau eines Pagers zeigt, der eine erste Ausführungsform einer Datenempfangsvorrichtung gemäß der vorliegenden Erfindung ist. Der Pager umfasst eine Antenne 1, eine Empfangsschaltung 2, einen Decodierabschnitt 3, einen Steuerabschnitt 4, eine Entschachtelungsschaltung 5, eine Adressvergleichsschaltung 6, eine Anzeigeeinheit 7, einen Benachrichtigungsabschnitt 8 und eine Stromversorgungsschaltung 8.
  • Die Antenne 1 empfängt Daten, die zum Beispiel von der Sendestation eines Pager-Dienst-Unternehmens in dem in 32 gezeigten Format gesendet werden, und gibt die empfangenen Daten zu der Empfangsschaltung 2.
  • Die Empfangsschaltung 2 ist mit dem Decodierabschnitt 3 verbunden und ist angeordnet, um in Reaktion auf ein Steuersignal von dem Decodierabschnitt 3 betrieben zu werden, um die empfangenen Daten zu demodulieren und zu analysieren. Die Empfangsschaltung 2 ruft die Synchronisation 1 (S1)C1 ab, um serielle Bitdaten in Übereinstimmung mit dem Zweistufen-FM- oder Vierstufen-FM-Modulationsverfahren auszuwählen und auszugeben. Das heißt, wenn die Zweistufen-FM-Modulation durchgeführt wird, wird nur „d" ausgegeben. Wenn die Vierstufen-FM-Modulation durchgeführt wird, wird das MSG-Signal der Vierstufen-FM-Bitdaten zu „d" ausgegeben und wird das LSB-Signal zu „e" ausgegeben.
  • Die Daten, die in den durch das Abrufen des Synchronisation 1 (S1)C1 erhaltenen Rahmenmusterdaten enthalten sind und sich auf das Modulationsverfahren beziehen, werden zu einer Stufenbestimmungsschaltung 301 über den Ausgang „d" geführt, während die auf die Rahmengeschwindigkeit bezogenen Daten zu einer Rahmengeschwindigkeits-Bestimmungsschaltung 302 geführt werden. Der Decodierabschnitt 3 bestimmt das Rahmenmuster der verschachtelten Blockstruktur D2, die auf die Synchronisation 2 (S2)C3 folgt, in Reaktion auf ein Leitungswahlsignal „a" aus der Stufenbestimmungsschaltung 301, ein Schalttaktsignal „b" aus der Rahmengeschwindigkeits-Bestimmungsschaltung 302 und einen Datentrigger „c" aus der Zeitsteuerschaltung 303. Weiterhin wandelt der Decodierabschnitt 3 die festgestellten digitalen Daten zu 8-Bit-Paralleldaten in Übereinstimmung mit dem Modulationsverfahren, um die erhaltenen 8-Bit-Paralleldaten zu einer Busleitung „B" zu geben.
  • Der Decodierabschnitt 3 umfasst die Stufenbestimmungsschaltung 301, die Rahmengeschwindigkeits-Bestimmungsschaltung 302, eine Zeitsteuerschaltung 303 und eine Empfangsdaten-Pufferschaltung 304. Die Stufenbestimmungsschaltung 301 und die Rahmengeschwindigkeits-Bestimmungsschaltung 302 weisen jeweils einen Pufferspeicher (nicht gezeigt) auf. Die Pufferspeicher speichern Steuerdaten, die von einer CPU 401 des Steuerabschnitts 4 bei der Durchführung der Initialisierung ausgegeben werden, sowie Daten in den empfangenen Rahmentypdaten, die auf das Modulationsverfahren bezogen sind, und auf die Rahmengeschwindigkeit bezogene Daten. Weiterhin speichern die Pufferspeicher Steuerdaten, die von der CPU 401 des Steuerabschnitts 4 ausgegeben werden.
  • Die Stufenbestimmungsschaltung 301 empfängt Seriellbitdaten „d" (Daten der Synchronisation 1 (S1)C1) aus der Empfangsschaltung 2, um das Modulationsverfahren der empfangenen Daten zu bestimmen und das Leitungswahlsignal „a" zu erzeugen.
  • Die Rahmengeschwindigkeits-Bestimmungsschaltung 302 empfängt die Serielldaten „d" (Daten der Synchronisation 1 (S1)C1) aus der Empfangsschaltung 2, um den Rahmentyp der empfangenen Daten zu bestimmen. Insbesondere bestimmt die Rahmengeschwindigkeits-Bestimmungsschaltung 302 einen der vier folgenden Rahmentypen:
    • 1. 1600 Bit/s Zweistufen-FM (Binär-FSK-Modulation/1600 Bit/s)
    • 2. 3200 Bit/s Zweistufen-FM (Binär-FSK-Modulation/3200 Bit/s)
    • 3. 3200 Bit/s Vierstufen-FM (Vierfach-FSK-Modulation/3200 Bit/s)
    • 4. 6400 Bit/s Vierstufen-FM (Vierfach-FSK-Modulation/600 Bit/s)
  • Nachdem die Rahmengeschwindigkeits-Bestimmungsschaltung 302 den Rahmentyp bestimmt hat, erzeugt sie das Schalttaktsignal „b".
  • Die Zeitsteuerschaltung 303 weist einen Puffer zum vorübergehenden Speichern von Zeitsteuerinformationen aus der CPU 401 bei Empfang des Synchronisationssignalteils D1 auf. Die Zeitsteuerschaltung 303 steuert also die Bitsynchronisation und die Rahmensynchronisation des Decodierabschnitts 3. Außerdem erzeugt die Zeitsteuerschaltung 303 den Datentrigger „c" für die Steuerung einer Ausgabezeit der 8-Bit-Paralleldaten aus der Empfangsdaten-Pufferschaltung 304.
  • Die Empfangsdaten-Pufferschaltung 304 wandelt Seriellbitdaten (die Ausgaben „d" und „e") aus der Empfangsschaltung 2 zu 8-Bit-Paralleldaten um, um die 8-Bit-Paralleldaten zu der Busleitung „B" auszugeben. Die Empfangsdaten-Pufferschaltung 304 wandelt die vorstehenden Bitdaten in Einheiten von 64 Bits in Übereinstimmung mit dem Leitungswahlsignal aus der Stufenbestimmungsschaltung 301, dem Schalttaktsignal „b" aus der Rahmengeschwindigkeits-Bestimmungsschaltung 302 und dem Datentrigger „c" aus der Zeitsteuerschaltung 303 um, um sequentiell 8-Bit-Paralleldaten auszugeben.
  • Der Steuerabschnitt 4 umfasst eine CPU 4, einen RAM 402 und einen RAM 403 und steuert den Gesamtbetrieb des Pagers in Übereinstimmung mit einem im ROM 402 gespeicherten Steuerprogramm.
  • Die CPU 401 umfasst einen Pufferspeicher 4011 zum vorübergehenden Speichern der Rahmenmusterdaten, die zum Beispiel aus der Synchronisation 1 (S1)C1 gelesen werden, einen Pufferspeicher 4012 zum vorübergehenden Speichern von Daten (Zyklusnummer, Rahmennummer und Anzahl von mehrfachen Ausgabeoperationen), die aus der Rahmeninformation F1(C2) gelesen werden, einen Pufferspeicher 4013 zum Speichern von Blockinformation (Bi)C2 und Daten (das Startwort des Adressfelds (AF)C4, des Vektorfelds (VF)C5 und der eigenen Mitteilungsdaten in dem Nachrichtenfeld (MF)C6 sowie die Nachrichtenlänge der eigenen Mitteilungsdaten in dem Mitteilungsfeld (MF)C6), die aus dem Vektorfeld (VF)C5 gelesen werden, einen Pufferspeicher 4014 zum Speichern von wiedergegebenen Daten in Einheiten von einem Block, um Fehler zu korrigieren, und einen Takterzeuger 4015 zum Erzeugen von Takten, die zur Anpassung des Zeitablaufs des Empfangsprozesses und ähnlichem verwendet werden.
  • Die CPU 401 steuert die mit den Daten verbundenen Schaltabschnitte anhand der Daten und Takte, die in dem oben genannten einen Rahmen enthalten sind.
  • Der ROM 402 speichert verschiedene Programme zum Betreiben der CPU 401 und ID-Informationen zum Speichern von Informationen zu den Frequenzbändern, die durch den eigenen Pager empfangen werden müssen, Rahmendaten und Adressdaten, die ID-Codes des eigenen Pagers sind, sowie Phasendaten, die die Phase angeben, in der die ID-Codes gespeichert werden.
  • Wie in 13 gezeigt, umfasst der RAM 403 einen Arbeitsbereich WA für die Verwendung in einer Operation der CPU 401, einen Datenlese-Speicherbereich RDA für die Verwendung bei der Wiedergabe der empfangenen Daten und einen Speicherbereich MMA für die Verwendung in einem Prozess zum Speichern der empfangenen Mitteilungsdaten.
  • Der Speicherbereich RDA ist ein Speicherbereich zum vorübergehenden Speichern von 8-Bit-Paralleldaten aus dem Decodierabschnitt 3, bevor diese zu einer weiter unten beschriebenen Entschachtelungsschaltung 5 ausgegeben werden. Wenn die Ausgabezeit zu der Entschachtelungsschaltung 5 unter der Steuerung der CPU 401 festgestellt wurde, wird die Anzahl der Datenbits (16 Bits bei einer Rahmengeschwindigkeit von 3200 Bit/s, und 32 Bits bei einer Rahmengeschwindigkeit von 5400 Bit/s), die wiedergegeben werden können, sequentiell zu der Entschachtelungsschaltung 5 ausgegeben.
  • Die Entschachtelungsschaltung 5 gibt für jede Phase 16 Datenbits bei 3200 Bit/s (Zweistufen-FM), 16 Datenbits bei 3200 Bit/s (Vierstufen-FM) und 32 Datenbits bei 6400 Bit/s (Vierstufen-FM) in Übereinstimmung mit dem entsprechenden Rahmenmuster aus, um die wiedergegebenen Daten zu der Busleitung „B" auszugeben.
  • Die Adressvergleichsschaltung 6 wird in Übereinstimmung mit dem Datentrigger „c" aus der Zeitsteuerschaltung 303 betrieben und vergleicht und bestimmt, ob Adressdaten, die in dem wiedergegebenen Adressfeld (AF)C5 enthalten sind, mit den Adressdaten des eigenen Pagers übereinstimmen.
  • Die Anzeigeeinheit 7 ist ein Anzeigeabschnitt, der zum Beispiel durch eine Flüssigkristallanzeige, einen Anzeigepuffer oder ein Ansteuerelement gebildet wird, um Informationen wie etwa eine Nachricht auf einer Flüssigkristallanzeige anzuzeigen.
  • Der Benachrichtigungsabschnitt 8 umfasst eine Benachrichtigungseinrichtung einschließlich von zum Beispiel einer LED (einer Licht emittierenden Diode), die aufleuchtet oder blinkt, um den Empfang einer Nachricht anzugeben, einem Lautsprecher, der einen Klang zur Benachrichtigung erzeugt, und/oder einem Vibrator, der zur Benachrichtigung klingt.
  • Die Stromversorgungseinheit 9 führt elektrischen Strom zu den Schaltungen des Pagers, wenn ein Ein/Aus-Schalter (nicht gezeigt) eingeschaltet wird.
  • Im Folgenden wird der Decodierabschnitt 3 im Detail beschrieben. 2 ist ein Schaltungsdiagramm, das den internen Aufbau der Empfangsdaten-Pufferschaltung 304 in dem Decodierabschnitt 3 zeigt. Die Empfangsdaten-Pufferschaltung 304 von 2 umfasst acht Register 3042, nämlich die Register Ra bis Rh zum sequentiellen Speichern von Seriellbitdaten aus der Empfangsschaltung 2 über die Ausgänge „d" und „e" in 8-Bit-Einheiten von B0 bis B7, acht Zwischenspeicher 3043 La bis Lh jeweils in Entsprechung zu den zuvor genannten Registern 3042 und eine Leitungswahlschaltung 3044.
  • Im Folgenden wird das Prinzip des Betriebs des Decodierabschnitts 3 zum Umwandeln von Seriellbitdaten zu 64-Bit-Daten jeweils parallel in 8 Bits beschrieben. 3 zeigt die Entsprechung zwischen den Eingaben in die Register 3042 (Ra bis Rh) und den Ausgaben aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf die 64-Bit-Dateneingabe in die Empfangsdaten-Pufferschaltung 304 in einer Eingabeoperation.
  • Aus der Tabelle in 3 wird deutlich, dass die zu B7 des Registers Rh der Register 3042 von 2 zugeführten Seriellbitdaten als 8-Bit-Paralleldaten zu D7 zu dem Zwischenspeicher Lh der Zwischenspeicher 3043 ausgegeben werden. Die zu B4 des Registers Rd der Register 3042 zugeführten Seriellbitdaten werden als 8-Bit-Paralleldaten zu D3 des Zwischenspeichers L3 der Zwischenspeicher 3043 ausgegeben.
  • 4 bis 12 zeigen die Entsprechung zwischen den Eingaben zu den Registern 3042 (Ra bis Rh) und den Ausgaben aus den Zwischenspeichern 3043 (La bis Lh) in Bezug auf Bitdaten in einem Bereich α aus den Bitdaten in einem Block von 32 bis 35 bei einem Rahmentyp/einer Rahmengeschwindigkeit von 1600 Bit/s (Zweistufen-FM: wenn die Phase „a" empfangen wurde), 3200 Bit/s (Zweistufen-FM: wenn das Paar der Phasen „a" und „c" empfangen wurde), 3200 Bit/s (Vierstufen-FM: wenn das Paar der Phasen „a" und „c" empfangen wurde) und 6400 Bit/s (Vierstufen).
  • In der Empfangsdaten-Pufferschaltung 304 wird das Schalttaktsignal „b" aus der Rahmengeschwindigkeits-Bestimmungsschaltung 302 zu jedem der Register 3042 zugeführt, während das Leitungswahlsignal „a" aus der Stufenbestimmungsschaltung 301 zu der Empfangsdaten-Pufferschaltung 304 geführt wird. Der Datentrigger „c" aus der Zeitsteuerschaltung 303 wird zu jedem der Zwischenspeicher 3043 zugeführt.
  • Wenn Zweistufen-FM-Bitdaten aus der Empfangsschaltung 2 ausgegeben wurden, rufen die Register 3042 (Ra bis Rh), die Eingaberegister sind, 64-Bit-Daten über des Ausgang „d" ab. Wenn Vierstufen-FM-Bitdaten aus der Empfangsschaltung 2 ausgegeben wurden, rufen die Register 3042 MSB (obere Bits) von 64-Bit-Daten über den Ausgang „d" und LSB (untere Bits) über den Ausgang „e" ab.
  • Die derart abgerufenen Daten werden durch das Leitungswahlsignal „a" aus der Stufenbestimmungsschaltung 301, das Taktschaltsignal „b" aus der Rahmengeschwindigkeits-Bestimmungsschaltung 302 und den Datentrigger „c" aus der Zeitsteuerschaltung 303 wie folgt gesteuert, sodass Bitdaten als 8-Bit-Paralleldaten in Entsprechung zu den entsprechenden Rahmentypen/Rahmengeschwindigkeiten ausgegeben werden.
  • 1. Wenn der Rahmentyp 1600 Bit/s ist (Zweistufen-FM: wenn die Phase „a" empfangen wurde:
  • Wenn Bitdaten des Rahmentyps 1600 Bit/s (Zweistufen-FM) abgerufen wurden, werden die Bitdaten sequentiell aus der Empfangsschaltung 2 über den Ausgang „d" als W(ort)0a1, W1a1, W2a1, W3a1,..., in der durch den Pfeil β von 33 angegebenen Richtung ausgegeben und wie in 4 gezeigt durch B0 des Registers 3042 (Ra) bis 87 des Registers 3042 (Rh) in vertikaler Reihenfolge als W(ort)0a1, W1a1, W2a1, W3a1,..., W5a8, W6a8, W7a8 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 64 Bits in 8-Bit-Einheiten über D0 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung B ausgegeben.
  • Weil 8-Bit-Paralleldaten dieses Rahmentyps in einer Phase empfangen wurden, ist der Prozess zum Wiedergeben von Daten an diesen Punkt abgeschlossen. Die Daten werden also wie sie sind zu über die Busleitung „B" zu dem Pufferspeicher 4014 ausgegeben. Dann führt die CPU 401 einen Fehlerkorrekturprozess durch.
  • Weil 8 Bits × 8 Spalten, d. h. die aus der Empfangsdaten-Pufferschaltung 304 ausgegebenen 8-Byte-Daten, nur eine Phase verwenden, werden Bitdaten in einem Block zu 8-Bit-Paralleldaten für einen Block umgewandelt, indem die vorstehende Operation vier Mal für jeweils 64 Bits in dem in 32 gezeigten Fall durchgeführt wird.
  • 2. Wenn der Rahmentyp 3200 Bit/s ist (Zweistufen-FM: wenn das Paar der Phasen „a" und „c" empfangen wurde):
  • Wenn der Rahmentyp 3200 Bit/s (Zweistufen-FM) ist, werden Bitdaten in den Phasen „a" und „c" gemultiplext und abgerufen. Deshalb werden Paralleldaten durch den RDA des RAM 403 gelassen und dann einem sogenannten Datenwiedergabeprozess in der Entschachtelungsschaltung 5 unterworfen, sodass die empfangenen Daten für jede Phase getrennt werden. Dann werden die wiedergegebenen Daten über die Busleitung „B" in dem Pufferspeicher 4014 gespeichert und schließlich dem Fehlerkorrekturprozess in der CPU 401 unterworfen.
  • In einem durch α1 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a1, W0c1, W1a1,... in der durch den Pfeil β von 34 angegebenen Richtung sequentiell ausgegebenen Bitdaten wie in 5 gezeigt durch B0 des Registers 3042 (Ra) bis B7 der Register 3042 (Rh) in vertikaler Reihenfolge als W0a1, W0c1, W1a1,..., W6c4, W7a4 und W7c4 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 64 Bits in 8-Bit-Einheiten über D0 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • In einem durch α2 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a5, W0c5, W1a5,... in der durch den Pfeil β von 34 angegebenen Richtung sequentiell ausgegebenen Bitdaten wie in 6 gezeigt durch B0 des Registers 3042 (Ra) bis B7 des Registers 3042 (Rh) in vertikaler Reihenfolge als W0a5, W0c5, W1a5,..., W6c8, W7a8 und W7c8 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 64 Bits in 8-Bit-Einheiten über D0 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • 3. Wenn der Rahmentyp 3200 Bit/s ist (Vierstufen-FM: wenn das Paar der Phasen „a" und „c" empfangen wurde):
  • Wenn der Rahmentyp 3200 Bit/s (Vierstufen-FM) ist, werden Bitdaten in den Phasen „a" und „c" gemultiplext und abgerufen. Deshalb werden Paralleldaten durch den RDA des RAM 403 gelassen und dann einem sogenannten Datenwiedergabeprozess in der Entschachtelungsschaltung 5 unterworfen, sodass die empfangenen Daten für jede Phase getrennt werden. Dann werden die wiedergegebenen Daten über die Busleitung „B" in dem Pufferspeicher 4014 gespeichert und schließlich dem Fehlerkorrekturprozess in der CPU 401 unterworfen.
  • In diesem Fall wird jedes Bit in der Phase „a" und in der Phase „c" genommen, sodass zwei Bits (ein Symbol) erhalten werden. Deshalb werden Seriellbitdaten derart zugeführt, dass ein Datenbit in der Phase „a" und ein Datenbit in der Phase „c" jeweils als MSB und LSB parallel zu der Empfangsdaten-Pufferschaltung 304 über die Ausgänge d und e der Empfangsschaltung 2 zugeführt werden.
  • Deshalb werden Daten in dem LSB eines Datensymbols in dem vorderen Teil von Ra bis Rd der Register 3042 gespeichert, während Daten in dem MSB desselben Datensymbols in dem hinteren Teil von Re bis Rh gespeichert werden.
  • In einem durch α1 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a1, W1a1, W2a1,.., in der durch den Pfeil β von 34 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem MSB wie in 7 gezeigt durch B0 des Registers 3042 (Re) bis B7 des Registers 3042 (Rh) in vertikaler Reihenfolge als W0a1, W1a1, W2a1,..., W5a4, W6a4 und W7a4 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D4 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Gleichzeitig werden die aus der Empfangsschaltung 2 über den Ausgang „e" als W0c1, W1c1, W2c1,... in der durch den Pfeil β von 34 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem LSB wie in 7 gezeigt durch B0 des Registers 3042 (Ra) bis B7 des Registers 3042 (Rd) in vertikaler Reihenfolge als W0c1, W1c1, W2c1,..., W5c4, W6c4 und W7c4 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D0 bis D3 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • In einem durch α2 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a5, W0c5, W1a5,... in der durch den Pfeil β von 34 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem MSB wie in 8 gezeigt durch B0 des Registers 3042 (Re) bis B7 des Registers 3042 (Rh) in vertikaler Reihenfolge als W0a5, W1a5, W2c5,..., W5a8, W6a8 und W7a8 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D4 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Gleichzeitig werden die aus der Empfangsschaltung 2 über den Ausgang „e" als W0c5, W1c5, W2c5,... in der durch den Pfeil β von 34 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem LSB wie in 8 gezeigt durch B0 des Registers 3042 (Ra) bis B7 des Registers 3042 (Rd) in vertikaler Reihenfolge als W0c5, W1c5, W2c5,..., W5c8, W6c8 und W7c8 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D0 bis D3 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Weil 8 Bits × 8 Spalten der durch die Empfangsdaten-Pufferschaltung 304 in einer Ausgabeoperation ausgegebenen Daten, d. h. 8-Byte-Daten, die Phasen „a" und „c" verwenden, werden Bitdaten für einen Block zu 8-Bit-Paralleldaten für einen Block gewandelt, indem die vorstehenden Operationen acht Mal für jeweils 64 Datenbits wie in 34 gezeigt durchgeführt werden.
  • 4. Wenn der Rahmentyp 6400 Bit/s ist (Vierstufen-FM):
  • Wenn der Rahmentyp 6400 Bit/s ist (Vierstufen-FM) werden alle Phasen „a", „b", „c" und „d" gemultiplext und abgerufen. Deshalb werden Paralleldaten durch den RDA des RAM 403 gelassen und dann einem sogenannten Datenwiedergabeprozess in der Entschachtelungsschaltung 5 unterworfen, sodass die empfangenen Daten für jede Phase getrennt werden. Dann werden die wiedergegebenen Daten über die Busleitung „B" in dem Pufferspeicher 4014 gespeichert und schließlich dem Fehlerkorrekturprozess in der CPU 401 unterworfen.
  • Bei 6400 Bit/s (Vierstufe-FM) wird jedes Bits in der Phase „a" und in der Phase „b" genommen, sodass zwei Bits (ein Symbol) erhalten werden. Weiterhin wird jedes Bit in der Phase „c" und in der Phase „d" genommen, sodass zwei Bits (ein Symbol) erhalten werden. Deshalb werden Seriellbitdaten derart zugeführt, dass ein Datenbit in der Phase „a" und ein Datenbit in der Phase „c" als MSB und ein Datenbit in der Phase „b" und ein Datenbit in der Phase „d" als LSB über die Ausgänge d und e der Empfangsschaltung 2 zugeführt werden.
  • Deshalb werden Daten in dem LSB eines Datensymbols in dem vorderen Teil von Ra bis Rd der Register 3042 gespeichert, während Daten in dem MSB desselben Datensymbols in dem hinteren Teil von Re bis Rh gespeichert werden.
  • In einem durch α1 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a1, W0c1, W1a1,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem MSB wie in 9 gezeigt durch B0 des Registers 3042 (Re) bis B7 des Registers 3042 (Rh) in vertikaler Reihenfolge als W0a1, W0c1, W1a1,..., W6c2, W7a2 und W7c2 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D4 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Gleichzeitig werden die aus der Empfangsschaltung 2 über den Ausgang „e" als W0b1, W0d1, W1b1,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem LSB durch B0 des Registers 3042 (Ra) bis B7 des Registers 3042 (Rd) in vertikaler Reihenfolge als W0b1, W0d1, W1b1,..., W6d2, W7b2 und W7d2 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D0 bis D3 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • In einem durch α2 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a3, W0c3, W1a3,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem MSB wie in 10 gezeigt durch B0 des Registers 3042 (Re) bis B7 des Registers 3042 (Rh) in vertikaler Reihenfolge als W0a3, W0c3, W1a3,..., W6c4, W7a4 und W7c4 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D4 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Gleichzeitig werden die aus der Empfangsschaltung 2 über den Ausgang „e" als W0b3, W0d3, W1b3,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem LSB durch B0 des Registers 3042 (Ra) bis B7 des Registers 3042 (Rd) in vertikaler Reihenfolge als W0b3, W0d3, W1b3,..., W6d4, W7b4 und W7d4 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D0 bis D3 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • In einem durch α3 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a5, W0c5, W1a5,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem MSB wie in 11 gezeigt durch B0 des Registers 3042 (Re) bis B7 des Registers 3042 (Rh) in vertikaler Reihenfolge als W0a5, W0c5, W1a5,..., W6c6, W7a6 und W7c6 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D4 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Gleichzeitig werden die aus der Empfangsschaltung 2 über den Ausgang „e" als W0b5, W0d5, W1b5,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem LSB durch B0 des Registers 3042 (Ra) bis B7 des Registers 3042 (Rd) in vertikaler Reihenfolge als W0b5, W0d5, W1b5,..., W6d6, W7b6 und W7d6 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D0 bis D3 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • In einem durch α4 angegebenen Teil des Bereichs α werden die aus der Empfangsschaltung 2 über den Ausgang „d" als W0a7, W0c7, W1a7,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem MSB wie in 12 gezeigt durch B0 des Registers 3042 (Re) bis B7 des Registers 3042 (Rh) in vertikaler Reihenfolge als W0a5, W0c5, W1a5,..., W6c6, W7a6 und W7c6 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D4 bis D7 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Gleichzeitig werden die aus der Empfangsschaltung 2 über den Ausgang „e" als W0b7, W0d7, W1b7,... in der durch den Pfeil β von 35 angegebenen Richtung sequentiell ausgegebenen Bitdaten in dem LSB durch B0 des Registers 3042 (Ra) bis B7 des Registers 3042 (Rd) in vertikaler Reihenfolge als W0b7, W0d7, W1b7,..., W6d8, W7b8 und W7d8 abgerufen. Wenn der Datentrigger „c" zugeführt wurde, werden 32 Bits in 4-Bit-Einheiten über D0 bis D3 der Zwischenspeicher 3043 (La bis Lh) zu der Busleitung „B" ausgegeben.
  • Weil 8 Bits × 8 Spalten der durch die Empfangsdaten-Pufferschaltung 304 in einer Ausgabeoperation ausgegebenen Daten, d. h. 8-Byte-Daten, die Phasen „a", „b", „c" und „d" verwenden, werden Bitdaten für einen Block zu 8-Bit-Paralleldaten für einen Block gewandelt, indem die vorstehenden Operationen 16 Mal für jeweils 64 Datenbits wie in 32 gezeigt durchgeführt werden.
  • Im Folgenden wird die Entschachtelungsschaltung 5 beschrieben. Die Entschachtelungsschaltung 5 ist separat zu dem Decodierabschnitt 3 vorgesehen und wird durch die CPU 401 gesteuert, um die empfangene verschachtelte Blockstruktur D2 in Übereinstimmung mit dem empfangenen Rahmentyp wiederzugeben und die wiedergegebene verschachtelte Blockstruktur D2 zu dem Pufferspeicher 4014 auszugeben.
  • 14 ist ein Blockdiagramm, das ein Beispiel des Aufbaus der Entschachtelungsschaltung 5 zeigt. Die Entschachtelungsschaltung 5 von 14 umfasst Schieberegister 501A, 501B, 501C und 501D, Umordnungsschaltungen 502, 503 und 504 und eine Auswahlschaltung 505.
  • Jedes der Schieberegister 501A, 501B, 501C und 501D weist einen Speicher mit einer Kapazität von 8 Bit auf und empfängt Daten von der Auswahlschaltung 505 in 8-Bit-Einheiten. Die Schieberegister 501A und 501B weisen Ausgangsanschlüsse auf, die mit den Adressen 0 und 1 der Umordnungsschaltung 502 und den Adressen 4 und 5 der Umordnungsschaltung 504 verbunden sind. Die Schieberegister 501C und 501D weisen Ausgangsanschlüsse auf, die mit den Adressen 2 und 3 der Umordnungsschaltung 503 und den Adressen 6 und 7 der Umordnungsschaltung 504 verbunden sind.
  • Die Auswahlschaltung 505 weist einen Ausgangsanschluss auf, der mit den Schieberegister 501A, 501B, 501C und 501D verbunden ist und angeordnet ist, um eine Umordnungsschaltung durch die Auswahl der Adresse zu bestimmen, zu der Daten eingegeben werden, wobei die Auswahl unter der Steuerung der CPU 401 durchgeführt wird. Die Auswahlschaltung 505 gibt die von dem RDA zugeführten Ausgabedaten zu dem Ausgang der Umordnungsschaltung.
  • Die Umordnungsschaltung 503 behandelt Daten mit dem Rahmentyp 3200 Bit/s (Vierstufen-FM) derart, dass sie 1-Byte-Daten aus jedem der Schieberegister 501C und 501D abruft, um 2-Byte-Daten umzuordnen. Dann gibt die Umordnungsschaltung 503 zwei Datentypen in 1-Byte-Einheiten, d. h. in 8-Bit-Einheiten, sequentiell zu der Busleitung „B" aus.
  • Die Umordnungsschaltung 504 behandelt Daten mit dem Rahmentyp 6400 Bit/s (Vierstufen-FM) derart, dass sie 1-Byte-Daten aus jedem der Schieberegister 501A, 501B, 501C und 501D abruft, um 4-Byte-Daten umzuordnen und 4 Bytes der wiedergegebenen Daten in 1-Byte-Einheiten, d. h. in 8-Bit-Einheiten, zu der Busleitung „B" auszugeben.
  • Im Folgenden wird der Betrieb der Verschachtelungsschaltung 5 beschrieben. 15 bis 17 sind Diagramme, die jeweils die Umordnungsoperationen der Umordnungsschaltungen 502, 503 und 504 für die entsprechenden Rahmentypen/Rahmengeschwindigkeiten zeigen. Wie in 15 bis 17 gezeigt, wird ein Teil der 8-Bit-Daten RD, der in den Schieberegistern 501A bis 501D für das Umordnen und Ausgeben gespeichert ist und den vier Bits von D0 bis D3 der Eingabedaten WR entspricht, als LSB bezeichnet, während ein den vier Bits von D4 bis D7 entsprechender Teil als MSB bezeichnet wird.
  • 1. Im Fall von 3200 Bit/s (Zweistufen-FM):
  • Wie in 15 gezeigt, wird die Umordnungsschaltung 502 mit 8-Bit-Daten (D0 bis D7) aus dem Schieberegister 501A und 8-Bit-Daten (D0 bis D7) aus dem Schieberegister 501B mittels zwei Zuführoperationen versorgt. Dann wird die Umordnungsoperation derart durchgeführt, dass vier Bits ungerader Ordnung (D0, D2, D4 und D6) der zu der Adresse 1 zugeführten 8-Bit-Daten zu dem LSB der Adresse 1 umgeordnet werden und vier Bits gerader Ordnung (D1, D2, D5 und D7) zu dem LSB der Adresse 0 umgeordnet werden, um dann wiedergegeben und zu der Busleitung „B" ausgegeben zu werden.
  • Weiterhin werden vier Bits ungerader Ordnung (D0, D2, D4 und D6) der zu der Adresse 0 zugeführten 8-Bit-Daten zu dem MSB der Adresse 0 umgeordnet und werden vier Bits gerader Ordnung (D1, D3, D5 und D7) zu dem MSB der Adresse 1 umgeordnet, um dann wiedergegeben und zu der Busleitung „B" ausgegeben zu werden.
  • Wie oben beschrieben kann die Umordnungsschaltung 502 16-Bit-Daten (8 Bits × 2) wiedergeben.
  • 2. Im Fall von 3200 Bit/s (Vierstufen-FM):
  • Wie in 16 gezeigt, wird die Umordnungsschaltung 503 mit 8-Bit-Daten (D0 bis D7) aus dem Schieberegister 501C und 8-Bit-Daten (D0 bis D7) aus dem Schieberegister 501D mittels zwei Zuführoperationen versorgt. Dann wird die Umordnungsoperation derart durchgeführt, dass das MSB (D4, D5, D6 und D7) der zu der Adresse 2 zugeführten 8-Bit-Daten zu dem MSB der Adresse 2 umgeordnet wird und dass das LSB (D0, D1, D2 und D3) zu dem MSB der Adresse 3 umgeordnet wird, um dann wiedergegeben und zu der Busleitung „B" ausgegeben zu werden.
  • Weiterhin wird das MSB (D4, D5, D6 und D7) der zu der Adresse 3 zugeführten 8-Bit-Daten zu dem MSB der Adresse 2 umgeordnet wird und dass das LSB (D0, D1, D2 und D3) zu dem LSB der Adresse 3 umgeordnet wird, um dann wiedergegeben und zu der Busleitung „B" ausgegeben zu werden.
  • 3. Im Fall von 6400 Bit/s (Vierstufen-FM):
  • Die Adressen 4, 5, 6 und 7 der Umordnungsschaltung 504 werden wie in 17 gezeigt mit 8-Bit-Daten (D0 bis D7) jeweils aus den Schieberegistern 501A bis 501D in vier Versorgungsoperationen versorgt. Wenn die Umordnungsoperation durchgeführt wird, werden D5 und D7 in dem MSB-Teil von den 8-Bit-Eingabedaten an jeder der Adressen 4, 5, 6 und 7 abgerufen. Dann werden alle 2-Bit-Daten vom LSB-Teil an der Adresse 4 zugeordnet und zu der Busleitung „B" ausgegeben, sodass 8-Bit-Daten an der Adresse 4 gebildet werden.
  • Entsprechend werden D4 und D6 in dem MSB-Teil von den 8-Bit-Daten an jeder der Adressen 4, 5, 6 und 7 abgerufen. Dann werden alle 2-Bit-Daten vom LSB-Teil der Adresse 5 zugeordnet und zu der Busleitung „B" ausgegeben, sodass 8-Bit-Daten an der Adresse 5 gebildet werden.
  • Entsprechend werden D3 und D1 in dem LSB-Teil von den 8-Bit-Daten an jeder der Adressen 4, 5, 6 und 7 abgerufen. Dann werden alle 2-Bit-Daten vom LSB-Teil der Adresse 6 zugeordnet und zu der Busleitung „B" ausgegeben, sodass 8-Bit-Daten an der Adresse 6 gebildet werden.
  • Entsprechend werden D2 und D0 in dem LSB-Teil von den 8-Bit-Daten an jeder der Adressen 4, 5, 6 und 7 abgerufen. Dann werden alle 2-Bit-Daten vom LSB-Teil der Adresse 7 zugeordnet und zu der Busleitung „B" ausgegeben, sodass 8-Bit-Daten an der Adresse 7 gebildet werden.
  • Wie oben beschrieben kann die Umordnungsschaltung 504 mit 6400 Bit/s (Vierstufen-FM) 32 Bits (8 Bits × 4) von 8-Bit-Paralleldaten wiedergeben.
  • Im Folgenden wird die Adressvergleichsschaltung 6 beschrieben. 18 ist ein Schaltdiagramm, das ein Beispiel für den internen Aufbau der Adressvergleichsschaltung 6 zeigt. Die Adressvergleichsschaltung 6 weist zum Beispiel ein Adressregister 601 zum vorausgehenden Speichern der eigenen Adressdaten (21 Bits), eine Vergleichsschaltung 602 zum Vergleichen der empfangenen/wiedergegebene Adressdaten mit Adressdaten, die in dem Adressregister 601 und dem Schieberegister 603 gespeichert sind, um zu der Busleitung B ein 8-Bit-Übereinstimmungssignal „f" auszugeben, das ein Ergebnis des durch die Vergleichsschaltung 602 durchgeführten Vergleichs ist.
  • Im Folgenden wird die Operation beschrieben. Das Adressfeld (AF)C5 der durch die Entschachtelungsschaltung 5 wiedergegebenen Daten weist formatierte Adressdaten auf, die mit der Adresse der zuvor in dem eigenen Pager gespeicherten Adressdaten vergleichen werden müssen.
  • Wenn die Vergleichsschaltung 602 in 8-Bit-Einheiten Daten (die Datenstruktur in dem wiedergegebenen Adressfeld (AF)C5) von der Busleitung „B" für den Vergleich abgerufen hat, vergleicht die Vergleichsschaltung 602 die abgerufenen Daten und die von dem Adressregister 601 zugeführten Adressdaten (unter Verwendung von zum Beispiel einer EXOR-Schaltung). Durch eine Summierung des Vergleichsergebnisses für jedes Bit wird das Endergebnis des Vergleichs erhalten (unter Verwendung von zum Beispiel einer NOR-Schaltung). Das Vergleichsergebnis wird zu dem Schieberegister 603 ausgegeben. Das Schieberegister 603 ruft die Vergleichsergebnisse sequentiell von der Vergleichsschaltung 602 ab, sodass das 8-Bit-Übereinstimmungssignal „f" zu dem Vergleichsergebnis der 8-Byte-Adresse ausgegeben wird.
  • Im Folgenden wird der Gesamtbetrieb der Schaltung zum Empfangen und Wiedergeben von Daten in Übereinstimmung mit der ersten Ausführungsform beschrieben. 19 bis 22 sind Flussdiagramme der Hauptoperation des Pagers. 23 ist ein Flussdiagramm der Operation der Entschachtelungsschaltung 5.
  • Im Folgenden wird die Hauptoperation des Pagers beschrieben. 19 bis 22 sind Flussdiagramme der Operationen der CPU 401 und der Decodierstation 3, die ab dem Zeitpunkt des Einschaltens des Pagers bis zu dem Zeitpunkt des Abschluss einer Operation zum Empfangen von Daten für einen Rahmen auszuführen sind, wobei die Operationen der CPU 401 und des Decodierabschnitts 3 miteinander verknüpft sind. Es ist zu beachten, dass die Operation des Decodierabschnitts 3 als Schritt R... beschrieben wird, während die Operation der CPU 401 als Schritt C... beschrieben wird.
  • Wenn eine vorbestimmte Anzahl von Bitdaten in dem RDA des RAM 403 gespeichert wurde, die durch die Entschachtelungsschaltung 5 wiedergegeben werden kann, und wenn die CPU 401 den Zeitpunkt festgestellt hat, zu dem die Entschachtelungsschaltung 5 einen Wiedergabeprozess durchführen kann, gibt die CPU 401 immer Ausgabedaten über die Busleitung „B" zu der Entschachtelungsschaltung 5 aus. Die CPU 401 ruft Daten von dem Decodierabschnitt 3 ab, um diese Daten zu dem RDA zu schreiben, und führt eine Operation zum Korrigieren von Fehlern in den Daten durch, die einen Block zuvor in dem Pufferspeicher 4014 gespeichert wurden, um den Inhalt zu lesen.
  • Wenn also auf der Basis des Übereinstimmungssignals von der Adressvergleichsschaltung 6 bestimmt wird, dass die Adressdaten in dem empfangenen Adressfeld (AF)C5 nicht übereinstimmen, wird eine derartige Steuerung durchgeführt, dass die Operationen des Decodierabschnitts 3 und der Empfangsschaltung 2 unterbrochen werden.
  • Mit Bezug auf 19 bis 22 werden im Folgenden Prozesse zum Empfangen und Wiedergeben von Daten beschrieben. Wenn die GPU 401 in Schritt C1 festgestellt hat, dass elektrischer Strom durch die Betätigung eines Stromversorgungsschalters (nicht gezeigt) zugeführt wurde, gestattet die CPU 401 die Zuführung von elektrischem Strom zu den entsprechenden mit der GPU 401 verbundenen Schaltungsabschnitten und initialisiert diese Abschnitte. Nach der Durchführung der Initialisierungsoperation wird die Operation des Decodierabschnitts 3 gestartet, sodass Steuerdaten zum Steuern der Empfangsdaten-Pufferschaltung 304 in Entsprechung zu den Rahmenmustern für die Rahmengeschwindigkeits-Bestimmungsschaltung 302 und die Stufenbestimmungsschaltung 301 gesetzt werden. Dann wird der Decodierabschnitt 3 in einen Bereitschaftszustand in dem Frequenzband und in der Phase gebracht, die durch den ID-ROM gesetzt werden (Schritte R1 und R2). In diesem Bereitschaftszustand startet die CPU 401 einen internen Timer (nicht gezeigt), um einen intermittierenden Empfang in einer Periode zwischen 1,875 Sekunden (ein Rahmen) und 10 Sekunden mit Intervallen von 30 Sekunden für zwei Minuten zu starten, bis die Synchronisation festgestellt wird, wenn die Synchronisation 1 (S1)C1 des Synchronisationssignalteils D1 empfangen wird (Schritt C3). Dann wird die Synchronisationsfeststellung durchgeführt, indem die Synchronisation 1 (S1)C1 empfangen wird, bis eine vorbestimmte Zeitdauer abgelaufen ist (Schritte C4 und C6).
  • Wenn eine Synchronisation festgestellt wurde, schreitet die Operation zu Schritt C5 weiter, sodass der Timer zurückgesetzt wird, und die durch die Synchronisation 1 (S1)C1 gesetzten Rahmenmusterdaten werden in dem Pufferspeicher 4011 gespeichert. Wenn innerhalb von zwei Minuten keine Synchronisation festgestellt wird und der Ablauf der vorbestimmten Zeit bestätigt wurde, bewegt sich der Pager oder verbleibt in einem Bereich außerhalb der Dienstzone. Deshalb schreitet die Operation zu Schritt C7 fort, in dem die Tatsache, dass der Pager außerhalb der Dienstzone ist, auf der Anzeigeeinheit 7 angezeigt wird. Außerdem wird ein Außerhalb-Zone-Benachrichtigungs-Unterbrechungssignal zum Unterbrechen der Außerhalb-Zone-Benachrichtigung ausgegeben, die durch den Benachrichtigungsteil 8 ausgegeben wird, während sich der Pager außerhalb der Zone befindet.
  • Wenn der Decodierabschnitt 3 die Synchronisation 1 (S1)C1 empfangen hat, ruft der Decodierabschnitt 3 diese ab und veranlasst die Stufenbestimmungsschaltung 301 Daten zu speichern, die in den Rahmenmusterdaten enthalten sind, die durch die Synchronisation 1 (S1)C1 gesetzt wurden und sich auf das Modulationsverfahren beziehen (Schritt R3). Weiterhin veranlasst der Decodierabschnitt 3, dass die Rahmengeschwindigkeits-Bestimmungsschaltung 302 Daten speichert, die in den Rahmenmusterdaten enthalten sind, die durch die Synchronisation 1 (S1)C1 gesetzt werden und sich auf die Rahmengeschwindigkeit beziehen (Schritt R4). Die empfangenen Rahmenmusterdaten werden auch zu der CPU 401 ausgegeben.
  • Der Decodierabschnitt 3 setzt den intermittierenden Empfang in den Schritten R2, R3 und R6 fort, bis das Außerhalb-Zone-Benachrichtigungs-Unterbrechungssignal durch die CPU 401 in Schritt C7 empfangen wird. Wenn das Außerhalb-Zone-Benachrichtigungs-Unterbrechungssignal empfangen wurde, schreitet die Operation zu Schritt R7 fort, wo die Operation der Empfangsschaltung 2 unterbrochen wird.
  • Nachdem der Schritt R4 durchgeführt wurde, empfängt der Decodierabschnitt 3 in Schritt R5 die Rahmeninformation (F1)C2 und gibt dann die empfangene Zyklusnummer, die empfangene Rahmennummer und die Zeitinformation zum Erhalten des eigenen Rahmens aus der Rahmeninformation (F1)C2 an die CPU 401 aus. Die CPU 401 erkennt in Schritt C8 die Position des eigenen Rahmens in Übereinstimmung mit der Rahmeninformation 42B (FI) und der Zeitinformation aus dem Decodierabschnitt 3, um die Operation der Empfangsschaltung 2 zum dem Zeitpunkt zu unterbrechen, zu dem der eigene Rahmen kommt. Der Prozess in Schritt C8 wird bis zu dem Zeitpunkt fortgesetzt, zu dem der Rahmen dem eigenen Rahmen um eine Rahmenlänge vorausgeht (Schritt C9). Die Steuerung zum Unterbrechen der Operation der Empfangsschaltung 2 wird durch den Decodierabschnitt 3 unter der Steuerung der CPU 401 ausgeführt (Schritt R8). Der Prozess in Schritt R8 wird wiederholt durchgeführt, bis ein Rücksetzsignal eingegeben wird (Schritt R9).
  • Wenn der Rahmenzeitpunkt, der dem eigenen Rahmen um eine Rahmenlänge vorausgeht, in Schritt C9 festgestellt wird, setzt die CPU 401 den Decodierabschnitt 3 in Schritt C10 zurück. Wenn der Decodierabschnitt 3 eine Anweisung zum Zurücksetzen durch die CPU empfängt (Schritt R9), wird er zurückgesetzt (Schritt R10) und wartet auf die Eingabe eines Rücksetz-Steuersignals für die Empfangsschaltung 2 von der CPU 401 (Schritt R11). Wenn das Rücksetz-Steuersignal für die Empfangsschaltung 2 von der CPU 401 ausgegeben wird, wird die Empfangsschaltung 2 in Schritt R12 zurückgesetzt.
  • Die CPU 401 setzt den Decodierabschnitt 3 zurück (Schritt C10) und setzt dann in Schritt C11 die aus dem ID-ROM des ROM 402 gelesenen Adressdaten in dem Adressregister der Adressvergleichsschaltung 6. In Schritt C12 bestimmt die CPU 401 einen Ausgabezeitpunkt des Endblocks des Rahmens, der dem eigenen Rahmen um eine Rahmenlänge vorausgeht. Wenn der Zeitpunkt des Endblocks festgestellt wurde, gibt die CPU 401 ein Operationssteuersignal an die Empfangsschaltung 2 aus (Schritt C13).
  • Wenn die Empfangsschaltung 2 zurückgesetzt wurde, stellt der Decodierabschnitt 3 eine Synchronisation durch die Synchronisation 1 (S1)C1 des in Schritt R13 empfangenen Rahmens her. Außerdem veranlasst der Decodierabschnitt 3 die Stufenbestimmungsschaltung 301, Daten aus den Rahmenmusterdaten des eigenen Rahmens zu speichern, die sich auf das Modulationsverfahren und auf die Rahmengeschwindigkeit beziehen (Schritt R16). Gleichzeitig werden die empfangenen Rahmenmusterdaten auch zu der CPU 401 ausgegeben.
  • Dann ruft der Decodierabschnitt 3 in Schritt R14 Rahmeninformation (F1)C2 ab, decodiert sie und gibt sie aus. Weil die Rahmentypdaten in Schritt R13 auch zu der CPU 401 ausgegeben werden, veranlasst die CPU 401 den Pufferspeicher 4011, die Rahmentypdaten in Schritt C14 erneut zu speichern. In Schritt C15 wird in Übereinstimmung mit der decodierten Rahmeninformation (F1)C2 bestimmt, ob die Rahmen miteinander übereinstimmen. Wenn eine Nichtübereinstimmung festgestellt wird, kehrt die Operation zu Schritt C8 zurück, wo auf die Rahmenzeit gewartet wird, die dem eigenen Rahmen um eine Rahmenlänge vorausgeht. Wenn eine Übereinstimmung festgestellt wird, schreitet die Operation zu Schritt C16 fort, wo der eigene Rahmen bestätigt wird, der kontinuierliche Empfang gesteuert wird und die Adresse der Umordnungsschaltung durch die Entschachtelungsschaltung 5 bestimmt wird.
  • Der Decodierabschnitt 3 gibt in Schritt R14 Rahmeninformation (F1)C2 zu der CPU 401 aus, wobei er dann in Schritt R15 auf die Eingabe eines Unterbrechungssignals wartet, das erzeugt wird, wenn eine Nichtübereinstimmung der Rahmen festgestellt wird. Wenn das Unterbrechungssignal ausgegeben wird, kehrt die Operation zu Schritt R8 zurück, wo die Operation der Empfangsschaltung 2 unterbrochen wird. Wenn die Unterbrechung nicht ausgegeben wird, schreitet die Operation zu Schritt R16 fort. In Schritt R16 wird die Synchronisation 2 (S2)C3 empfangen, wobei dann die Zeitsteuerschaltung 303 die Synchronisation des Empfangs der verschachtelten Blockstruktur D2 bestätigt und eine Feinabstimmung vornimmt. In Schritt R17 werden empfangene Daten durch die Empfangsdaten-Pufferschaltung 304 umgeordnet, sodass die umgeordneten Daten als 8-Bit-Paralleldaten ausgegeben werden. Dann schreitet die Operation zu Schritt R18 fort, wo die Blockinformation (BI)C4, das Adressfeld (AF)C5 und das Vektorfeld (VF)C6, die durch den Synchronisationssignalteil D1 gesetzt wurden, eingegeben werden und der Empfang fortgesetzt wird.
  • In Schritt C16 führt die CPU 401 auch einen Prozess zum Ausgeben eines Auswahlsteuersignals zum Auswählen von einer der Umordnungsschaltungen 502, 503 und 504, die mit der Auswahlschaltung 505 der Entschachtelungsschaltung 5 verbunden sind, in Übereinstimmung mit dem Rahmentyp des entsprechenden Rahmens durch, indem die zu verwendende Adresse bestimmt wird (die Operation schreitet zu Schritt D1 in 23 fort).
  • Nachdem die Operation in Schritt C16 abgeschlossen wurde, bestimmt die CPU 401 in Schritt C17, ob der empfangene Rahmentyp 1600 Bit/s (Zweistufen-FM) ist oder nicht. Wenn der Rahmentyp 1600 Bit/s (Zweistufen-FM) ist, schreitet die Operation zu Schritt S38 fort, wo das Startwort des Adressfelds (AF)C5 aus der Blockinformation (BI)C4 gelesen und in dem Pufferspeicher 4013 gespeichert wird. Dann schreitet die Operation zu Schritt C39.
  • Wenn in Schritt C17 bestimmt wurde, dass Daten mit einem anderen Rahmentyp als 1600 Bit/s (Zweistufen-FM) ausgegeben werden, schreitet die Operation zu Schritt C18, in dem die empfangenen Daten sequentiell in dem RDA des RAM 403 gespeichert werden, bis die Anzahl der Datenbits gespeichert ist, die zur Durchführung des Wiedergabeprozesses erforderlich ist, und der Zeitpunkt des Wiedergabeprozesses gekommen ist (Schritt C19). Wenn bestimmt wurde, dass die Anzahl der Datenbits, die zur Durchführung des Datenprozesses erforderlich ist, gespeichert wurde und der Zeitpunkt für den Wiedergabeprozess gekommen ist, schreitet die Operation zu Schritt C20, wo Daten aus dem RDA gelesen werden, um die Daten zu der Entschachtelungsschaltung 5 zu geben. Die Entschachtelungsschaltung 5 beginnt also mit der Durchführung des Prozesses zum Wiedergeben von Daten (siehe Schritt D4 in 23).
  • Im Folgenden wird die Operation der Entschachtelungsschaltung 5 von 23 beschrieben. In Schritt D1 bestimmt die Auswahlschaltung 505 die Adresse der Umordnungsschaltung für das Speichern von 8-Bit-Daten in Übereinstimmung mit dem Auswahlsteuersignal für die in Schritt C16 bestimmte Umordnungsschaltung. Dann wird eine Operation begonnen, in der auf die Eingabe von 8-Bit-Paralleldaten gewartet wird (Schritt D2). Wenn die Eingabe von 8-Bit-Paralleldaten in Schritt D3 bestätigt wurde, schreitet die Operation zu Schritt D4 fort, wo die Eingabe der 8-Bit-Paralleldaten sequentiell in dem Schieberegister 501 (A bis D) gespeichert wird. Dann werden in Schritt D5 8-Bit-Paralleldaten zu der Adresse der Umordnungsschaltungen aus den entsprechenden Schieberegistern wie mit Bezug auf 15 bis 17 beschrieben ausgegeben. Die durch jede der Umordnungsschaltungen wiedergegebenen Daten werden in Schritt D6 erneut zu der Busleitung „B" ausgegeben. Nachdem der Wiedergabeprozess in Schritt D6 abgeschlossen wurde, werden die Operationen in den Schritten C21, C25 und C35 durchgeführt.
  • Nachdem der Wiedergabeprozess in Schritt D6 abgeschlossen wurde, speichert die CPU 401 diese Daten im Pufferspeicher 4014, um sie dem Fehlerkorrekturprozess zu unterwerfen. In Schritt C21 wird das Startwort des Adressfelds (AF)C5 in Übereinstimmung mit der Blockinformation (BI)C4 gelesen und in dem Pufferspeicher 4013 gespeichert. Die Operation schreitet dann zu Schritt C22 fort.
  • In Schritt C22 speichert die CPU 401 die empfangenen Daten in dem RDA des RAM 403. In Schritt C23 bestimmt die CPU 401, ob eine vorbestimmte Anzahl von Datenbits, die für die Durchführung des Wiedergabeprozesses erforderlich ist, gespeichert wurde und ob der Zeitpunkt für den Wiedergabeprozess gekommen ist. Wenn die Speicherung der vorbestimmten Anzahl von Datenbits und der Zeitpunkt für den Wiedergabeprozess in Schritt C23 bestätigt werden, werden die empfangenen Daten in Schritt C34 sequentiell aus dem RDA gelesen und zu der Entschachtelungsschaltung 5 ausgegeben. Wenn Daten über die Busleitung „B" zu der Entschachtelungsschaltung 5 zugeführt wurden, gibt die Entschachtelungsschaltung 5 Daten wieder, deren Rahmentyp ein anderer als 1600 Bit/s (Zweistufen-FM) ist, wobei die Daten in Schritt D3 in dem Schieberegister 501 (A bis D) gespeichert werden.
  • Wenn dann die wiedergegebenen Daten über die Busleitung „B" aus der Entschachtelungsschaltung 5 abgerufen werden, speichert die CPU 401 diese Daten in dem Pufferspeicher 4014, um dieselben dem Fehlerkorrekturprozess zu unterwerten. Dann gibt die CPU 401 Adressdaten in dem Adressfeld (AF)C5 zu der Adressvergleichsschaltung 6 aus (Schritt C25). Gleichzeitig vergleicht die Adressvergleichsschaltung 6 die über die Busleitung „B" zum Zeitpunkt des Datentriggers „c" abgerufenen empfangenen Adressdaten mit den Adressdaten im Adressregister 601. Dann wird das Übereinstimmungssignal „f", das die Übereinstimmung oder Nichtübereinstimmung angibt, an die CPU 401 ausgegeben.
  • Die CPU 401 weist den Decodierabschnitt 3 an, Daten abzurufen. Wenn die CPU 401 eine Übereinstimmung der Adressen festgestellt hat, weil es in Schritt C26 das Übereinstimmungssignal „f" aus der Adressvergleichsschaltung 6 empfangen hat, schreitet die Operation zu Schritt C28 fort. Wenn keine Übereinstimmung der Adressen festgestellt wird, schreitet die Operation zu Schritt C27 fort, wo die CPU 401 ein Unterbrechungssignal zu dem Decodierabschnitt 3 ausgibt. Wenn das Unterbrechungssignal aus der CPU 401 zu dem Decodierabschnitt 3 ausgegeben wurde, kehrt die Operation zu Schritt R8 zurück, wo die Operation der Empfangsschaltung 2 unterbrochen wird. Wenn das Übereinstimmungssignal „f" nicht ausgegeben wird, schreitet die Operation zu Schritt R20 fort. In den Schritten R20 und R21 wird der Empfang fortgesetzt, bis das Unterbrechungssignal von der CPU 401 empfangen wird.
  • In Schritt C28 werden die Daten des Vektorsfelds (VF)C6 aus dem RDA auf das Adressfeld (AF)C5 folgend gelesen, sodass das Startwort und die Anzahl der Wörter in dem Nachrichtenfeld (MF)C7 bestimmt werden. In Schritt C29 wird ein Prozess zum Unterbrechen der Operation der Empfangsschaltung 2 bis zum Auftreten des Startworts der eigenen Nachrichtendaten ausgeführt. Wenn die Unterbrechungssteuerung startet, können nur eigene Nachrichtendaten in Übereinstimmung mit dem bestimmten Startwort abgerufen werden. Weil der Decodierabschnitt 3 das Unterbrechungssignal in Schritt R21 empfängt, unterbricht der Decodierabschnitt 3 die Operation der Empfangsschaltung 2 in Schritt R22, wobei der oben genannte Zustand aufrechterhalten wird, bis das Rücksetzsignal empfangen wird.
  • Wenn die CPU 401 den Zeitpunkt für den Empfang des Startworts der eigenen Nachrichtendaten in Schritt C30 bestätigt hat, gibt die CPU 401 in Schritt C31 das Rücksetzsignal an den Decodierabschnitt 3 aus, um die Empfangsschaltung 2 zurückzusetzen. Auf diese Weise empfängt die Empfangsschaltung 2 Daten. In Schritt C32 speichert die CPU 401 sequentiell Daten. In Schritt C32 speichert die CPU 401 sequentiell empfangene Daten in dem RDA durch den Decodierabschnitt 3. Wenn der Decodierabschnitt 3 das oben genannte in Schritt C31 ausgegebene Rücksetzsignal empfängt (Schritt S23), wird die Empfangsschaltung 2 zurückgesetzt (Schritt R24).
  • Nachdem die Datenspeicherung in dem RDA in Schritt C32 begonnen wurde, bestimmt die CPU 401 in Schritt C23, ob eine vorbestimmte Anzahl von Datenbits, die für den Wiedergabeprozess erforderlich ist, gespeichert wurde und ob der Zeitpunkt für den Wiedergabeprozess gekommen ist. Wenn die Speicherung der vorbestimmten Anzahl von Datenbits und der Wiedergabezeitpunkt in Schritt C32 bestätigt werden, werden die empfangenen Daten (Nachrichtendaten) in Schritt C35 sequentiell aus dem RDA gelesen und in die Entschachtelungsschaltung 5 eingegeben. Wenn die Entschachtelungsschaltung 5 den Datenwiedergabeprozess durchführt, werden die Daten in dem nächsten Block in dem RDA gespeichert. Dann schreitet die Operation zu Schritt C35 fort.
  • Wenn die durch die Entschachtelungsschaltung 5 wiedergegebenen Daten zu der Busleitung „B" ausgegeben wurden, werden in Schritt C35 Leerblöcke (IB)C8 festgestellt. Wenn die Leerblöcke (IB)C8 festgestellt werden, wird ein Unterbrechungssignal zu dem Decodierabschnitt 3 ausgegeben, um die Operation der Empfangsschaltung 2 zu dem Zeitpunkt für den Empfang des eigenen Rahmens zu unterbrechen. Um den Empfang der Benachrichtigung in Schritt C37 zu steuern, veranlasst die CPU 401 den Benachrichtigungsabschnitt 8, den Empfang zu melden, und gibt die Nachricht wieder und zeigt sie in Übereinstimmung mit den eigenen Nachrichtendaten an, wobei die Operation dann zu Schritt C9 zurückkehrt. Die CPU 401 wartet also in Schritt C9 auf den Zeitpunkt für den Rahmen, der dem eigenen Rahmen um eine Rahmenlänge vorausgeht. Wenn die Empfangsschaltung 2 in Schritt R24 zurückgesetzt wurde, setzt der Decodierabschnitt 3 die Empfangsoperation fort, bis die Operation in Schritt C36 durch die CPU 401 unterbrochen wird (Schritte R25 und R26). Wenn das Unterbrechungssignal in Schritt R26 empfangen wurde, schreitet die Operation zu Schritt R27 fort, wo die Operation der Empfangsschaltung 2 unterbrochen wird. Dann schließt der Decodierabschnitt 3 die Empfangsoperation ab.
  • Es wurden die Operationen der CPU 401 und des Decodierabschnitts 3 beschrieben, wobei diese miteinander verknüpft sind, um Daten mit einem anderen Rahmenmuster als 1600 Bit/s (Zweistufen-FM) in Übereinstimmung mit dem Bestimmungsergebnis von Schritt C17 zu empfangen. Wenn in Schritt C17 der Rahmentyp der empfangenen Daten als 1600 Bit/s (Zweistufen-FM) bestimmt wird, wechselt die durch die CPU 401 durchgeführte Empfangsoperation zu Schritt C38, wo eine Operation begonnen wird, in der keine Wiedergabeoperation ausgeführt wird.
  • In Schritt C38 wird die Blockinformation (BI)C4 in den Pufferspeicher 4014 abgerufen, um dem Fehlerkorrekturprozess unterworfen zu werden. Dann wird das Startwort des Adressfelds (AF)C5 gespeichert. Die CPU 401 gibt dann in Schritt C39 in dem Adressfeld (AF)C5 gespeicherte Adressdaten an die Adressvergleichsschaltung 6 aus. Die Adressvergleichsschaltung 6 vergleicht die über die Busleitung „B" zum Zeitpunkt der Ausgabe des Datentriggers „c" abgerufenen empfangenen Adressdaten mit den Adressdaten im Adressregister 601. Dann gibt die Adressvergleichsschaltung 6 das Übereinstimmungssignal „f" zu der CPU 401 aus.
  • Wenn die CPU 401 das von der Adressvergleichsschaltung 6 ausgegebne Übereinstimmungssignal „f", das die Übereinstimmung der Adressen angibt, in Schritt C40 festgestellt hat, wechselt die CPU 401 zu der Operation von Schritt C41. Wenn das Übereinstimmungssignal „f" nicht festgestellt wird, wechselt die CPU 401 zu der Operation von Schritt C27, in dem ein Unterbrechungssignal zu dem Decodierabschnitt 3 ausgegeben wird. Wenn der Decodierabschnitt 3 das Unterbrechungssignal von der CPU 401 empfangen hat, kehrt die Operation zu dem Schritt R8 zurück, in dem die Operation der Empfangsschaltung 2 unterbrochen wird. Wenn das Übereinstimmungssignal „f" nicht festgestellt wird, schreitet die Operation zu den Schritten R20 und R21 fort, in denen der Empfang fortgesetzt wird, bis das Unterbrechungssignal von der CPU 401 ausgegeben wird.
  • In Schritt C41 werden die auf das Adressfeld (AF)C5 folgenden Daten des Vektorsfelds (VF)C6 aus der Empfangsschaltung 2 ausgegeben, sodass das Startwort der eigenen Nachrichtendaten und die Anzahl der Worte in dem Nachrichtenfeld (MF)C7 bestimmt werden. In Schritt C42 wird eine Steuerung derart durchgeführt, dass die Operation der Empfangsschaltung 2 unterbrochen wird, bis das Startwort der eigenen Nachrichtendaten festgestellt wird. Wenn die Unterbrechungssteuerung gestartet hat, können nur eigene Nachrichten in Übereinstimmung mit dem bestimmten Startwort abgerufen werden. Weil der Decodierabschnitt 3 das Unterbrechungssignal in Schritt R21 empfängt, unterbricht er die Operation der Empfangsschaltung 2 in Schritt R22 und hält diesen Zustand, bis das Rücksetzsignal ausgegeben wird.
  • Wenn die CPU 401 den Zeitpunkt für den Empfang des Startwort der eigenen Nachrichtendaten in Schritt C43 bestätigt, gibt die CPU 401 das Rücksetzsignal an den Decodierabschnitt 3 aus, um die Empfangsschaltung 2 zurückzusetzen (Schritt C44). Die Empfängerschaltung 2 empfängt also Daten, und die CPU 401 liest die eigenen Nachrichtendaten sequentiell in 8-Bit-Einheiten (Schritt C45) und stellt Leerblöcke (IB)C8 fest (Schritt C46). Wenn das in Schritt C31 ausgegebene Rücksetzsignal in Schritt R23 zugeführt wird, setzt der Decodierabschnitt 3 die Empfangsschaltung 2 zurück (Schritt R24).
  • Wenn in Schritt D45 Leerblöcke (IB)C8 festgestellt wurden, wird ein Unterbrechungssignal zu dem Decodierabschnitt 3 ausgegeben, um die Operation der Empfangsschaltung 2 zu dem Zeitpunkt zum Empfangen eines nächsten eigenen Rahmen zu unterbrechen (Schritt C36). Die CPU 401 veranlasst in Schritt C37, dass der Benachrichtigungsabschnitt 8 den Benachrichtigungsprozess durchführt und die Nachricht in Übereinstimmung mit den empfangenen Nachrichtendaten wiedergibt und anzeigt, um die Benachrichtigung des Empfangs zu steuern. Dann kehrt die CPU 401 dem Schritt C9 zurück. Wie oben beschrieben, wartet die CPU 401 in Schritt C9 auf den Zeitpunkt für den Rahmen der dem eigenen Rahmen um eine Rahmenlänge vorausgeht. Nachdem die Empfangsschaltung 2 in Schritt R24 zurückgesetzt wurde, fährt der Decodierabschnitt 3 mit der Empfangsoperation fort, bis die Operation durch die CPU 401 in Schritt C36 unterbrochen wird (Schritte R25 und R26). Wenn das Unterbrechungssignal in Schritt R26 empfangen wurde, schreitet die Operation zu Schritt R27 fort, in dem die Operation der Empfangsschaltung 2 unterbrochen wird. Dann schließt der Decodierabschnitt 3 die Empfangsoperation ab.
  • Wenn wie oben beschrieben gemäß der ersten Ausführungsform Information (Synchronisation 1 (S1)C1) zu dem Rahmentyp empfangen wurde, wird der Rahmentyp der Daten bestimmt. In Übereinstimmung mit dem bestimmte Rahmentyp wird eine geeignete Umordnungsschaltung aus den mehreren Umordnungsschaltungen ausgewählt. Dadurch kann die Lastverteilung zu der Hardware und der Software ausgeglichen werden. Auf diese Weise können die Schaltungsgröße und die Last für die CPU reduziert werden.
  • (Zweite Ausführungsform)
  • Die erste Ausführungsform weist einen derartigen Aufbau auf, dass die Datenempfangsoperation durch die CPU 401 wie folgt durchgeführt wird. Wenn eine vorbestimmte Anzahl von Datenbits, die für die Durchführung des Wiedergabeprozesses erforderlich ist, in dem RDA des RAM 403 gespeichert wurde und der Zeitpunkt für die Durchführung des Wiedergabeprozesses gekommen ist, wird eine geeignete Umordnungsschaltung aus den mehreren Umordnungsschaltungen in der Entschachtelungsschaltung 5 in Übereinstimmung mit dem Rahmentyp der empfangenen Daten ausgewählt. Die Adressen der durch die ausgewählte Umordnungsschaltung wiedergegebenen Daten werden einer Vergleichsverarbeitung unterworfen. Wenn eine Übereinstimmung festgestellt wird, werden die eigenen Daten des Nachrichtenfeld abgerufen, sodass der Wiedergabeprozess durchgeführt wird.
  • Gemäß der ersten Ausführungsform steuert die CPU 401 die Datenübertragung zwischen dem RAM 403, der Entschachtelungsschaltung 5 und der Adressvergleichsschaltung 6, wobei eine komplexe Steuerung für die Datenübertragung zusätzlich zu der Operation für die Wiedergabe der Daten erforderlich ist. Deshalb entsteht gelegentlich das Problem, dass die Datenverarbeitungsrate herabgesetzt wird.
  • Dementsprechend ist ein Pager gemäß einer zweiten Ausführungsform mit einer DMA-Schaltung 11 (DMA: Direct Memory Access = Direktspeicherzugriff) ausgestattet. Wenn also die CPU 401 die Datenempfangsoperation wie in 10 gezeigt durchführt, steuert die DMA-Schaltung 11 die Datenübertragung zwischen der CPU 401, dem RAM 404, der Entschachtelungsschaltung 5 und dem BCH-Decodierer 10, um den Fehlerkonekturprozess durchzuführen. Die durch die Datenübertragung entstehende Last für die CPU 401 kann also reduziert werden.
  • Mit Bezug auf 24 bis 32 wird also im Folgenden die zweite Ausführungsform der vorliegenden Erfindung beschrieben. In der zweiten Ausführungsform werden die Datenstruktur C und die Blockstruktur D von 32 verwendet.
  • 24 ist ein Blockdiagramm, das den Aufbau von Schaltungen in dem Pager zeigt, der die zweite Ausführungsform der Datenempfangsvorrichtung gemäß der vorliegenden Erfindung ist. Elemente, die mit denjenigen des Pagers gemäß der ersten Ausführungsform von 1 identisch sind, werden durch gleiche Bezugszeichen angegeben, wobei hier auf eine wiederholte Beschreibung dieser Elemente verzichtet wird.
  • Der Pager gemäß dieser Ausführungsform umfasst die Antenne 1, die Empfangsschaltung 2, den Decodierabschnitt 3, den Steuerabschnitt 4, die Entschachtelungsschaltung 5, die Adressvergleichsschaltung 6, die Anzeigeeinheit 7, den Benachrichtigungsabschnitt 8, die Stromversorgungsschaltung 9, den BCH-Decodierer 10, die DMA-Schaltung 11 und einen Tasteneingabeabschnitt 12.
  • Der Steuerabschnitt 4 steuert den Gesamtbetrieb des Pagers gemäß einem Steuerprogramm, das in dem ROM 402 gespeichert ist und umfasst die CPU 401, den ROM 402 und einen RAM 404. Die CPU 401 umfasst den Pufferspeicher 4011 zum vorübergehenden Speichern des Rahmenmusters, das zum Beispiel aus der Synchronisation 1 (S1)C1 gelesen wird, den Pufferspeicher 4012 zum vorübergehenden Speichern von Daten (Zyklusnummer, Rahmennummer und Anzahl der mehreren Ausgabeoperationen), die aus der Rahmeninformation (F1)C2 gelesen werden, den Pufferspeicher 4013 zum Speichern der Blockinformation (BI)C4 und der aus dem Vektorfeld (VF)C5 gelesenen Daten (das Startwort der eigenen Nachrichtendaten und die Anzahl der Wörter der Nachrichtendaten im Adress feld (AF), Vektorfeld (VF) und Nachrichtenfeld (MF)) und den Takterzeuger 4015 zum Erzeugen von Takten für die Verwendung bei der Einstellung des Zeitablaufs für den Empfangsprozess und ähnliches. Die CPU 401 steuert die mit der CPU 401 verbundenen Schaltungsabschnitte unter Verwendung der in einem Rahmen enthaltenen Daten sowie der Takte.
  • Der RAM 404 umfasst wie in 25 gezeigt einen Arbeitsbereich WA für den Betrieb der CPU 401, einen Speicherbereich BDM (Blockdatenspeicher), der zur Wiedergabe der empfangenen Daten verwendet wird, sodass 11-Block-Adressen der empfangenen Daten für einen Rahmen aus dem Decodierabschnitt 3 beim Durchführen der Empfangsoperation in Blockeinheiten zugewiesen werden, und einen Speicherbereich MMA zum Speichern der empfangenen Nachrichtendaten.
  • Der BDM speichert Daten für einen Rahmen, die empfangen werden und wiedergegeben werden, indem er die Adresse zuweist.
  • Die derart gespeicherten Daten werden unter der Steuerung der weiter unten beschriebenen DMA-Schaltung 11 zu der Entschachtelungsschaltung 5 ausgegeben. Die durch die Entschachtelungsschaltung 5 wiedergegebenen Daten werden an derselben Speicheradresse erneut gespeichert und dann ausgegeben, um in dem BCH-Decodierer 10 einem Fehlerkorrekturprozess unterworten zu werden.
  • Wenn die Blockdaten ein Adressfeld umfassen, werden die dem Fehlerkorrekturprozess in der Adressvergleichsschaltung 6 unterwortenen Daten wieder ausgegeben, um einem Vergleich der Adressdaten unterworfen zu werden, wobei sie dann dem Adressvergleichsprozess unterworfen werden. Wenn eine Übereinstimmung festgestellt wird, werden die Daten erneut an derselben Adresse gespeichert. Wenn eine Nichtübereinstimmung festgestellt wird, werden die Daten nicht in dem DBM gespeichert, sondern gelöscht.
  • Der BCH-Decodierer 10 korrigiert einen Fehler in den Daten unter Verwendung eines 10-Bit-BCH-Codes und einer geraden Anzahl von Paritätsbits in den Daten für einen durch die Entschachtelungsschaltung 5 wiedergegebenen Block, wobei sie dann die Fehlerbitzahl zu der CPU 401 ausgibt.
  • Die DMA-Schaltung 11 steuert die Datenübertragung zwischen der CPU 401, dem RAM 404, der Entschachtelungsschaltung 5, der Adressvergleichsschaltung 6 und der DMA-Schaltung 11 über die Busleitung „B".
  • Der Tasteneingabeabschnitt 12 umfast einen Hauptschalter, Cursortasten und Speichertasten zum Ausgaben von Signalen, die die Operationen der Tastenoperationen angeben, an die CPU 401.
  • Im Folgenden wird der Gesamtbetrieb der zweiten Ausführungsform beschrieben.
  • 26 bis 29 sind Flussdiagramme der Hauptoperation des Pagers. 30 ist ein Zeitdiagramm der Operationen in der DMA-Schaltung 11 zum Lesen und Schreiben von Daten zwischen dem BDM und anderen Schaltungen.
  • Wenn die CPU 401 in Schritt C101 festgestellt hat, dass elektrischer Strom durch einen Stromversorgungsschalter (nicht gezeigt) zugeführt wurde, gestattet die CPU 401 die Zuführung von Strom zu den entsprechenden mit der CPU 401 verbundenen Schaltungsabschnitten und initialisiert diese Abschnitte. Nach der Durchführung der Initialisierungsoperation wird die Operation des Decodierabschnitts 3 gestartet, sodass Steuerdaten zum Steuern der Empfangsdaten-Pufferschaltung 304 in Entsprechung zu den Rahmenmustern für die Rahmengeschwindigkeits-Bestimmungsschaltung 302 und die Stufenbestimmungsschaltung 301 gesetzt werden. Dann wird der Decodierabschnitt 3 in einen Bereitschaftszustand in dem Frequenzband und in der Phase gebracht, die durch den ID-ROM gesetzt werden (Schritte R101 und R102). In diesem Bereitschaftszustand startet die CPU 401 einen internen Timer (nicht gezeigt), um einen intermittierenden Empfang in einer Periode zwischen 1,875 Sekunden (ein Rahmen) und 10 Sekunden mit Intervallen von 30 Sekunden für zwei Minuten zu starten, bis die Synchronisation festgestellt wird, wenn die Synchronisation 1 (S1)C1 des Synchronisationssignalteils D1 empfangen wird (Schritt C103). Dann wird die Synchronisationsfeststellung durchgeführt, indem die Synchronisation 1 (S1)C1 empfangen wird, bis eine vorbestimmte Zeitdauer abgelaufen ist (Schritte C104 und C106).
  • Wenn eine Synchronisation festgestellt wurde, schreitet die Operation zu Schritt C105 weiter, in dem der Timer zurückgesetzt wird, und die durch die Synchronisation 1 (S1)C1 gesetzten Rahmenmusterdaten werden in dem Pufferspeicher 4011 gespeichert. Wenn innerhalb von zwei Minuten keine Synchronisation festgestellt wird und der Ablauf der vorbestimmten Zeit bestätigt wurde, bewegt sich der Pager oder verbleibt innerhalb eines Bereichs außerhalb der Dienstzone. Deshalb schreitet die Operation zu Schritt C107 fort, wo die Tatsache, dass der Pager außerhalb der Dienstzone ist, auf der Anzeigeeinheit 7 angezeigt wird. Außerdem wird ein Außerhalb-Zone-Benachrichtigungs-Unterbrechungssignal zum Unterbrechen der Außerhalb-Zone-Benachrichtigung ausgegeben, die durch den Benachrichtigungsteil 8 ausgegeben wird, während sich der Pager außerhalb der Zone befindet.
  • Wenn der Decodierabschnitt 3 die Synchronisation 1 (S1)C1 empfangen hat, ruft der Decodierabschnitt 3 diese ab und veranlasst die Stufenbestimmungsschaltung 301 Daten zu speichern, die in den Rahmenmusterdaten enthalten sind, die durch die Synchronisation 1 (S1)C1 gesetzt wurden und sich auf das Modulationsverfahren beziehen (Schritt R103). Weiterhin veranlasst der Decodierabschnitt 3, dass die Rahmengeschwindigkeits-Bestimmungsschaltung 302 Daten speichert, die in den Rahmenmusterdaten enthalten sind, die durch die Synchronisation 1 (S1)C1 enthalten sind und sich auf die Rahmengeschwindigkeit beziehen (Schritt R104). Die empfangenen Rahmenmusterdaten werden auch zu der CPU 401 ausgegeben.
  • Der Decodierabschnitt 3 setzt den intermittierenden Empfang in den Schritten R102, R103 und R106 fort, bis das Außerhalb-Zone-Benachrichtigungs-Unterbrechungssignal durch die CPU 401 in Schritt C7 empfangen wird. Wenn das Außerhalb-Zone-Benachrichtigungs-Unterbrechungssignal empfangen wurde, schreitet die Operation zu Schritt R107 fort, wo die Operation der Empfangsschaltung 2 unterbrochen wird.
  • Nachdem der Schritt R104 durchgeführt wurde, empfängt der Decodierabschnitt 3 in Schritt R105 die Rahmeninformation (F1)C2 und gibt dann die empfangene Zyklusnummer, die empfangene Rahmennummer und die Zeitinformation zum Erhalten des eigenen Rahmens aus der Rahmeninformation (F1)C2 an die CPU 401 aus. Die CPU 401 erkennt in Schritt C108 die Position des eigenen Rahmens in Übereinstimmung mit der Rahmeninformation 42B (F1) und der Zeitinformation aus dem Decodierabschnitt 3, um die Operation der Empfangsschaltung 2 zu unterbrechen, bis der Zeitpunkt für den eigenen Rahmen kommt. Der Prozess in Schritt C108 wird bis zu dem Zeitpunkt fortgesetzt, zu dem der Rahmen dem eigenen Rahmen um eine Rahmenlänge vorausgeht (Schritt C109). Die Steuerung zum Unterbrechen der Operation der Empfangsschaltung 2 wird durch den Decodierabschnitt 3 unter der Steuerung der CPU 401 ausgeführt (Schritt R108). Der Prozess in Schritt R108 wird wiederholt durchgeführt, bis ein Rücksetzsignal eingegeben wird (Schritt R109).
  • Wenn der Rahmenzeitpunkt, der dem eigenen Rahmen um eine Rahmenlänge vorausgeht, in Schritt C109 festgestellt wird, setzt die CPU 401 den Decodierabschnitt 3 in Schritt C110 zurück. Wenn der Decodierabschnitt 3 eine Anweisung zum Zurücksetzen durch die CPU empfängt (Schritt R109), wird er zurückgesetzt (Schritt R110) und wartet auf die Eingabe eines Rücksetz-Steuersignals für die Empfangsschaltung 2 von der CPU 401 (Schritt R111).
  • Wenn das Rücksetz-Steuersignal für die Empfangsschaltung 2 von der CPU 401 ausgegeben wird, wird die Empfangsschaltung 2 in Schritt R112 zurückgesetzt.
  • Die CPU 401 setzt den Decodierabschnitt 3 zurück (Schritt C110) und setzt dann in Schritt C111 die aus dem ID-ROM des ROM 402 gelesenen Adressdaten in dem Adressregister der Adressvergleichsschaltung 6. In Schritt C112 bestimmt die CPU 401 einen Ausgabezeitpunkt des Endblocks des Rahmens, der dem eigenen Rahmen um eine Rahmenlänge vorausgeht. Wenn der Zeitpunkt des Endblocks festgestellt wurde, gibt die CPU 401 ein Operationssteuersignal an die Empfangsschaltung 2 aus (Schritt C113).
  • Wenn die Empfangsschaltung 2 zurückgesetzt wurde, stellt der Decodierabschnitt 3 eine Synchronisation durch die Synchronisation 1 (S1)C1 des in Schritt R113 empfangenen Rahmens her. Außerdem veranlasst der Decodierabschnitt 3 die Stufenbestimmungsschaltung 301, Daten aus den Rahmenmusterdaten des eigenen Rahmens zu speichern, die sich auf das Modulationsverfahren und auf die Rahmengeschwindigkeit beziehen (Schritt R116). Gleichzeitig werden die empfangenen Rahmenmusterdaten auch zu der CPU 401 ausgegeben.
  • Dann ruft der Decodierabschnitt 3 in Schritt R114 Rahmeninformation (F1)C2 ab, decodiert sie und gibt sie aus. Weil die Rahmentypdaten in Schritt R113 auch zu der CPU 401 ausgegeben werden, veranlasst die CPU 401 den Pufferspeicher 4011, die Rahmentypdaten in Schritt C114 erneut zu speichern. In Schritt C115 wird in Übereinstimmung mit der decodierten Rahmeninformation (F1)C2 bestimmt, ob die Rahmen miteinander übereinstimmen. Wenn eine Nichtübereinstimmung festgestellt wird, kehrt die Operation zu Schritt C108 zurück, wo auf die Rahmenzeit gewartet wird, die dem eigenen Rahmen um eine Rahmenlänge vorausgeht. Wenn eine Übereinstimmung festgestellt wird, schreitet die Operation zu Schritt C116 fort, wo der eigene Rahmen bestätigt wird, der kontinuierliche Empfang gesteuert wird und die Adresse der Umordnungsschaltung durch die Entschachtelungsschaltung 5 bestimmt wird.
  • Der Decodierabschnitt 3 gibt in Schritt R114 Rahmeninformation (F1)C2 zu der CPU 401 aus, wobei er dann in Schritt R15 auf die Eingabe eines Unterbrechungssignals wartet, das erzeugt wird, wenn eine Nichtübereinstimmung der Rahmen festgestellt wird. Wenn das Unterbrechungssignal ausgegeben wird, kehrt die Operation zu Schritt R108 zurück, in dem die Operation der Empfangsschaltung 2 unterbrochen wird. Wenn die Unterbrechung nicht ausgegeben wird, schreitet die Operation zu Schritt R116 fort. In Schritt R116 wird die Synchronisation 2 (S2)C3 empfangen, wobei dann die Zeitsteuerschaltung 303 die Synchronisation des Empfangs der verschachtelten Blockstruktur D2 bestätigt und eine Feinabstimmung vornimmt. In Schritt R117 werden empfangene Daten durch die Empfangsdaten-Pufferschaltung 304 umgeordnet, sodass die umgeordneten Daten als 8-Bit-Paralleldaten ausgegeben werden. Dann schreitet die Operation zu Schritt R118 fort, wo die Blockinformation (BI)C4, das Adressfeld (AF)C5 und das Vektorfeld (VF)C6, die durch den Synchronisationssignalteil D1 gesetzt wurden, eingegeben werden und der Empfang fortgesetzt wird.
  • In Schritt C116 führt die CPU 401 auch einen Prozess zum Zuführen eines Auswahlsteuersignals zum Auswählen einer der Umordnungsschaltungen 502, 503 und 504 durch, die mit der Auswahlschaltung 505 der Entschachtelungsschaltung 5 in Übereinstimmung mit dem Rahmentyp des betreffenden Rahmens zu verbinden ist, indem sie die zu verwendende Adresse bestimmt.
  • Nachdem die Operation in Schritt C116 abgeschlossen ist, bestimmt die CPU 401 in Schritt C117, ob der empfangene Rahmentyp 1600 Bit/s (Zweistufen-FM) ist oder nicht. Wenn der Rahmentyp 1600 Bit/s (Zweistufen-FM) ist, schreitet die Operation zu Schritt C127 fort, wo das Startwort des Adressfelds (AF)C5 aus der Blockinformation (BI)C4 gelesen wird, um in dem Pufferspeicher 4013 gespeichert zu werden. Dann schreitet die Operation zu Schritt C128 fort.
  • Wenn in Schritt C117 bestimmt wird, dass Daten mit einem anderen Rahmentyp als 1600 Bit/s (Zweistufen-FM) ausgegeben werden, schreitet die Operation zu Schritt C118, in dem die 8-Bit-Paralleldaten in dem BDA des RAM 404 mit zugewiesenen Adressen gespeichert werden.
  • Wenn bestimmt wird, dass die Anzahl der Datenbits, die zur Durchführung des Wiedergabeprozesses erforderlich sind, gespeichert wurden, liest die DMA-Schaltung 11 sequentiell die Daten aus dem DBM und gibt die Daten zu der Entschachtelungsschaltung 5 aus. Die Entschachtelungsschaltung 5 führt den Datenwiedergabeprozess aus und speichert die wiedergegebenen Daten erneut an der Leseadresse. Wenn die Daten eines Blocks wiedergegeben werden, werden die Daten eines Blocks aus dem BDM gelesen und zu dem BCH-Decodieren 10 gegeben. Die fehlerkorrigierten Daten eines Blocks werden erneut an der Leseadresse gespeichert.
  • Dann liest die CPU 401 in Schritt C119 auf der Basis der Blockinformation (BI)C4 das Startwort jedes Adressfelds (AF)C5 und Vektorfelds (VF)C6 der dem Fehlerkorrekturprozess unterworfenen Daten. Dann schreitet die Operation zu Schritt C120.
  • Dann weist die CPU 401 die Durchführung eines Vergleichs der im BDM des RAM 404 gespeicherten Adressdaten an. Die DMA-Schaltung 11 liest Adressdaten in dem wiedergegebenen Adressfeld (AF)C5, die in dem BDM gespeichert wurden, um dieselben zu der Adressvergleichsschaltung 6 auszugeben. Die Adressvergleichsschaltung 6 vergleicht zum Zeitpunkt des Datentriggers „c" die über die Busleitung „B" empfangenen Adressdaten mit den Adressdaten in dem Adressregister 601. Dann gibt die Adressvergleichsschaltung 6 ein Übereinstimmungssignal „f", das angibt, ob die Adressdaten miteinander übereinstimmen oder nicht, an die CPU 401 aus.
  • Die CPU 401 weist den Decodierabschnitt 3 an, Daten abzurufen. Wenn die CPU 401 weiterhin eine Übereinstimmung der Adressen festgestellt hat, weil sie in Schritt C120 das Übereinstimmungssignal „f" von der Adressvergleichsschaltung 6 empfangen hat, wechselt die Operation zu Schritt C121. Wenn keine Adressübereinstimmung festgestellt wird, schreitet die Operation zu Schritt C123 fort, in dem ein Unterbrechungssignal zu dem Decodierabschnitt 3 ausgegeben wird. Wenn der Decodierabschnitt 3 das Unterbrechungssignal von der CPU 401 erhält, kehrt die Operation zu Schritt R108 zurück, in dem die Operation der Empfangsschaltung 2 unterbrochen wird. Wenn das Übereinstimmungssignal „f" nicht ausgegeben wird, wird die Empfangsoperation fortgesetzt.
  • In Schritt C121 werden das Startwort und die Anzahl der Wörter der eigenen Nachrichtendaten in dem Nachrichtenfeld (MF)C7 in Übereinstimmung mit Vektordaten in dem Vektorsfeld (VF)C6 bestimmt. In Schritt C1222 werden Daten für einen Rahmen sequentiell abgerufen, wobei dann die Speicheradresse zugewiesen wird. Dann werden die Daten sequentiell in dem BDM des RAM 404 gespeichert.
  • Gleichzeitig zu der durch die CPU 401 durchgeführten Empfangsoperation werden die sequentiell in dem BDM gespeicherten Daten wiederholt zu der Entschachtelungsschaltung 5 und dem BCH-Decodierer 10 geschrieben und von diesen gelesen.
  • In Schritt C124 werden die Leerblöcke (IC)C8 festgestellt. Wenn die Leerblöcke (IB)C8 festgestellt werden, wird ein Unterbrechungssignal ausgegeben, um die Operation der Empfangsschaltung 2 zu dem Zeitpunkt für den Empfang eines nächsten eigenen Rahmens zu unterbrechen. Die CPU 401 führt in Schritt C126 eine Steuerung des Empfangs der Benachrichtigung durch, indem sie Prozesse zum Wiedergeben und Anzeigen der Nachricht in Übereinstimmung mit den empfangenen Nachrichtendaten durchführt, die in dem Benachrichtigungsabschnitt 8 dem Benachrichtigungsprozess unterworfen werden. Die Operation kehrt dann zu Schritt C109 zurück. Die CPU 401 wartet wie oben beschrieben auf den Zeitpunkt für den Rahmen, der dem eigenen Rahmen um eine Rahmenlänge vorausgeht. Es ist zu beachten, dass die Empfangsoperation des Decodierabschnitts 3 fortgesetzt wird (Schritt R121), bis in Schritt C125 eine Unterbrechung der Operation durch die CPU 401 angewiesen wird. Wenn das Unterbrechungssignal in Schritt R121 ausgegeben wird, schreitet die Operation zu Schritt R122 fort, wo die Operation der Empfangsschaltung 2 unterbrochen wird. Dann schließt der Decodierabschnitt 3 die Empfangsoperation ab.
  • Es wurden die Operationen der CPU 401 und des Decodierabschnitts 3 beschrieben, wobei diese miteinander verknüpft sind, um Daten mit einem anderen Rahmenmuster als 1600 Bit/s in Übereinstimmung mit dem Bestimmungsergebnis von Schritt C117 zu empfangen. Wenn in Schritt C117 der Rahmentyp der empfangenen Daten als 1600 Bit/s (Zweistufen-FM) bestimmt wird, wechselt die durch die CPU 401 durchgeführte Empfangsoperation zu Schritt C127, wo eine Operation begonnen wird, in der keine Wiedergabeoperation ausgeführt wird.
  • In Schritt C127 wird Blockinformation (BI)C4 zu dem BCH-Decodierer 10 ausgegeben, um dem Fehlerkorrekturprozess unterworfen zu werden, und dann in dem BDM des RAM 404 gespeichert. Dann werden die Startwörter des Adressfelds (AF)C5 und des Vektorfelds (VF)C6 in dem Pufferspeicher 4013 gespeichert.
  • Die CPU 401 gibt in Schritt C128 Adressdaten, die in dem Adressfeld (AF)C5 enthalten sind, an die Adressvergleichsschaltung 6 aus. Die Adressvergleichsschaltung 6 vergleicht die zum Zeitpunkt des Datentriggers „c" über die Busleitung „B" zugeführten Adressdaten mit den Adressdaten in dem Adressregister 601. Dann gibt die Adressvergleichsschaltung 6 das Übereinstimmungssignal „f" an die CPU 401 aus.
  • In Schritt C129 stellt die CPU 401 das Übereinstimmungssignal „f" aus der Adressvergleichsschaltung 6 fest. Wenn die Adressen miteinander übereinstimmen, schreitet die Operation zu Schritt C130 fort. Wenn keine Übereinstimmung festgestellt wird, schreitet die Operation zu Schritt C123 fort, in dem ein Unterbrechungssignal zu dem Decodierabschnitt 3 ausgegeben wird. Wenn der Decodierabschnitt 3 das Unterbrechungssignal von der CPU 401 empfangen hat, kehrt die Operation zu Schritt R108 zurück, in dem die Operation der Empfangsschaltung 2 unterbrochen wird. Wenn kein Übereinstimmungssignal „f" festgestellt wird, schreitet die Operation zu Schritt R131 fort, in dem die Empfangsoperation fortgesetzt wird.
  • In Schritt C130 werden das Startwort und die Anzahl der Wörter der eigenen Nachrichtendateien in dem Nachrichtenfeld (MF)C7 in Übereinstimmung mit Daten des Vektorfelds (VF)C6 bestimmt.
  • Die CPU 401 veranlasst die Empfangsschaltung 2, den Datenempfangsprozess setzen, in dem Daten sequentiell in dem BDM in 1-Block-Einheiten gespeichert werden. Weiterhin veranlasst die CPU 401 die DMA-Schaltung 11, den Datenübertragungsprozess fortzusetzen (Schritt C131). Dann werden die eigenen Nachrichtendaten sequentiell gelesen, wobei dann die Leerblöcke (IB)C8 festgestellt werden (Schritt C132).
  • Wenn die Leerblöcke (IB)C8 in Schritt C132 festgestellt werden, gibt die CPU 401 ein Unterbrechungssignal zu dem Decodierabschnitt 3 aus, um den Betrieb der Empfangsschaltung 2 zum Zeitpunkt des Empfangs des nächsten eigenen Rahmens zu unterbrechen (Schritt C125). Um die Empfangsbenachrichtigung in Schritt C125 zu steuern, wird der Benachrichtigungsprozess durch den Benachrichtigungsabschnitt 8 durchgeführt und wird die Nachricht in Übereinstimmung mit den empfangenen eigenen Nachrichtendaten wiedergegeben und angezeigt. Dann kehrt die Operation zu Schritt C109 zurück. Wie oben beschreiben wartet die CPU 401 in Schritt C109 auf den Rahmenzeitpunkt, der dem eigenen Rahmen und eine Rahmenlänge vorausgeht. Wenn das Unterbrechungssignal in Schritt R121 zu dem Decodierabschnitt 3 ausgegeben wurde, schreitet die Operation zu Schritt R122 fort, in dem die Operation der Empfangsschaltung 2 unterbrochen wird. Dann schließt der Decodierabschnitt 3 die Empfangsoperation ab.
  • Im Folgenden wird die durch die DMA-Schaltung 11 durchgeführte Operation mit Bezug auf das Zeitdiagramm von 30 beschrieben. Das Zeitdiagramm von 30 zeigt die Operation der DMA-Schaltung 11 für das Übertragen von Daten in einem Block (Block #0), wenn Daten beispielsweise dem Rahmentyp 6400 Bit/s (Vierstufen-FM) empfangen wurden. Die durch die Empfangsschaltung 2 empfangenen Daten mit dem Rahmentyp 6400 Bit/s (Vierstufen-FM) werden durch den Decodierabschnitt 3 zu Paralleldaten mit jeweils 8 Bits decodiert. Wenn die Paralleldaten zu der Busleitung „B" ausgegeben wurden, werden Adressen zugewiesen und sequentiell in dem BDM im RAM 404 unter der Steuerung der CPU 401 gespeichert.
  • Die DMA-Schaltung 11 wird gleichzeitig zu dem Wiedergabeprozess eingeschaltet und nimmt sequentiell Datenzugriffe auf Daten unter den im BDM gespeicherten 8-Bit-Paralleldaten vor. Die Daten des Blocks #0, die eine wiedergebbare vorbestimmte Anzahl von Bits aufweisen, werden sequentiell gelesen und zu der Entschachtelungsschaltung 5 gegeben. Nachdem der Datenwidergabeprozess durch die Entschachtelungsschaltung 5 abgeschlossen wurde, werden die wiedergegebenen Daten erneut zu dem BDM ausgegeben, um zu derselben Adresse geschrieben zu werden.
  • Wenn wie oben beschrieben Daten mit dem Rahmentyp 6400 Bit/s (Vierstufen-FM) empfangen wurden, gibt die DMA-Schaltung 11 wiederholt Blockdaten aus und empfängt diese zwischen dem BDM und der Entschachtelungsschaltung 5, bis der Wiedergabeprozess für einen Block vier Mal durchgeführt wurde.
  • Um zu veranlassen, dass der BCH-Decodierer 10 die durch die DMA-Schaltung 11 zu dem BDM zurückgeschriebenen Daten BCH-decodiert (einen Fehler korrigiert), veranlasst die CPU 401 die DMA-Schaltung 11, die Daten erneut von dem BDM zu lesen, um dieselben zu dem BCH-Decodierer 10 auszugeben. Nachdem der BCH-Decodierer 10 den Fehlerkorrekturprozess abgeschlossen hat, werden die korrigierten Daten wiederum zu dem BDM ausgegeben, um zu derselben Adresse geschrieben zu werden.
  • Während des durch den BCH-Decodierer 10 durchgeführten Fehlerkorrekturprozesses nimmt die DMA-Schaltung 11 einen Zugriff auf Daten in einem nächsten Block (Block #1), die in dem BDM gespeichert sind, in Reaktion auf eine Anweisung von der CPU 401 von, um die Daten für die Wiedergabe zu der Entschachtelungsschaltung 5 auszugeben. In dem in 30 gezeigten Fall wird ein Prozess durchgeführt, mit dem Daten zu der Entschachtelungsschaltung 5 ausgegeben werden, die auf einen Prozess zum Wiedergeben von Daten (zum zweiten und dritten Mal) in den nächsten Blöcken bezogen sind.
  • Wenn der korrigierte Block Daten (Block #1, bzw. Block #1 und Block #2) in dem Adressfeld (AF)C5 enthält, liest die CPU Adressdaten aus den durch die DMA-Schaltung 11 zu dem BDM zurückgeschriebenen Daten und gibt diese zu der Adressvergleichsschaltung 6, um sie mit den Adressdaten der ID-Information zu vergleichen. Wenn das Übereinstimmungssignal „f" von der Adressvergleichsschaltung 6 festgestellt wird, werden die Adressdaten zu dem BDM zurückgeschrieben.
  • Gleichzeitig zu dem durch die Adressvergleichsschaltung 6 durchgeführten Adressvergleichsprozess wird der folgende Prozess weiderholt durch die DMA-Schaltung 11 durch geführt. Die wiedergegebenen Daten (Daten des Blocks #3) werden wiederholt von dem BDM zu dem BCH-Decodierer 10 übertragen, und es wird auf die nächsten Daten (Daten des Blocks #4), die aus dem Decodierabschnitt 3 ausgegeben und in dem BDM gespeichert werden, zugegriffen, um diese zu der Entschachtelungsschaltung 5 zu geben.
  • Wie oben beschrieben ist gemäß der zweiten Ausführungsform die DMA-Schaltung 11 zum Steuern der Datenübertragung zwischen der CPU 401, dem BDM des RAM 404, der Entschachtelungsschaltung 5, der Adressvergleichsschaltung 6 und dem BCH-Decodierer 10 zusätzlich zu dem Aufbau der ersten Ausführungsform vorgesehen, sodass die durch die CPU 401 zu tragende Last für das Übertragen von Daten reduziert wird.
  • 31 ist ein Schaltungsdiagramm, das eine Modifikation der zweiten Ausführungsform zeigt. Wie in 31 gezeigt, umfasst der Aufbau gemäß dieser Modifikation ein Empfangsmodul 14, das durch eine PC-Karte mit einer Schnittstelle 15 und einem Schaltungssubstrat für eine Personal-Computer gebildet wird, und ein tragbares Datenendgerät 17 mit einer Schnittstelle für einen PC-Kartenschlitz oder ähnliches.
  • Wie in 31 gezeigt, umfasst das Empfangsmoduls 14 die Antenne 1, die Empfangsschaltung 2, den Decodierabschnitt 3, die Pufferspeicher 4011 bis 4014, den Takterzeuger 4015, den ROM 402, den RAM 404, die Entschachtelungsschaltung 5, die Adressvergleichsschaltung 6, den BCH-Decodierer 10, die DMA-Schaltung 11 und die Schnittstelle 15, die Daten auf der Busleitung „B" ausgeben und empfangen kann. Das tragbare Datenendgerät 17 umfasst die CPU 401 zum Steuern der Prozesse zum Empfangen und Wiedergeben von Daten, die Anzeigeeinheit 7, den Benachrichtigungsabschnitt 8 und eine CPU 13 zum Steuern der Schaltungen in dem tragbaren Datenendgerät 17.
  • Die erste Ausführungsform und die zweite Ausführungsform der vorliegenden Erfindung weisen einen derartigen Aufbau auf, dass die vorliegende Erfindung auf einen einzelnen Pager für das Paging-System STD-43 angewendet wird, wobei die vorliegende Erfindung nicht darauf beschränkt ist. Die vorliegende Erfindung auch auf ein Informationskommunikations-Endgerät, ein Datenkommunikationsgerät, einen Personal-Computer oder ähnliches angewendet werden.
  • Zum Beispiel kann die vorliegende Erfindung auf einen beliebigen Pager für ein Datenkommunikationsverfahren angewendet werden, in dem Information zur Regelung der Datenrahmengeschwindigkeit oder des Modulationsverfahrens ausgegeben werden kann.
  • Auch wenn in diesem Fall ein Paging-Service-Unternehmen verschiedene Paging-Systeme verwendet, kann der Pager gemäß der vorliegenden Erfindung verwendet werden.

Claims (27)

  1. Datenempfangsvorrichtung mit: einer Einrichtung (einem Empfänger 2 in 1, 24 und 31) zum Empfangen von Informationsdaten, in denen Datenelemente in Übereinstimmung mit einem aus einer Vielzahl von Verschachtelungstypen verschachtelt sind, und einer ersten Entschachtelungseinrichtung (Empfangsdaten-Pufferschaltung 304 in 1, 24 und 31) zum Ändern der Anordnung der Datenelemente der durch die Empfangseinrichtung empfangenen Informationsdaten, weiterhin gekennzeichnet durch: einer zweiten Entschachtelungseinrichtung (Entschachtelungsschaltung 5 in 1, 24 und 31) zum Ändern der Anordnung der aus der ersten Entschachtelungseinrichtung ausgegebenen Datenelemente, und einer Steuereinrichtung (CPU 401 in 1, 24 und 31) zum Steuern einer Operation der zweiten Entschachtelungseinrichtung auf der Basis des einen aus der Vielzahl von Verschachtelungstypen, mit dem die durch die Empfangseinrichtung (3, 401, 4011) empfangenen Informationsdaten verschachtelt sind.
  2. Datenempfangsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Steuereinrichtung selektiv die zweite Entschachtelungseinrichtung auf der Basis des einen aus der Vielzahl von Verschachtelungstypen aktiviert, mit dem die durch die Empfangseinrichtung empfangenen Informationsdaten verschachtelt sind.
  3. Datenempfangsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Entschachtelungseinrichtung eine Vielzahl von Umordnungsschaltungen (502, 503, 504 in 14) zum Ändern der Anordnung der Datenelemente umfasst, und die Steuereinrichtung eine aus der Vielzahl von Umordnungsanordnungen (502, 503, 504) auf der Basis des einen aus der Vielzahl von Verschachtelungstypen auswählt, mit dem die durch die Empfangseinrichtung empfangenen Informationsdaten verschachtelt sind.
  4. Datenempfangsvorrichtung nach Anspruch 3, weiterhin gekennzeichnet durch: eine Datenspeichereinrichtung (BDM des RAM 404 in 25), die die aus der ersten Entschachtelungseinrichtung ausgegebenen Daten in Datenelemente mit einer vorbestimmten Bitanzahl unterteilt und die unterteilten Datenelemente sequentiell speichert, eine Einrichtung (DMA 11 in 24) zum Lesen der unterteilten Datenelemente aus der Datenspeichereinrichtung in der Speicherreihenfolge sowie zum Zuführen der gelesenen Datenelemente zu der einen aus der Vielzahl von Umordnungsschaltungen (502, 503, 504), die durch die Steuereinrichtung ausgewählt wird, und eine Speichersteuereinrichtung (DMA 11 in 24) zum Speichern der aus der einen aus der Vielzahl von Umordnungsschaltungen ausgegebenen Daten in der Datenspeichereinrichtung an den Adressen der durch die Leseeinrichtung gelesenen unterteilten Datenelemente.
  5. Datenempfangsvorrichtung nach Anspruch 3, weiterhin gekennzeichnet durch: eine Datenspeichereinrichtung (RDA des RAM 403 in 13) zum Speichern von Daten, die zu einem Zeitpunkt durch die eine aus der Vielzahl von Umordnungsschaltungen zu verarbeiten ist, die durch die Steuereinrichtung ausgewählt wird, eine Einrichtung (CPU 401) zum Feststellen eines Datenumordnungs-Zeitpunkts für die eine aus der Vielzahl von Umordnungsschaltungen, die durch die Steuereinrichtung ausgewählt wird, und eine Einrichtung (CPU 401) zum sequentiellen Übertragen der Daten von der Datenspeichereinrichtung (RDA des RAM 403 in 13) zu der Vielzahl von Umordnungsschaltungen und zum sequentiellen Speichern der aus der ersten Entschachtelungseinrichtung ausgegebenen Daten in der Datenspeichereinrichtung (RDA des RAM 403 in 13).
  6. Datenempfangsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die empfangenen Informationsdaten unabhängige Daten unterschiedlicher Phasen umfassen, die gemultiplext sind.
  7. Datenempfangsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die empfangenen Informationsdaten ein Informationselement umfassen, die den einen aus der Vielzahl von Verschachtelungstypen angeben, mit dem die durch die Empfangseinrichtung empfangenen Informationsdaten verschachtelt sind, und die Steuereinrichtung (Decodierer 3 und CPU 401) das Informationselement aus den empfangenen Informationsdaten extrahiert.
  8. Datenempfangsvorrichtung nach Anspruch 7, weiterhin gekennzeichnet durch: eine Typdaten-Speichereinrichtung (4011 in CPU 401) zum Speichern des extrahierten Informationselements, bis ein anderes Informationselement, das einen aus der Vielzahl von Verschachtelungstypen angibt, durch die Steuereinrichtung extrahiert wird.
  9. Datenempfangsvorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass das Informationselement, das den einen aus der Vielzahl von Verschachtelungstypen angibt, mit dem die durch die Empfangseinrichtung empfangenen Informationsdaten verschachtelt sind, ein Informationselement umfasst, das die Datenübertragungsrate der empfangenen Informationsdaten angibt.
  10. Datenempfangsvorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass das Informationselement, das den einen aus der Vielzahl von Verschachtelungstypen angibt, mit dem die durch die Empfangseinrichtung empfangenen Informationsdaten verschachtelt sind, ein Informationselement umfasst, das das Modulationsverfahren der empfangenen Informationsdaten angibt.
  11. Datenempfangsvorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass das Informationselement, das den einen aus der Vielzahl von Verschachtelungstypen angibt, mit dem die durch die Empfangseinrichtung empfangenen Informationsdaten verschachtelt sind, ein erstes Informationselement, das die Datenübertragungsrate der empfangenen Infor mationsdaten angibt, und ein zweites Informationselement umfasst, das ein Modulationsverfahren der empfangenen Informationsdaten angibt.
  12. Datenempfangsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die erste Entschachtelungseinrichtung eine Schieberegistereinrichtung (3042 in 2) zum sequentiellen Speichern von aus der Empfangseinrichtung ausgegebenen Datenelementen und eine Zwischenspeichereinrichtung (3043 in 2) zum Ausgeben der Datenelemente unter Änderung der Anordnung der Datenelemente umfasst.
  13. Datenempfangsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die Schieberegistereinrichtung (3042 in 2) N Schieberegister umfasst, die jeweils M Bitdaten speichern, und dass die Zwischenspeichereinrichtung M Zwischenspeicher umfasst, die jeweils N Bitdaten speichern, wobei die Bitdaten der N Register an der i-ten Bitposition (i ist eine Ganzzahl zwischen 1 und M) zu dem i-ten Zwischenspeicher gegeben werden.
  14. Datenempfangsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die erste Entschachtelungseinrichtung eine Einrichtung (Leitungswahlschaltung 3044 in 2) zum Auswählen eines Anordnungsmusters der empfangenen Informationsdaten auf der Basis des einen aus der Vielzahl von Verschachtelungstypen, mit dem die empfangenen Informationsdaten verschachtelt sind, umfasst.
  15. Datenempfangsvorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die erste Entschachtelungseinrichtung L Schieberegister (Ra–Rd und Re–Rh) zum Speichern der empfangenen Informationsdaten und eine Zwischenspeicherschaltung (3043 in 2) zum Ausgeben der in den L Schieberegistern gespeicherten Informationsdaten unter Änderung der Anordnung der Datenelemente umfasst, wobei die Auswahleinrichtung die L Schieberegister als entsprechende Register oder ein einzelnes Register, das sich aus den in Reihe verbundenen L Schieberegistern zusammensetzt, auf der Basis des einen aus der Vielzahl von Verschachtelungstypen, mit denen die empfangenen Informationsdaten verschachtelt sind, betätigt.
  16. Datenempfangsvorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass die L Schieberegister N Register umfassen, die jeweils M Bitdaten speichern, und dass die Zwischenspeicherschaltung M Zwischenspeicher umfasst, die jeweils L × N Bitdaten speichern, wobei die Bitdaten der L × N Register an der i-ten Bitposition (i ist eine Ganzzahl zwischen 1 und M) zu dem i-ten Zwischenspeicher gegeben werden.
  17. Datenempfangsvorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die erste Entschachtelungseinrichtung Einrichtungen (301 und 302 in 2) umfasst, um den einen aus der Vielzahl von Verschachtelungstypen zu bestimmen, mit dem die durch die Informationseinrichtung empfangenen Informationsdaten verschachtelt sind, und die Anordnungsmuster-Wahleinrichtung das Anordnungsmuster auf der Basis des festgestellten Verschachtelungstyps aus der Vielzahl von Verschachtelungstypen auswählt.
  18. Datenempfangsvorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass die empfangenen Informationsdaten ein Informationselementt umfassen, das den einen aus der Vielzahl von Verschachtelungstypen umfassen, mit: dem die durch die Empfangseinrichtung empfangenen Informationsdaten verschachtelt sind, und die Feststellungseinrichtung das Informationselement, das den einen aus der Vielzahl von Verschachtelungstypen angibt, aus den empfangenen Informationsdaten extrahiert.
  19. Datenempfangsvorrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die empfangenen Informationsdaten ein Informationselement umfassen, das das Datenmodulationsverfahren der empfangenen Informationsdaten angibt, und die Anordnungsmuster-Auswahleinrichtung ein Anordnungsmuster der empfangenen Informationsdaten auf der Basis des Informationselements, das das Datenmodulationsverfahren der empfangenen Informationsdaten angibt, auswählt.
  20. Datenempfangsvorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass die Feststellungseinrichtung den festgestellten Verschachtelungstyp aus der Vielzahl von Verschachtelungstypen speichert, bis ein anderer Verschachtelungstyp Festgestellt wird.
  21. Datenempfangsvorrichtung nach einem der Ansprüche 1 bis 5, weiterhin gekennzeichnet durch: eine ID-Code-Speichereinrichtung (RDA 402 und Adressregister 601) zum Speichern von ID-Code-Daten, die ein Paging der Datenempfangsvorrichtung spezifizieren, eine Einrichtung (CPU 401) zum Feststellen des ID-Codes aus den entschachtelten Informationsdaten, die durch die zweite Entschachtelungseinrichtung ausgegeben werden, während eine Entschachtelungsoperation durch die zweite Entschachtelungseinrichtung andauert, und eine Unterbrechungseinrichtung (CPU 401) zum Vergleichen des festgestellten ID-Codes mit dem in der ID-Code-Speichereinrichtung gespeicherten ID-Code und zum Unterbrechen der Entschachtelungsoperation der zweiten Entschachtelungseinrichtung, wenn keine Übereinstimmung festgestellt wird.
  22. Datenempfangsvorrichtung nach einem der Ansprüche 1 bis 5, weiterhin gekennzeichnet durch eine Schnittstelle (15) zum Herstellen einer Verbindung mit einer externen Einrichtung, und dadurch gekennzeichnet, dass ein Empfangsprozess der Datenempfangsvorrichtung in Übereinstimmung mit einem Steuersignal durchgeführt wird, das von der externen Einrichtung über die Schnittstelle zugeführt wird.
  23. Verfahren zum Entschachteln von empfangenen Daten, mit: einem Schritt zum Empfangen von Informationsdaten, in denen Datenelemente in Übreinstimmung mit einem aus einer Vielzahl von Verschachtelungstypen verschachtelt wurden, und einem ersten Entschachtelungsschritt zum Ändern der Anordnung der Datenelemente der in dem Empfangsschritt empfangenen Informationsdaten, weiterhin gekennzeichnet durch: einen zweiten Entschachtelungsschritt zum Ändern der Anordnung der Datenelemente, die aus der ersten Entschachtelungseinrichtung ausgegeben werden, und einem Steuerschritt zum Steuern einer Operation des zweiten Entschachtelungsschritts auf der Basis des einen aus einer Vielzahl von Verschachtelungstypen, mit dem die in dem Empfangsschritt empfangenen Informationsdaten verschachtelt sind.
  24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass der Steuerschritt selektiv den zweiten Entschachtelungsschritt aktiviert.
  25. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass der Steuerschritt den zweiten Entschachtelungsschritt aktiviert, wenn der eine aus der Vielzahl von Verschachtelungstypen ein vorbestimmter Typ ist.
  26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass eine Vielzahl von vorbestimmten Typen vorhanden sind und der Steuerschritt eine der für jeden Typ vorgesehenen Umordnungsschaltungen auf der Basis des einen aus der Vielzahl von Verschachtelungstypen aktiviert.
  27. Verfahren nach Anspruch 23, weiterhin gekennzeichnet durch einen Schritt zum Auswählen eines Anordnungsmusters der empfangenen Informationsdaten für den ersten Entschachtelungsschritt auf der Basis des einen aus der Vielzahl von Verschachtelungstypen.
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