DE4338820A1

DE4338820A1 - Single-chip microcomputer

Info

Publication number: DE4338820A1
Application number: DE19934338820
Authority: DE
Inventors: Klaus-Gerd Dipl Ing Meyer
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1993-11-13
Filing date: 1993-11-13
Publication date: 1995-05-18

Abstract

The single-chip microcomputer (11) has a bus that supports a ROM/EPROM (13), a RAM (12) and an I-O circuit. In addition, the computer connects with a logic analyser (15) that connects with a personal computer (19). The analyser has a measurement stage coupled to the computer bus on one side and to a trigger circuit (32) on the output side and also to a status memory (31). A further connection is made to a switching unit (33) having a series interface output.

Description

State of the art

Die Erfindung geht aus von einem Einchip-Mikrorechner nach der Gattung des Hauptanspruchs. Es ist schon ein Einchip-Mikrorechner aus dem Intel-Datenbuch Automotive Products Handbook, März 1992, Seite 6/2 bis 6/3 bekannt. Dieser Mikrorechner enthält auf seinem Chip eine Zentraleinheit, einen nichtflüchtigen Speicher (ROM/EPROM), einen flüchtigen Speicher (RAM) sowie diverse Ein-/Aus gabeschaltkreise (High-Speed I/O, diverse Ports). Weiterhin ist auf dem Chip dieses Mikrorechners auch ein A/D-Wandler sowie ein Watch dog-Schaltkreis enthalten. Viele der beschriebenen Komponenten sind über einen internen Daten/Adreßbus miteinander verbunden. Der interne Datenbus ist zwar auch an zwei Ports angeschlossen, es läßt sich jedoch nicht der gesamte Datenfluß auf dem internen Daten/Adreßbus über die Ports extern beobachten. Die angeschlossenen Ports führen nämlich nur dann die Signale auf dem Daten/Adreßbus nach außen, wenn es sich um externe Zugriffe (z. B. zu einem externen RAM oder EPROM) handelt. Bei internen Datenzugriffen sind die mit dem internen Daten/Adreßbus verbundenen Ports entweder inaktiv oder es werden schon andere externe Daten gelesen oder ausgegeben. The invention is based on a one-chip microcomputer according to the Genus of the main claim. It is already a one-chip microcomputer from the Intel data book Automotive Products Handbook, March 1992, Pages 6/2 to 6/3 known. This microcomputer contains on his Chip a central processing unit, a non-volatile memory (ROM / EPROM), a volatile memory (RAM) and various on / off circuits (high-speed I / O, various ports). Furthermore is on the chip of this microcomputer also an A / D converter and a watch dog circuit included. Many of the components described are interconnected via an internal data / address bus. Of the internal data bus is also connected to two ports, it lets However, not all of the data flow on the internal Monitor data / address bus externally via the ports. The connected Ports only carry the signals on the data / address bus only then to the outside when it comes to external access (e.g. to an external RAM or EPROM). For internal data access, they are with ports connected to the internal data / address bus either inactive or other external data is already being read or output.

Advantages of the invention

Der erfindungsgemäße Einchip-Mikrorechner hat demgegenüber den Vor teil, daß er auf seinem Chip Mittel zur Logikanalyse der Signale auf dem internen Daten/Adreßbus enthält, so daß der Ablauf eines Pro gramms dieses Mikrorechners sehr genau beobachtet werden kann. Da durch erhält ein Software-Entwickler ein wirkungsvolles Entwick lungshilfsmittel für die Prüfung von Programmen, die in einem Ein chip-Mikrorechner ablaufen, bei dem der interne Daten/Adreßbus von außen nicht zugänglich ist. Für den Software-Entwickler bietet sich heute nur die Möglichkeit, mittels Emulation des Ein chip-Mikrorechners den Programmablauf zu testen. Derartige Emulations-Programme haben jedoch den Nachteil, daß sie den zu emulierenden Mikrorechner nicht in allen Einzelheiten nachbilden können, so daß auch bei einem auf diese Art und Weise getesteten Programm anschließend noch Fehler enthalten sein können, die auf den physikalischen Eigenschaften des Einchip-Mikrorechners beruhen (z. B. Laufzeitunterschiede von Signalen) und nur bei einem realen Ablauf des Programms im Einchip-Mikrorechner auftreten. Derartige Fehler können aber mit dem hier vorgestellten Mikrorechner erkannt werden.The single-chip microcomputer according to the invention has the opposite part that he has means for logic analysis of the signals on his chip contains the internal data / address bus, so that the process of a Pro of this microcomputer can be observed very precisely. There a software developer receives an effective development aids for the examination of programs in an a chip microcomputer run, in which the internal data / address bus from is not accessible from the outside. For the software developer today only the possibility of emulating the one chip microcomputer to test the program flow. Such However, emulation programs have the disadvantage that they are too Do not reproduce emulating microcomputers in every detail can, so that even with a tested in this way Program may then contain errors that are related to the physical properties of the single-chip microcomputer (e.g. Differences in transit times of signals) and only with a real process of the program occur in the one-chip microcomputer. Such mistakes but can be recognized with the microcomputer presented here.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vor teilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Einchip-Mikrorechners möglich. Um den Aufwand für die Logikanalyse des internen Daten/Adreßbusses möglichst gering zu halten, ist es vorteilhaft, als Mindestanforderung einen Zustands- Speicher, eine Triggerlogik, ein Schaltwerk und eine serielle Schnittstelle vorzusehen.The measures listed in the subclaims provide for partial further training and improvements of the main claim specified single-chip microcomputer possible. To the effort for that Logic analysis of the internal data / address bus as low as possible hold, it is advantageous to use a status Memory, a trigger logic, a rear derailleur and a serial Interface.

Der Logikanalysator kann weiterhin eine Meßschaltung aufweisen, die in einer einfachen Ausführung aus Auffangspeichern besteht. Diese lassen sich besonders leicht auf einem Chip integrieren. The logic analyzer can also have a measuring circuit that in a simple version consists of catchment tanks. These are particularly easy to integrate on a chip.

In einer anderen Ausführung ist es weiterhin vorteilhaft, in der Meßschaltung Komparatoren vorzusehen, die die Spannungspegel auf den Busleitungen des Daten/Adreßbusses mit einer vorgegebenen Schwell wertspannung vergleichen. Dadurch wird dann ein eindeutiger Schalt zustand für die einzelnen Daten/Adreßleitungen erzeugt. Dieser Schaltzustand kann dann zu dem Zustandsspeicher und der Triggerlogik weitergeleitet werden.In another embodiment, it is also advantageous in the Measuring circuit to provide comparators that the voltage level on the Bus lines of the data / address bus with a predetermined threshold compare value voltage. This then becomes a clear shift state generated for the individual data / address lines. This Switching status can then go to the status memory and the trigger logic to get redirected.

Weiterhin vorteilhaft ist, daß der Zustandsspeicher als Schiebe speicher ausgeführt ist, so daß er die Schaltzustände der Kom paratoren kontinuierlich im Takt eines über eine Taktsignalleitung zugeführten Taktsignals parallel einliest, wobei er jeweils den vor herigen Speicherinhalt um eine Adresse nach "oben oder unten" ver schiebt. Dadurch ist eine kontinuierliche Beobachtung des internen Daten/Adreßbusses möglich, wobei hierzu kein größerer Pro grammier- bzw. Schaltungsaufwand entsteht.It is also advantageous that the state memory as a slide memory is executed so that it the switching states of the com parators continuously in time with a clock signal line fed clock signal reads in parallel, each time before previous memory content by an address "up or down" ver pushes. This is a continuous observation of the internal Data / address bus possible, but no major pro grammage or circuitry costs.

Es ist weiterhin vorteilhaft, daß das Taktsignal von dem Systemtakt der Zentraleinheit des Mikrorechners abgeleitet ist. Somit ist eine synchrone Abtastung der Signale auf dem Daten/Adreßbus des Mikro rechners gewährleistet.It is also advantageous that the clock signal from the system clock the central unit of the microcomputer is derived. So is one synchronous sampling of the signals on the data / address bus of the micro computer guaranteed.

Weiterhin vorteilhaft ist, daß der kontinuierliche Einlesevorgang in den Zustandsspeicher von einem Triggersignal gestoppt oder gestartet wird, das von der Triggerlogik zum Zustandsspeicher gesendet wird.It is also advantageous that the continuous reading process in the status memory stopped or started by a trigger signal that is sent from the trigger logic to the state memory.

Es ist weiterhin vorteilhaft, daß die Triggerlogik Mittel aufweist, die mindestens einen Teil der über den Bus übertragenen Schaltzu stände mit einem vorgegebenen Binärmuster vergleichen und daß das Triggersignal dann abgegeben wird, wenn die über den Bus über tragenen Schaltzustände mit dem vorgegebenen Binärmuster über einstimmen. Hierdurch wird es möglich, gezielt interessierende Pro grammstellen herauszusuchen und nur für diese Stellen die Aufzeichnung der Signale auf dem internen Daten/Adreßbus zu veran lassen. Z.B. kann das Triggersignal dann abgegeben werden, wenn eine bestimmte Adresse über den Adreßbus gesendet wird. Es kann aber auch das Triggersignal dann abgegeben werden, wenn ein bestimmtes Daten wort an dem Datenbus anliegt.It is also advantageous that the trigger logic has means the at least part of the switching transmitted via the bus compare with a given binary pattern and that the Trigger signal is given when the over the bus over transferred switching states with the specified binary pattern tune in. This makes it possible to target pro to find out the number of grammages and only for those positions Record the signals on the internal data / address bus to let. E.g. the trigger signal can be given when a certain address is sent via the address bus. But it can also the trigger signal will be emitted when a certain data word is present on the data bus.

Es ist ebenfalls vorteilhaft, daß die Triggerlogik Mittel aufweist, die das Triggersignal erst dann abgeben, wenn die Übereinstimmung des vorgegebenen Binärmusters mit den übertragenen Schaltzuständen der Komparatoren mehrfach wiederholt festgestellt wird, wobei die Anzahl der Wiederholungen bis zur Abgabe des Triggersignals vorgeb bar ist. Hierdurch wird es möglich, gezielt den Ablauf von Pro grammschleifen zu kontrollieren, wobei die Kontrolle erst nach einer bestimmten Anzahl von Durchläufen der Programmschleifen stattfindet.It is also advantageous that the trigger logic has means which only give the trigger signal when the match of the specified binary pattern with the transferred switching states of the comparators is repeatedly determined, the Predefined number of repetitions until the trigger signal is issued is cash. This makes it possible to target the process of Pro control gram loops, the control only after a certain number of runs of the program loops takes place.

Es ist weiterhin vorteilhaft, daß die Triggerlogik Mittel aufweist, die das Triggersignal erst nach einer vorgegebenen Anzahl von Takt signalen nach dem Zutreffen der Triggerbedingung abgeben. Dadurch kann der Datenfluß auf dem internen Daten/Adreßbus auch nach dem Zutreffen einer Triggerbedingung einfach beobachtet werden.It is also advantageous that the trigger logic has means which the trigger signal only after a predetermined number of clock issue signals after the trigger condition has been met. Thereby can the data flow on the internal data / address bus also after the Applicability of a trigger condition can simply be observed.

Weiterhin vorteilhaft ist, daß der Inhalt des Schiebespeichers über die serielle Schnittstelle an ein externes Datensichtgerät ausgebbar ist und daß über die serielle Schnittstelle Befehle von dem Daten sichtgerät an das Schaltwerk ausgebbar sind. Hierdurch wird eine einfache Bedienung des On-Chip-Logik-Analysators möglich, wobei hierzu kein größerer Schaltungsaufwand entsteht. It is also advantageous that the content of the sliding memory over the serial interface can be output to an external data display device and that commands from the data via the serial interface display device can be output to the rear derailleur. This will create a easy operation of the on-chip logic analyzer possible, whereby there is no major circuit complexity.

drawing

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung darge stellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigenAn embodiment of the invention is shown in the drawing represents and explained in more detail in the following description. It demonstrate

Fig. 1 ein Blockschaltbild des erfindungsgemäßen Ein chip-Mikrorechners und ein daran angeschlossenes Datensichtgerät; Fig. 1 is a block diagram of the inventive chip microcomputer and a data display device connected to it;

Fig. 2 ein Blockschaltbild eines einfachen Logik-Analysators, der auf dem erfindungsgemäßen Einchip-Mikrorechner enthalten ist. Fig. 2 is a block diagram of a simple logic analyzer, which is included on the single-chip microcomputer according to the invention.

Description of the invention

In der Fig. 1 bezeichnet die Bezugszahl 10 einen Einchip-Mikro rechner. Dieser Mikrorechner enthält eine Zentraleinheit 11, einen flüchtigen Speicher (RAM) 12, einen nichtflüchtigen Speicher (ROM/EPROM) 13, eine Ein/Ausgabe-Schaltung 14 sowie einen Logik-Analysator 15. Die einzelnen Komponenten des Mikrorechners sind über einen internen Daten/Adreßbus 16 miteinander verbunden. An den Logik-Analysator 15 ist eine serielle Datenübertragungsleitung 18 angeschlossen. Diese steht mit einem externen Datensichtgerät (z. B. einem Personalcomputer) 19 in Verbindung.In Fig. 1, reference numeral 10 denotes a single-chip microcomputer. This microcomputer contains a central processing unit 11 , a volatile memory (RAM) 12 , a non-volatile memory (ROM / EPROM) 13 , an input / output circuit 14 and a logic analyzer 15 . The individual components of the microcomputer are connected to one another via an internal data / address bus 16 . A serial data transmission line 18 is connected to the logic analyzer 15 . This is connected to an external data display device (e.g. a personal computer) 19 .

Der Aufbau und die Funktionsweise eines externen Logik-Analysators ist an sich aus dem Stand der Technik bekannt. Es wird hierzu auf das Kapitel "Der Logik-Analysator" in dem Buch "Das Oszilloskop, Funktion und Anwendung" Klaus Lipinski, VDE-Verlag GmbH, Berlin, 1978, verwiesen. The structure and mode of operation of an external logic analyzer is known per se from the prior art. Reference is made to the chapter "The Logic Analyzer" in the book "The Oscilloscope, Function and Application" Klaus Lipinski, VDE-Verlag GmbH, Berlin, 1978 .

In der Fig. 2 wird der erfindungsgemäße Logik-Analysator 15 näher dargestellt. Mit der Bezugszahl 30 ist eine Meßschaltung bezeichnet. An die Meßschaltung 30 ist der interne Daten/Adreßbus 16 des Mikro rechners 10 angeschlossen. Von der Meßschaltung 30 geht ein Bus 34 zu einer Triggerlogik 32 und einem Zustandsspeicher 31. Eine ge sonderte Triggersignalleitung 35 führt von der Triggerlogik 32 zum Zustandsspeicher 31. Weiterhin ist dem Zustandsspeicher 31 eine Taktsignalleitung 35 zugeführt. Die Taktsignalleitung 36 überträgt der Einfachheit halber den Systemtakt des Mikrorechners 10. Ein Schaltwerk 33 ist über einen Daten/Adreßbus 37 mit der Triggerlogik 32 und dem Zustandsspeicher 31 verbunden. Das Schaltwerk 33 bein haltet eine serielle Schnittstelle 38. An die serielle Schnittstelle 38 ist die serielle Übertragungsleitung 18 angeschlossen. In der Meßschaltung 30 ist pro Anschlußleitung für den Daten/Adreßbus ein Komparator vorgesehen. An diesen Komparator wird einerseits die ent sprechende Anschlußleitung des Daten/Adreßbusses 16 zugeführt, als auch andererseits eine feste Schwellwertspannung. Die Ausgangs signale der Komparatoren werden über den Zustandsbus 34 zu dem Zu standsspeicher 31 und der Triggerlogik 32 übertragen. Der Zustands speicher 31 besteht praktisch aus einer Anzahl von Schieberegistern. Jeder Anschlußleitung des Zustandsbusses 34 ist dabei ein Schiebe register zugeordnet. Sobald der Logik-Analysator aktiviert ist, werden die Schaltzustände der Komparatoren, die über den Zu standsbus 34 zum Zustandsspeicher 31 übertragen werden, im Takt der an der Taktsignalleitung 36 anliegenden Taktsignale in den Zustands speicher 31 eingelesen. Dabei wird nach jedem Taktsignal der Speicherinhalt jedes Schieberegisters um eine Stelle nach links ver schoben. Dieser Verschiebevorgang findet kontinuierlich statt, so lange kein Triggersignal von der Triggerlogik 32 über die Trigger signalleitung 35 an den Zustandsspeicher 31 abgegeben wird. Der Speicherinhalt des Zustandsspeichers 31 ist somit zu jedem Zeitpunkt ein aktuelles Ab bild des Datenflusses, der auf dem internen Daten/Adreßbus 16 für eine bestimmte Anzahl von Taktzyklen herrschte. Dabei hängt es von der Größe des Zustandsspeichers 31 ab, wieviel Taktzyklen jeweils im Zustandsspeicher 31 festgehalten sind. Zum Beispiel wäre in einem 128 Byte großen Zustandsspeicher 31 Platz für 64 Taktzyklen eines 16 Bit breiten Daten/Adreßbus 16. Der kontinuierliche Schiebevorgang von Schaltzuständen in den Zustandsspeicher 31 wird durch ein Signal auf der Triggersignalleitung 35 beendet. Dabei wird der Zeitpunkt, wann dieses Triggersignal abgegeben wird, von der Triggerlogik 32 bestimmt. Die Triggerlogik 32 ist dabei so ausgelegt, daß sie mög lichst flexibel bei der Festsetzung einer Triggerbedingung ist. Hierzu enthält sie eine Anzahl Register, in die vorgebene Binär muster eingetragen werden können. Bei einer Betriebsart des Logik-Analysators 15 wird das in einem Register eingetragene Binär muster kontinuierlich mit dem Binärmuster, daß über den Zustandsbus 34 zu der Triggerlogik 32 übertragen wird, verglichen. Sobald die Triggerlogik 32 Gleichheit zwischen beiden Binärmustern feststellt, gibt sie augenblicklich über die Triggersignalleitung 35 das Triggersignal aus. Dieses ist die einfachste Betriebsart der Triggerlogik 32. Sie kann aber auch so ausgelegt sein, daß sie in einer anderen Betriebsart das Triggersignal erst zeitverzögert nach dem Zutreffen der Triggerbedingung abgibt. Dabei kann über eines der Register eine Anzahl vorgegeben sein, die angibt, wieviele Takt zyklen nach dem Auftreten der Triggerbedingung noch abgewartet werden sollen, bevor letztlich das Triggersignal abgegeben wird (Post-Triggerung). Der Logik-Analysator kann auch so ausgelegt sein, daß das Triggersignal 35 eine Messung nicht nur beenden, sondern auch starten kann. Z.B. bei Gleichheit der beiden Binärmuster be ginnt der Speicher 31, Daten aufzuzeichnen und beendet die Auf zeichnung z. B. bei der Gleichheit eines anderen Binärmusters oder nach Ablauf einer bestimmten Anzahl Zyklen auf dem Datenbus. The logic analyzer 15 according to the invention is shown in more detail in FIG. 2. Reference number 30 denotes a measuring circuit. To the measuring circuit 30 , the internal data / address bus 16 of the microcomputer 10 is connected. A bus 34 goes from the measuring circuit 30 to a trigger logic 32 and a state memory 31 . A special trigger signal line 35 leads from the trigger logic 32 to the state memory 31 . A clock signal line 35 is also fed to the state memory 31 . The clock signal line 36 transmits the system clock of the microcomputer 10 for the sake of simplicity. A switching mechanism 33 is connected to the trigger logic 32 and the status memory 31 via a data / address bus 37 . The switching mechanism 33 includes a serial interface 38 . The serial transmission line 18 is connected to the serial interface 38 . A comparator is provided in the measuring circuit 30 for each connecting line for the data / address bus. On this comparator, on the one hand, the corresponding connecting line of the data / address bus 16 is supplied, and on the other hand, a fixed threshold voltage. The output signals of the comparators are transmitted via the status bus 34 to the state memory 31 and the trigger logic 32 . The state memory 31 practically consists of a number of shift registers. Each connecting line of the status bus 34 is assigned a sliding register. Once the logic analyzer is activated, the switching states of the comparators, which are transmitted via the standsbus to 34 to the state memory 31 are read in time with the voltage applied to the clock signal line 36 clock signals to the memory state 31st The memory content of each shift register is shifted one position to the left after each clock signal. This shifting process takes place continuously as long as no trigger signal is emitted from the trigger logic 32 via the trigger signal line 35 to the status memory 31 . The memory content of the status memory 31 is thus a current image of the data flow at all times, which prevailed on the internal data / address bus 16 for a specific number of clock cycles. It depends on the size of the state memory 31 how many clock cycles are held in the state memory 31 . For example, in a 128 byte state memory 31 there would be room for 64 clock cycles of a 16 bit wide data / address bus 16 . The continuous shifting of switching states into the state memory 31 is ended by a signal on the trigger signal line 35 . The time at which this trigger signal is emitted is determined by the trigger logic 32 . The trigger logic 32 is designed so that it is as flexible as possible when setting a trigger condition. For this purpose it contains a number of registers in which the specified binary pattern can be entered. In one operating mode of the logic analyzer 15 , the binary pattern entered in a register is continuously compared with the binary pattern that is transmitted to the trigger logic 32 via the status bus 34 . As soon as the trigger logic 32 detects equality between the two binary patterns, it immediately outputs the trigger signal via the trigger signal line 35 . This is the simplest operating mode of the trigger logic 32 . However, it can also be designed in such a way that, in another operating mode, it only outputs the trigger signal with a time delay after the trigger condition has been met. A number can be specified via one of the registers, which indicates how many clock cycles should be waited for after the trigger condition occurs before the trigger signal is ultimately output (post-triggering). The logic analyzer can also be designed such that the trigger signal 35 can not only end a measurement but also start it. For example, if the two binary patterns are the same, the memory 31 begins to record data and ends the recording z. B. with the equality of another binary pattern or after a certain number of cycles on the data bus.

Die Programmierung der Triggerlogik 32 erfolgt mit Hilfe des Schalt werks 33. Dabei werden die Register in der Triggerlogik 32 über den internen Daten/Adreßbus 37 mit den nötigen Steuerworten gesetzt. Das Schaltwerk 33 empfängt die Steuerworte über die serielle Schnitt stelle 38 von dem externen Personalcomputer 19.The trigger logic 32 is programmed using the switching mechanism 33 . The registers in the trigger logic 32 are set via the internal data / address bus 37 with the necessary control words. The switching mechanism 33 receives the control words via the serial interface 38 from the external personal computer 19 .

Der Inhalt des Zustandsspeichers 31 wird nach Beendigung des kon tinuierlichen Schiebevorgangs in den Zustandsspeicher 31 automatisch an den Personalcomputer 19 ausgegeben. Dazu entnimmt das Schaltwerk 33 die Daten aus dem Zustandsspeicher 31. Die serielle Schnittstelle 38 sendet diese Daten an den Personalcomputer 19. Das Protokoll für die serielle Schnittstelle 38 ist dabei möglichst einfach ausge führt. Das erste übertragene Byte gibt z. B. die Adresse eines Registers in der Triggerlogik 32 im Zustandsspeicher 31 an. Mit dem nachfolgenden Byte wird dann das Steuerwort für dieses Register an gegeben.The content of the state memory 31 is automatically ejected after the end of the con tinuous shift operation in the state memory 31 to the personal computer 19th For this purpose, the switching mechanism 33 takes the data from the status memory 31 . The serial interface 38 sends this data to the personal computer 19 . The protocol for the serial interface 38 is carried out as simply as possible. The first transmitted byte is e.g. B. the address of a register in the trigger logic 32 in the state memory 31 . The control word for this register is then specified with the following byte.

Die Triggerlogik 32 kann je nach Ausbaustufe so komfortabel ausge legt sein, daß sie weitere Betriebsarten ermöglicht. Die grund legenden Triggerbedingungen für die Triggerlogik 32 sind:The trigger logic 32 can, depending on the configuration, be laid out so comfortably that it enables further operating modes. The basic trigger conditions for trigger logic 32 are:

A: Triggersignalabgabe bei Adresse größer (<), kleiner (<) und gleich (=) einem Vergleichswert
B: Triggersignalabgabe bei RAM-Inhalt (<), (<), (=) einem Ver gleichswert
C: Triggersignalabgabe, wenn Triggerbedingung A und/oder B erfüllt
D: Triggersignalabgabe nur, wenn Triggerbedingung A, B oder C n-mal erfüllt
E: Möglichkeit der Pre- und Post-Triggerung für alle Triggerbe dingungen A bis D.A: Trigger signal output at an address greater (<), less (<) and equal (=) to a comparison value
B: Trigger signal output with RAM content (<), (<), (=) a comparison value
C: Trigger signal output when trigger condition A and / or B is met
D: Trigger signal only if trigger condition A, B or C is met n times
E: Possibility of pre- and post-triggering for all trigger conditions A to D.

Abschließend wird noch erwähnt, daß in dem Daten/Adreßbus 16 des Mikrorechners 10 auch Steuersignale der Zentraleinheit 11 enthalten sein können. Derartige Signale sind z. B. Read-, Write-, Opcode-Fetch, ALE-, etc. Auch diese Signale sind an die Trigger logik 32 herangeführt und werden von dieser, wenn notwendig, mit überwacht. Diese Signale könnten, wenn gewünscht, auch bis an den Speicher 31 geführt werden, da es vorteilhaft sein könnte, auch diese Steuersignale mit aufzuzeichnen.Finally, it is mentioned that control signals of the central unit 11 can also be contained in the data / address bus 16 of the microcomputer 10 . Such signals are e.g. B. read, write, opcode fetch, ALE, etc. These signals are also brought up to the trigger logic 32 and are monitored by it if necessary. If desired, these signals could also be routed to the memory 31 , since it could be advantageous to also record these control signals.

Claims

1. Single-chip microcomputer with a central unit, with a volatile memory, with a non-volatile memory and an input / output circuit, the central unit, volatile memory, non-volatile memory and input / output circuit connected to one another via a data / address bus are characterized in that the single-chip microcomputer ( 10 ) additionally contains means for logic analysis ( 15 ) of the signals on the data / address bus ( 16 ).

2. single-chip microcomputer according to claim 1, characterized in that it as means for logic analysis ( 15 ) at least one state memory ( 31 ), trigger logic ( 32 ) and a switching mechanism ( 33 ) with a serial interface ( 38 ) having.

3. one-chip microcomputer according to claim 2, characterized in that it further comprises a measuring circuit (30), and in that the measuring circuit (30) to the data / address bus is connected (16).

4. single-chip microcomputer according to claim 3, characterized in that the measuring circuit ( 30 ) contains a catch memory space for each connecting line, in which the digital states of the connecting lines are buffered.

5. single-chip microcomputer according to claim 3, characterized in that the measuring circuit ( 30 ) contains comparators which compare the voltage levels on the bus lines of the data / address bus ( 16 ) with a predetermined threshold voltage and that the switching states of the comparators to the state memory ( 31 ) and the trigger logic ( 32 ) are forwarded.

6. single-chip microcomputer according to one of claims 3 to 5, characterized in that the state memory ( 31 ) is designed as a sliding memory that reads the switching states of the comparators or the buffer memory continuously in time with a clock signal via a clock signal line ( 36 ) supplied in parallel , whereby it pushes the previous memory content by one address in a certain direction.

7. A single-chip microcomputer according to claim 6, characterized in that the clock signal is derived from the system clock of the central unit ( 11 ).

8. single-chip microcomputer according to claim 6 or 7, characterized in that the continuous read-in process from a trigger signal, which is sent via a trigger signal line ( 35 ) from the trigger logic ( 32 ) to the status memory ( 31 ), is stopped or started .

9. single-chip microcomputer according to claim 8, characterized in that the trigger logic ( 32 ) has means which compare at least a part of the transmitted switching states of the comparators or the buffer with a predetermined binary pattern and then emit the trigger signal when the trigger condition as the carried switching states agree with the specified binary pattern.

10. A single-chip microcomputer according to claim 9, characterized in that the trigger logic ( 32 ) has means which only emit the trigger signal when the match condition of the given binary pattern with the transmitted switching states of the comparators or the buffer repeatedly determines as a trigger condition is, the number of repetitions until the trigger signal is given, can be specified.

11. A single-chip microcomputer according to claim 8 or 9, characterized in that the trigger logic ( 32 ) has means which emit the trigger signal only after a predetermined number of clock signals after the trigger condition has been met.

12. Single-chip microcomputer according to one of the preceding claims 2 to 11, characterized in that the content of the state memory ( 31 ) via the serial interface ( 38 ) to an external data display device ( 19 ) can be output and that from the external data viewer ( 19 ) control commands can be issued to the switching mechanism ( 32 ) via the serial interface ( 38 ).