DE4241457B4 - Poly-silicon P-type floating gate for use with a semiconductor device transistor element and flash E2PROM fabricated therefrom - Google Patents

Poly-silicon P-type floating gate for use with a semiconductor device transistor element and flash E2PROM fabricated therefrom Download PDF

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Abstract

Halbleitertransistorbauelement, umfassend:
a) ein Substrat (20) mit einer Source (16), einem Drain (18) und einer Kanalzone (22), wobei die Kanalzone (22) von einem ersten Leitungstyp ist;
b) ein über der Kanalzone (22) befindliches floatendes Gate (10) zur Ladungsspeicherung, wobei das floatende Gate (10) von einem zweiten Leitungstyp ist, und
c) eine über dem floatenden Gate (10) befindliche Wortleitung (14) zum Aktivieren einer Anzahl von Transistoren aus einem Transistoren-Feld,
dadurch gekennzeichnet, daß
d) eine Austrittsarbeitsdifferenz zwischen dem Material der Kanalzone (22) und dem Material des floatenden Gates (10) zu einem Bauelement führt, welches keine Substrat-Implantierung zur Anhebung der Schwellenspannung des Bauelements benötigt,
e) wobei die Kombinationen ausgenommen sind, bei denen der erste Leitungstyp P-Leitung und der zweite Leitungstyp N-Leitung ist.A semiconductor transistor device comprising:
a) a substrate (20) having a source (16), a drain (18) and a channel zone (22), the channel zone (22) being of a first conductivity type;
b) a floating gate (10) over the channel region (22) for charge storage, the floating gate (10) being of a second conductivity type, and
c) a word line (14) located above the floating gate (10) for activating a plurality of transistors from a transistor array,
characterized in that
d) a work function difference between the channel region material (22) and the floating gate material (10) results in a device that does not require substrate implantation to raise the threshold voltage of the device,
e) excluding the combinations in which the first conductivity type is P-type and the second conductivity type is N-type.

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Figure 00000001

Description

Die Erfindung betrifft das Gebiet von Halbleiter-Bauelementen. Insbesondere geht es um einen Zellenaufbau für elektrisch löschbare, programmierbare Festspeicher (E2PROM), der eine erhöhte Beständigkeit gegenüber Stoßionisation und einen Übergangs(Lawinen-)Durchbruch aufgrund einer Wechselwirkung zwischen dem P-leitenden floatenden Gate und dem P-leitenden Substrat aufweist. Der erfindungsgemäße Aufbau soll besonders nützlich bei der Herstellung von Flash-E2PROMs sein.The invention relates to the field of semiconductor devices. In particular, there is a cell assembly for electrically erasable programmable read only memories (E 2 PROM) having increased resistance to impact ionization and avalanche breakdown due to interaction between the P-type floating gate and the P-type substrate. The inventive structure is said to be particularly useful in the manufacture of flash E 2 PROMs.

Löschbare programmierbare Festspeicher (EPROMs), elektrisch löschbare programmierbare Festspeicher (E2PROMs) und sogenannte Flash E2PROMs (im folgenden mit dem Sammelbegriff PROMs bezeichnet) besitzen verschiedene Strukturen, die es ihnen gestattet, ohne Auffrischung eine Ladung über längere Zeiträume zu halten. 1 zeigt eine Draufsicht auf ein PROM-Feld, 2 zeigt einen Querschnitt entlang der Linie "AA" und 3 zeigt einen Querschnitt entlang der Linie "BB" in 1. Die Ladung selbst wird in einem floatenden Gate "10" gespeichert, welches auch als "Poly1" oder "P1" bezeichnet wird und bei dem es sich um eine Struktur aus polykristallinem Silizium (im folgenden: "Poly-Silizium") handelt, die allseitig von einer Oxidschicht 12 um geben ist. Überlagernd und parallel zu diesem P1-Aufbau befindet sich ein weiterer Poly-Silizium-Aufbau, nämlich ein "Steuer-Gate" 14 oder P2. P1 10 und P2 14 arbeiten wie die beiden Platten eines Kondensators. Unterhalb der P1-Schicht befinden sich zwei N+-Übergänge, von denen der eine als die Source 16 des Transistors, der andere als das Drain 8 fungiert, und die in ein P-leitendes Substrat 20 hinein durch Dotierung gebildet sind. Der Abschnitt des Substrats 20 zwischen der Source 16 und dem Drain 18 ist die Kanalzone 22. Die Zelle arbeitet wie ein N-Kanal- Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) vom Anreicherungstyp mit zwei Gates aus Poly-Silizium.Erasable programmable read only memories (EPROMs), electrically erasable programmable read only memories (E 2 PROMs) and so-called flash E 2 PROMs (hereinafter referred to collectively PROMs) have various structures that allow them to hold a charge for longer periods of time without refreshing. 1 shows a top view of a PROM field, 2 shows a cross section along the line "AA" and 3 shows a cross section along the line "BB" in 1 , The charge itself is stored in a floating gate "10", also referred to as "poly1" or "P1", which is a structure of polycrystalline silicon (hereinafter "poly-silicon") on all sides from an oxide layer 12 to give is. Superposed and parallel to this P1 structure is another poly-silicon structure, namely a "control gate" 14 or P2. P1 10 and P2 14 work like the two plates of a capacitor. Below the P1 layer are two N + junctions, one of which is the source 16 the transistor, the other than the drain 8th and that into a P-type substrate 20 are formed by doping. The section of the substrate 20 between the source 16 and the drain 18 is the channel zone 22 , The cell operates like an N-channel metal oxide semiconductor field effect transistor (MOSFET) with two poly-silicon dual gate.

Es gibt viele Wege, um ein PROM zu programmieren. Bei einer Methode wird ein Potential von beispielsweise 12 V an das Steuer-Gate gelegt. Gleichzeitig wird ein Spannungsimpuls von beispielsweise von 8 V zwischen Source und Drain gelegt. Die starke positive Spannung am Steuer-Gate erzeugt in dem isolierenden Oxid ein elektrisches Feld. Dieses elektrische Feld zieht die Elektronen an, die aus dem sogenannten "Lawinen-Durchbruch" des Transistors aufgrund der hohen Drain- und Steuer-Gate-Spannungen erzeugt werden, und beschleunigt sie in Richtung auf das floatende Gate, in welches sie durch das Oxid hindurch eintreten. Auf diese Weise wird das floatende Gate aufgeladen, und die sich ansammelnde Ladung wird eingefangen.It There are many ways to program a PROM. In a method For example, a potential of, for example, 12V is applied to the control gate. simultaneously becomes a voltage pulse of, for example, 8V between Source and drain laid. The strong positive voltage generated at the control gate in the insulating oxide, an electric field. This electrical Field attracts the electrons resulting from the so-called "avalanche breakdown" of the transistor due the high drain and control gate voltages are generated, and accelerates them towards the floating gate, into which they enter through the oxide. That's how it works floating gate charged, and the accumulating charge is captured.

Um das floatende Gate aus seinem aufgeladenen Zustand in einen Zustand ohne Ladung zurückzubringen, werden die Elektronen veranlaßt, in das Substrat zurückzukehren. Bei einem EPROM erfolgt dies mit Hilfe von ultraviolettem Licht, welches die Elektronen über einen gewissen Energiezustand hinaus anregt und sie dadurch in die Lage versetzt, durch das Oxid hindurch zu gelangen und ins Substrat zurückzukehren. Bei einem E2PROM erfolgt diese Anregung mit Hilfe eines elektrischen Feldes.In order to return the floating gate from its charged state to a no charge state, the electrons are caused to return to the substrate. In an EPROM, this is done with the help of ultraviolet light, which excites the electrons beyond a certain energy state and thereby enables them to pass through the oxide and return to the substrate. In the case of an E 2 PROM, this excitation takes place with the aid of an electric field.

Es gibt Strukturen, die ein PROM-Feld bilden, die für mehrere Transistoren innerhalb des Feldes gemeinsam sind. 1 ist eine Draufsicht auf ein Feld, die von mehreren Transistoren jeweils die Source 16, den Drain 18, Bit-Leitungen 24, floatende Gates 18 und Steuer- oder "Wort"-Leitungen 26 zeigt, die Steuer-Gates 14 bilden, indem sie über die floatenden Gates 10 laufen. Außerdem ist durch eine gestrichelte Linie die "aktive Zone" 28 angedeutet, die mit Feldoxid-Zonen 30 durchsetzt ist. Sämtlichen Transistoren innerhalb einer einzelnen Spalte ist eine einzige Wortleitung 26 gemeinsam, die als ein Steuer-Gate 14 für sämtliche Transistoren innerhalb der Spalte fungiert. Wenn die Wort leitung ausgewählt wird, aktiviert sie sämtliche Transistoren in der Spalte. Die Source-Zonen 16, die parallel zu den Steuerleitungen 26 verlaufen, sind sämtlichen Transistoren in den beiden benachbarten Spalten gemeinsam. Individuelle Transistor-Drains 18 sind den zwei Transistoren in benachbarten Spalten gemeinsam. Die Ziffern-(oder Bit-)Leitungen 24 sind den Drains 18 sämtlicher Transistoren in einer einzelnen Reihe gemeinsam.There are structures that make up a PROM field that are common to multiple transistors within the field. 1 is a top view of a field made up of multiple transistors each having the source 16 , the drain 18 , Bit lines 24 , floating gates 18 and control or "word" lines 26 shows the control gates 14 form by passing over the floating gates 10 to run. In addition, a dashed line indicates the "active zone" 28 indicated with field oxide zones 30 is interspersed. All transistors within a single column is a single wordline 26 together, acting as a control gate 14 for all transistors within the column. When the word line is selected, it activates all the transistors in the column. The source zones 16 , which are parallel to the control lines 26 are common to all the transistors in the two adjacent columns. Individual transistor drains 18 are common to the two transistors in adjacent columns. The digit (or bit) lines 24 are the drains 18 all transistors in a single row in common.

Um den in einem floatenden Gate 10 gespeicherten Datenwert zu lesen, wird die Steuerleitung 26 der auszulesenden Zelle aktiviert, indem sie beispielsweise auf einen Wert zwischen 2,5 V und 3,5 V gebracht wird, was sämtliche Transistoren in der ausgewählten Spalte veranlaßt, aktiv zu werden. Diese an das Steuer-Gate 26 angelegte Spannung 35 liegt oberhalb der Auslöse- oder Schaltspannung einer Zelle, die einen Zustand "1" aufweist, und liegt unterhalb der Auslösespannung für eine Zelle, die eine "0" speichert. Die an der Kanalzone zum Schalten des Transistors erforderliche Spannung, nämlich die "Schwellenspannung" (VT) wird auf eine bekannte Spannung, beispielsweise 1 V, eingestellt. Wenn eine Zelle auf eine Null eingestellt ist, was willkürlich definiert ist durch Speichern von –3 V im floatenden Gate 10, und an das Steuer-Gate 3,5 V angelegt werden, so ist der Netto-Effekt auf die Kanalzone des Transistors geringer als die 1 V, die zum Schalten des Transistors benötigt wird. Wenn eine Zelle auf eins eingestellt ist, was willkürlich dadurch definiert ist, daß in dem floatenden Gate eine Spannung von 0 V gespeichert ist, ist der Nettoeffekt auf die Kanalzone des Transistors größer als die Spannung 1 V, die zum Aktivieren des Transistors benötigt wird. Nachdem das Steuer-Gate 26 aktiviert ist, gibt jede Zelle entlang dem Steuer-Gate 26 die Zelleninformation auf ihre zugehörige Ziffernleitung 24, entweder ein Signal AUS, wenn das floatende Gate eine Ladung speichert, oder ein Signal EIN, wenn die Zelle keine Ladung speichert. Die Information auf der Ziffernleitung 24, welche der auszulesenden Zelle entspricht, wird mit Hilfe eines (nicht gezeigten) Leseverstärkers gelesen, wobei für jede Ziffernleitung ein Leseverstärker vorhanden ist.Around in a floating gate 10 stored data value, the control line 26 the cell to be read is activated, for example, by bringing it to a value between 2.5 V and 3.5 V, which causes all the transistors in the selected column to become active. This to the control gate 26 applied voltage 35 is above the tripping voltage of a cell having a "1" state and is below the tripping voltage for a cell storing a "0". The voltage required at the channel region for switching the transistor, namely the "threshold voltage" (V T ), is set to a known voltage, for example 1 V. When a cell is set to a zero, which is arbitrarily defined by storing -3 V in the floating gate 10 , and 3.5 V are applied to the control gate, the net effect on the channel region of the transistor is less than the 1 V needed to switch the transistor. When a cell is set to one, which is arbitrarily defined by having a 0V voltage stored in the floating gate, the net effect on the channel region of the transistor is greater than the voltage 1V needed to activate the transistor. After the control gate 26 is activated, gives each cell along the control gate 26 the cell information on its associated digit line 24 , either a signal OFF if the floating gate is storing a charge, or a signal ON if the cell is not storing any charge. The information on the digit line 24 which corresponds to the cell to be read is read by means of a sense amplifier (not shown), with one sense amplifier for each digit line.

Bei einer herkömmlichen Flash-E2PROM-Zelle werden das floatende Gate und das Steuer-Gate beide aus N-leitenden Poly-Silizium hergestellt. Das Substrat ist P-leitend, wobei N+Übergänge die Source- und Drain-Zonen bilden. Zur Bildung von N-leitendem Poly-Silizium wird eine Poly-Silizium-Struktur mit Atomen dotiert, die mehr als vier Valenz-Elektronen (Gruppe V oder höher) aufweisen, beispielsweise Arsen oder Phosphor, wodurch negativ geladene Majoritätsladungsträger in das Silizium eingeführt werden, was das Halbleitermaterial etwas besser leitend macht. Zur Bildung von P-leitendem Poly-Silizium wird eine Poly-Silizium-Struktur mit Atomen dotiert, die weniger als vier Valenzelektronen (Gruppe III oder niedriger) aufweisen, beispielsweise Bor, wodurch positiv geladene Majoritätsladungsträger eingeführt werden, was das Halbleitermaterial etwas weniger leitfähig macht. Der Majoritätsladungsträger-Typ wird auch als Leitungstyp bezeichnet.In a conventional flash E 2 PROM cell, the floating gate and the control gate are both made of N-type poly-silicon. The substrate is P-type, with N + junctions forming the source and drain regions. To form N-type poly-silicon, a poly-silicon structure is doped with atoms having more than four valence electrons (group V or higher), for example, arsenic or phosphorus, thereby introducing negatively charged majority carriers into the silicon. which makes the semiconductor material slightly more conductive. To form P-type poly-silicon, a poly-silicon structure is doped with atoms having less than four valence electrons (group III or lower), such as boron, thereby introducing positively charged majority carriers, rendering the semiconductor material somewhat less conductive , The majority carrier type is also referred to as a line type.

Die Schwellenspannung bei einem herkömmlichen PROM-Bauelement wird dadurch auf eine gewünschte Spannung eingestellt, daß man eine "VT-Einstell-Implantierung" vornimmt, wobei es sich um eine übliche Anreicherungs-Implantierung handelt. Falls keine VT-Einstell-Implantierung durchgeführt wird, schaltet der Transistor bei einer zu niedrigen Spannung von beispielsweise 0 V. Dies würde den Transistor veranlassen, dann zu schalten, wenn er nicht schalten sollte, was bedeutet, daß das floatende Gate eine Ladung speichert, obwohl es dies tatsächlich nicht tun sollte. Das Implantieren von Bor in das Substrat verringert die Wahrscheinlichkeit des Halbleitermaterials, zu invertieren, wodurch die Schaltspannung auf beispielsweise 1 V herabgesetzt wird. Während dieser VT-Einstell-Implantierung wird ein Material, üblicherweise Bor, durch das Gateoxid hindurch in das Substrat hinein implantiert, bevor die P1- und P2-Schichten gebildet werden. Dieses Implantat durchdringt sämtliche Substratzonen, die von dem dünnen Gateoxid bedeckt sind, darunter auch das Material, was später die Kanalzone des Transistors wird, so daß die P-Dotierstoffkonzentration erhöht und mithin die Schwellenspannung heraufgesetzt wird. Eine so hergestellte Flash-E2PROM-Zelle weist verschiedene Probleme auf, die während des Löschens einer Ladung im floatenden Gate auftreten können; außerdem gibt es Probleme, die aus dem Bor-Implantat für die Einstellung der Schwellenspannung resultieren. Diese Probleme nehmen mit dem Pegel von Bor in dem Substrat (speziell in der Kanalzone des Transistors) zu, und werden geringer, wenn der Boranteil abnimmt.The threshold voltage in a conventional PROM device is adjusted to a desired voltage by performing a "V T adjustment implant," which is a standard enhancement implant. If no V T adjustment implantation is performed, the transistor will turn on at too low a voltage of, for example, 0V. This would cause the transistor to switch if it should not switch, meaning that the floating gate will store a charge although it really should not. Implanting boron into the substrate reduces the likelihood of the semiconductor material inverting, reducing the switching voltage to, for example, 1V. During this V T adjustment implantation, a material, usually boron, is implanted through the gate oxide into the substrate before the P1 and P2 layers are formed. This implant penetrates all of the substrate areas covered by the thin gate oxide, including the material, which later becomes the channel region of the transistor, thus increasing the P-dopant concentration and thus increasing the threshold voltage. A flash E 2 PROM cell made in this way has several problems that can occur during the erasing of a charge in the floating gate; there are also problems resulting from the boron implant for threshold voltage adjustment. These problems increase with the level of boron in the substrate (especially in the channel region of the transistor) and decrease as the boron content decreases.

Ein erstes Problem, die Stoßionisation, tritt auf, wenn die Potentialdifferenz zwischen Source und Steuer-Gate zunimmt. Während eines Löschvorgangs wird das Steuer-Gate auf einer niedrigen Spannung, beispielsweise auf 0 V, gehalten, während eine hohe Spannung von beispielsweise 15 V an die Source-Zone gelegt wird. Während der Stoßionisation werden das floatende Gate und die Source "kurzgeschlossen", was ein unkontrolliertes Löschen des floatenden Gates bewirkt, so daß deshalb ein Überlöschen (d.h. ein Verarmungszustand) des floatenden Gates eintreten kann. Obschon der spezielle Mechanismus nicht bekannt ist, wird angenommen, daß entweder die Elektronen durch das dünne Gateoxid hindurch zu der Source tunneln, oder daß Löcher zu dem floatenden Gate gelangen. Die Ladungen auf den anderen floatenden Gates des Bauelements verlieren sich mit der üblichen Geschwindigkeit, so daß innerhalb des Transistorfeldes ein ungleichmäßiges Löschen stattfindet.One first problem, the impact ionization, occurs when the potential difference between source and control gate increases. While a deletion the control gate will be at a low voltage, for example held at 0 V while a high voltage of, for example, 15V is applied to the source zone becomes. While impact ionization Both the floating gate and the source are "shorted" causing an uncontrolled erasure of the floating gates, so that's why overerasing (i.e. a depletion state) of the floating gate may occur. Although the special mechanism is not known, it is believed that either the electrons through the thin one Tunneling through the gate oxide to the source, or holes to the floating gate reach. The charges on the other floating gates of the device lose themselves with the usual Speed, so that within of the transistor field an uneven erasure takes place.

Ein zweites möglicherweise auftretendes Problem ist ein Übergangs-Durchbruch, der auch als Lawinen-Durchbruch bezeichnet wird. Dieser tritt ein, wenn der Strom von der Source sich in das geerdete Substrat zerstreut. Normalerweise resultiert aus der Spannung von 0 V an dem Steuer-Gate und den 15 V an der Source ein elektrisches Feld, so daß die in dem floatenden Gate gespeicherte Ladung zu der Source tunneln kann. Wenn beispielsweise bei 14 V ein Übergangs-Durchbruch stattfindet, kann die Spannung an der Source niemals 15 V erreichen, und man kann die Ladung am floatenden Gate nicht löschen.One second maybe occurring problem is a transitional breakthrough, which is also known as avalanche breakthrough. This occurs when the current from the source dissipates into the grounded substrate. Normally results from the voltage of 0 V at the control gate and the 15 V at the source an electric field, so that in the floating gate stored charge to the source can tunnel. For example, if a transition breakthrough occurs at 14V, the voltage at the source can never reach 15V, and you can can not clear the charge on the floating gate.

Aus der Druckschrift EP 0 383 011 A2 ist ein als nichtflüchtige Speichervorrichtung ausgeführter Feldeffekttransistor bekannt. Dieses bekannte Halbleitertransistorbauelement weist ein Substrat mit einer eindiffundierten Sourceelektrode, einer eindiffundierten Drainelektrode sowie einer Kanalzone auf. Über der Kanalzone ist ein floatendes Gate zur Ladungsspeicherung angeordnet. Die Kanalzone ist von einem ersten Leitungstyp, und das floatende Gate von einem zweiten Leitungstyp. Ferner weist das bekannte Transistorbauelement eine über dem floatenden Gate angeordnete Wortleitung auf. Dieser Druckschrift ist nichts hinsichtlich einer Austrittsarbeitsdifferenz zwischen dem Material des Kanals und dem Material des floatenden Gates entnehmbar.From the publication EP 0 383 011 A2 For example, a field effect transistor implemented as a nonvolatile memory device is known. This known semiconductor transistor device has a substrate with a diffused source electrode, a diffused drain electrode and a channel zone. Above the channel zone there is a floating gate for charge storage. The channel zone is of a first conductivity type, and the floating gate of a second conductivity type. Furthermore, the known transistor component has a word line arranged above the floating gate. There is nothing to be said in this document regarding a work function difference between the material of the channel and the material of the floating gate.

Aus der Druckschrift DE-OS 2 142 050 ist ein Feldeffekttransistor bekannt. Dieser bekannte Feldeffekttransistor weist ein Halbleitersubstrat einer ersten Leitfähigkeit und in dem Halbleitersubstrat angeordnete Source- und Drain-Bereiche einer entgegengesetzten Leitfähigkeit auf. Über eine zwischen dem Source- und Drain-Bereich entlang der Oberfläche des Halbleitersubstrates verlaufende Kanalzone ist eine Gateelektrode mit einer zum Source- und Drainbereich verschiedenen Störstellenkonzentration angeordnet.From the document DE-OS 2,142,050 a field effect transistor is known. This familiar field Effect transistor has a semiconductor substrate of a first conductivity and arranged in the semiconductor substrate source and drain regions of opposite conductivity. A gate electrode with an impurity concentration different from the source and drain region is arranged via a channel zone extending between the source and drain region along the surface of the semiconductor substrate.

Aus der Druckschrift Faggin, F. et al.: "Silicon Gate Technology", Solid-State Electronics, Band 13, 1970, Seiten 1125 bis 1144, sind die Technologie und die elektrischen Kennwerte für integrierte Schaltungen aus Feldeffekttransistoren mit einer isolierten Steuerelektrode aus aufgewachsenem Poly-kristallinem Silizium beschrieben.Out Faggin, F. et al .: "Silicon Gate Technology", Solid State Electronics, Volume 13, 1970, pages 1125 to 1144, are the technology and the electrical characteristics for Integrated circuits of field effect transistors with an insulated control electrode described from grown poly-crystalline silicon.

Wünschenswert wäre ein Aufbau eines PROM, der Schutz bietet gegen die unerwünschten Phänomene der Stoßionisation und des Übergangsdurchbruchs als Resultat einer VT-Einstell-Implantierung von Bor oder anderer positiv geladener Majoritätsladungsträger, wie es oben erläutert wurde.It would be desirable to have a PROM that provides protection against the undesirable phenomena of impact ionization and junction breakdown as a result of V T adjustment implantation of boron or other positively charged majority carriers, as discussed above.

Aufgabe der Erfindung ist die Schaffung eines Halbleitertransistorbauelementes, insbesondere eines elektrisch löschbaren programmierbaren Festspeichers, welche gegenüber dem Stand der Technik verbesserte Eigenschaften aufweist und insbesondere keine VT-Einstell-Implantierung von positiv geladenen Majoritätsladungsträgern benötigen, welches eine gleichförmigere Lösch-Kennlinie für sämtliche Transistoren in dem Flash-E2PROM-Array aufweist; bei dem während eines Löschvorgangs eine geringere Wahrscheinlichkeit für eine Stoßionisation gegeben ist, und bei dem während eines Löschvorgangs eine geringere Wahrscheinlichkeit für einen Lawinendurchbruch gegeben ist.The object of the invention is to provide a Halbleitertransistorbauelementes, in particular an electrically erasable programmable read only memory, which has over the prior art improved properties and in particular no V T setting implantation of positively charged majority carriers require, which has a more uniform erase characteristic for all transistors in the flash E 2 has PROM array; wherein there is less chance of impact ionization during an erase operation and less chance of avalanche breakdown during an erase operation.

Schließlich soll durch die Erfindung ein Bauelement geschaffen werden, welches mit einer höheren Ausbeute gefertigt werden kann, indem eine geringere Anzahl von Bauelementen mit Problemen der Stoßionisation und des Lawinendurchbruchs behaftet ist.Finally, should to be created by the invention, a device which with a higher one Yield can be made by a smaller number of Components with problems of impact ionization and avalanche breakdown is afflicted.

Die durch die vorstehenden Angaben konkretisierte Aufgabe wird erfindungsgemäß gelöst durch ein Halbleitertransistorbauelement mit den im Patentanspruch 1 angegebenen Merkmalen sowie durch einen elektrisch löschbaren programmierbaren Festspeicher mit den im Patentanspruch 6 angegebenen Merkmalen. Den entsprechenden Unteransprüchen sind Weiterbildungen entnehmbar.The The object specified by the above information is achieved according to the invention a semiconductor transistor device with the specified in claim 1 Features as well as an electrically erasable programmable read only memory with the features specified in claim 6. The corresponding dependent claims further developments are removable.

Die erste Ausführungsform der Erfindung steht im Zusammenhang mit einem PROM, der ein herkömmliches, P-leitendes Substrat und eine erfindungsgemäße P1-Struktur mit P-Leitung anstelle der üblichen N-Leitung aufweist. Die Leitungstypen von Source und Drain entsprechen der Lehre nach dem Stand der Technik, genauso wie der Leitungstyp des Steuer-Gates (der "Wort"-Leitung). Als Folge des Umstands, daß die Kanalzone und das floatende Gate die gleichen Leitungstypen aufweisen, wird die Schwellenspannung des Transistors erhöht, ohne die Durchführung einer VT-Einstell-Implantierung von Bor oder einem anderen ähnlichen Material in das Substrat. Dies ergibt sich aus der Austrittsarbeitsdifferenz zwischen den Strukturen, die beide P-Leitung aufweisen.The first embodiment of the invention is related to a PROM comprising a conventional P-type substrate and a P-type P1 structure according to the invention instead of the usual N-type conductivity. The source and drain line types are in accordance with the prior art teachings as well as the control gate type (the "word" line). As a result of the fact that the channel region and the floating gate have the same conductivity types, the threshold voltage of the transistor is increased without performing a V T adjustment implantation of boron or other similar material into the substrate. This is due to the work function difference between the structures that have both P-type conduction.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung naher erläutert. Es zeigen:in the Following are embodiments of Invention explained in more detail with reference to the drawing. Show it:

1 eine Draufsicht auf ein PROM-Array; 1 a plan view of a PROM array;

2 eine Schnittansicht des in 1 gezeigten PROM-Arrays entlang der Linie "AA"; 2 a sectional view of the in 1 shown PROM arrays along the line "AA";

3 eine Schnittansicht des in 1 gezeigten PROM-Arrays entlang der Linie "BB"; 3 a sectional view of the in 1 shown PROM arrays along the line "BB";

4 eine grafische Darstellung, die den Unterschied der Austrittsarbeit zwischen einer herkömmlichen Struktur (P-Silizium mit N-leitendem, floatendem Gate) und der erfindungsgemäßen Struktur (P-Silizium und P-leitendes, floatendes Gate) veranschaulicht. Außerdem sind die Austritts arbeits-Unterschiede zwischen anderen Stoffen für andere Ausführungsbeispiele dargestellt. 4 4 is a graph illustrating the work function difference between a conventional structure (N-type floating gate P-type silicon) and the structure of the present invention (P-type silicon and P-type floating gate). In addition, the exit working differences between other fabrics for other embodiments are shown.

2 und 3 zeigen Schnittansichten eines Flash-E2PROM. Im Gegensatz zu herkömmlichen Ausgestaltungen eines Flash-E2PROM gibt es keine zur Einstellung von VT dienende Implantierung von Bor oder einem anderen P-Typ-Dotierstoff für das Substrat 20 der Flash-E2PROM-Zelle. 2 and 3 show sectional views of a flash E 2 PROM. Unlike conventional flash E 2 PROM designs, there is no implantation of boron or other P-type dopant for the substrate to adjust V T 20 the Flash E 2 PROM cell.

Zur Bildung einer erfindungsgemäßen Struktur wird mit üblichen Methoden aus einem Halbleitermaterial ein P-leitendes Substrat mit darin befindlichen N+-Übergängen zur Bildung von Source-Zonen 16 und Drain-Zonen 18 gebildet. Nach der Ausbildung dieser Bereiche in dem Substrat wird auf die Oberfläche des Substrats eine Deckschicht aus P-leitendem Poly-Silizium aufgebracht und geätzt, um Reihen aus P1-Material zu bilden. Über den P1-Reihen wird eine Isolierschicht oder werden Isolierschichten aus einem Material wie einem Oxid oder einem Oxid-Nitrit-Oxid (ONO) gebildet und auf der dann erhaltenen Oberfläche wird eine Deckschicht aus N-leitendem Poly-Silizium aufgebracht. Durch Ätzen des Substrats werden P2-Material-Spalten 14 gebildet, während außerdem durch Ätzen Reihen von P1-Material in die getrennt floatenden Gates 10 eingebracht werden. Anschließend erfolgt die übliche Weiterverarbeitung des Wafers, um beispielsweise Distanzelemente, Kontakte und dergleichen auszubilden. Die Schwellenspannung wird durch verschiedene Faktoren beeinflußt und läßt sich durch folgende Gleichung beschreiben: VT = VFB + 2ϕf + (2εSεO qNA(2ϕf + VBG))½/CO wobei VFB = ms – Qf/CO To form a structure according to the invention, a P-type substrate with N + junctions located therein is formed by conventional methods from a semiconductor material to form source zones 16 and drain zones 18 educated. After forming these regions in the substrate, a p-type poly-silicon capping layer is deposited on the surface of the substrate and etched to form rows of P1 material. An insulating layer or layers of a material such as an oxide or an oxide-nitride oxide (ONO) is formed over the P1 rows, and a capping layer of N-type poly-silicon is deposited on the surface then obtained. By etching the substrate become P2 material columns 14 Moreover, while etching, rows of P1 material are separated into the floating gates 10 be introduced. Subsequently, the usual further processing of the wafer to form, for example, spacers, contacts and the like. The threshold voltage is influenced by various factors and can be described by the following equation: V T = V FB + 2φ f + (2ε S ε O qN A (2φ f + V BG )) ½ / C O in which V FB = ms - Q f / C O

"VFB" ist die Flachbandspannung, der Term "2ϕf" ist durch die Erfindung nicht beeinflußbar. Der dritte Term "(2εSεO qNA(2ϕf + VBG))½/CO" enthält Faktoren wie das Kanaldotierprofil "NA", welches durch den erfindungsgemäßen Prozeß beeinflußt wird, sowie weitere Faktoren, die hier zu der Erfindung keine Beziehung aufweisen wie z.B. die Temperatur, Strukturdicken et cetera. Der Term ϕms ist der Austrittsarbeits-Unterschied-zwischen der P1-Struktur und dem Silizium. Die Verwendung eines P1-Gates aus P-leitendem Poly-Silizium und eines herkömmlichen P-leitenden Substrats in der Kanalzone erhöht die Austrittsarbeits-Differenz und erhöht damit den Wert VT."V FB " is the flat band voltage, the term "2φ f " is not influenced by the invention. The third term "(2ε S ε O qN A (2φ f + V BG )) ½ / C o " contains factors such as the channel dopant profile "N A ", which is influenced by the process according to the invention, as well as other factors, which here Invention have no relationship such as the temperature, structure thicknesses et cetera. The term φ ms is the work function difference between the P1 structure and the silicon. The use of a P1 gate of P-type poly-silicon and a conventional P-type substrate in the channel region increases the work function difference and thus increases the value V T.

Der Wegfall der VT-Einstell-Implantierung verringert die Flachbandspannung und senkt dadurch den Wert VT, erhöht jedoch NA und macht dadurch den Wert VT größer. Da der Beitrag der Austrittsarbeits-Differenz zwischen dem P-leitendem floatendem Gate und dem N-leitenden Steuer-Gate größer ist als die Absenkung von VT aufgrund des Wegfalls der Bor-Implantierung, besteht der Netto-Effekt darin, daß der Wert VT angehoben wird. Es gibt die Möglichkeit, daß VT über einen gewünschten Wert der erfindungsgemäßen Zelle hinaus angehoben werden könnte. Um VT in diesem Fall einzustellen, würde eine N-Leitung bewirkende Implantierung aus einem Material- wie Phosphor in der Kanalzone den Wert VT auf einen gewünschten Wert absenken und den VT-Anstieg aufgrund der Austrittsarbeits-Differenz versetzen. Die Verwendung eines Anreicherungs-Implantats aus Phosphor für den Flash-E2PROM-NMOS würde ein "Bauelement mit vergrabenem Kanal" bilden, das bekanntlich bessere Lösch-Kennwerte aufweist.The elimination of the V T adjustment implant reduces the ribbon voltage, thereby lowering the value V T , but increasing N A , thereby making the value V T larger. Since the contribution of the work function difference between the P-type floating gate and the N-type control gate is greater than the decrease of V T due to the omission of the boron implantation, the net effect is that the value V T is raised. There is the possibility that V T could be raised beyond a desired value of the cell of the invention. To adjust V T in this case, an N-type implant of a material, such as phosphorus, in the channel zone would lower the value V T to a desired value and offset the V T increase due to the work function difference. The use of a phosphorus enhancement implant for the flash E 2 PROM-NMOS would form a "buried channel device" which is known to have better quench characteristics.

Die Austrittsarbeits-Differenzen für verschiedene Stoffe sind in 4 dargestellt. Gezeigt ist die Austrittsarbeits-Differenz, die sich aus einem P-leitendem Silizium (die Kanalzone hat herkömmlichen Aufbau) mit N-leitendem Poly-Silizium (das floatende Gate hat herkömmlichen Aufbau) ergibt. Außerdem ist die Austrittsarbeitsdifferenz dargestellt, die sich für ein P-leitendes Silizium (Kanal) mit einem P-leitendem Poly-Silizium (das floatende Gate der ersten Ausführungsform der Erfindung) ergibt. Die Austrittsarbeit ist auf der vertikalen Achse in Volt aufgetragen, während auf der horizontalen Achse die Dotierstoffdichte in cm–3 aufgetragen ist. Beispielsweise beträgt bei 1016 cm–3 die Austrittsarbeit für N-leitendes Poly-Silizium bei P-leitendem Silizium, wie es bei derzeitigen Ausführungsformen von Flash-E2PROMs eingesetzt wird, annähernd –1,1 V. Bei den gleichen Dotierstoffwerten beträgt die Austrittsarbeit von P-leitendem Poly-Silizium bei P-leitendem Silizium, wie es bei der ersten Ausführungsform der erfindungsgemäßen Struktur verwendet wird, annähernd 0,35 V, also 1,45 V über dem bekannten Wert. Durch Erhöhen oder Verringern der Dotierstoffdichte des das floatende Gate bildenden Poly-Siliziums läßt sich VT für dieses Standard-NMOS-Bauelement auf gewünschte Werte einstellen.The work function differences for different substances are in 4 shown. Shown is the work function difference resulting from a P-type silicon (the channel region of conventional design) with N-type poly-silicon (the floating gate has conventional construction). Also illustrated is the work function difference that results for a P-type silicon (channel) with a P-type poly-silicon (the floating gate of the first embodiment of the invention). The work function is plotted on the vertical axis in volts, while the dopant density in cm -3 is plotted on the horizontal axis. For example, at 10 16 cm -3, the work function for N-type poly-silicon in P-type silicon, as used in current embodiments of flash E 2 PROMs, is approximately -1.1 V. For the same dopant values, the Work function of P-type poly-silicon in P-type silicon, as used in the first embodiment of the structure according to the invention, approximately 0.35 V, that is 1.45 V above the known value. By increasing or decreasing the dopant density of the poly silicon forming the floating gate, V T for this standard NMOS device can be set to desired values.

4 zeigt außerdem die Austrittsarbeits-Differenz von N-leitendem Silizium bei N-leitendem Poly-Silizium. Eine zweite Ausführungsform der Erfindung verwendet ein N-Substrat mit P-leitenden Source- und Drain-Zonen bei einem N-leitenden floatenden Gate. Die Austrittsarbeits-Differenz zwischen dieser Ausführungsform und einer herkömmlichen Struktur beträgt –0,4 V – (–1,1 V) = 0,7 V Differenz. 4 also shows the work function difference of N-type silicon at N-type poly-silicon. A second embodiment of the invention uses an N-type substrate with P-type source and drain regions in an N-type floating gate. The work function difference between this embodiment and a conventional structure is -0.4V - (-1.1V) = 0.7V difference.

Eine dritte Ausführungsform enthält ein N-Silizium bei P-leitendem Poly-Silizium. Aus 4 ergibt sich die Austrittsarbeits-Differenz zwischen dieser dritten Ausführungsform und der herkömmlichen Struktur zu 1,0 – (–1,1) = 2,1 V Differenz. A third embodiment includes an N-type silicon at P-type poly-silicon. Out 4 the work function difference between this third embodiment and the conventional structure increases 1.0 - (-1.1) = 2.1V difference.

Während das hier beschriebene zweite und dritte Ausführungsbeispiel N-Silizium aufweisen, so daß sich PMOS-Bauelemente ergeben, so sind dies begrenzte, jedoch potentiell. brauchbare Anwendungsfälle. Beschrieben wurden spezielle Konfigurationen gemäß der Erfindung in Form spezieller Ausführungsbeispiele. Abweichend von den oben beschriebenen speziellen Ausführungsbeispielen können auch andere Verfahren zur Festlegung der Leitungstypen von Substrat und Gate eingesetzt werden, außerdem andere Mittel zur Bildung der P1- und P2-Strukturen.While that second and third embodiments described herein have N-type silicon, so that PMOS devices are limited, but potentially so. useful applications. Special configurations according to the invention have been described in the form of special ones Embodiments. Notwithstanding the specific embodiments described above can also other methods for determining the conductivity types of substrate and gate are used, as well other means of forming the P1 and P2 structures.

Claims (5)

Halbleitertransistorbauelement, umfassend: a) ein Substrat (20) mit einer Source (16), einem Drain (18) und einer Kanalzone (22), wobei die Kanalzone (22) von einem ersten Leitungstyp ist; b) ein über der Kanalzone (22) befindliches floatendes Gate (10) zur Ladungsspeicherung, wobei das floatende Gate (10) von einem zweiten Leitungstyp ist, und c) eine über dem floatenden Gate (10) befindliche Wortleitung (14) zum Aktivieren einer Anzahl von Transistoren aus einem Transistoren-Feld, dadurch gekennzeichnet, daß d) eine Austrittsarbeitsdifferenz zwischen dem Material der Kanalzone (22) und dem Material des floatenden Gates (10) zu einem Bauelement führt, welches keine Substrat-Implantierung zur Anhebung der Schwellenspannung des Bauelements benötigt, e) wobei die Kombinationen ausgenommen sind, bei denen der erste Leitungstyp P-Leitung und der zweite Leitungstyp N-Leitung ist.A semiconductor transistor device comprising: a) a substrate ( 20 ) with a source ( 16 ), a drain ( 18 ) and a channel zone ( 22 ), whereby the channel zone ( 22 ) of a first conductivity type; b) one above the channel zone ( 22 ) floating gate ( 10 ) for charge storage, wherein the floating gate ( 10 ) of a second conductivity type is, and c) one above the floating gate ( 10 ) word line ( 14 ) for activating a number of transistors from a transistor array, characterized in that d) a work function difference between the material of the channel zone ( 22 ) and the material of the floating gate ( 10 ) leads to a device that does not require substrate implantation to raise the threshold voltage of the device, e) except for the combinations where the first conductivity type is P-type and the second conductivity type is N-type. Bauelement nach Anspruch 1, bei dem der erste Leitungstyp P-Leitung und der zweite Leitungstyp P-Leitung ist.The device of claim 1, wherein the first conductivity type P line and the second line type P line. Bauelement nach Anspruch 1 oder 2, bei dem die Kanalzone (22) mit N-Majoritätsladungsträgern implantiert wird, um die Schwellenspannung abzusenken.Component according to Claim 1 or 2, in which the channel zone ( 22 ) is implanted with N majority carriers to lower the threshold voltage. Bauelement nach Anspruch 1, 2 oder 3, bei dem das floatende Gate (10) dotiertes Poly-Silizium mit einer Ionenkonzentration zwischen 1017 cm–3 und 1021 cm–3 ist.Component according to Claim 1, 2 or 3, in which the floating gate ( 10 ) doped poly-silicon having an ion concentration between 10 17 cm -3 and 10 21 cm -3 . Halbleiterbauelement nach einem der Ansprüche 1 bis 4, wobei dieses ein elektrisch löschbarer programmierbarer Festwertspeicher ist.Semiconductor component according to one of Claims 1 to 4, this being an electrically erasable programmable Read-only memory is.
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