DE4240145A1 - Bus network with decentralised clock e.g. for LAN-coupled electronic components - has test circuit, contg. D=flip=flop, processor and local clock, which starts local clock if bus clock is not present, each component having different time delay for activation of local clock - Google Patents

Bus network with decentralised clock e.g. for LAN-coupled electronic components - has test circuit, contg. D=flip=flop, processor and local clock, which starts local clock if bus clock is not present, each component having different time delay for activation of local clock

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Siegfried Knobloch
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    • G—PHYSICS
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Abstract

The network consists of several electronic components connected to a system bus. A processor circuit controlled by a clock signal is also included. Each group of electronic components (11,12,13) has a clock generator (14) and a test circuit (15,18,20) connected to the clock generator and the system bus (10). The test circuit detects a clock signal (UT) on the system bus and blocks the clock generator when the clock signal is detected for a given component group. When the clock signal is not recognised, the clock generator is freed. The test circuit includes a D-type flip-flop (20), processor (18), and a gate circuit (15) connected to the clock generator. ADVANTAGE - Drop-out of bus clock does not stop entire network.

Description

Die Erfindung geht von einem Netzwerk nach dem Oberbegriff des Anspruchs 1 aus.The invention relates to a network according to the preamble of Claim 1 from.

Es ist ein Netzwerk bekannt, bei dem für alle elektronischen Baugruppen ein gemeinsamer Taktgenerator vorgesehen ist. Der Taktgenerator steuert über den Systembus eine in jeder elek­ tronischen Baugruppe enthaltene Prozessorschaltung, die in der Baugruppe verschiedene Funktionen erfüllt. Fällt der allen Bau­ gruppen gemeinsame Taktgenerator aus, so ist das gesamte Netz­ werk so lange funktionsunfähig, bis der defekte Taktgenerator repariert bzw. ausgewechselt ist.A network is known in which for all electronic Assemblies a common clock generator is provided. Of the Clock generator controls one in each elek via the system bus tronic assembly contained processor circuit that in the Assembly fulfills various functions. If all construction falls group common clock generator, so is the entire network works until the defective clock generator is repaired or replaced.

Der Erfindung liegt die Aufgabe zugrunde, das Netzwerk derart weiterzubilden, daß der Ausfall des Taktgenerators nicht zu einem Zusammenbruch des gesamten Netzwerkes führt.The invention has for its object the network in this way to further develop that the failure of the clock generator is not too a breakdown of the entire network.

Die Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst. Durch die Dezentralisierung der Taktsignalerzeugung bleibt das Netzwerk auch dann voll funktionsfähig, wenn einer der Funktionsgeneratoren ausfällt, da in einem solchen Fall ein anderer Funktionsgenerator automatisch sein Taktsignal an den Systembus liefert. Eine gleichzeitige Beaufschlagung des Systembusses mit Taktsignalen zweier oder mehrerer Baugruppen wird durch ein Netzwerk mit den Merkmalen des Anspruchs 3 verhindert. Dadurch werden Störungen vermieden, die durch das gleichzeitige Beaufschlagen des Systembusses mit Taktsignalen verschiedener Taktgeneratoren auftreten könnten.The object is achieved by the features specified in claim 1 solved. By decentralizing the clock signal generation the network remains fully functional even if one the function generators fail because in such a case another function generator automatically turns on its clock signal delivers the system bus. A simultaneous application of the System bus with clock signals from two or more modules is by a network with the features of claim 3 prevented. This prevents interference caused by the simultaneous loading of the system bus with clock signals different clock generators could occur.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand einer einzigen Figur dargestellt und wird im folgenden näher er­ läutert.An embodiment of the invention is shown in the drawing a single figure and he will be closer in the following purifies.

In dem Blockschaltbild bezeichnet 10 einen Systembus, an den beispielsweise drei elektronische Baugruppen 11, 12 und 13 ange­ schlossen sind. Jede Baugruppe hat den gleichen schaltungsmäßigen Aufbau wie die Baugruppe 11. Diese enthält einen Taktgenerator 14, der über eine Torschaltung 15 und einen Entkopplungswiderstand 16 an den Systembus 10 angeschlossen ist. Ein Steuereingang 17 der Torschaltung 15 ist mit einer Prozessorschaltung 18 verbunden. Von einer D-Flip-Flopschaltung 20 stehen ein erster Anschluß 21 (D-Anschluß) und ein zweiter Anschluß 22 (dynamischer Eingang) un­ mittelbar mit dem Systembus 10 in Verbindung. Ein dritter Anschluß 23 (Reset-Anschluß) und ein vierter Anschluß 24 (-Anschluß) der D-Flip-Flopschaltung 20 sind mit der Prozessorschaltung 18 ver­ bunden. Ein fünfter Anschluß 25 (Set-Anschluß) ist mit einem posi­ tiven Betriebspotential + Ub verbunden. Die Spannungsversorgung für den Taktgenerator 14 und die Prozessorschaltung 18 der Bau­ gruppen sind in der Figur der Übersichtlichkeit halber weggelassen.In the block diagram, 10 denotes a system bus, to which, for example, three electronic modules 11 , 12 and 13 are connected. Each module has the same circuit structure as module 11 . This contains a clock generator 14 which is connected to the system bus 10 via a gate circuit 15 and a decoupling resistor 16 . A control input 17 of the gate circuit 15 is connected to a processor circuit 18 . From a D flip-flop circuit 20 , a first connection 21 (D connection) and a second connection 22 (dynamic input) are directly connected to the system bus 10 . A third connection 23 (reset connection) and a fourth connection 24 (connection) of the D flip-flop circuit 20 are connected to the processor circuit 18 . A fifth connection 25 (set connection) is connected to a positive operating potential + U b . The voltage supply for the clock generator 14 and the processor circuit 18 of the construction groups are omitted in the figure for the sake of clarity.

Die D-Flip-Flopschaltung 20, die Prozessorschaltung 18 und die Tor­ schaltung 15 bilden zusammen eine Prüfschaltung, mit der festge­ stellt wird, ob auf dem Systembus 10 bereits ein für den Betrieb der elektronischen Baugruppen 11 benötigtes Taktsignal UT vorhanden ist. Im gegebenen Fall steuert das Taktsignal UT die D-Flip-Flop­ schaltung 20 an. Erhalten nach einer festgelegten und in der Pro­ zessorschaltung 18 gespeicherten Verzögerungszeit tv die Anschlüsse 21 und 22 der D-Flip-Flopschaltung 20 kein Taktsignal UT von dem Systembus 10, dann gibt die Prozessorschaltung 18 an den Steuerein­ gang 17 der Torschaltung 15 eine Steuerspannung ab, durch die die Torschaltung 15 geöffnet wird. Dadurch gelangt das von dem Takt­ generator 14 abgegebene Taktsignal UTI über die Torschaltung 15 und den Entkopplungswiderstand 16 auf den Systembus 10. Somit steht das in der Baugruppe 11 erzeugte Taktsignal UTI allen anderen Baugruppen 12 und 13 zur Verfügung. The D flip-flop circuit 20 , the processor circuit 18 and the gate circuit 15 together form a test circuit with which it is determined whether a clock signal U T required for the operation of the electronic modules 11 is already present on the system bus 10 . In the given case, the clock signal U T drives the D flip-flop circuit 20 . Received after a predetermined and stored in the processor circuit 18 t v the connections 21 and 22 of the D flip-flop circuit 20 no clock signal U T from the system bus 10 , then the processor circuit 18 to the control input 17 of the gate circuit 15 a control voltage from which the gate circuit 15 is opened. As a result, the clock signal U TI emitted by the clock generator 14 reaches the system bus 10 via the gate circuit 15 and the decoupling resistor 16 . The clock signal U TI generated in the assembly 11 is thus available to all other assemblies 12 and 13 .

Die Verzögerungszeit tv ist vorzugsweise für jede Baugruppe 11, 12 und 13 verschieden lang, so daß vermieden wird, daß bei auf dem Systembus 10 ausgefallenem Taktsignal UT alle Baugruppen ihr intern erzeugtes Taktsignal gleichzeitig abgeben. Die von Baugruppe zu Baugruppe verschiedenen Verzögerungszeiten tv1, tv2, tv3 . . . können zum Beispiel bei einem Local Area Network (LAN) den individuellen LAN-Adressen zugeordnet sein. Eine andere Mög­ lichkeit der Realisierung besteht darin, daß die Verzögerungs­ zeiten durch analoge Zeitglieder, das heißt zum Beispiel RC-Zeit­ glieder, gebildet werden.The delay time t v is preferably of different lengths for each module 11 , 12 and 13 , so that it is avoided that if the clock signal U T fails on the system bus 10, all modules emit their internally generated clock signal simultaneously. The delay times t v1 , t v2 , t v3 that differ from module to module. . . can, for example, be assigned to the individual LAN addresses in a Local Area Network (LAN). Another possibility of implementation is that the delay times are formed by analog timers, that is, for example, RC timers.

Claims (5)

1. Netzwerk mit einem Systembus und mit mehreren an den Systembus angeschlossenen elektronischen Baugruppen, die eine durch ein Taktsignal gesteuerte Prozessorschaltung aufweisen, dadurch gekennzeichnet, daß jede elektronische Baugruppe (11, 12, 13) einen Taktgenerator (14) sowie eine mit dem Taktgenerator und dem Systembus (10) verbundene Prüfschaltung (15, 18, 20) ent­ hält, die zum Erkennen eines auf dem Systembus (10) vorhandenen Taktsignals (UT) vorgesehen ist und die bei einem erkannten Taktsignal (UT) den Taktgenerator (14) der eigenen elektroni­ schen Baugruppe (11) sperrt und bei nicht erkanntem Taktsignal freigibt.1. Network with a system bus and with several electronic modules connected to the system bus, which have a processor circuit controlled by a clock signal, characterized in that each electronic module ( 11 , 12 , 13 ) has a clock generator ( 14 ) and one with the clock generator and the system bus ( 10 ) connected test circuit ( 15 , 18 , 20 ) ent, which is provided for recognizing a clock signal (U T ) present on the system bus ( 10 ) and which, when a clock signal (U T ) is detected, the clock generator ( 14 ) its own electronic assembly ( 11 ) blocks and releases when the clock signal is not recognized. 2. Netzwerk nach Anspruch 1, dadurch gekennzeichnet, daß die Aus­ werteschaltung (15, 18, 20) aus einer D-Flip-Flopschaltung (20), einer damit verbundenen Prozessorschaltung (18) und einer mit der Prozessorschaltung (18) und dem Taktgenerator (14) ver­ bundenen Torschaltung (15) besteht.2. Network according to claim 1, characterized in that the value circuit ( 15 , 18 , 20 ) from a D flip-flop circuit ( 20 ), an associated processor circuit ( 18 ) and one with the processor circuit ( 18 ) and the clock generator ( 14 ) connected gate circuit ( 15 ). 3. Netzwerk nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Prüfschaltungen (15, 18, 20) der einzelnen Baugruppen (11, 12, 13) verschiedene Zeitverzögerungen (tv1, tv2, tv3) aufweisen, die den Zeitpunkt bestimmen, zu dem die Prozessorschaltung (18) die Torschaltung (15) freigibt. 3. Network according to claim 1 or 2, characterized in that the test circuits ( 15 , 18 , 20 ) of the individual modules ( 11 , 12 , 13 ) have different time delays (t v1 , t v2 , t v3 ) which determine the time , to which the processor circuit ( 18 ) releases the gate circuit ( 15 ). 4. Netzwerk nach Anspruch 3, dadurch gekennzeichnet, daß die Zeit­ verzögerungen (tv1, tv2, tv3) durch die individuellen Adressen der einzelnen Baugruppen (11, 12) gegeben sind.4. Network according to claim 3, characterized in that the time delays (t v1 , t v2 , t v3 ) are given by the individual addresses of the individual modules ( 11 , 12 ). 5. Netzwerk nach Anspruch 3, dadurch gekennzeichnet, daß die Zeit­ verzögerungen (tv1, tv2, tv3) durch analoge Zeitglieder gebildet sind.5. Network according to claim 3, characterized in that the time delays (t v1 , t v2 , t v3 ) are formed by analog timers.
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US6665762B2 (en) 2001-01-03 2003-12-16 Force Computers, Inc. Computer having a plurality of plug-in cards

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19859483A1 (en) * 1998-12-22 2000-07-06 Force Computers Gmbh Computer with system cards and peripheral cards switches off clock output signal from system card when inserted into peripheral socket
DE19859483B4 (en) * 1998-12-22 2007-05-24 Force Computers Gmbh Computer with a variety of system and peripheral cards
US6665762B2 (en) 2001-01-03 2003-12-16 Force Computers, Inc. Computer having a plurality of plug-in cards

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