DE4107640A1 - Frame synchronisation circuit for data receiver - uses correlator to identify synchronisation word for controlling frame clock generator - Google Patents
Frame synchronisation circuit for data receiver - uses correlator to identify synchronisation word for controlling frame clock generatorInfo
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Abstract
Description
Die Erfindung betrifft eine Schaltung zur Rahmensynchronisation nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit for Frame synchronization according to the generic term of Claim 1.
Die Rahmensynchronisation von empfangenen Daten mit einem Rahmensynchronisationswort durch Korrelation des Rahmensynchronisationswortes bietet den Vorteil, daß dabei leicht gestörte Synchronisationsworte erkannt werden können.The frame synchronization of received data with a frame synchronization word by correlating the Frame synchronization word offers the advantage that slightly disturbed synchronization words recognized can be.
Eine Schaltung zur Rahmensynchronisation durch Korrelation ist aus der DE 35 00 363 A1 bekannt. Bei der bekannten Schaltung wird ein Referenzsynchronisationswort zur Neusynchronisation in einen Korrelator eingeschrieben, dem auch der Empfangsdatenstrom zugeführt wird. Bei vorliegender Synchronisation, die ab einer einstellbaren Schwelle des Korrelationswertes angenommen wird, gibt der Korrelator einen Setzimpuls ab, aus dem ein Rahmentakt mit Impulstakten abgeleitet wird, und die Datenströme über ein von den Impulstakten getaktetes Schieberegister und ein vom Rahmentakt eingestelltes Verzögerungsglied freigegeben werden.A circuit for frame synchronization through Correlation is known from DE 35 00 363 A1. At the known circuit is a Reference synchronization word for resynchronization in enrolled a correlator to which the Receive data stream is supplied. In the present Synchronization starting from an adjustable threshold of the correlation value is assumed, the Correlator a set pulse from which a frame clock is derived with pulse clocks, and the data streams via a clocked by the pulse clocks Shift register and one set by the frame clock Delay element are released.
Um Bitmuster, sogenannte Imitationen, die mit dem vorgegebenen Bitmuster des Rahmensynchronisationswortes zufällig übereinstimmen, nicht als Rahmensynchronisationsworte zu identifizieren, liegt das Referenzsynchronisationswort nach der ersten Identifikation eines Rahmensynchronisationswortes oder einer Imitation nur für kurze Zeitintervalle im Abstand einer Rahmentaktperiode an. Dazwischen liegende Imitationen können somit nicht zu einer Fehlsynchronisation führen.To bit patterns, so-called imitations, with the predetermined bit pattern of the frame synchronization word happen to match, not as Identifying frame synchronization words lies the reference synchronization word after the first Identification of a frame synchronization word or an imitation only for short intervals of time a frame clock period. In between Imitations cannot therefore become one Result in incorrect synchronization.
Der Nachteil der bekannten Schaltungsanordnung liegt nun in der Neusynchronisation. So läßt sich für einen in der Empfehlung G. 703 des CCITT beschriebenen Zeitrahmen, der eine Rahmenlänge von 2688 Bit aufweist, und bei dem der erste Block mit einem 12 Bit langen festen Rahmensynchronisationswort beginnt ("Digitaler Multiplexer für vier plesiochrone 140-MBit/s-Digitalsignale", von H. Hofmeister, NTZ Bd. 36 (1983) Heft 1), eine Imitationshäufigkeit pro Rahmentakt kleiner als 1 berechnen.The disadvantage of the known circuit arrangement is now in resynchronization. So for one described in Recommendation G. 703 of the CCITT Time frame that has a frame length of 2688 bits, and where the first block with a 12 bit long fixed frame synchronization word begins ("digital Multiplexer for four plesiochrons 140 Mbit / s digital signals ", by H. Hofmeister, NTZ Vol. 36 (1983) Issue 1), one imitation frequency per Calculate frame rate less than 1.
Geht man jedoch von einer Zeitmultiplexrahmenstruktur für Breitbandsysteme aus, die z. B. 32 Zeilen zu je 75 Spalten aufweist, wobei jede Zeile ein Oktett enthält, so läßt sich für ein 8 Bit langes Rahmensynchronisationswort bereits eine Imitationshäufigkeit deutlich größer als 9 berechnen.However, if you start from a time-division multiplex frame structure for broadband systems, e.g. B. 32 lines of 75 Columns, with each row containing an octet, so for an 8 bit long Frame synchronization word already one Calculate the imitation frequency significantly greater than 9.
Wenn nun wie bei der bekannten Schaltungsanordnung nicht die Identität des Rahmensynchronisationswortes gefordert, sondern eine Korrelation berechnet wird, und das Überschreiten einer einstellbaren Schwelle des Korrelationswertes als Nachweis für vorhandene Synchronität genommen wird, erhöht sich die Imitationshäufigkeit je nach Wahl der Schwelle um ein Mehrfaches. Gerade dieses kann bei der Neusynchronisation in Verbindung mit der hohen Imitationshäufigkeit zu beträchtlichen Verzögerungen führen.If now as in the known circuit arrangement not the identity of the Frame synchronization word requested, but one Correlation is calculated, and exceeding one adjustable threshold of the correlation value as Evidence of existing synchronicity is taken, the frequency of imitations increases depending on the choice of Threshold multiple. This is exactly what the Resynchronization in connection with the high Imitation frequency with considerable delays to lead.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung zur Rahmensynchronisation zu schaffen, die leicht gestörte Synchronisationsworte erkennt, eine schnelle Neusynchronisation zuläßt und einfach aufgebaut ist.The invention is therefore based on the object Circuit arrangement for frame synchronization create the slightly disturbed synchronization words recognizes a quick resynchronization and is simply constructed.
Die Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst.The task is characterized by the characteristics of the Claim 1 solved.
Zwei Ausführungsbeispiele der Erfindung werden anhand von drei Figuren im folgenden beschrieben. Es zeigen:Two embodiments of the invention are based on of three figures described below. Show it:
Fig. 1 ein schematisiertes Blockschaltbild der erfindungsgemäßen Schaltungsanordnung, Fig. 1 is a schematic block diagram of the circuit arrangement according to the invention,
Fig. 2 ein Blockschaltbild eines ersten Ausführungsbeispiels der Erfindung, und Fig. 2 is a block diagram of a first embodiment of the invention, and
Fig. 3 ein Blockschaltbild eines zweiten Ausführungsbeispiels der Erfindung. Fig. 3 is a block diagram of a second embodiment of the invention.
In Fig. 1 ist ein erstes Ausführungsbeispiel als stark schematisiertes Blockschaltbild abgebildet. Sie zeigt eine Synchronisationsworterkennung SWE, an deren Eingang DE der Bitstrom des Empfangssignals eingeht, und ein im Bitstrom enthaltenes Rahmensynchronisationswort erkannt wird.In Fig. 1 a first embodiment is depicted as a highly schematic block diagram. It shows a synchronization word recognition SWE, at whose input DE the bit stream of the received signal is received, and a frame synchronization word contained in the bit stream is recognized.
Der empfangene Bitstrom wird einer Datenleitung DL zugeführt. Wenn die Synchronisationsworterkennung SWE ein Synchronisationswort erkannt hat, sendet sie über eine Setzimpulsleitung SL einen Setzimpuls an einen Rahmentaktgenerator RTG aus, der infolge eines ersten Setzimpulses periodisch Leerrahmen im Zeitintervall eines Rahmentaktes generiert und diese über eine Leerrahmenleitung LRL einem Korrelator KOR zuführt. Weitere Setzimpulse haben keinen Einfluß auf den Rahmentaktgenerator RTG, bevor dieser nicht über eine Rücksetzleitung RL1 rückgesetzt wird.The received bit stream becomes a data line DL fed. If the synchronization word recognition SWE has recognized a synchronization word, sends it over a set pulse line SL a set pulse to one Frame clock generator RTG, which as a result of a first Set pulse periodically empty frame in the time interval generated a frame clock and this over a Feeds empty frame line LRL to a correlator KOR. Further setting impulses have no influence on the Frame clock generator RTG before it does not have one Reset line RL1 is reset.
Synchron zum Setzimpuls wird der Bitstrom dem Korrelator KOR über die Datenleitung DL zugeführt. Rahmensynchronisationswort und Referenzsynchronisationswort werden im Korrelator KOR zuerst bitweise verglichen und anschließend pro Synchronisationswort ein Korrelationswert berechnet. Liegt der Korrelationswert über einer vorgegebenen Schwelle, wird Synchronität angenommen, und der Korrelator KOR sendet über die Synchronisationsleitung SYL an einen Selektor SEL, der mit der Datenleitung DL verbunden ist, vorhandene Synchronisation. Der Selektor SEL wirkt dabei als Einrichtung zur Übertragungsfreigabe und gibt daraufhin den Bitstrom am Datenausgang DA frei. Liegt der Korrelationswert unter einer vorgegebenen Schwelle, wird angenommen, daß keine Synchronität vorliegt. Der Rahmentaktgenerator RTG erhält daraufhin über die Rücksetzleitung RL1 einen Rücksetzimpuls und kann daher aufgrund des nächsten, von der Synchronisationsworterkennung SWE ausgesendeten Setzimpulses Leerrahmen mit neuer Phasenlage generieren. Der Selektor SEL erhält dabei kein Synchronisationssignal und sperrt den Datenausgang DA. Der Bitstrom wird in einen Absorber SUM geleitet.The bit stream is synchronized with the set pulse Correlator KOR supplied via the data line DL. Frame synchronization word and Reference synchronization word are in the correlator KOR first compared bit by bit and then per Synchronization word calculates a correlation value. If the correlation value is above a predetermined one Threshold, synchronicity is assumed, and the Correlator KOR sends over the synchronization line SYL to a selector SEL, which is connected to the data line DL connected, existing synchronization. The selector SEL acts as a facility for Transmission release and then gives the bit stream on Data output DA free. The correlation value is below a predetermined threshold, it is assumed that none There is synchronicity. The frame clock generator RTG then receives one via the reset line RL1 Reset pulse and can therefore due to the next, sent out by the synchronization word recognition SWE Set pulse empty frame with new phase position to generate. The selector SEL does not receive any Synchronization signal and blocks the data output DA. The bit stream is fed into an absorber SUM.
Im Selektor SEL wird der Bitstrom pro Rahmentakt grundsätzlich so lange verzögert, bis vorhandene Synchronität ermittelt wurde.The bit stream per frame clock is in the selector SEL basically delayed until existing Synchronicity was determined.
Die Synchronisationsworterkennung SWE, der Rahmentaktgenerator RTG sowie der Korrelator KOR werden mit demselben Muttertakt CLK versorgt. Es ist nicht notwendig, den Selektor SEL über die Datenleitung DL mit der Synchronisationsworterkennung SWE zu verbinden. Der Selektor SEL kann auch direkt mit dem Dateneingang DE verbunden sein, dabei würden allerdings zusätzliche Verzögerungselemente notwendig.The synchronization word recognition SWE, the Frame clock generator RTG and the correlator KOR supplied with the same master clock CLK. It is not necessary, the selector SEL via the data line DL to connect with the synchronization word recognition SWE. The selector SEL can also directly with the data input DE would be connected, but additional Delay elements necessary.
In Fig. 2 ist die Schaltung aus Fig. 1 ausführlicher abgebildet. Die Synchronisationsworterkennung SWE enthält ein getaktetes Schieberegister SR, das über eine Parallelleitung PL in Form eines Busses mit einem Synchronisationswortdecoder SD verbunden ist. In das Schieberegister SR, an dem der Dateneingang DE (Bitstrom) anliegt, werden die empfangenen Daten aufgenommen. Die Länge des Schieberegisters SR wird durch die Anzahl von Bits des Rahmensynchronisationswortes bestimmt. Wenn die Synchronisationsinformation abhängig von der Definition des Bitstromes blockweise oder verteilt vorkommt, weist das Schieberegister SR eine z. B. der Blocklänge entsprechende Länge auf. Beim Ausführungsbeispiel wird von oktettstrukturierten Daten ausgegangen, wie es in B-ISDN Systemen vorkommt. Da die Synchronisationsinformation auch in Oktetten organisiert ist, ist ein achtstufiges Schieberegister SR zu wählen, d. h. n = 8. Im folgenden wird diese Synchronisationsinformation als Synchronisationswort bezeichnet.In FIG. 2, the circuit of FIG. Mapped detail. 1 The synchronization word recognition SWE contains a clocked shift register SR, which is connected to a synchronization word decoder SD via a parallel line PL in the form of a bus. The received data are recorded in the shift register SR, to which the data input DE (bit stream) is applied. The length of the shift register SR is determined by the number of bits of the frame synchronization word. If the synchronization information occurs blockwise or distributed depending on the definition of the bit stream, the shift register SR has a z. B. the block length corresponding length. The exemplary embodiment is based on octet-structured data, as occurs in B-ISDN systems. Since the synchronization information is also organized in octets, an eight-stage shift register SR must be selected, ie n = 8. In the following, this synchronization information is referred to as the synchronization word.
Im Synchronisationswortdecoder SD ist ein Referenzsynchronisationswort abgespeichert, das mit dem Synchronisationswort übereinstimmt. Bei der Synchronisationsworterkennung SWE liegen nun im Schieberegister SR fortlaufend Bitmuster von 8 Bit Länge an, die über die Parallelleitung PL mit dem Referenzsynchronisationswort im Synchronisationswortdecoder SD verglichen werden. Sobald der Synchronisationswortdecoder SD ein Rahmensynchronisationswort detektiert, sendet er einen Setzimpuls an den Rahmentaktgenerator RTG. Bevor nun die Funktion des Rahmentaktgenerators RTG erläutert wird, sollen der Aufbau und die Funktionsweise des Korrelators KOR beschrieben werden, auf den der Rahmentaktgenerator RTG wirkt.There is a in the synchronization word decoder SD Reference synchronization word saved with the Synchronization word matches. In the Synchronization word recognition SWE are now in the Shift register SR continuous bit pattern of 8 bits Length over the parallel line PL with the Reference synchronization word in Synchronization word decoder SD are compared. As soon as the synchronization word decoder SD Frame synchronization word detected, it sends one Set pulse to the frame clock generator RTG. Before now the function of the frame clock generator RTG explained the structure and functioning of the Correlator KOR are described on the Frame clock generator RTG works.
Der Korrelator KOR des Ausführungsbeispiels besteht aus einem Bitkomparator KOM, der über die Datenleitung DL mit dem Schieberegister SR und über die Leerrahmenleitung LRL mit dem Rahmentaktgenerator RTG verbunden ist, aus einem Vorwärts-Rückwärts-Zähler VRZ, der dem Komparator KOM nachgeschaltet ist und aus einem an diesen angegliederten Entscheidungsdecoder ED.The correlator KOR of the exemplary embodiment consists of a bit comparator KOM, which via the data line DL with the shift register SR and over the Empty frame cable LRL with the frame clock generator RTG is connected, from an up-down counter VRZ, which is connected to the comparator KOM and from one to this affiliated decision decoder ED.
Im Komparator KOM wird nun der Bitstrom, der an der Datenleitung DL anliegt, mit dem Leerrahmen, der an der Leerrahmenleitung LRL anliegt, bitweise verglichen. Zur Impulsformung können auf der Datenleitung DL und der Leerrahmenleitung LRL jeweils ein D-Flip-Flop FF1, FF2 angeordnet sein.In the comparator KOM, the bit stream that is on the Data line DL is present, with the empty frame attached to the Empty frame line LRL is applied, compared bit by bit. To Pulse formation can be done on the data line DL and Empty frame line LRL one D flip-flop FF1, FF2 be arranged.
Fällt der Vergleich positiv aus, d. h. beide Bits sind gleich, wird der Vorwärts-Rückwärts-Zähler VRZ auf Vorwärtsbetrieb geschaltet und weitergezählt. Ist das Vergleichsergebnis negativ, so wird der Vorwärts-Rückwärts-Zähler VRZ auf Rückwärtsbetrieb umgeschaltet und zurückgezählt. Dabei können die Zählschritte in beiden Richtungen den Erfordernissen des Kanals angepaßt werden. Um z. B. die Sicherheit der Synchronisation zu erhöhen, ist es möglich, die negativen Ergebnisse stärker zu gewichten, indem der Zähler z. B. bei einem negativen Ergebnis um zwei Punkte zurückzählt. Es ist auch möglich, die negativen Ergebnisse bei der Neusynchronisation noch höher zu wichten, um einen Fehlversuch schnell und eindeutig anzuzeigen. Zur Berechnung des Korrelationswertes ist nur ein einfacher Zähler notwendig, der mit der Taktfrequenz betrieben werden kann. Durch den Vorwärts-Rückwärts-Zähler VRZ wird die Korrelation zwischen dem Bitstrom und dem Leerrahmen berechnet. Zur Korrelationsberechnung wird nur das Synchronisationswort und nicht der Leerteil bzw. der Nutzteil des Rahmens herangezogen. Die technische Lösung hierzu wird zusammen mit dem Rahmentaktgenerator RTG beschrieben.If the comparison is positive, i. H. are both bits equal to, the up-down counter VRZ is on Forward mode switched and counted on. Is this If the comparison result is negative, the Up-down counter VRZ on reverse operation switched and counted down. The Counting steps in both directions as required of the channel can be adjusted. To z. B. the security of To increase synchronization, it is possible to to weight negative results more strongly by Counter z. B. with a negative result by two points counts down. It is also possible to have the negative ones Results when resynchronizing even higher weight to a failed attempt quickly and clearly display. To calculate the correlation value is only a simple counter is necessary, which with the Clock frequency can be operated. By the Up-down counter VRZ becomes the correlation calculated between the bit stream and the empty frame. To Correlation calculation is just that Synchronization word and not the empty part or the Use part of the frame. The technical The solution to this is together with the frame clock generator RTG described.
Liegt ein fehlerhaftes Rahmensynchronisationswort im Bitstrom vor, kann dies durch die Korrelationsberechnung doch noch als solches erkannt werden. Liegt bei der Neusynchronisation ein definitionsgemäßes echtes Synchronisationswort vor, so steigt der Korrelationswert ständig. Liegt bei der Neusynchronisation eine Imitation vor, so werden bei den nachfolgenden zu erwartenden Synchronisationsworten bei einer wahrscheinlichen Gleichverteilung der beiden binären Zustände gleich viele positive wie negative Vergleichsergebnisse vorliegen. Dies schlägt sich in einem abnehmenden oder gleichbleibenden Wert der Korrelation je nach Art der Wichtung nieder. Überschreitet der berechnete Korrelationswert eine vorgegebene Schwelle, die im Entscheidungsdecoder ED einstellbar ist, so wird Synchronität angenommen. Der Entscheidungsdecoder ED teilt dem Selektor SEL über die Synchronisationsleitung SYL die angenommene Synchronität mit. Wird die Schwelle unterschritten, so bedeutet dies, daß die Synchronität nicht gefunden wurde und an einer anderen Stelle des Bitstromes zu suchen ist. Anstelle nur einer Schwelle können auch zwei Schwellen S1 und S2 vorgesehen werden, wobei die Schwelle S1 höher als die Schwelle S2 liegt und beim Vorwärts zählen, die Schwelle S2 dagegen beim Rückwärts zählen, entscheidend ist. Der Rahmentaktgenerator RTG wird in diesem Fall über die Rücksetzleitung RL1 zurückgesetzt und generiert somit beim Anliegen des nächsten Setzimpulses einen neuen Leerrahmen.If there is an incorrect frame synchronization word in the Bitstream before, this can be done through the Correlation calculation still recognized as such will. Is in the process of resynchronization true sync word by definition, see above the correlation value increases continuously. Is with the Resynchronization an imitation before, so at the following synchronization words to be expected with a likely equal distribution of the two binary states equal as many positive as negative Comparative results are available. This translates into a decreasing or constant value of Correlation depending on the type of weighting. If the calculated correlation value exceeds one predetermined threshold, which is determined in the decision decoder ED is adjustable, synchronicity is assumed. The Decision decoder ED informs the selector SEL about the Synchronization line SYL the assumed Synchronicity with. If the threshold is undershot, then so this means that the synchronicity was not found was and at another point in the bitstream is looking for. Instead of just one threshold, too two thresholds S1 and S2 are provided, the Threshold S1 is higher than threshold S2 and at Count up, threshold S2 on the other hand Counting backwards is crucial. The Frame clock generator RTG is in this case via the Reset line RL1 reset and thus generated a new one when the next setting pulse is applied Empty frame.
Durch geeignete Wahl der Schwelle sowie der Wichtung der einzelnen Zählschritte kann die Schaltung zur Synchronisation einfach an unterschiedliche Dienste und Dienstgüten angepaßt werden.By choosing the appropriate threshold and weighting of the individual counting steps, the circuit for Easy synchronization to different services and Quality of service can be adjusted.
Der Rahmentaktgenerator RTG weist neben den Anschlüssen für den Setzimpuls SL, den Rücksetzimpuls RL1, der Leerrahmenleitung LRL und der Takteingang TE einen Ausgang für eine Rücksetzleitung RL2 und eine Enableleitung EL auf. Über die Enableleitung EL gibt er den Vorwärts-Rückwärts-Zähler VRZ nur so lange frei, solange im Komparator KOM die Vergleichsergebnisse zum Synchronisationswort des Leerrahmens anliegen. Zu Beginn einer Neusynchronisation setzt der Rahmentaktgenerator RTG den Vorwärts-Rückwärts-Zähler VRZ über die Rücksetzleitung RL2 zurück.The frame clock generator RTG has next to the connections for the set pulse SL, the reset pulse RL1, the Empty frame line LRL and the clock input TE one Output for one reset line RL2 and one Enableleitung EL on. He gives over the Enableleitung EL free the up-down counter VRZ only as long as as long as the comparator results in the comparator KOM Synchronization word of the empty frame. To The start of a resynchronization Frame clock generator RTG the up-down counter VRZ back via the reset line RL2.
Bei der Schaltungsanordnung nach dem ersten Ausführungsbeispiel können Störungen bei der Taktableitung vorkommen, deren Wirkung durch sogenannte "Bitslips" zu einer Neusynchronisation führen würden. Unter Bitslips versteht man den Zustand, wenn Empfangsdaten beim Empfänger zu oft oder zu wenig abgetastet werden, d. h. der Rahmentakt des empfangenen Bitstromes und der Rahmentakt des Leerrahmens einen Versatz von einem oder mehreren Bits haben.In the circuit arrangement after the first Embodiment can disrupt the Clock derivation occur, the effect of so-called "Bitslips" would lead to a new synchronization. Bitslips are the state when Received data at the recipient too often or too little are scanned, d. H. the frame rate of the received Bitstream and the frame clock of the empty frame one Have an offset of one or more bits.
Zur Kompensation von Bitslip weist die Schaltungsanordnung zur Rahmensynchronisation des zweiten Ausführungsbeispiels, das in Fig. 3 abgebildet ist, einen erweiterten Korrelator KOR, eine Korrelatoreinheit KORE, einen erweiterten Selektor, eine Selektoreinheit SELE und ein Verzögerungs- und Verzweigungsglied VVG auf.To compensate for bitslip, the circuit arrangement for frame synchronization of the second exemplary embodiment, which is shown in FIG. 3, has an extended correlator KOR, a correlator unit KORE, an extended selector, a selector unit SELE and a delay and branching element VVG.
Zur deutlicheren Darstellung wurde auf die Abbildung und Beschreibung der Taktleitungen für die Synchronisationsworterkennung SWE, des Rahmentaktgenerators RTG, der Selektoreinheit SELE und nachfolgend beschriebenen Vorwärts-Rückwärts-Zählern VWZ1, VWZ2, VWZ3, sowie auf die Abbildung der Rücksetzleitungen RL2 und der Enableleitungen EL zwischen dem Rahmentaktgenerator RTG und den Vorwärts-Rückwärts-Zählern VWZ1, VWZ2, VWZ3 verzichtet. For a clearer illustration, the illustration and description of the clock lines for the Synchronization word recognition SWE, des Frame clock generator RTG, the selector unit SELE and up-down counters described below VWZ1, VWZ2, VWZ3, as well as on the illustration of the Reset lines RL2 and the Enableleitungen EL between the frame clock generator RTG and the Forward-backward counters VWZ1, VWZ2, VWZ3 omitted.
Im Korrelator KOR sind drei Komparatoren KOM1, KOM2, KOM3 parallel angeordnet, wobei beim Ausführungsbeispiel an jedem Komparator KOM1, KOM2, KOM3 der Leerrahmen mit gleicher Phase anliegt. Zwischen der Datenleitung DL und dem Korrelator KOR ist ein Verzögerungs- und Verzweigungsglied VVG angeordnet, das für jeden Komparator KOM1, KOM2, KOM3 einen Ausgang aufweist, wobei zwischen zwei benachbarten Ausgängen hinsichtlich der Datenleitung DL, von der Synchronisationsworterkennung SWE herkommend, jeweils ein Verzögerungselement FF2, FF3 in Form von D-Flip-Flops angeordnet ist. Diese bewirken einen Phasenversatz des Bitstromes am Ausgang des Verzögerungs- und Verzweigungsgliedes VVG um jeweils ein Bit. Das in der Leerrahmenleitung LRL angeordnete D-Flip-Flop FF1 bewirkt, daß der Leerrahmen und der Bitstrom in einem mittleren Zweig Z2 im Ausgangszustand, dem der mittlere Komparator KOM2 zuzuordnen ist, synchron sind.There are three comparators KOM1, KOM2, KOM3 arranged in parallel, with the Exemplary embodiment on each comparator KOM1, KOM2, KOM3 the empty frame is in the same phase. Is between the data line DL and the correlator KOR a delay and branching element VVG arranged, one output for each comparator KOM1, KOM2, KOM3 has, with between two adjacent outputs with regard to the data line DL from which Synchronization word recognition SWE coming, each a delay element FF2, FF3 in the form of D flip-flops is arranged. These effect you Phase shift of the bit stream at the output of the Delay and branching element VVG by in each case a bit. The one arranged in the empty frame line LRL D flip-flop FF1 causes the empty frame and the Bitstream in a middle branch Z2 in Initial state to which the middle comparator KOM2 is synchronous.
Im mittleren Zweig Z2 ist dem Komparator KOM2 ein Vorwärts-Rückwärts-Zähler VRZ2 nachgeschaltet, der wiederum mit einem Korrelationswertvergleicher KV verbunden ist. Zwei äußere Zweige Z1, Z3 sind wie der mittlere Zweig Z2 aufgebaut und enthalten dementsprechend jeweils einen Komparator KOM1, KOM3, einen Vorwärts-Rückwärts-Zähler VWZ1, VWZ3 und sind jeweils mit dem Korrelationswertvergleicher KV verbunden. Dabei liegt der Bitstrom im dritten Zweig Z3 gegenüber dem Bitstrom im mittleren zweiten Zweig Z2 um ein Bit verzögert und gegenüber dem Bitstrom im ersten Zweig Z1 um zwei Bits verzögert an.The comparator KOM2 is in the middle branch Z2 Up-down counter VRZ2 downstream, the again with a correlation value comparator KV connected is. Two outer branches Z1, Z3 are like that middle branch Z2 built and included accordingly one comparator KOM1, KOM3, an up-down counter VWZ1, VWZ3 and each with the correlation value comparator KV connected. The bit stream is in the third branch Z3 compared to the bit stream in the middle second branch Z2 one bit delayed and compared to the bit stream in the first Branch Z1 delayed by two bits.
Der Korrelationswertvergleicher KV erfüllt nun zwei Aufgaben. Erstens erfüllt er für jeden Zweig Z1, Z2 und Z3 die Aufgabe, die im ersten Ausführungsbeispiel vom Entscheidungsdecoder ED wahrgenommen wird, und zweitens ermittelt der Korrelationswertvergleicher KV, in welchem Zweig Z1, Z2 oder Z3 der höchste Korrelationswert anliegt. Anhand des höchst anliegenden Korrelationswertes ermittelt der Korrelationswertvergleicher KV, ob Synchronität vorliegt oder nicht und sendet abhängig vom Ergebnis über die Synchronisationsleitung SYL einen Synchronisationsimpuls an eine Selektortoreinheit SELE oder über die Rücksetzleitung RL1 einen Rücksetzimpuls an den Rahmentaktgenerator RTG. Liegt der höchste Korrelationswert nun an einem der beiden äußeren Zweige Z1 oder Z2 an und wird aufgrund dieses Wertes Synchronität angenommen, bedeutet dies, daß Bitslip von einem Bit vorliegt. Ist der Bitstrom aufgrund von Bitslip gegenüber dem Rahmentakt um ein Bit verzögert, wird im dritten Zweig Z3 Synchronität festgestellt. In diesem Fall sendet der Korrelationswertvergleicher KV über eine Steuerleitung L1 einen Schaltimpuls L1 aus, dessen Wirkung im folgenden beschrieben wird. Ist der Rahmentakt gegenüber dem Bitstrom um ein Bit verzögert, sendet der Korrelationswertentscheider KWE entsprechend der obigen Beschreibung über eine Steuerleitung L2 einen Schaltimpuls L2 aus.The correlation value comparator KV now fulfills two Tasks. First, it fulfills Z1, Z2 and Z3 the task that in the first embodiment of Decision decoder ED is perceived, and second the correlation value comparator KV, in which branch Z1, Z2 or Z3 is the highest Correlation value is present. Based on the highest fitting The correlation value is determined by the Correlation value comparator KV, whether synchronicity is present or not and sends depending on the result via the synchronization line SYL Synchronization pulse to a selector unit SELE or via the reset line RL1 a reset pulse to the frame clock generator RTG. Is the highest Correlation value now on one of the two outer branches Z1 or Z2 and is based on this value Assuming synchronicity, this means that bitslip from one bit is present. Is the bit stream due to Bitslip delayed by one bit compared to the frame clock, synchronicity is determined in the third branch Z3. In in this case the correlation value comparator sends KV a switching pulse L1 via a control line L1, the effect of which is described below. Is the Frame clock delayed by one bit compared to the bit stream, the correlation value decider KWE sends accordingly the above description via a control line L2 a switching pulse L2.
Diese Steuerleitungen L1 und L2 sind mit der Selektoreinheit SELE, dem Verzweigungs- und Verzögerungsglied VVZ und dem Rahmentaktgenerator RTG verbunden.These control lines L1 and L2 are with the Selector unit SELE, the branching and Delay element VVZ and the frame clock generator RTG connected.
Die Selektoreinheit SELE enthält neben dem schon im ersten Ausführungsbeispiel beschriebenen Selektor SEL noch ein Verzögerungs- und Auswahlglied VAG. Das Verzögerungs- und Auswahlglied VAG ist mit dem Datenausgang DA′ des Selektors SEL verbunden und weist zwei in Reihe geschaltete Verzögerungselemente FF4, FF4 in Form von D-Flip-Flops auf, vor und nach denen jeweils eine Leitung Z1, Z2, Z3 abzweigt, und somit in jeder Leitung Z1, Z2, Z3 ein um jeweils ein Bit verschobener Bitstrom anliegt. Die drei Leitungen Z1, Z2, Z3 sind mit dem Schalter SCH1 verbunden, der über die Steuerleitungen L1 oder L2 angesteuert wird. Liegt ein Steuerimpuls L2 an, wird die Leitung Z3 durchgeschaltet, und der um ein Bit verzögerte Bitstrom wird auf diese Weise wieder phasenrichtig auf den Datenausgang DA der Schaltungsanordnung geleitet. Liegt ein Schaltimpuls L1 an, so wird die Leitung LZ1 durchgeschaltet und liegt kein Schaltimpuls an, ist die Leitung 22 durchgeschaltet.In addition to the selector SEL described in the first exemplary embodiment, the selector unit SELE also contains a delay and selection element VAG. The delay and selection element VAG is connected to the data output DA 'of the selector SEL and has two delay elements FF4, FF4 connected in series in the form of D flip-flops, before and after which a line Z1, Z2, Z3 branches off, and thus there is a bit stream shifted by one bit in each line Z1, Z2, Z3. The three lines Z1, Z2, Z3 are connected to the switch SCH1, which is controlled via the control lines L1 or L2. If a control pulse L2 is present, the line Z3 is switched through, and the bit stream delayed by one bit is in this way passed back to the data output DA of the circuit arrangement in the correct phase. If there is a switching pulse L1, the line LZ1 is switched through and if there is no switching pulse, the line 22 is switched through.
Um weitere, später auftretende Fehlanpassungen der Synchronisation kompensieren zu können, ist im Verzögerungs- und Verzweigungsglied VVG ein zweiter Schalter SCH2 angeordnet, der mit den Steuerleitungen L1, L2 verbunden ist. Er ist auf der Eingangsseite mit den drei Zweigen Z1, Z2, Z3 verbunden und kann diese jeweils auf den mittleren Zweig Z2 schalten. Liegt ein Schaltimpuls L2 an, wird der Zweig Z3 mit dem Zweig Z2 verbunden, liegt ein Schaltimpuls L1 an, wird der Zweig Z1 mit dem Zweig Z2 verbunden. Liegt kein Steuersignal an, so bleibt der Zweig Z2 durchgeschaltet. D.h. der als synchron angenommene Bitstrom wird immer auf den mittleren Zweig Z2 gelegt.In order to be able to compensate for further synchronization mismatches that occur later, a second switch SCH2 is arranged in the delay and branching element VVG and is connected to the control lines L1, L2. It is connected on the input side to the three branches Z1, Z2, Z3 and can switch these to the middle branch Z2. If a switching pulse L2 is present, branch Z3 is connected to branch Z2; if a switching pulse L 1 is present, branch Z1 is connected to branch Z2. If there is no control signal, the branch Z2 remains switched through. That is, the bit stream assumed to be synchronous is always placed on the middle branch Z2.
Damit die Synchronität zischen Bitstrom und Leerrahmenimpuls auf dem mittleren Zweig Z2 wieder hergestellt ist, bewirkt der Schaltimpuls L2 im Rahmentaktgenerator RTG eine um ein Bit verzögerte Aussendung des nächsten Leerrahmens.So that the synchronism between bitstream and Empty frame pulse on the middle branch Z2 again is established, the switching pulse L2 causes Frame clock generator RTG delayed by one bit Transmission of the next blank frame.
Die beschriebene Schaltungsanordnung kann Bitslip von einem Bit, d. h. m = 1, kompensieren, sie weist hierzu 2m + 1, d. h. drei Zweige, auf. Soll die Schaltungsanordnung auch für die Kompensation von Bitslip von 2 oder mehr Bits verwendet werden, kann sie sie in Analogie zur Beschreibung für m = 1 auf m = 2 oder mehr erweitert werden.The circuit arrangement described can bitslip from one bit, i.e. H. m = 1, compensate, it points to this 2m + 1, i.e. H. three branches, on. Should the Circuit arrangement also for the compensation of Bitslip of 2 or more bits can be used in analogy to the description for m = 1 to m = 2 or more can be expanded.
Das Verzweigungs- und Verzögerungsglied VVG kann natürlich auch zwischen dem Rahmentaktgenerator RTG und dem Korrelator KOR angeordnet sein.The branching and delay element VVG can of course also between the frame clock generator RTG and the correlator KOR may be arranged.
Claims (5)
- - daß in einer Synchronisationsworterkennung (SWE) die ein n Bit langes Schieberegister (SR) und einen Synchronisationswortdecoder (SD) enthält, bei Übereinstimmung mit dem Referenzsynchronisationswort ein Setzimpuls generiert und einem Rahmentaktgenerator (RTG) zugeführt wird;
- - daß der Rahmentaktgenerator (RTG) bei Anliegen eines ersten Setzimpulses das Referenzsynchronisationswort enthaltende Leerrahmen im Rahmentakt aussendet und auf weitere Setzimpulse nicht reagiert, bis er zurückgesetzt wird;
- - daß das Empfangssignal über eine Datenleitung (DL) und die Leerrahmen über eine Leerrahmenleitung (LRL) einem Korrelator (KOR) zugeführt werden;
- - daß der Korrelator (KOR) wenigstens einen Komparator (KOM) aufweist, in dem das Empfangssignal und ein Leerrahmen bitweise verglichen werden, und dem Komparator (ROM) ein Vorwärts-Rückwärts-Zähler (VRZ) und diesem eine Auswerteeinheit (ED) nachgeschaltet sind;
- - daß die Auswerteeinheit (ED) mit einer Übertragungsfreigabe (SEL) und dem Rahmentaktgenerator (RTG) verbunden ist und sie bei Vorliegen von Korrelationswerten in einem vorgegebenen Bereich über die Übertragungsfreigabe (SEL) vorhandene Synchronität mitteilt und bei Vorliegen von Korrelationswerten in einem anderen Bereich den Rahmentaktgenerator (RTG) zurücksetzt, und
- - daß die Übertragungsfreigabe (SEL) bei vorhandener Synchronität den Datenausgang (DA) freigibt.
- - That in a synchronization word recognition (SWE) which contains an n-bit shift register (SR) and a synchronization word decoder (SD), a set pulse is generated in accordance with the reference synchronization word and supplied to a frame clock generator (RTG);
- - That the frame clock generator (RTG) emits the reference synchronization word empty frame in the frame clock when a first set pulse is applied and does not react to further set pulses until it is reset;
- - That the received signal via a data line (DL) and the empty frames via an empty frame line (LRL) are fed to a correlator (KOR);
- - That the correlator (KOR) has at least one comparator (KOM) in which the received signal and an empty frame are compared bit by bit, and the comparator (ROM) is followed by an up-down counter (VRZ) and this an evaluation unit (ED) ;
- - That the evaluation unit (ED) is connected to a transmission enable (SEL) and the frame clock generator (RTG) and, if there are correlation values in a predetermined range, communicates the existing synchronicity via the transmission enable (SEL) and if there are correlation values in another range Frame clock generator (RTG) resets, and
- - That the transmission release (SEL) releases the data output (DA) if there is synchronism.
- - daß zwischen Datenleitung (DL) und dem Korrelator (KOR) und/oder zwischen der Leerrahmenleitung (LRL) und dem Korrelator (KOR) ein Verzögerungs- und Verzweigungsglied (VVG) angeordnet ist,
- - daß der Datenstrom mit dem Leerrahmen hinsichtlich des Setzimpulses parallel synchron und um 1 bis ±m Bittakte, mit m als ganze Zahl größer als 0, verschoben in 1 + 2m Komparatoren (KOM1, KOM2, KOM3), vergleichbar ist,
- - daß die Übertragungsfreigabe (SEL) mit einem Verzögerungs- und Auswahlglied (VAG) mit 2m + 1 Verzweigungsausgängen versehen ist, an denen jeweils das gleiche Datensignal, aber zeitlich jeweils um ein Bit versetzt, anliegt,
- - daß über einen Korrelationsvergleicher (RV), der über Vorwärts-Rückwärts-Zähler (Z1, Z2, Z3) mit den Komparatoren (KOM1, KOM2, KOM3) verbunden ist, ermittelt wird, ob und in welchem Zweig der Bitstrom des Empfangssignales mit dem Leerrahmen synchron und in Phase ist und den entsprechenden Zweig des zweiten Verzögerungs- und Auswahlgliedes (VAG) der Übertragungsfreigabe (SELE) mit dem Datenausgang (DSA) der Übertragungsfreigabe (SELE) verbindet.
- that a delay and branching element (VVG) is arranged between the data line (DL) and the correlator (KOR) and / or between the empty frame line (LRL) and the correlator (KOR),
- - that the data stream with the empty frame is synchronous in parallel and comparable by 1 to ± m bit cycles, with m as an integer greater than 0, shifted in 1 + 2m comparators (KOM1, KOM2, KOM3),
- that the transmission enable (SEL) is provided with a delay and selection element (VAG) with 2m + 1 branching outputs, to which the same data signal is present, but with a time offset of one bit,
- - That a correlation comparator (RV), which is connected via up-down counter (Z 1 , Z 2 , Z 3 ) to the comparators (KOM1, KOM2, KOM3), determines whether and in which branch the bitstream of the Received signal with the empty frame is synchronous and in phase and connects the corresponding branch of the second delay and selection element (VAG) of the transmission release (SELE) with the data output (DSA) of the transmission release (SELE).
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| DE19914107640 DE4107640A1 (en) | 1991-03-09 | 1991-03-09 | Frame synchronisation circuit for data receiver - uses correlator to identify synchronisation word for controlling frame clock generator |
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| DE4107640A1 true DE4107640A1 (en) | 1992-09-10 |
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