DE4041408C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher nach dem Oberbegriff des Patentanspruchs 1. Sie betrifft insbesondere Halbleiterspeicher, die mit einer Betriebsart betrieben werden, die sich durch eine Kombination zweier von außen angelegter Steuersignale auszeichnet. Die vorliegende Erfindung ist besonders auf dynamische Schreib-Lesespeicher (dynamic random access memory=DRAM) anwendbar.

In den letzten Jahren wurden Halbleiterspeicher in verschiedenen elektrischen Geräten, wie Computern, eingesetzt. Besonders die Nachfrage nach dynamischen Schreib-Lesespeichern (nachfolgend als DRAM bezeichnet) und statischen Schreib-Lesespeichern (nachfolgend als SRAM bezeichnet) soll zukünftig weiter steigen. Während sich die folgende Erfindung auf Halbleiterspeicher (z. B. DRAMs und SRAMs) bezieht, die mit Betriebsarten betrieben werden, die sich durch eine Kombination zweier von außen angelegter Steuersignale auszeichnen, wird im folgenden zum Zwecke der Einfachheit eine Beschreibung eines DRAM vorgenommen.

Die Fig. 1 zeigt ein Blockdiagramm eines herkömmlichen DRAM. Der DRAM in Fig. 1 umfaßt ein Speicherzellenfeld 1 mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzel­ len, einen extern angelegte Adreßsignale A0 bis A10 empfangen­ den Adreßpuffer 4, einen Zeilendekodierer 2 zum Dekodieren von vom Adreßpuffer 4 ausgegebenen Zeilenadreßignalen RA0 bis RA9, einen Spaltendekodierer 3 zum Dekodieren von vom Adreßpuffer 4 ausgegebenen Spaltenadreßignalen CA0 bis CA9 und einen Leseverstärker 15 zum Verstärken der aus dem Speicherzellenfeld 1 gelesenen Signale. Der DRAM umfaßt weiter einen Eingangskreis 100b zum Empfangen eines von außen an­ gelegten Zeilenadressen-Taktsignals (nachfolgend als -Si­ gnal bezeichnet), einen Eingangskreis 200b zum Empfangen eines von außen angelegten Spaltenadressen-Taktsignals (nachfolgend als -Signal bezeichnet) und einen Eingangs­ kreis 300b zum Empfangen eines von außen angelegten Schreib- Steuersignals (nachfolgend als -Signal bezeichnet). Der - Eingangskreis 100b erzeugt ein internes Signal. Der -Ein­ gangskreis 200b erzeugt ein internes -Signal als Reaktion auf das externe -Signal. Der -Eingangskreis 300b erzeugt ein internes -Signal als Reaktion auf das externe -Signal.

Der Zeilendekodierer 2 wählt eine Zeile, d. h. eine Wortleitung aus, die von den Zeilenadreßsignalen RA0 bis RA9 als Reaktion auf das interne -Signal bestimmt wird. Ein Spaltendekodie­ rer 3 wählt eine Spalte aus, die von den Spaltenadreßsignalen CA0 bis CA9 als Reaktion auf das interne -Signal bestimmt wird. Mit anderen Worten, der Spaltendekodierer 3 schaltet die mit der Spalte verbundenen Transistoren in einem Eingabe-Aus­ gabe-Gatterkreis 5 (nachfolgend als I/O-Kreis bezeichnet) ein, um die Bitleitungen in der bezeichneten Spalte mit einem Ein­ gabepuffer 6 oder einem Ausgabepuffer 7 zu verbinden, wobei die Spalte durch die Spaltenadreßsignale CA0 bis CA9 bezeich­ net wurde.

Ein Adreßpuffer 4 empfängt extern angelegte Adreßsignale A0 bis A10, um dann Zeilenadreßsignale RA0 bis RA9 und Spal­ tenadreßsignale CA0 bis CA9 an den Zeilendekodierer 2 bzw. den Spaltendekodierer 3 in einem gewöhnlichen Schreib- und Lesemo­ dus anzulegen. Der Adreßpuffer 4 empfängt interne Adreßsig­ nale Q0 bis Q9, die von einem Auffrischungs-Zählkreis 8 (refresh counter, nachfolgend als Refresh-Zähler bezeichnet) zum Anlegen von Zeilenadreßsignalen RA0 bis RA9 an den Zeilen­ dekodierer 2 zum Auffrischen im Auffrisch-Modus erzeugt wer­ den. Ein Auffrischungs-Steuerkreis 9 (refresh controller, nachfolgend als Refresh-Steuerkreis bezeichnet) steuert den Refresh-Zähler 8 als Reaktion auf das interne -Signal. Es wird darauf hingewiesen, daß die Betriebsarten des DRAM durch die Kombinationen des internen -Signals, des internen - Signals und des internen -Signals bestimmt bzw. gesteuert werden.

Im gewöhnlichen Schreib- und Lesebetrieb werden Daten zwischen dem I/O-Kreis 5 und dem Eingabepuffer 6 oder zwischen dem I/O- Kreis 5 und dem Ausgabepuffer 7 auf einer 4-Bit-Basis übertra­ gen. Wenn sich das interne -Signal auf "H"-Potential (logisch "H") befindet (im Lesebetrieb), gibt ein I/O-Steuer­ kreis 11 aus dem Speicherzellenfeld 1 gelesene Daten Dout über den Ausgabepuffer 7 aus, als Reaktion auf ein Zeilenadreßsig­ nal RA10 und ein Spaltenadreßsignal CA10. Wenn sich das in­ terne -Signal auf "L"-Potential (logisch "L") befindet (im Schreibbetrieb), legt der I/O-Steuerkreis 11 von außen über den Eingangspuffer 6 angelegte Daten Din an den I/O-Kreis 5 auf 4-Bit-Basis.

Ein Testbetriebs-Steuerkreis 14 erkennt einen extern bestimm­ ten Testbetrieb als Reaktion auf das interne -Signal, das interne -Signal und das interne -Signal. Das bedeutet, daß der Testbetriebs-Steuerkreis 14 ein Testsignal mit L- Potential erzeugt, wenn der Testbetrieb extern bestimmt ist. Der Spaltendekodierer 3 dekodiert die Spaltenadreßsignale CA1 bis CA9, wenn das Testsignal mit L-Potential angelegt wird. Das heißt, das Spaltenadreßbit CA0 wird nicht beachtet. Als Ergebnis wird die Datenübertragung zwischen dem I/O-Kreis 5 und dem Eingangspuffer 6 oder dem Ausgangspuffer 7 auf einer 8-Bit-Basis durchgeführt. Wenn das Testsignal mit L-Poten­ tial angelegt wird, führen der Eingangpuffer 6 und der Aus­ gangspuffer 7 den Datenlese- und Datenschreibbetrieb auf einer 8-Bit-Basis durch. Mit anderen Worten, bei extern bestimmtem Testbetrieb wird der Testvorgang für eine Speicherzelle auto­ matisch gestartet.

Ein Anfang und ein Ende des Testbetriebs sind entsprechend der Zeitdiagramme in Fig. 2 und Fig. 3 bestimmt. Sobald der Anfang des Testbetriebs bestimmt ist, wie in Fig. 2 gezeigt, bewirkt dies ein Abfallen des internen -Signals und des internen -Signals. Hierauf folgt ein Abfall des internen -Signals zum Zeitpunkt t1. Wenn sich das interne -Signal und das in­ terne -Signal auf L-Potential befinden, erkennt der Testbe­ triebs-Steuerkreis 14 die Bestimmung des Testbetriebsanfangs als Reaktion auf den Abfall des internen -Signals. Folglich erzeugt der Testbetriebs-Steuerkreis 14 einen Teststartimpuls und ein Testsignal mit Niedrigpotential.

Im anderen Fall bei Bestimmung von Testbetriebsende wird zu­ erst der Abfall des internen -Signals bewirkt, wie in Fig. 3 gezeigt. Das interne -Signal wird auf H-Potential gehal­ ten. Wenn das interne -Signal abfällt (zum Zeitpunkt t2), erkennt, der Testbetriebs-Steuerkreis 14 die externe Bestimmung des Testbetriebsendes, indem er das -Signal auf L-Potential und das -Signal auf H-Potential erkennt. Folglich erzeugt der Testbetriebs-Steuerkreis 14 einen Testendeimpuls , um das Testsignal anzuheben. Es wird darauf hingewiesen, daß die Zeitpunkte der in Fig. 3 gezeigten Signalwechsel die glei­ chen wie in einem -vor--Auffrischungszyklus sind.

Ein Schaltbild in Fig. 4 zeigt den -Eingangkreis 100b, den -Eingangskreis 200b und den -Eingangskreis 300b, die in Fig. 1 zu sehen sind. Jeder der in Fig. 4 gezeigten Eingangs­ kreise 100b, 200b und 300b weist dieselbe Schaltungsanordnung auf. Der -Eingangskreis 100b z. B. beinhaltet kaskadierte Inverter 21b und 31. Der Inverter 21b weist in Reihe zwischen Spannungsversorgung Vcc und Erde geschaltete pMOS-Transistoren Q13, Q18 und einen nMOS-Transistor Q19 auf. Ein nMOS-Transi­ stor Q14 ist parallel zum Transistor Q19 verbunden. Die Tran­ sistoren Q18 und Q19 sind so verbunden, daß sie ein externes -Signal an ihren Gates empfangen. Die Transistoren Q13 und Q14 sind so verbunden, daß sie ein Aktivierungssignal Φ an ih­ ren Gates empfangen. Der Inverter 31 weist in Serie zwischen Spannungsversorgung Vcc und Masse einen pMOS-Transistor Q15 und einen nMOS-Transistor Q16 auf. Ein pMOS-Transistor Q17 ist zwischen Spannungsversorgung Vcc und dem Eingangsknoten des Inverters 31 angeordnet, um das Laden des Eingangsknotens zu beschleunigen. Das Gate des Transistors Q17 ist mit dem Ausga­ beknoten des Inverters 31 verbunden.

Der Inverter 21b besitzt eine Schwellspannung V_TRAS′. Der Wert der Schwellspannung bestimmt sich nach einem Verhältnis von Transistorgrößen, wie einem Verhältnis der Kanalbreiten des Transistors Q18 zum Transistor Q19. Entsprechend besitzt ein Inverter 22b eine Schwellspannung V_TCAS′ und ein Inverter 23b Inverter 23b die Schwellspannung V_TWE′. Es wird darauf hinge­ wiesen, daß die Schwellspannungen der Inverter 21b, 22b und 23b üblicherweise auf den gleichen Wert gesetzt werden. Das heißt, ein Verhältnis der Transistorgrößen der die Inverter 21b, 22b, 23b bildenden Transistoren ist festgelegt, so daß die Schwellspannungen entsprechend festgelegt sind.

Diese Inverter 21b, 22b und 23b sind daher mit einer festen Schwellspannung gefertigt. Die Schwellspannung der gefertigten Inverter 21b, 22b und 23b kann allerdings schwanken, begründet durch Probleme im Herstellungsprozeß des DRAM. Besonders die Schwellspannung V_TRAS′ des Inverters 21b im -Eingangskreis 100b, die kleiner als die anderen Schwellspannungen V_TCAS′ und V_TWE′ gelegt ist, führt zu derartigen Problemen, wie dies im folgenden beschrieben wird.

Die Fig. 5A bis 5B sind Zeitablaufdiagramme, welche die in den herkömmlichen Kreisen 100b, 200b und 300b erzeugten Probleme erklären. Unter Bezug auf Fig. 5 wird angenommen, daß das ex­ terne -Signal, das externe -Signal und das externe - Signal eine Spannung V_IH als H-Potential und eine Spannung V_IL als L-Potential aufweisen. Es wird zusätzlich angenommen, daß die Schwellspannung V_TRAS′ für das externe -Signal niedri­ ger ist als die Schwellspannungen V_TGAS′ und V_TWE′ für das ex­ terne -Signal und das externe -Signal. Es wird weiterhin angenommen, daß die Spannung V_IH niedriger ist als die Schwellspannungen V_TGAS′ und V_TWE′ und höher als die Schwell­ spannung V_TRAS′.

Das als Reaktion auf das externe -Signal erzeugte interne -Signal befindet sich auf H-Potential bis zum Zeitpunkt t11, wie in Fig. 5B gezeigt. Das externe -Signal fällt zum Zeitpunkt t11 ab, wodurch das interne -Signal entsprechend abfällt. Andererseits werden das interne -Signal und das interne -Signal auf einem L-Potential gehalten, wie dies in Fig. 5C gezeigt ist. Als Ergebnis fällt das Testsignal zum Zeitpunkt t11 ab, wie in Fig. 5D gezeigt, um dieselbe Situa­ tion wie in Fig. 2 zu erzeugen. Mit anderen Worten, der Test­ betrieb wird gestartet, obwohl der Beginn des Testbetriebs von außen nicht notwendig gemacht wurde. Mit anderen Worten, der Betrieb im Testmodus wird gestartet, obwohl ein gewöhnlicher Lese- oder Schreibbetrieb notwendig ist. Dies führt zu Unan­ nehmlichkeiten bei einem Test vor dem Ausliefern der DRAMSs (einem Test in der Fabrik), wie es an späterer Stelle be­ schrieben werden wird.

Die Fig. 6 zeigt ein Blockdiagramm des in Fig. 1 gezeigten Testbetriebs-Steuerkreises bzw. der Testbetriebs-Steuerschal­ tung 14. Wie in Fig. 6 gezeigt, umfaßt der Testbetriebs-Steu­ erkreis 14 einen -vor--Freigabe-Erkennungskreis 61 zum Erkennen eines Abfalls des internen -Signals vor einem Ab­ fall des internen -Signals, einen -vor--Freigabe-Er­ kennungskreis 62 zum Erkennen eines Abfalls des internen - Signals vor einem Abfall des internen -Signals und einen -vor--Freigabe-Erkennungskreis 63 zum Erkennen eines Ab­ falls des internen -Signals vor einem Abfall des internen -Signals. Sobald eine vorbestimmte Bedingung entdeckt ist, bewirken die Erkennungskreise 61, 62 und 63 das Abfallen der Erkennungssignale , bzw. . Das bedeutet, wenn die Bestimmung des Testbetriebsstarts erkannt wird, daß die Erken­ nungskreise 61 und 62 Signale bzw. von L-Potential ausgeben. Ein Testbetriebs-Steuerkreis 64 legt den Teststart­ impuls an einem Haltekreis 65 an als Reaktion auf die Si­ gnale und . Der Haltekreis 65 erzeugt das Testsignal auf L-Potential, indem er den Impuls hält.

Andererseits bewirkt die Erkennung der Bestimmung des Testbe­ triebsendes nur den Abfall des Ausgangssignals im Erken­ nungskreis 61. Der Testbetriebs-Steuerkreis 64 legt den Testendeimpuls an den Haltekreis 65 an als Reaktion auf das Signal . Der Haltekreis 65 bewirkt den Anstieg des Testsi­ gnals als Reaktion auf den Impuls . Zusätzlich bewirkt die Bestimmung des Nur--Auffrischungsbetriebs nur den Ab­ fall des Ausgangssignals des Erkennnungskreises 63. Der Testbetriebs-Steuerkreis erzeugt den Testendeimpuls als Re­ aktion auf das Signal , wodurch das Ansteigen des Testsi­ gnals bewirkt wird. Der -vor--Freigabe-Erkennungs­ kreis 63 und ein Teil des Testbetriebs-Steuerkreises 64 bilden einen Kreis 70 zum Verhindern einer Rücksetzung des Testbe­ triebs.

Das Flußdiagramm in Fig. 7 zeigt die Reihenfolge der Tests ei­ nes DRAMs vor der Auslieferung. Unter Bezug auf Fig. 7 wird zuerst ein DC-Test in Schritt 51 durchgeführt, während dem die DRAMs im gewöhnlichen Betriebsmodus betrieben werden und der Stromverbrauch gemessen wird. Dann wird in Schritt 52 ein Funktionstest durchgeführt. Im Funktionstest wird überprüft, ob die DRAMs einen gewünschten Betrieb in mehreren gewöhnli­ chen Betriebsmodi durchführen. In Schritt 53 wird ein Test der Eingangspegelgrenzen durchgeführt. Im Test der Eingangpegel­ grenzen wird ein Spannungsbereich erfaßt, der einen normalen Betrieb erlaubt, indem H oder L-Spannungspotentiale von extern angelegten Eingangs- oder Steuersignalen variiert werden. Wäh­ rend Schritt 54 wird ein Test der zeitlichen Grenzen durchge­ führt. Im Test der zeitlichen Grenzen wird die Grenze ermit­ telt, bis zu der die DRAMs einen gewünschten Betrieb als Reak­ tion auf ein von außen angelegtes Steuersignal durchführen können, indem die Taktzeit des Steuersignals verändert wird.

In den in Fig. 7 gezeigten Testschritten 51 bis 54 wird eine Überprüfung durchgeführt, ob die DRAMs einen erforderlichen Standard erfüllen oder gebrauchstauglich sind, und DRAMs, die diesen Erfordernissen nicht gerecht werden, werden als defekt betrachtet (durchgefallen). Andererseits werden nur diejenigen DRAMS, die alle diese Erfordernisse erfüllen, als nicht defekt betrachtet und entsprechend ausgeliefert (bestanden). Es sollte bemerkt werden, daß in allen der in Fig. 7 gezeigten Tests 51 bis 54 die DRAMs zu jeder Zeit in einem gewöhnlichen Betriebsmodus betrieben werden sollten.

Wie beschrieben, sollen die Tests vor der Auslieferung in ei­ nem gewöhnlichen Betriebsmodus entsprechend der Testsequenz nach Fig. 7 durchgeführt werden. Daher sollte der Wechsel ei­ nes Betriebszustands der DRAMs vom gewöhnlichen Betrieb in einen Testbetrieb ohne externen Befehl vermieden werden. Wenn die DRAMs während der in Fig. 7 gezeigten Testsequenz in einen unerwünschten Testmodus versetzt werden, zeigt das Testergeb­ nis ein negatives Ergebnis, obwohl keiner der DRAMs defekt ist. Dies bedeutet, daß ein normaler Testbetrieb nicht möglich ist. Es ist daher notwendig, Situationen wie die in den Fig. 5A bis 5D gezeigten während eines Tests vor dem Ausliefern zu verhindern.

Aus der 36 39 169 C2 ist eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruchs 1 bekannt, die durch Anlegen von Signalen über die RAS- und CAS-Eingangsanschlüsse in einen Testmodus versetzt werden kann. Jedoch muß bei der beschriebenen Vorrichtung ein Spannungspegel für das CAS-Signal gewählt werden, der höher als der normale "H"-Pegel ist, um den Testmodus zu aktivieren.

Aufgabe der vorliegenden Erfindung ist es, einen Halblei­ terspeicher zu schaffen, der das Eintreten in einen unerwünschten Be­ triebszustand verhindert, wobei dieser Betriebszustand durch eine Kombination eines externen -Signals und eines externen -Si­ gnals bewirkt wird.

Die Aufgabe wird durch den Halbleiterspeicher nach dem Patentanspruch 1 gelöst. Ausführungsformen sind in den Unteransprüchen gekennzeichnet.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockdiagramm eines herkömmlichen DRAM;

Fig. 2 ein Zeitablaufdiagramm, das einen Anfang eines Testbetriebs zeigt;

Fig. 3 ein Zeitablaufdiagramm, das ein Ende des Testbe­ triebs zeigt;

Fig. 4 ein Schaltbild, das den -Eingangskreis, den - Eingangskreis und den -Eingangskreis nach Fig. 1 zeigt;

Fig. 5A bis 5D Zeitablaufdiagramme, die die in herkömmlichen Eingangskreisen erzeugten Probleme erklären;

Fig. 6 ein Blockdiagramm des in Fig. 1 gezeigten Testbe­ triebs-Steuerkreises;

Fig. 7 ein Flußdiagramm der Tests an einem DRAM vor der Auslieferung;

Fig. 8 ein Schaltbild eines -Eingangskreises, eines -Eingangskreises und eines -Eingangskreises entsprechend einer Ausführungsform der vorliegenden Erfindung;

Fig. 9A bis 9D Zeitablaufdiagramme, die den Betrieb der in Fig. 8 gezeigten Eingangskreise erklären;

Fig. 10 ein Diagramm, das ein Layout des den -Eingangs­ kreis bildenden Inverters in Fig. 8 zeigt;

Fig. 11 ein Diagramm, das ein Layout des den -Eingangs­ kreis bildenden Inverters in Fig. 8 zeigt.

Wie in Fig. 8 gezeigt, beinhaltet ein -Eingangskreis 100a einen Inverter 21a mit einer Schwellspannung V_TRAS. Ein - Eingangskreis 200a beinhaltet einen Inverter 22a mit einer Schwellspannung V_TCAS. Ein -Eingangskreis 300a beinhaltet einen Inverter 23a mit einer Schwellspannung V_TWE. Jeder Wert der drei Schwellspannungen V_TRAS, V_TCAS, V_TWE wird so einge­ stellt, daß er dem folgenden Ausdruck entspricht.

V_TRAS<V_TCAS=V_TWE (1)

Die Schwellspannung V_TRAS des Inverters 21a wird z. B. durch Steuern des Kanalbreitenverhältnisses eines pMOS-Transistors Q11 und eines nMOS-Transistors Q12 eingestellt. Entsprechend wird die Schwellspannung V_TGAS durch Steuern eines Kanalbrei­ tenverhältnisses eines pMOS-Transistors Q21 und eines nMOS- Transistors Q22 eingestellt.

Die Fig. 10 zeigt den pMIS-Transistor Q11 und den nMIS-Transi­ stor Q12, die den Inverter 21a bilden. Der Transistor Q11 weist eine Kanalbreite W11 auf. Der Transistor Q12 besitzt eine Kanalbreite W12, die kleiner als W11 ist. Die Bezugszei­ chen N11, N12 und N13 in Fig. 10 entsprechen den Positionen der Knoten N11, N12 bzw. N13, wie in Fig. 8 gezeigt.

Die Fig. 11 zeigt den pMOS-Transistor Q21 und den nMOS-Transi­ stor Q22, die den Inverter 22a bilden. Der Transistor Q21 weist eine Kanalbreite W21 auf. Der Transistor Q22 besitzt eine Kanalbreite W22. Die Bezugszeichen N21, N22 und N23 ent­ sprechen auch den Positionen der in Fig. 8 gezeigten Knoten.

Um den oben beschriebenen Zusammenhang (1) zu erfüllen, werden die Kanalbreiten W11, W12, W21 und W22 der Transistoren Q11, Q12, Q21und Q22 so festgelegt, daß sie den folgenden Zusam­ menhang erfüllen.

W12/W11<W22/W21 (2)

Man kann die folgenden Vorteile erhalten, wenn die Schwell­ spannungen des -Eingangskreises 100a, des -Eingangskrei­ ses 200a und des -Eingangskreises 300a so festgelegt werden, daß sie die Bedingung des Ausdrucks (1) erfüllen.

Wie in Fig. 9A gezeigt, wird angenommen, daß die H-Potentiale des externen -Signals, des externen -Signals und des ex­ ternen -Signals niedriger sind als der Spannungswert der Schwellspannung V_TRAS und höher als die Schwellspannungen V_TCAS und V_TWE. Es wird zusätzlich angenommen, daß das externe -Signal, das externe -Signal und das externe -Signal zum Zeitpunkt t11 abfallen und zum Zeitpunkt t12 ansteigen. Da im in Fig. 8 gezeigten -Eingangskreis 100a die Schwellspan­ nung V_TRAS auf einen höheren Pegel als der Spannungswert V_IH, dem H-Potential des externen -Signals, gesetzt ist, wird die interne -Signalleitung auf einem L-Potential wie in Fig. 9B gezeigt gehalten. Da die Schwellspannungen V_TCAS und V_TWE niedriger als der Spannungswert V_IH gesetzt sind, ändern sich das interne -Signal und das interne -Signal als Re­ aktion auf das externe -Signal und das externe -Signal, wie in Fig. 9C gezeigt. Da das interne -Signal auf L-Poten­ tial verbleibt, bleibt das vom Testbetriebs-Steuerkreis 14 er­ zeugte Testsignal auf hohem Potential, wodurch verhindert wird, daß der mit den Eingangskreisen 100a, 200a und 300a ver­ sehene DRAM in Fig. 8 in einen unerwünschten Testbetriebsmodus versetzt wird.

Dadurch, daß die Schwellspannung V_TRAS für das externe -Si­ gnal höher gewählt wurde als die Schwellspannungen V_TCAS und V_TWE, ist eine Bestimmung eines L-Potentials des externen - Signals leichter als eine Bestimmung eines L-Potentials des externen -Signals. Das interne -Signal wechselt daher leichter auf ein L-Potential verglichen mit dem internen - Signal und dem internen -Signal. Folglich ist ein wie in Fig. 2 gezeigter Wechsel, daß ein internes -Signal nach der Bewegung des internen - und des internen -Signals auf L- Potential abfällt, fast unmöglich. Es ist daher möglich zu verhindern, daß der DRAM in einem Testmodus betrieben wird, ohne daß eine Anforderung für einen Start eines Testbetriebs vorlag.

In einem Test des DRAM mit den in Fig. 8 gezeigten Eingangs­ kreisen 100a, 200a und 300a, der entsprechend der in Fig. 7 gezeigten Testsequenz durchgeführt wird, ist ein Betriebsmodus fast nie aus Versehen in den Testmodus gewechselt. Mit anderen Worten, der DRAM kann seinen Betrieb leicht unter einem gewöhnlichen Betriebsmodus forsetzen. Folglich arbeitet der DRAM in einem gewöhnlichen Betriebsmodus während des in Fig. 7 gezeigten Tests, so daß ein korrektes Testergebnis erhalten werden kann, ohne daß ein Test erneut durchgeführt werden muß.

Während in der Ausführungsform nach Fig. 8 die Schwellspannung gesteuert wird, indem die Kanalbreiten der die Inverter 21a, 22a und 23a der entsprechenden Eingangskreise 100a, 200a und 300a bildenden Transistoren festgelegt werden, ist die Steue­ rung der Schwellspannung nicht hierauf beschränkt, und es sollte erwähnt werden, daß dies auch erreicht werden kann, wenn z. B. eine Gatelänge dieser Transistoren oder eine Diffu­ sionskonzentration der Transistoren kontrolliert verändert wird. Es sollte ferner erwähnt werden, daß die Steuerung der Kanalbreite z. B. des Transistors Q13 im -Eingangskreis sich auf die Steuerung der Schwellspannung auswirkt. Das bedeutet, es ist sinnvoll, ein Verhältnis der Kanalbreite W13 des Tran­ sistors Q13 und des Transistors Q11, d. h. W13/W11, kleiner zu setzen als ein Verhältnis im Inverter 22a des -Eingangs­ kreises 200a. Mit anderen Worten, die Schwellspannung V_TRAS kann gesteuert werden, indem eine Kanalbreite mindestens eines Transistors der den Inverter 21a bildenden Transistoren Q11 bis Q13 geändert wird.

Während in der Vorrichtung nach Fig. 8 die Schwellspannungen so gesetzt sind, daß die den Ausdruck (1) erfüllen, sollte festgestellt werden, daß die Schwellspannung T_WE für das ex­ terne -Signal beliebig ist. Das bedeutet, daß mindestens die Schwellspannungen V_TRAS und V_TCAS den Ausdruck (1) erfüllen sollten.

Während CMOS-Inverter 21a, 22a und 23a in der Ausführungsform nach Fig. 8 benutzt werden, sollte ferner festgestellt werden, daß an deren Stelle auch nMOS-Inverter benutzt werden können.

Claims (7)

1. Halbleiterspeicher, der unter einem von einer Kombination von extern angelegten ersten und zweiten Zustandssteuersignalen (, ) vorbestimmten Betriebsmodus betreibbar ist, wobei das erste und das zweite Zustandssteuersignal (, ) einen ersten bzw. einen zweiten Logikzustand (L, H) entsprechend ihres Potentials einnehmen können, miteiner zum Empfangen des ersten Zustandssteuersignals () verbundenen ersten Bestimmungseinrichtung (22a) zum Bestimmen eines Logikzustands des ersten Zustandssteuersignals (),einer zum Empfangen des zweiten Zustandssteuersignals () verbundenen zweiten Bestimmungseinrichtung (21a) zum Bestimmen eines Logikzustands des zweiten Zustandssteuersignals (),
einer mit der ersten und zweiten Bestimmungseinrichtung (21a, 22a) verbundenen Betriebsmodus-Erkennungsvorrichtung (14) zum Erfassen des Vorliegens des vorbestimmten Betriebsmodus, dadurch gekennzeichnet, daß
Schwellspannungspegel der ersten und zweiten Bestimmungseinrichtung (21a, 22a) so festgelegt sind, daß der Schwellspannungspegel der ersten Bestimmungseinrichtung (22a) niedriger als der der zweiten Bestimmungseinrichtung (21a) ist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Bestimmungseinrichtung (22a) eine zum Empfangen des ersten Zustandssteuersignals verbundene erste Invertiervorrichtung (22a) aufweist und
die zweite Bestimmungseinrichtung (21a) eine zum Empfangen des zweiten Zustandssteuersignals verbundene zweite Invertiervorrichtung (21a) aufweist.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß
die erste Invertiervorrichtung (22a) einen ersten Feldeffekttransistor (Q21) des einen Leitungstyps und einen zweiten Feldeffekttransistor (Q22) des entgegengesetzten Leitungstyps aufweist, die in Reihe zwischen einem ersten und zweiten Spannungsversorgungspotential verbunden sind,
die zweite Invertiervorrichtung (21a) einen dritten Feldeffekttransistor (Q11) des einen Leitungstyps und einen vierten Feldeffekttransistor (Q12) des entgegengesetzten Leitungstyps aufweist, die in Reihe zwischen dem ersten und zweiten Spannungsversorgungspotential verbunden sind, und
die Schwellspannungen durch Festlegen der Kanalbreite des ersten bis vierten Feldeffekttransistors (Q21, Q22, Q11, Q12) festgelegt sind.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
der vorbestimmte Betriebsmodus einen Testmodus zum Testen des Halbleiterspeichers ist,
die Betriebszustands-Erkennungsvorrichtung (14) eine von der ersten und der zweiten Bestimmungseinrichtung (22a, 21a) abhängige Testbetriebs-Steuereinrichtung (14) aufweist zum Versetzen des Betriebs des Halbleiterspeichers in den Testmodus.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daßdas erste Zustandssteuersignal ein Spaltenadreß-Taktsignal () aufweist,das zweite Zustandssteuersignal ein Zeilenadreß-Taktsignal () aufweist,
der erste Logikzustand durch L-Potential definiert ist und
der zweite Logikzustand durch H-Potential definiert ist.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Halbleiterspeicher einen dynamischen Schreib-/Lesespeicher (DRAM) umfaßt.

7. Halbleiterspeicher nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Betriebsmodus-Erkennungsvorrichtung (14) zum Erkennen des Testmodus als Reaktion auf den Wechsel des internen -Signals von einem H-Pegel auf einen L-Pegel reagiert, während sich das interne -Signal auf L-Pegel befindet.