DE3901868C1 - Channel distributor for plesiochronous signals - Google Patents
Channel distributor for plesiochronous signalsInfo
- Publication number
- DE3901868C1 DE3901868C1 DE19893901868 DE3901868A DE3901868C1 DE 3901868 C1 DE3901868 C1 DE 3901868C1 DE 19893901868 DE19893901868 DE 19893901868 DE 3901868 A DE3901868 A DE 3901868A DE 3901868 C1 DE3901868 C1 DE 3901868C1
- Authority
- DE
- Germany
- Prior art keywords
- signals
- signal
- switching matrix
- stuffing
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1641—Hierarchical systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Description
Die Erfindung betrifft einen elektronisch gesteuerten Kanalverteiler für plesiochrone Digitalsignale mit Eingangs- und Ausgangseinheiten für Digitalsignale mit Bitraten zweier benachbarter, sich durch einen Multiplexfaktor n unterscheidenden Ebenen der CCITT-Digitalsignalhierarchien, mit einem synchronen Koppelfeld, mit einer Koppelfeldsteuerung und mit einer Taktzentrale.The invention relates to an electronically controlled channel distributor for plesiochronous digital signals with input and output units for digital signals with bit rates of two adjacent levels of the CCITT digital signal hierarchies, which differ by a multiplex factor n , with a synchronous switching matrix, with a switching matrix control and with a clock center.
Die europäische Digitalsignalhierarchie umfaßt Bitraten von 2,048 Mbit/s, 8,448 Mbit/s, 34,368 Mbit/s, 139,264 Mbit/s und 564,992 Mbit/s und die nordamerikanische 1,544 Mbit/s, 3,152 Mbit/s, 6,312 Mbit/s, 44,736 Mbit/s und 274,176 Mbit/s. Der Multiplexfaktor gibt an, wie viele Digitalsignale einer Hierarchieebene von einem Digitalsignal der nächst höheren aufgenommen werden können.The European digital signal hierarchy includes bit rates of 2.048 Mbit / s, 8.448 Mbit / s, 34.368 Mbit / s, 139.264 Mbit / s and 564.992 Mbit / s and the North American 1.544 Mbit / s, 3.152 Mbit / s, 6.312 Mbit / s, 44.736 Mbit / s and 274.176 Mbit / s. The Multiplex factor specifies how many digital signals on a hierarchy level taken from a digital signal of the next higher can be.
In der Zeitschrift "telcom report Special - Multiplex- und Leitungseinrichtungen", 10. Jahrgang, März 1987, Seiten 51 bis 61 sind auf dem Markt befindliche Digitalsignal-Multiplexgeräte beschrieben, die Multiplex- und Stopfeinrichtungen sowie Demultiplex- und Entstopfeinrichtungen enthalten, welche neben Stopfinformationen und Stopfbits systeminterne Signale einfügen bzw. ausblenden können.In the magazine "telcom report Special - Multiplex- und Line facilities ", 10th year, March 1987, pages 51 to 61 are digital signal multiplexing devices on the market described, the multiplexing and stuffing devices and demultiplexing and contain stuffing devices, which in addition to stuffing information and stuff bits insert system-internal signals or can hide.
Aus der deutschen Patentschrift DE 28 46 960 C 2 ist weiter die Einblendung einer synthetischen Stopfinformation bekannt, die ein festes Stopfbitmuster anzeigt.From the German patent DE 28 46 960 C 2 is the Fade-in of synthetic stuffing information known indicates a fixed stuffing bit pattern.
In der deutschen Offenlegungsschrift DE 35 11 352 A 1 ist eine Koppeleinrichtung beschrieben, bei der, von einem zentralen Takt gesteuert, in eingangsseitigen Umsetzern plesiochrone Breitband-Digitalsignale unter Stopfen in Zusatzsignale enthaltende Zwischen-Digitalsignale umgesetzt und nach Durchlaufen eines Koppelfeldes in ausgangsseitigen Umsetzern wieder zu plesiochronen Breitband-Digitalsignalen rückumgesetzt werden. Durch die Anwendung des Positiv-Stopfverfahrens auf das einzelne Digitalsignal ist bei gemeinsamem Takt eine Verteilung der Breitband-Digitalsignale möglich.In German patent application DE 35 11 352 A 1 there is one Coupling device described in the case of a central Clock controlled, plesiochronous in the converters on the input side Broadband digital signals plugged into additional signals Intermediate digital signals implemented and after passing through of a switching matrix in output converters plesiochronous broadband digital signals are converted back. By applying the positive tamping process to the individual Digital signal is a distribution with a common clock of broadband digital signals possible.
Aus den Seiten 75 bis 81 der bereits genannten Zeitschrift "telcom report" ist ein Digitalkanalverteiler bekannt, der 64-kbit/s-Signale von acht 2-Mbit/s-Signalen beliebig zu rangieren vermag.From pages 75 to 81 of the magazine already mentioned "telcom report" is a digital channel distributor known 64 kbit / s signals from eight 2 Mbit / s signals as required can maneuver.
Aus der europäischen Patentanmeldung EP 01 86 141 A2 ist schließlich noch ein Muldex mit Kanalverteiler für Digitalsignale verschiedener Hierarchieebenen bekannt.From European patent application EP 01 86 141 A2 finally a Muldex with channel distributor for digital signals different hierarchy levels.
Digitalkanalverteiler sind übertragungstechnische Einrichtungen, die eine optimierte und zuverlässige Netzverwaltung durch das automatische Ersatzschalten defekter Leitungen ermöglichen.Digital channel distributors are transmission technology devices through an optimized and reliable network management enable automatic replacement switching of defective lines.
Der Erfindung liegt die Aufgabe zugrunde, einen elektronisch steuerbaren Digitalkanalverteiler zu realisieren, der Digitalsignale mit der Bitrate einer Ebene der Digitalsignalhierarchie sowohl transparent, beispielsweise für Fernsehsignale und Breitband-Datensignale, durchzuschalten, als auch nicht transparent, beispielsweise für Fernsprechsignale, Tonprogrammsignale oder Datensignale, entweder vollständig oder auf verschiedene Ausgangssignale verteilt, durchzuschalten vermag und der Digitalsignale mit der Bitrate der nächst niedrigeren Ebene transparent durchschalten kann.The invention has for its object an electronic controllable digital channel distributor to realize the digital signals at the bit rate of a level of the digital signal hierarchy both transparent, for example for television signals and Broadband data signals to switch through as well as not transparent, for example for telephone signals, sound program signals or data signals, either completely or on different ones Output signals distributed, can switch and the digital signals with the bit rate of the next lower level can switch through transparently.
Diese Aufgabe wird erfindungsgemäß mit den Merkmalen des Patentanspruchs 1 gelöst.This object is achieved with the features of claim 1 solved.
Eine erhebliche Reduzierung des Aufwandes ergibt sich dadurch, daß in der Ausgangseinheit für D 2 a- und D 2 b-Signale das Entstopfen und das Wiederstopfen von D 1-Signalen nicht nötig ist. Die D 2 a- und D 2 b-Signale werden durch Entstopfen zurückgewonnen. Es entfällt ein n-faches Entstopfen der D 4-Signale und deren anschließendes Multiplexen.A considerable reduction in the effort arises from the fact that in the output unit for D 2 a and D 2 b signals, there is no need to unplug and re-stuff D 1 signals. The D 2 a and D 2 b signals are recovered by unplugging. There is no n- fold unblocking of the D 4 signals and their subsequent multiplexing.
Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.Embodiments of the invention can be found in the subclaims.
Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert.The invention is described below using exemplary embodiments explained in more detail.
Fig. 1 zeigt ein Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers, Fig. 1 is a high level block diagram showing the channel distributor according to the invention,
Fig. 2 zeigt eine Eingangseinheit für n Digitalsignale der unteren Ebene, Fig. 2 shows an input unit for n digital signals of the lower level,
Fig. 3 zeigt eine Eingangseinheit für ein Digitalsignal der oberen Ebene, Fig. 3 shows an input unit for a digital signal of the upper level,
Fig. 4 zeigt eine Ausgangseinheit für ein Digitalsignal der oberen Ebene, Fig. 4 shows an output unit for a digital signal of the upper level,
Fig. 5 zeigt eine Ausgangseinheit für n Digitalsignale der unteren Ebene und Fig. 5 shows an output unit for n digital signals of the lower level and
Fig. 6 zeigt ein modifiziertes Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers. Fig. 6, a modified high-level block diagram showing the channel distributor according to the invention.
Die Fig. 1 zeigt ein Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers für die 139,264-Mbit/s-Ebene und die 34,368-Mbit/s-Ebene. Die Anordnung enthält einen Verteilereingang 1 für ein D 2 a- oder D 2 b-Signal (139,264 Mbit/s), Verteilereingänge 2 bis 5 für D 1-Signale (34,368 Mbit/s), eine Eingangseinheit 6 für ein D 2 a- oder D 2 b-Signal, eine Eingangseinheit 7 für vier D 1-Signale, eine Taktzentrale 8, ein Koppelfeld 9, eine Koppelfeldsteuerung 10, eine Ausgangseinheit 11 für ein D 2 a- oder D 2 b-Signal, eine Ausgangseinheit 12 für vier D 1-Signale, einen Verteilerausgang 13 für ein D 2 a- oder D 2 b-Signal und Verteilerausgänge 14 bis 17 für vier D 1-Signale. Beide Eingangseinheiten 6 und 7 und Ausgangseinheiten 11 und 12 können in beliebiger aber gleicher Anzahl an das Koppelfeld 9 angeschaltet werden. Fig. 1 shows a high level block diagram of the channel distributor according to the invention for 139.264-Mbit / s level, and the 34.368 Mbit / s level. The arrangement contains a distributor input 1 for a D 2 a or D 2 b signal (139.264 Mbit / s), distributor inputs 2 to 5 for D 1 signals (34.368 Mbit / s), an input unit 6 for a D 2 a - or D 2 b signal, an input unit 7 for four D 1 signals, a clock center 8 , a switching matrix 9 , a switching matrix controller 10 , an output unit 11 for a D 2 a or D 2 b signal, an output unit 12 for four D 1 signals, a distributor output 13 for a D 2 a or D 2 b signal and distributor outputs 14 to 17 for four D 1 signals. Both input units 6 and 7 and output units 11 and 12 can be connected to the switching matrix 9 in any number but the same number.
Die D 1- und D 2 b-Signale werden transparent und die D 2 a-Signale nicht transparent durchgeschaltet.The D 1 and D 2 b signals are switched through transparently and the D 2 a signals are not switched through transparently.
Fig. 2 zeigt eine Eingangseinheit 6 detailliert. Diese enthält einen ersten Zweig für D 2 a-Signale mit einer Demultiplex- und Entstopfeinrichtung 18, einer Multiplex- und Stopfeinrichtung 19 und einer Synthetisch-Stopf- und Einfügungseinrichtung 21 sowie einen zweiten Zweig für D 2 b-Signale mit einer Stopf- und Einfügungseinrichtung 25. Weiter enthält die Eingangseinheit 6 einen von der Koppelfeldsteuerung 10 gesteuerten Umschalter 27 und einen Seriell/Parallel-Umsetzer 28. Fig. 2 shows an input unit 6 in detail. This contains a first branch for D 2 a signals with a demultiplexing and stuffing device 18 , a multiplexing and stuffing device 19 and a synthetic stuffing and insertion device 21, and a second branch for D 2 b signals with a stuffing and insertion device 25th The input unit 6 also contains a changeover switch 27 controlled by the switching matrix controller 10 and a serial / parallel converter 28 .
Ein am Verteilereingang 1 eintreffendes, nicht transparent durchzuschaltendes D 2 a-Signal wird in der Demultiplex- und Entstopfeinrichtung 18 mit Hilfe eines aus dem D 2 a-Signal rückgewonnenen Taktes in vier D 1-Signale zerlegt. Diese werden in der Multiplex- und Stopfeinrichtung 19 mit einem für alle Digitalsignale an den Verteilereingängen gemeinsamen internen 139,264-MHz-Takt T 1 zu einem D 2 a*-Signal zusammengesetzt. In der Synthetisch-Stopf- und Einfügungseinrichtung 21 wird das D 2 a*-Signal anschließend in den Hilfsrahmen eines Hilfsdigitalsignals (D 3-Signal) einer Bitrate von 150,869 Mbit/s mit Hilfe eines Taktes T 2 gleicher Frequenz am Eingang 24, der synchron zum Takt T 1 am Eingang 20 ist und eines Hilfsrahmentaktes T 5 am Eingang 23 eingefügt. Über den Eingang 22 werden Koppelfeld- Steuersignale, Meldebits, Leerbits und ein Hilfs-Rahmenkennungswort zugeführt, das im Hilfsrahmen den Rahmenanfang festlegt. Da die Takte T 1 und T 2 synchron sind, ist ein Stopfen nicht erforderlich. Damit ausgangsseitig eine einheitliche Signalverarbeitung möglich ist, wird dafür synthetisch gestopft, und zwar mit Blöcken von vier Bits, damit die Teilsignale bei der Seriell/Parallel-Umsetzung immer an dem gleichen Ausgang auftreten. Die Koppelfeldsteuerung 10, die über die Art des am Verteilereingang 1 anliegenden Digitalsignals informiert ist, schaltet den Umschalter 27 in die dargestellte Lage, so daß das D 3-Signal an den Seriell/Parallel-Umsetzer 28 gelangt, der dieses mit Hilfe des Taktes T 2 in vier Teil-Hilfsdigitalsignale (D 4-Signale) zerlegt und über die Ausgänge 29 bis 32 abgibt. Dies ist bei Unterteilung des Hilfsrahmens in vier bitweise verschachtelte gleiche Teilhilfsrahmen möglich. Die Koppelfeld- Steuerung 10 veranlaßt die Einfügung von Koppelfeld-Prüfsignalen in den Eingangseinheiten 6 und 7 und deren Auswertung in den Ausgangseinheiten 11 und 12 des Koppelfelds. Ein Takt T 3 (= T 2/4) einer Frequenz von 37,717 MHz steuert das Koppelfeld 9.A D 2 a signal arriving at the distributor input 1 and not to be switched through transparently is broken down into four D 1 signals in the demultiplexing and unblocking device 18 with the aid of a clock recovered from the D 2 a signal. These are assembled in the multiplexing and stuffing device 19 with an internal 139.264 MHz clock T 1 common to all digital signals at the distributor inputs to form a D 2 a * signal. In the synthetic stuffing and insertion device 21 , the D 2 a * signal is then in the subframe of an auxiliary digital signal ( D 3 signal) with a bit rate of 150.869 Mbit / s using a clock T 2 of the same frequency at the input 24 , which is synchronous is the clock T 1 on input 20 and an auxiliary frame clock T 5 inserted at the input of the 23rd Via the input 22 , switching matrix control signals, message bits, empty bits and an auxiliary frame identifier word are supplied, which determine the beginning of the frame in the auxiliary frame. Since the clocks T 1 and T 2 are synchronous, tamping is not necessary. So that a uniform signal processing is possible on the output side, stuffing is carried out synthetically, with blocks of four bits, so that the partial signals always occur at the same output during the serial / parallel conversion. The switching matrix controller 10 , which is informed about the type of digital signal present at the distributor input 1 , switches the changeover switch 27 into the position shown, so that the D 3 signal arrives at the serial / parallel converter 28 , which uses the clock T. 2 broken down into four partial auxiliary digital signals ( D 4 signals) and output via outputs 29 to 32 . This is possible by dividing the subframe into four identical subframes nested bit by bit. The switching matrix controller 10 initiates the insertion of switching matrix test signals in the input units 6 and 7 and their evaluation in the output units 11 and 12 of the switching matrix. A clock T 3 (= T 2/4 ) of a frequency of 37.717 MHz controls the switching matrix 9 .
Ein transparent durchzuschaltendes D 2 b-Signal am Verteilereingang 1 wird in der Stopf- und Einfügungseinrichtung 25 in einen gleichen Hilfsrahmen mit Hilfe der Takte T 2 und T 5 eingefügt. Auch hier werden über einen Eingang 26 Koppelfeld-Prüfsignale, Meldebits, Leerbits und das Hilfs-Rahmenkennungswort eingefügt. Da das D 2 b-Signal plesiochron ist, muß ebenfalls vierbitweise gestopft werden. Im Hilfsrahmen sind die dafür notwendigen Zeitschlitze vorgesehen. Es wird ein D 3-Signal gebildet, das ebenfalls im Seriell/Parallel-Umsetzer 28 bitweise zerlegt wird. Da die entstehenden D 4-Signale stets zusammen durch das Koppelfeld 9 durchgeschaltet werden, ist bedeutungslos, was in den einzelnen D 4-Signalen enthalten ist.A transparent D 2 b signal to be switched through at distributor input 1 is inserted in the stuffing and insertion device 25 into an identical subframe with the aid of clocks T 2 and T 5 . Here, too, 26 switching matrix test signals, message bits, empty bits and the auxiliary frame identifier are inserted via an input. Since the D 2 b signal is plesiochronous, four-bit stuffing is also required. The necessary time slots are provided in the subframe. A D 3 signal is formed, which is also broken down bit by bit in the serial / parallel converter 28 . Since the resulting D 4 signals are always switched through together through the switching matrix 9 , what is contained in the individual D 4 signals is irrelevant.
Fig. 3 zeigt die Eingangseinheit 7 detailliert. Sie enthält eine Multiplex- und Stopfeinrichtung 33, eine Synthetisch- Stopf- und Einfügungseinrichtung 35 und einen Seriell/Parallel- Umsetzer 39. Diese Elemente 33, 35 und 39 entsprechen den Elementen 19, 21 und 28 in Fig. 2 und wirken wie diese. Dasselbe gilt für die Anschlüsse 34, 36, 37 und 38 gegenüber den Anschlüssen 20, 22, 23 und 24. Fig. 3 shows the input unit 7 in detail. It contains a multiplexing and stuffing device 33 , a synthetic stuffing and insertion device 35 and a serial / parallel converter 39 . These elements 33, 35 and 39 correspond to elements 19, 21 and 28 in FIG. 2 and act like them. The same applies to connections 34, 36, 37 and 38 compared to connections 20, 22, 23 and 24 .
Fig. 4 zeigt eine Ausgangseinheit 11 für ein D 2 a- oder ein D 2 b-Signal. Sie enthält eine Einrichtung 48 zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale, eine Phasenausgleichseinrichtung 49, eine Entstopfeinrichtung 52 und einen Parallel/Seriell-Umsetzer 53. Fig. 4 shows an output unit 11 for a D 2 a - or a D 2 b signal. It contains a device 48 for synchronizing and evaluating the switching matrix test signals, a phase compensation device 49 , a de-stuffing device 52 and a parallel / serial converter 53 .
An den Eingängen 44 bis 47 liegen vier D 4*-Signale aus dem Koppelfeld 9 an. In der Einrichtung 48 zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale werden sie auf den Hilfsrahmen synchronisiert. Da sie aus maximal vier verschiedenen Eingangseinheiten 6 oder 7 stammen können, treffen sie - worauf der * aufmerksam macht - nicht phasenmäßig gestaffelt ein. Dies wird in der Phasenausgleichseinrichtung 49 korrigiert. Die fünf Verbindungsleitungen 50 und 51 übertragen Synchronisiersignale. In der Entstopfeinrichtung 52 werden die eingefügten Signale entnommen, die außer den D 2 a- und D 2 b-Signalen in den Eingangseinheiten 6 und 7 in den Hilfsrahmen aufgenommen wurden. Die so reduzierten D 4-Signale werden im Parallel/Seriell-Umsetzer 53 mit Hilfe eines in der Entstopfeinrichtung 52 abgeleiteten Taktes T 4 am Eingang 55 in ein D 2 a- oder ein D 2 b-Signal am Verteilerausgang 13 umgesetzt.Four D 4 * signals from switching matrix 9 are present at inputs 44 to 47 . In the device 48 for synchronizing and evaluating the switching matrix test signals, they are synchronized with the subframe. Since they can originate from a maximum of four different input units 6 or 7 , they do not arrive in staggered phases, as the * draws attention to. This is corrected in the phase compensation device 49 . The five connecting lines 50 and 51 transmit synchronization signals. In the de-stuffing device 52 , the inserted signals are extracted which, in addition to the D 2 a and D 2 b signals, were recorded in the subframes in the input units 6 and 7 . The D 4 signals reduced in this way are converted in the parallel / serial converter 53 with the aid of a clock T 4 derived in the de-stuffing device 52 at the input 55 into a D 2 a or a D 2 b signal at the distributor output 13 .
Die Ausgangseinheit 12 nach Fig. 5 für vier D 1-Signale enthält eine Einrichtung 60 zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale und eine Phasenausgleichseinrichtung 62. Diese Elemente 60 und 62 entsprechen den Elementen 48 und 49 nach Fig. 4. Eine Entstopf- und Demultiplexeinrichtung 64 ist nachgeschaltet, die die Zusatzsignale des Hilfsrahmens und des D 2 a-Rahmens entnimmt. Letzteres erfüllt eine Demultiplexerfunktion. An den Verteilerausgängen 14 bis 17 treten D 1-Signale auf.The output unit 12 according to FIG. 5 for four D 1 signals contains a device 60 for synchronizing and evaluating the switching matrix test signals and a phase compensation device 62 . These elements 60 and 62 correspond to elements 48 and 49 according to FIG. 4. A de-stuffing and demultiplexing device 64 is connected downstream, which takes the additional signals from the subframe and the D 2 a frame. The latter fulfills a demultiplexer function. D 1 signals occur at the distributor outputs 14 to 17 .
Fig. 6 zeigt ein Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers, das von dem nach Fig. 1 insoweit abweicht, als Koppelfeld 9, Eingangseinheiten 6 und 7 einerseits und Ausgangseinheiten 11 und 12 andererseits räumlich getrennt angeordnet sind. Die Verbindungen werden über Parallel/Seriell- Umsetzer 66 und 67 bzw. 72 und 73, Leitungen 68 und 69 bzw. 74 und 75 und Seriell/Parallel-Umsetzer 70 und 73 bzw. 76 und 77 hergestellt. Die Anzahl der Leitungen wird somit auf ein Viertel reduziert. Fig. 6 is a high level block diagram showing the channel distributor according to the invention, which according to Fig. 1 deviates from the extent that switching matrix 9, input units 6 and 7 on the one hand and output units 11 and 12 on the other hand are arranged spatially separated. The connections are made via parallel / serial converters 66 and 67 or 72 and 73 , lines 68 and 69 or 74 and 75 and serial / parallel converters 70 and 73 or 76 and 77 . The number of lines is thus reduced to a quarter.
Die Parallel/Seriell-Umsetzer 66 und 67, die Leitungen 68 und 69 sowie die Seriell/Parallel-Umsetzer 70 und 71 können entfallen, wenn man die Eingangseinheiten 6 und 7 nach den Fig. 2 und 3 in der Ebene x trennt und die Seriell/Parallel-Umsetzer 28 und 39 räumlich dem Koppelfeld 9 zuordnet. Die Leitungen zwischen dem Umschalter 27 und dem Seriell/Parallel-Umsetzer 28 sowie zwischen der Synthetisch-Stopfeinrichtung 35 und dem Seriell/Parallel-Umsetzer 39 sind dann lang.The parallel / serial converters 66 and 67 , the lines 68 and 69 and the serial / parallel converters 70 and 71 can be omitted if the input units 6 and 7 according to FIGS. 2 and 3 are separated in the plane x and the serial / Parallel converters 28 and 39 spatially assign to the switching matrix 9 . The lines between the switch 27 and the serial / parallel converter 28 and between the synthetic stuffing device 35 and the serial / parallel converter 39 are then long.
Claims (4)
dadurch gekennzeichnet,
daß Eingangseinheiten (7) für n Digitalsignale der unteren Bitrate (D 1-Signale) vorgesehen sind, die in Übertragungsrichtung eine erste Multiplex- und Stopfeinrichtung (33) zur Gewinnung eines nicht transparent durchschaltbaren Digitalsignals der oberen Bitrate (D 2 a-Signal) mit Hilfe eines ersten Takts (T 1), eine Synthetisch-Stopf- und Einfügungseinrichtung (35), die das D 2 a-Signal unter Einfügung einer synthetischen Stopfinformation, Blöcken von n Stopfbits, Koppelfeld-Prüfsignalen, eines Hilfs-Rahmenkennungsworts, D 2 a-Teilrahmenkennungswörter und Leerbits in den Rahmen eines Hilfs-Digitalsignals (D 3-Signal) mit Hilfe eines zweiten Takts (T 2) eingefügt, der in einem festen Frequenzverhältnis zum ersten Takt (T 1) steht, und einen ersten Seriell/Parallel-Umsetzer (39) enthält, an dessen n Ausgängen (40-43) jeweils ein ein D 1-Signal mit zugehörigen Zusatzsignalen enthaltender Teil des D 3-Signals (D 4-Signal) auftritt,
daß Eingangseinheiten (6) für Digitalsignale der oberen Bitrate (D 2-Signale) mit einem ersten, der Verarbeitung nicht transparent durchzuschaltender D 2 a-Signale dienenden Zweig (18, 19, 21) und mit einem zweiten, der Verarbeitung transparent durchzuschaltender D 2 b-Signale dienenden Zweig (25) vorgesehen sind, die eingangsseitig parallel geschaltet sind und von denen jeweils einer ausgangsseitig über einen von der Koppelfeldsteuerung (10) steuerbaren Umschalter (27) mit einem zweiten Seriell/Parallel-Umsetzer (28) mit n Ausgängen (29-32) verbunden ist,
daß der erste Zweig (18, 19, 21) in Übertragungsrichtung eine Demultiplex- und Entstopfeinrichtung (18) zur Abtrennung von n D 1-Signalen, eine zweite Multiplex- und Stopfeinrichtung (19) zur Gewinnung eines D 2 a-Signals und eine zweite Synthetisch- Stopf- und Einfügungseinrichtung (21) enthält, die das D 2 a-Signal unter Einfügung einer synthetischen Stopfinformation, Blöcken von n Stopfbits, Koppelfeld-Prüfsignalen, eines Hilfs-Rahmenkennungsworts, D 2 a-Teilrahmenkennungswörter und Leerbits in den Rahmen des D 3-Signals mit Hilfe des zweiten Takts (T 2) einfügt,
daß der zweite Zweig aus einer Stopf- und Einfügeeinrichtung (25) besteht, die das D 2 b-Signal unter Einfügung einer Stopfinformation, Stopfbits, Koppelfeld-Prüfsignalen, des Hilfs- Rahmenkennungsworts und Leerbits in den Rahmen des D 3-Signals mit Hilfe des zweiten Takts (T 2) einfügt,
daß Ausgangseinheiten (11) für D 2 a- und D 2 b-Signale vorgesehen sind, die in Übertragungsrichtung eine erste Einrichtung (48) zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale, eine erste Phasenausgleichseinrichtung (49), eine Entstopfeinrichtung (52) und einen Parallel/Seriell-Umsetzer (53) mit n Eingängen Synchronisiersignalleitungen (49, 51) enthalten,
daß Ausgangseinheiten (12) für D 1-Signale vorgesehen sind, die in Übertragungsrichtung eine zweite Einrichtung (60) zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale, eine zweite Phasenausgleichseinrichtung (62) und eine Entstopf- und Demultiplexeinrichtung (64) sowie Synchronisiersignalleitungen (61/63) enthalten,
daß für das Koppelfeld (9) ein Koppelfeldtakt (T 3) vorgesehen ist, dessen Frequenz 1/ n der Frequenz des zweiten Taktes (T 2) beträgt und
daß die Taktzentrale (8) den ersten Takt (T 1), den zweiten Takt (T 2), den Koppelfeldtakt (T 3) und einen Hilfsrahmentakt (T 5) erzeugt. 1. Electronically controlled channel distributor for plesiochronous digital signals with input ( 6, 7 ) and output units ( 11, 12 ) for digital signals with bit rates of two adjacent levels of the CCITT digital signal hierarchies, which differ by a multiplex factor n , with a synchronous switching matrix ( 9 ), with a switching matrix control ( 10 ) and with a clock center ( 8 ),
characterized,
that input units ( 7 ) for n digital signals of the lower bit rate ( D 1 signals) are provided, which have a first multiplexing and stuffing device ( 33 ) in the transmission direction for obtaining a digital signal of the upper bit rate ( D 2 a signal) which cannot be switched through transparently With the help of a first clock ( T 1 ), a synthetic stuffing and insertion device ( 35 ), the D 2 a signal with the insertion of synthetic stuffing information, blocks of n stuffing bits, switching matrix test signals, an auxiliary frame identifier, D 2 a Subframe identification words and empty bits inserted into the frame of an auxiliary digital signal ( D 3 signal) with the aid of a second clock ( T 2 ), which is in a fixed frequency ratio to the first clock ( T 1 ), and a first serial / parallel converter ( 39 ), at the n outputs ( 40-43 ) of which a part of the D 3 signal ( D 4 signal) containing a D 1 signal with associated additional signals occurs,
that the input units (6) for digital signals of the upper bit rate (D 2 signals) with a first, processing is not transparent durchzuschaltender D 2 a signals serving branch (18, 19, 21) and with a second, the processing of transparent durchzuschaltender D 2 b signals serving branch ( 25 ) are provided, which are connected in parallel on the input side and of which one on the output side in each case via a switch ( 27 ) controllable by the switching matrix controller ( 10 ) with a second serial / parallel converter ( 28 ) with n outputs ( 29-32 ) is connected,
that the first branch ( 18, 19, 21 ) in the transmission direction a demultiplexing and de-stuffing device ( 18 ) for separating n D 1 signals, a second multiplexing and stuffing device ( 19 ) for obtaining a D 2 a signal and a second Synthetic stuffing and insertion device ( 21 ) contains the D 2 a signal by inserting synthetic stuffing information, blocks of n stuffing bits, switching matrix test signals, an auxiliary frame identifier, D 2 a subframe identifier and empty bits in the frame of the D 3 signal using the second clock ( T 2 ),
that the second branch consists of a stuffing and insertion device ( 25 ) which the D 2 b signal by inserting a stuffing information, stuffing bits, switching matrix test signals, the auxiliary frame identifier word and empty bits into the frame of the D 3 signal using the second bar ( T 2 )
that output units ( 11 ) for D 2 a and D 2 b signals are provided, which have a first device ( 48 ) in the transmission direction for synchronizing and evaluating the switching matrix test signals, a first phase compensation device ( 49 ), a de-stuffing device ( 52 ) and contain a parallel / serial converter ( 53 ) with n inputs of synchronizing signal lines ( 49, 51 ),
that output units ( 12 ) for D 1 signals are provided which, in the transmission direction, have a second device ( 60 ) for synchronizing and evaluating the switching matrix test signals, a second phase compensation device ( 62 ) and a de-stuffing and demultiplexing device ( 64 ) and synchronization signal lines ( 61/63 ) included,
that a switching network clock (T 3) is provided for the switching matrix (9) whose frequency is 1 / n of the frequency of the second clock (T 2) and is
that the clock center ( 8 ) generates the first clock ( T 1 ), the second clock ( T 2 ), the switching network clock ( T 3 ) and an auxiliary frame clock ( T 5 ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19893901868 DE3901868C1 (en) | 1989-01-23 | 1989-01-23 | Channel distributor for plesiochronous signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19893901868 DE3901868C1 (en) | 1989-01-23 | 1989-01-23 | Channel distributor for plesiochronous signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3901868C1 true DE3901868C1 (en) | 1990-03-22 |
Family
ID=6372606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19893901868 Expired - Fee Related DE3901868C1 (en) | 1989-01-23 | 1989-01-23 | Channel distributor for plesiochronous signals |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE3901868C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020830A1 (en) * | 1999-09-10 | 2001-03-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Arrangement, system and method for switching plesiochronous, hierarchical digital traffic signals |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0186141A2 (en) * | 1984-12-20 | 1986-07-02 | Siemens Aktiengesellschaft | Multiplexer demultiplexer with a channel distributor for digital signals of different hierarchical levels |
| DE2846960C2 (en) * | 1978-10-27 | 1986-10-02 | Siemens AG, 1000 Berlin und 8000 München | Multiplex device |
| DE3511352A1 (en) * | 1985-03-28 | 1986-10-09 | Siemens AG, 1000 Berlin und 8000 München | Method and coupling device for distribution of plesiochronous broadband digital signals |
| DE2455269C3 (en) * | 1973-11-27 | 1987-12-03 | Etat Francais, Vertreten Durch Den Staatsminister Fuer Das Post- Und Fernmeldewesen, Issy-Les-Moulineaux, Fr |
-
1989
- 1989-01-23 DE DE19893901868 patent/DE3901868C1/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2455269C3 (en) * | 1973-11-27 | 1987-12-03 | Etat Francais, Vertreten Durch Den Staatsminister Fuer Das Post- Und Fernmeldewesen, Issy-Les-Moulineaux, Fr | |
| DE2846960C2 (en) * | 1978-10-27 | 1986-10-02 | Siemens AG, 1000 Berlin und 8000 München | Multiplex device |
| EP0186141A2 (en) * | 1984-12-20 | 1986-07-02 | Siemens Aktiengesellschaft | Multiplexer demultiplexer with a channel distributor for digital signals of different hierarchical levels |
| DE3511352A1 (en) * | 1985-03-28 | 1986-10-09 | Siemens AG, 1000 Berlin und 8000 München | Method and coupling device for distribution of plesiochronous broadband digital signals |
Non-Patent Citations (1)
| Title |
|---|
| KOFFLER, Hans. KOOB, Ernst: Digitalsignal- Multiplengeräte für 8 und 34 Mbit/s, In: telcom report 10, 1987, Special "Multiplex- und Leitungseinrichtungen", S.51-61 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020830A1 (en) * | 1999-09-10 | 2001-03-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Arrangement, system and method for switching plesiochronous, hierarchical digital traffic signals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0429888B1 (en) | Method for transmitting a digital wide-band signal in a tributary group system over a network of a synchronous digital multiplex hierarchy | |
| EP0723344B1 (en) | Synchronous digital transmission system with hierarchical synchronisation network | |
| DE3047045A1 (en) | SERVICE INTEGRATED TRANSMISSION SYSTEM | |
| EP0571424B1 (en) | Process for the reception and issue of section overheads of and for stm-1 signals in a section overhead server of a network node | |
| DE2510281A1 (en) | DEMULTIPLEXER FOR A DIGITAL TIME MULTIPLEX TRANSMISSION SYSTEM | |
| EP0407851B1 (en) | Method for interconnecting multiplexed signals via cross-connectors | |
| EP0598455B1 (en) | Transmission system for synchronous digital hierarchy | |
| EP0415112B1 (en) | Cross-connection method for STM-1 signals of the synchronous-digital multiplexhierarchy | |
| DE19943625A1 (en) | Method and device for converting a SONET signal into an SDH signal | |
| EP0680215A2 (en) | Method for processing and reproducing data and circuits therefor | |
| DE3901868C1 (en) | Channel distributor for plesiochronous signals | |
| DE3902529A1 (en) | TIME SWITCHING | |
| EP0448927A1 (en) | Procedure for the transmission of time discrete information | |
| EP0006986B1 (en) | Data transmission system as well as method and circuit arrangement for running such a data transmission system | |
| DE3901867C1 (en) | Channel distributor for plesiochronous signals | |
| EP0434629B1 (en) | Method and apparatus for processing the signalling information within configurable multiplexers | |
| DE19722032A1 (en) | Transmission system for STM-1 signals of sync. digital hierarchy | |
| DE3335352A1 (en) | METHOD AND ARRANGEMENT FOR INSERTING A DIGITAL BINARY NARROW SIGNAL SIGNAL IN OR TO SEPARATE THIS NARROW SIGNAL SIGNAL FROM A TIME MULTIPLEXED SIGNAL | |
| EP0718996B1 (en) | STM-4 radio relay system | |
| DE60034540T2 (en) | Subscriber bus line with variable data rate | |
| DE3227780C2 (en) | ||
| EP0565890A2 (en) | Method and system for the transmission of a data signal in a VC-12-container in transmission channels | |
| DE60130480T2 (en) | METHOD AND DEVICE FOR DATA TRANSMISSION THROUGH A TDM BUS | |
| EP0993711B1 (en) | Method and circuit for adapting and switching through a data flow | |
| DE3906541C1 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8100 | Publication of the examined application without publication of unexamined application | ||
| D1 | Grant (no unexamined application published) patent law 81 | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |