DE3842100C2

DE3842100C2 - Steuerungsverfahren für ein Cache-System

Info

Publication number: DE3842100C2
Application number: DE3842100A
Authority: DE
Inventors: Akira Yamada; Tatsuo Yamada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-01-21
Filing date: 1988-12-14
Publication date: 1995-05-04
Anticipated expiration: 2008-12-15
Also published as: DE3842100A1; GB2214670B; GB2214670A; GB8828558D0

Description

Die vorliegende Erfindung betrifft ein Steuerungsverfahren für ein Cache-System, das in einem Computersystem mit Speichersystem verwendet wird und das dazu ausgebildet ist, im Falle einer Cache-Fehlanzeige mit hoher Geschwindigkeit auf das Speichersystem zuzugreifen.

Fig. 1 ist ein Blockschaltbild eines konventionellen Cache- Systems, wie es z. B. in der GB 2 011 679 A beschrieben wird, wobei die Bezugsziffer 1 eine CPU (Zentraleinheit) bezeichnet, die Bezugsziffer 2 einen Cache, wobei die CPU und der Cache über eine bidirektionale CPU-Cache-Signalleitung L1 Signale austauschen (senden bzw. empfangen). Die Bezugsziffer 3 bezeichnet ein Speicher system, welches über eine Verbindungsleitung L2, einen System-Bus SB, eine Verbindungsleitung L3, ein CPU-System bus-Interface 4 und eine Verbindungsleitung L4 mit der CPU 1 verbunden ist und welche über eine Verbindungsleitung L2, einen Systembus SB, eine Verbindungsleitung L5, ein Cache-Systembus-Interface 5 und eine Verbindungsleitung L6 mit dem Cache 2 verbunden ist.

Bei einem solchen Aufbau übermittelt die CPU 1 dem Cache 2 über die CPU-Cache-Signalleitung L1 ein Cache- Enable-Signal (Cache-Aktivierungs-Signal), um hierdurch die Verwendung oder die Nichtverwendung des Cache 2 zu bestimmen.

Wenn die CPU 1 das Cache-Enable-Signal in einen Nicht- Enable-Zustand versetzt, so daß der Cache 2 nicht verwendet wird, so greift die CPU 1 auf das Speichersystem 3 über die Verbindungsleitung L4, das CPU-Systembus-Inter face 4, die Verbindungsleitung L3, den Systembus SB und die Verbindungslinie L2 zu (dieser Weg wird die "Route I") genannt, wodurch Daten gelesen und geschrieben werden. In diesem Fall dient die CPU 1 als ein Bus-Master.

Wenn die CPU 1 den Cache 2 benutzt, indem das Cache-Enable-Signal in einen Enable-Zustand versetzt wird, und die entsprechenden Daten im Cache 2 existieren (Cache-Treffer), so liest die CPU 1 die Daten vom Cache 2 unter hoher Geschwindigkeit über die CPU-Cache- Signalleitung L1 aus, wobei die CPU 1 auch der Bus-Master ist.

Wenn die CPU 1 den Cache 2 verwendet und hierin die entsprechenden Daten nicht existieren (Cache-Fehlan zeige), so greift die CPU 1 über die CPU-Cache-Signallei tung L1, den Cache 2, die Verbindungsleitung L6, das Cache-Systembus-Interface 5, die Verbindungsleitung L5, den Systembus SB und die Verbindungsleitung L2 (dieser Weg wird "Route II" genannt) auf das Speichersystem 3 zu, wodurch Daten gelesen und geschrieben werden. In diesem Fall dient der Cache 2 als Bus-Master nach der Cache-Fehlanzeige.

In dem Cache-Speicher-System der GB 2 011 679 A wird bei einem "no hit" Zustand das vom in Module unterteilten Hauptspeicher kommende, nachgefragte Wort zum Professor übertragen und auch im Cache gespeichert. Jedesmal, wenn ein neues Wort im Cache in einem Niveau gespeichert wird, das von einem Zähler angegeben wird, wird der Zähler auf das nächste Niveau in der gleichen Speicherspalte inkrementiert, wobei der Zähler von 0 bis 3 und dann wieder zurück inkrementiert.

Im folgenden wird unter Bezug auf Fig. 4 ein Verfahren der Datenübertragung aus dem Speichersystem zu dem Cache beschrieben, wenn bezüglich des Lese-Betriebs aus der CPU eine Cache-Fehlanzeige auftritt, wie dieses in der japanischen Offenlegungsschrift Nr. 54-128 636 (1979) offenbart ist.

In Fig. 4 bezeichnen die Bezugsziffern 101, 102, 103 und 104 im Speichersystem 3 Daten (Datensätze) entsprechend den Adressen A₀, A₀+1, A₀+2 und A₀+3, die Bezugsziffer 105 bezeichnet einen Datenblock einschließlich Daten der Adressen A₀, A₀+1, A₀+2 und A₀+3, die Bezugsziffern 107, 108, 109 und 110 bezeichnen Datenspeicher im Cache, und die Bezugsziffer 106 bezeichnet einen Datenblock, der die Datenspeicher 107, 108, 109 und 110 umfaßt. Wenn bei diesem Ausführungsbeispiel davon ausgegangen wird, daß die CPU 1 die Adresse A₀+2 bestimmt, so überträgt der Cache 2, der eine Cache-Fehlanzeige gemacht hat, zunächst die Adresse A₀+2 vom Speichersystem 3 zur CPU (Reihenfolge ). Hiernach greift sie auf drei Adressen A₀, A₀+1, A₀+2 und A₀+3 in dieser Reihenfolge zu und die Daten 101, 102, 103 und 104 werden in den Cache-Speicher 107, 108, 109 und 110 in der Reihenfolge bis gespeichert, wodurch fünfmal Datenzugriffe durchgeführt wurden.

Aufgabe der vorliegenden Erfindung ist es, ein Steuerungsverfahren für ein Cache-System zu schaffen, welches, wenn Daten vom Speichersystem zum Cache im Falle einer Cache- Fehlanzeige übertragen werden müssen, die Anzahl der Übertragungszeiten der Daten minimieren kann.

Diese Aufgabe wird durch das Steuerungsverfahren nach Anspruch 1 gelöst.

Demnach werden bei dem erfindungsgemäßen Steuerungsverfahren für ein Cache-System, in dem eine CPU, ein Cache und ein Speichersystem miteinander über ein Bussystem verbunden sind, Daten eines Datenblocks aus einer Vielzahl von Datenblöcken von dem Speichersystem aus zum Cache über das Bussystem blockweise übertragen und diejenigen Daten aus dem Datenblock, für deren Adresse eine Fehlzugriffsanzeige (Cache-Miss) erzeugt wird, wenn die CPU auf die Daten unter dieser Adresse im Cache zugreifen will, werden zuletzt vom Speichersystem aus parallel zur CPU und zum Cahce über das Bussystem übertragen.

Anders ausgedrückt werden bei der blockweisen Datenübertragung zuletzt die Daten der Cache-Fehlanzeige vom Speichersystem parallel zur CPU und zum Cache übertragen, wodurch die Anzahl der Datenübertragungszeiten vom Speichersystem zum Cache minimiert werden.

Die Adresse, bei der der Cache-Miss auftritt, kann um Eins inkrementiert werden. Dann werden zuerst die Daten des Datenblocks für die inkrementierten Adressen vom Speichersystem zum Cache über das Bussystem übertragen, anschließend werden die Daten des Datenblocks unter den weiteren Adressen vom Speichersystem zum Cache über das Bussystem übertragen und zuletzt werden dann die Daten unter der Adresse, bei der der Cache-Miss aufgetreten ist, vom Speichersystem aus über das Bussystem parallel zur CPU und zum Cache übertragen.

Die Adresse, bei der der Cache-Miss auftritt, kann um Eins dekrementiert werden. Dann werden zuerst die Daten des Datenblocks für die dekrementierten Adressen vom Speichersystem zum Cache über das Bussystem übertragen, anschließend werden dann die Daten des Datenblocks unter den weiteren Adressen vom Speichersystem zum Cache über das Bussystem übertragen und dann werden zuletzt die Daten unter der Adresse, bei der der Cache- Miss aufgetreten ist, vom Speichersystem aus über das Bussystem parallel zur CPU und zum Cache übertragen.

Die Reihenfolge, mit der die übrigen Daten des Datenblocks vom Speichersystem aus über das Bussystem zum Cache übertragen werden, wird bevorzugterweise über eine Änderung der Adressen nach einem Round-Robin-Verfahren erhalten.

Weitere Vorteile und vorteilhafte Weiterbildungen der vorliegenden Erfindung sind aus der nachfolgenden Beschreibung von Ausführungsbeispielen der Erfindung in Verbindung mit den Zeichnungen ersichtlich. Es zeigt

Fig. 1 ein Blockdiagramm des Aufbaus eines konventionellen Cache-Systems,

Fig. 2 ein Blockdiagramm eines weiteren Cache-Systems,

Fig. 3 eine typische Darstellung zur Erläuterung der Be dingung der Datenübertragung, die von dem in Fig. 2 darge stellten Cache-System durchgeführt wird,

Fig. 4 eine typische Darstellung zur Erläuterung der Be dingung der Datenübertragung, die von dem Cache-System gemäß Fig. 1 durchgeführt wird,

Fig. 5 eine typische Darstellung zur Erläuterung der Be dingung der Datenübertragung, die von einem ersten Aus führungsbeispiel des erfindungsgemäßen Steuerungsverfahrens für das Cache- System gemäß Fig. 2 durchgeführt wird, und

Fig. 6 eine typische Darstellung zur Erläuterung der Be dingung der Datenübertragung, die von einem weiteren Ausführungs beispiel des erfindungsgemäßen Steuerungsverfahrens für das Cache-System gemäß Fig. 2 durchgeführt wird.

Fig. 2 ist ein Blockdiagramm, welches den Aufbau eines weiteren Cache-Systems darstellt. Das Cache-System umfaßt im wesentlichen eine CPU 1 und einen Cache 2, wobei ein Systembus-Puffer 6 als gemeinsames Interface zwischen der CPU 1, dem Cache 2 und einem System-Bus SB (des Bussystems) vorgesehen ist. Die zwischen den oben genannten Komponenten ausgetauschten Sig nale können grob in ein Steuersignal, ein Adreßsignal und ein Datensignal klassifiziert werden, wobei das Steuersig nal SCa als bidirektionales gemeinsames Steuersignal zwi schen CPU 1, Cache 2 und Systembus-Puffer 6 verwen det wird. Andererseits wird das Steuersignal SCb, welches nur verwendet wird, wenn die CPU 1 der Bus-Master ist, als bidirektionales Signal zwischen der CPU 1 und dem Cache 2 und zwischen der CPU 1 und einem Multiplexer verwendet, wobei das Steuersignal CSCb, welcher nur verwen det wird, wenn der Cache 2 der Bus-Master ist, als bidirektionales Signal zwischen dem Cache 2 und dem Multiplexer 7 verwendet wird.

Wenn Daten zum Systembus SB ausgegeben werden, überträgt der Multiplexer 7 entweder das Steuersignal SCb oder CSCb als das Steuersignal SCc zum Systembus-Puffer 6 in Einklang mit dem Multiplexer-Steuersignal SC1 vom Cache 2, und wenn Daten vom Systembus SB eingegeben werden, so überträgt er Steuersignale SCc vom Systembus-Puffer 6 als Steuersignale SCb zu der CPU 1 oder als Steuersignale CSCb zum Cache 2, ebenfalls im Einklang mit dem Multi plexer-Steuersignal SC1. Das Steuersignal SC_C umfaßt ein Ready-Signal vom Speichersystem 3.

Das Adreßsignal AD1 wird von der CPU 1 zum Cache 2 und von der CPU 1 zum Systembus-Puffer 6 übertragen. Das Adreßsignal AD2, welches nur verwendet wird, wenn die CPU 1 der Bus-Master ist, wird von der CPU 1 zum Cache 2 und Multiplexer 8 übertragen, das Adreßsignal CAD2, wel ches nur verwendet wird, wenn der Cache der Bus- Master ist, wird von dem Cache zum Multiplexer 8 übertragen.

Der Multiplexer 8 hat die Funktion, entweder das Adreßsig nal AD2 oder CAD2 als Adreßsignal AD3 im Einklang mit dem Multiplexer-Steuersignal SC2, welches vom Cache 2 abgegeben wird, zum Systembus-Puffer 6 auszugeben.

Zusätzlich wird das Datensignal SD als bidirektionales ge meinsames Signal zwischen der CPU 1, dem Cache 2 und dem Systembus-Puffer 6 verwendet. Das Bezugszeichen Φ bezeichnet den Schrittpuls bzw. das Taktsignal für die CPU 1 und den Cache 2.

Das Bezugszeichen SCd bezeichnet ein Nochmal-Lese-Anforderungs-Signal des Cache 2 an die CPU 1, und SCe bezeichnet ein Betriebs-Enable-Signal des Cache 2 an das Spei chersystem 3.

Der Aufbau gemäß Fig. 2 wird im folgenden erläutert unter Ver gleich des Falles I, bei dem die CPU 1 den Cache 2 nicht verwendet, mit dem Fall II, bei dem die CPU 1 den Cache 2 verwendet, um die Cache-Fehlanzeige (=Fehlzugriffsanzeige) zu bewirken. Wenn das Speichersystem 3 das Ready-Signal in der gleichen Weise wie konventionell erzeugt, so sind die Übertragungsrouten zum Systembus-Puf fer 6 in beiden Fällen I und II die gleichen.

Zunächst wird der Auslese-Betrieb aus dem Speichersystem 3 für den Fall erläutert, daß die CPU 1 auf den Cache 2 nicht zugreift (Fall I).

Zu diesem Zeitpunkt wird angenommen, daß die CPU 1 einzelne Daten liest.

Die CPU 1 verhindert mittels des Steuersignals SCa den Aus lesebetrieb aus dem Cache 2 und ermöglicht das Auslesen aus dem Speichersystem 3. Die zu lesende Adresse wird von AD1 und AD2 ausgegeben, wobei AD1 direkt zum Systembus-Puffer 6 ausgegeben wird, und AD2 vom Steuer signal SC2 gesteuert wird, und als AD3 über den Multiplexer 8 zum Systembus-Puffer 6 ausgegeben wird.

Das Ready-Signal des Speichersystems 3 wird über den System bus SB, den Systembus-Puffer 6 und das Steuersignal SCc zum Multiplexer 7 gesandt. Der Multiplexer 7 wird vom Steuersignal SC1 gesteuert, wobei das Ready-Signal, welches im Steuersignal SCc enthalten ist, zum Steuersignal SCb ausgegeben wird und zur CPU 1 gesandt wird.

Die Daten vom Speichersystem 3 werden über den Systembus SB, dem Systempuffer 6 und das Datensignal SD zur CPU 1 übertragen und in die CPU 1 abgerufen, nachdem die CPU 1 das Ready-Signal empfangen hat.

Als nächstes wird ein Zugriffverfahren zum Speichersystem 3 für den Fall II erläutert, bei dem die CPU 1 auf den Cache 2 zugreift, um eine Cache-Fehlanzeige zu erzeugen.

Die CPU 1 liest nur die einzelnen Daten und im Falle des Cache 2 wird angenommen, daß es auf das Speichersystem 3 nur im Block-Transfer-Modus zugreift, wenn der Fall einer Cache-Fehlanzeige vorliegt.

Die CPU 1 löst unter Verwendung des Steuersignals SCa den Betrieb des Cache 2 aus und verhindert den Be trieb des Speichersystems 3. Wenn herausgefunden wurde, daß die Daten bezüglich der Adresse AD sich nicht im Cache- Speicher 2 befinden, so fordert der Cache 2 die CPU 1 auf, nochmals auszulesen (reaccess) und löst die Zu griffs-Akzeptanz bezüglich des Speichersystems 3 mittels des Steuersignales SCe aus. Beim nächsten Zyklus führt die CPU 1 den Wiederauslesevorgang entsprechend dem Wiederaus lese-Anforderungssignal des Cache 2 durch.

Der Auslesevorgang durch die CPU 1 besteht darin, die einzelnen Daten auszulesen. Im folgenden werden zwei Arten von Verfahren erläutert, um durch den Cache 2 eine Vielzahl von Daten vom Speichersystem 3 aufzunehmen.

Ein erstes Verfahren besteht im folgenden.

1. Zum Zwecke der Erläuterung wird davon ausgegangen, daß das Adreßsignal AD1 von den 30 höchstwertigen Bits und das Adressensignal AD2 von den niederwertigen 2 Bits gebildet ist. Die Adresse eines von der CPU 1 bestimmten Datensatzes wird durch A₀ + 2 dargestellt und hinsichtlich des Cache 2 wird angenommen, daß er das Speichersystem 3 auffordert, vier Daten von A₀, A₀ + 1, A₀ + 2 und A₀ + 3 zu über tragen. Zusätzlich bedeutet A₀, daß das Ausgangssignal AD2 der 2 niedrigwertigen Bits eine logische "00" ist.

Die bei der Wiederauslese-Anforderung aus dem Cache 2 von der CPU 1 ausgegebene Adresse ist A₀ + 2, und zu dieser Zeit werden der dem Systembus-Puffer 6 übertragenen Adresse mittels des Adreßsignals AD1 die hochwertigen 30 Bits gegeben und mittels des Adreßsignals CAD2 des Cache 2, welches zum Adreßsignal AD3 gesandt wird, die niedrigwertigen 2 Bits, und werden dem Systembus-Puffer 6 zugeführt. Zu diesem Zeitpunkt stellt das Adreßsignal CAD2 eine logische "00" dar. Das Speichersystem 3 liest daher die Adresse A₀, das dieser entsprechende Ready-Signal wird über den Systembus SB, den Systembus-Puffer 6 und das Steu ersignal SCc und dann über das Steuersignal CSCb vom Multi plexer 7, der durch das Steuersignal SC1 aus dem Cache 2 gesteuert ist, zum Cache 2 übertragen.

Mittels des Datensignals SD werden die Daten in den Cache- Speicher 2 abgerufen. Um die verbleibenden drei Daten zu übertragen, gibt die CPU 1 wiederum mittels des Wiederaus lese-Anforderungssignals SCd eine Wiederauslese-Anforderung ab. Daher ruft die CPU 1 die der Adresse A₀ entsprechenden Daten nicht ab, sondern liest wiederum die Adreßdaten der Adresse A₀ + 2 aus. Zu diesem Zeitpunkt ändert der Cache 2 die Adresse des Adreßsignals CAD2 in eine logische "01", um die Daten von A₀ + 1 in der gleichen Weise wie vorstehend beschrieben abzurufen.

Der Cache 2 fährt fort, die Daten in der gleichen Weise abzurufen, bis die für eine Blockübertragung erforder lichen Daten vollständig sind. Nachdem das Auslesen von Daten in den Cache 2 vervollständigt ist, fordert der Cache 2 wiederum das Wiederauslesen an, so daß die CPU 1 dementsprechend die Daten entsprechend der Adresse A₀ + 2 ausliest, und zu diesem Zeitpunkt wird das Adreßsignal AD2 von der CPU 1 der Adreßsignal-Leitung AD2 eingegeben, indem der Multiplexer 8 entsprechend dem Steuer signal SC2 gesteuert wird, so daß die Daten von A₀ + 2 des Speichersystems 3 vom Datensignal SD zur CPU 1 abgerufen werden, wobei das Ready-Signal über den Systembus SB, den Systembus-Puffer 6 und das Steuersignal SCc zur CPU 1 abge rufen wird.

2. Ein zweites Verfahren besteht darin, daß dann, wenn die CPU 1 den Cache 2 verwendet, um eine Cache- Fehlanzeige zu bewirken (Fall II), die CPU 1 unter Verwen dung des Steuersignals SCa den Betrieb des Caches 2 ermöglicht und den Betrieb des Speichersystems 3 verhin dert. Wenn herausgefunden wird, daß sich die Daten bezüg lich der Adresse AD1 nicht im Cache 2 befinden, so fordert der Cache 2 die CPU 1 auf, wiederum auszulesen und ermöglicht mittels des Steuersignals SCe den Betrieb bezüglich des Steuersystems 3.

Im nächsten Zyklus liest die CPU 3 entsprechend dem Wieder auslese-Anforderungssignal des Caches 2 wiederum Daten aus. Die von der CPU 1 bezüglich der Wiederauslese- Anforderung des Cache 2 ausgegebene Adresse stellt A₀ + 2 dar, und zu diesem Zeitpunkt wird mittels des Adreßsignals AD1 der zum Systembus-Puffer 6 gesandten Adresse die 30 höchstwertigen Bits gegeben, und der mittels des Steuersignals SC2 aus dem Cache 2 gesteuerte Multiplexer 8 überträgt das Adreßsignal CAD2 des Cache 2 zum Adreßsignal AD3, so daß die niedrigwertigen 2 Bits in den Systembus-Puffer 6 eingegeben werden, und zu diesem Zeitpunkt zeigt das Adreßsignal CAD2 eine logi sche "00". Daher liest das Speichersystem 3 die Adresse A₀ aus, und das dieser entsprechende Ready-Signal wird vom Speichersystem 3 über den Systembus SB, den Systembus-Puf fer 6 und das Steuersignal SCc und dann über das Steuer signal SCb von dem durch das Steuersignal SC1 aus dem Cache 2 gesteuerten Multiplexer zum Cache 2 übertragen.

Über das Datensignal SD werden die Daten in den Cache 2 abgerufen. Zu diesem Zeitpunkt wird zusätzlich das Ready-Signal nur zum Cache 2 übertragen und das Ready-Signal vom Cache 2 wird nicht zur CPU 1 ge sandt. Die CPU 1 ist daher in den Wartezustand versetzt, so daß der Cache 2 der Bus-Master wird.

Der Cache 2 hält das Adreßsignal AD1 der 30 hoch wertigen Bits der CPU 1 intakt, um die drei verbleibenden Daten zu übertragen, und ändert einen Wert des Adreßsignals AD3, welches vom Adreßsignal CAD2 über den Multiplexer 8 gegeben ist, in eine logische "01", wobei das Steuersignal für das Speichersystem 3 über das Steuersignal CSCb, den Multiplexer 7 und das Steuersignal SCc hierher übertragen wird, wodurch die Daten der Adresse A₀ + 1 in den Cache 2 abgerufen werden.

In der gleichen Weise wird das Adreßsignal CAD2 geändert, um die Daten von A₀ + 2 und A₀ + 3 abzurufen, hiernach wird der Multiplexer 8 geschaltet, um das Adreßsignal AD2 zu übertragen und die von der CPU 1 bestimmte Adresse A₀ + 2 wird zum Systembus-Puffer 6 übertragen. Die der Adresse A₀ + 2 entsprechenden Daten aus dem Speichersystem 3 werden über das Datensignal SD zur CPU 1 abgerufen, wobei das Ready-Signal desselben in die CPU 1 über den Systembus SB, den Systembus-Puffer 6 und das Steuersignal SCc abgerufen wird.

In den Fällen I und II (vgl. (1) und (2)) wird das Steuer signal SCc einschließlich dem Ready-Signal des Speicher systems 3 vom Steuersignal CSCb zum Cache 2 über den Multiplexer 7 zusammen mit dem Multiplexer-Steuersignal SC1 des Cache 2 übertragen, oder vom Steuersignal SCb zur CPU 1, wobei sich beide Fälle hinsichtlich der Über tragungsroute voneinander unterscheiden, jedoch hinsicht lich der Verzögerungszeit gleich sind. Hieraus folgt, daß das Speichersystem 3 das Ready-Signal für beide Fälle I oder II lediglich mit dem gleichen Timing erzeugen muß, wodurch es nicht erforderlich ist, wie beim konventionellen Verfahren das Timing aufgrund des unterschiedlichen Bus- Masters zu ändern. In diesem Fall kann der Rüstzeit-Standard für das Ready-Signal des Cache 2 der gleiche sein wie derjenige der CPU 1.

Beim Cache-System nach Fig. 2 erfolgt die Datenübertragung vom Speichersystem 3 zum Cache-Spei cher 2 im einzelnen wie folgt:

In Fig. 3 bezeichnen die Bezugsziffern 101, 102, 103 und 104 im Speichersystem 4 Daten (Datensätze) entsprechend den Adressen A₀, A₀ + 1, A₀ + 2 und A₀ + 3, die Bezugsziffer 105 be zeichnet einen Datenblock, der die Daten der Adressen A₀, A₀ + 1, A₀ + 2 und A₀ + 3 beinhaltet, die Bezugsziffern 107, 108, 109 und 110 bezeichnen Datenspeicher im Cache-Spei cher, und die Bezugsziffer 106 bezeichnet einen Datenblock, der die Datenspeicher 107, 108, 109 und 110 umfaßt.

Bei diesem Ausführungsbeispiel bestimmt die CPU 1 die Adresse A₀ + 2, der Cache-Speicher 2 jedoch, der eine Cache- Fehlanzeige gemacht hat, greift auf die Adressen A₀, A₀ + 1, A₀ + 2 und A₀ + 3 in dieser Reihenfolge aus dem Speichersystem 3 zu, die Daten 101, 102, 103 und 104 werden in die Cache- Speicher 107, 108, 109 und 110 in der Reihenfolge bis gespeichert, und danach wird die Adresse A₀ + 2, auf die die CPU 1 zugreift, in der CPU 1 gespeichert (Reihenfolge ). Daher wurden fünfmal Datenzugriffe durchgeführt.

Nachfolgend wird ein Ausführungsbeispiel des erfindungsgemäßen Steuerungsverfahrens auf der Grundlage des Cache-Systems der Fig. 2 und für den Fall erläutert, daß der Cache 2 auf das Speichersystem 3 nur im Blockübertragungsmodus zugreift, um eine Vielzahl von Daten vom Speichersystem 3 zu übertragen, wenn der Cache 2 bezüglich des Lese-Zugriffs einzelner Daten aus der CPU 1 eine Cache-Fehl anzeige macht.

Dabei wird der Fall, bei dem die CPU 1 keinen Cache 2 verwendet (Fall I) und derjenige Fall, bei dem die CPU 1 den Cache 2 verwendet, um eine Cache- Fehlanzeige zu verursachen, miteinander verglichen.

Zunächst wird der Auslesebetrieb aus dem Speichersystem 3 beschrieben, wenn die CPU 1 auf den Cache 2 nicht zugreift (Fall I).

Es wird angenommen, daß die CPU 1 einzelne Daten liest.

Die CPU 1 verhindert durch das Steuersignal SCa den Auslese betrieb aus dem Cache 2 und ermöglicht den Auslese betrieb aus dem Speichersystem 3. Die zu lesende Adresse wird von AD1 und AD2 ausgegeben, wobei AD1 direkt zum Systembus-Puffer 6 ausgegeben wird und AD2 vom Steuersignal SC2 gesteuert wird und als AD3 über den Multiplexer 8 zum Systembus-Puffer 6 ausgegeben wird.

Das Ready-Signal des Speichersystems 3 wird über den System bus SB, den Systembus-Puffer 6 und das Steuersignal SCc zum Multiplexer 7 gesandt. Der Multiplexer 7 wird vom Steuersignal SC1 gesteuert, wobei das im Steuersignal SCc enthaltene Ready-Signal zum Steuersignal SCb ausgegeben wird und zur CPU 1 gesandt wird.

Die Daten des Speichersystems 3 werden über den Systembus SB, den Systempuffer 6 und das Datensignal SD zur CPU 1 übertragen, und nachdem die CPU 1 das Ready-Signal ange nommen hat, in die CPU 1 abgerufen.

Im folgenden wird ein Verfahren des Zugriffs auf das Spei chersystem 3 für den Fall II erläutert, bei dem die CPU 1 auf den Cache 2 zugreift, um eine Cache-Fehlanzeige zu er zeugen.

Bei diesem Ausführungsbeispiel liest die CPU 1, wie oben erwähnt, nur einzelne Daten und es wird davon ausgegangen, daß der Cache 2 auf das Speichersystem 3 im Falle einer Cache-Fehlanzeige nur im Blockübertragungsmodus zu greift.

Die CPU 1 löst unter Verwendung des Steuersignals SCa den Betrieb des Cache 2 aus und verhindert den Be trieb des Speichersystems 3. Nachdem herausgefunden wurde, daß sich die Daten bezüglich der Adresse AD nicht im Cache 2 befinden, fordert der Cache 2 die CPU 1 auf, nochmals auszulesen (reaccess) und löst mittels des Steuersignals SCe die Zugriffsakzeptanz bezüglich des Spei chersystems 3 aus. Beim nächsten Zyklus führt die CPU 1 den Wiederauslese-Betrieb entsprechend dem Wiederauslöse- Anforderungssignal des Cache 2 durch.

Der Auslese-Betrieb durch die CPU 1 besteht darin, die einzelnen Daten auszulesen. Im folgenden werden zwei Ver fahrensweisen beschrieben, um mittels des Cache-Speichers 2 vom Speichersystem 3 eine Vielzahl von Daten zu empfangen.

Ein erstes Verfahren besteht im folgenden:

1. Zum Zwecke der Erläuterung wird davon ausgegangen, daß das Adreßsignal AD1 die hochwertigen 30 Bits und das Adreß signal AD2 die 2 niedrigwertigen Bits sind. Die Adresse der von der CPU 1 bestimmten einzelnen Daten (Datensätzen) wird von A₀ + 2 dargestellt und hinsichtlich des Cache 2 wird angenommen, daß er das Speichersystem 3 auffordert, die vier Daten von A₀, A₀ + 1, A₀ + 2 und A₀ + 3 zu übertragen. Zusätzlich stellt A₀ dar, daß das Adreßsignal AD2 der niederwertigen 2 Bits eine logische "00" ist.

Die von der CPU 1 bezüglich der Wiederauslese-Anforderung ausgegebene Adresse ist A₀ + 2, und zu diesem Zeitpunkt wird der zum Systempuffer 6 zu sendenden Adresse über das Adreß signal AD1 hochwertige 30 Bits gegeben und niederwertige 2 Bits werden in den Systembus-Puffer 6 eingegeben, wenn der vom Steuersignal SC2 des Cache 2 gesteuerte Multiplexer 8 dem Adreßsignal AD3 das Adreßsignal CAD2 des Cache 2 überträgt. Zu diesem Zeitpunkt zeigt das Adreßsignal CAD2 eine logische "11".

Diese Adresse zeigt an, daß die Adresse A₀ + 3 die von der CPU 1 bestimmte Adresse A₀ + 2 inkrementiert. Das Ready-Sig nal des Speichersystems 3 entsprechend der Adresse A₀ + 3 wird über den Systembus SB, den Systembus-Puffer 6, das Steuersignal SCc und das Steuersignal CSCb mittels des Multiplexers 7, der vom Steuersignal SC1 des Cache 2 gesteuert wird, zum Cache 2 gesandt.

Die Daten werden mittels des Datensignals SD zum Cache 2 abgerufen. Um die drei verbleibenden Daten zu über tragen, gibt die CPU 1 nochmals die Wiederauslese-Auffor derung mittels des Wiederauslese-Aufforderungssignals SCd ab. Die CPU 1 ruft daher nicht die Daten entsprechend der Adresse A₀ ab, sondern liest nochmals die Adreßdaten der Adresse A₀ + 2 aus.

Zu diesem Zeitpunkt inkrementiert der Cache 2 die Adresse des Adreßsignals CAD2 und greift auf die nächste Adresse zu. Zusätzlich überträgt die Adresse nach der Inkre mentierung die höchstwertige Adresse der Adresse im Block zur niedrigstwertigen Adresse. Der Zugriff in einer solchen Reihenfolge wird hier "round robin method access" genannt. Daher ist das Adreßsignal CAD2 des Cache 2 eine logische "00", um Daten der Adresse A₀ abzurufen.

Der Cache 2 fährt mit dem Datenabrufen fort, bis die Daten, die zum Abrufen der Blockübertragung erforder lich sind, vollständig sind. Beim letzten Auslesen der Da ten in den Cache 2 werden die Daten zu der durch die CPU 1 bestimmten Adresse A₀ + 2 übertragen.

Der Cache 2 fordert wiederum ein Wiederauslesen für die letzte Datenübertragung, und dementsprechend liest die CPU 1 Daten entsprechend der Adresse A₀ + 2 aus. Das Ready-Signal des Speichersystems 3 entsprechend der Adresse A₀ + 2 wird über den Systembus SB, den Systembus-Puffer 6 und das Steuersignal SCc und dann über das Steuersignal CSCb mittels des vom Steuersignal SC1 des Cache 2 gesteuerten Multiplexers 7 zum Cache 2 übertra gen. Die Daten werden mittels des Datensignals SD zum Cache 2 abgerufen. Hiernach sendet der Cache 2 das Ready-Signal SCb zur CPU 1, wodurch die CPU 1 Daten entsprechend der Adresse A₀ + 2 abruft, und zu diesem Zeitpunkt fordert der Cache 2 selbstverständlich kein Wiederauslesen bei der CPU 1 an.

Selbst wenn das System so aufgebaut ist, daß das Ready- Signal im Zugriff auf die von der CPU 1 bestimmte Adresse A₀ + 2 von der CPU 1 und dem Cache 2 parallel empfangen wird, können die der Adresse A₀ + 2 entsprechenden Daten parallel in die CPU 1 und den Cache 2 abge rufen werden.

2. Ein zweites Verfahren besteht darin, daß, wenn die CPU 1 den Cache 2 verwendet, um eine Cache-Fehlanzeige zu verursachen (Fall II), die CPU 1 den Betrieb des Cache 2 durch Verwendung des Steuersignals SCa erlaubt und den Betrieb des Speichersystems 3 verhindert. Wenn ge funden wird, daß sich die Daten bezüglich des Adreßsignals AD1 nicht im Cache 2 befinden, fordert der Cache 2 die CPU 1 auf, wiederauszulesen und ermöglicht den Betrieb bezüglich des Speichersystems 3 mittels des Steuer signales SCe.

Beim nächsten Zyklus arbeitet die CPU 1 so, daß sie Daten entsprechend dem Wiederauslese-Anforderungssignal des Cache 2 wieder liest. Die von der CPU 1 bezüglich der Wiederausleseaufforderung des Cache 2 abge gebene Adresse stellt A₀ + 2 dar, und zu diesem Zeitpunkt wird der zum Systembus-Puffer 6 gesandten Adresse die hoch wertigen 30 Bits mittels des Adreßsignals AD1 gegeben, und der vom Steuersignal SC2 des Cache 2 gesteuerte Multiplexer 8 überträgt die Adreßsignale CAD2 des Cache 2 zum Adreßsignal AD3, so daß die niederwertigen 2 Bits in den Systembus-Puffer 6 eingegeben werden, und zu diesem Zeitpunkt zeigt das Adreßsignal CAD2 eine logische "11". Das Ready-Signal des Speichersystems 3 ent sprechend der Adresse A₀ + 3 wird über den Systembus SB, den Systembus-Puffer 6 und das Steuersignal SCc und dann über das Steuersignal CSCb mittels des vom Steuersignal SC1 des Cache 2 gesteuerten Multiplexers 7 zum Cache 2 gesandt.

Die Daten werden über das Datensignal SD in den Cache 2 abgerufen. Des weiteren wird zu diesem Zeitpunkt das Ready-Signal nur zum Cache 2 übertragen und das Ready-Signal des Cache 2 wird nicht zur CPU 1 gesandt. Daher wird die CPU 1 in den Wartezustand versetzt, so daß der Cache 2 der Bus-Master wird.

Der Cache 2 hält das Adreßsignal AD1 der hoch wertigen 30 Bits der CPU 1 intakt, um die drei verbleiben den Daten zu übertragen, und ändert einen Wert des Adreß signals AD3, der vom Adreßsignal CAD2 über den Multiplexer 8 erhalten wird, in eine logische "00", wobei das Steuer signal des Speichersystems 3 hierher über das Steuersignal CSCb, den Multiplexer 7 und das Steuersignal SCc übertra gen wird, wodurch die Daten der Adresse A₀ + 1 in den Cache 2 abgerufen werden.

Auch hier wird, wie beim ersten Verfahren gemäß (1) be schrieben, der Zugriff nach der "round robin method" in der Blockadresse durchgeführt, so daß im Anschluß an die Adresse A₀ + 3 auf die Adresse A₀ zugegriffen wird.

In gleicher Weise wird das Adreßsignal CAD2 so geändert, daß die Daten von A₀ + 1 und A₀ + 2 in den Cache 2 abgerufen werden. Die Adresse A₀ + 2 wird von der CPU 1 be stimmt, so daß der Cache 2 das Ready-Signal SCb zur CPU 1 überträgt, wodurch die CPU 1 die Daten ent sprechend der Adressen A₀ + 2 abruft, und zu diesem Zeitpunkt fordert der Cache 2 bei der CPU 1 selbstverständ lich kein Wiederauslesen an.

Selbst im Fall, wo dann, wenn auf die von der CPU 1 be stimmte Adresse A₀ + 2 zugegriffen wird, das Ready-Signal parallel von der CPU 1 und dem Cache 2 empfangen werden kann, können die der Adresse A₀ + 2 entsprechenden Daten parallel zur CPU 1 und dem Cache 2 abgerufen werden.

Im Falle dieses Ausführungsbeispiels können somit die Daten der von der CPU 1 bestimmten Adresse letztlich vom Spei chersystem 3 zur CPU 1 und dem Cache 2 parallel übertragen werden.

Bei dem in Fig. 2 dargestellten Aufbau ist beschrieben wor den, daß, wenn die CPU 1 bezüglich der Einzeldaten eine Cache-Fehlanzeige macht und der Cache 2 eine Mehr zahl von Blocks vom Speichersystem 3 überträgt, Daten einer Adresse, die von der CPU 1 bestimmt wurde und einmal in der Blockadresse zirkular inkrementiert wurde, als erstes übertragen werden, wobei die verbleibenden Daten in der gleichen Reihenfolge übertragen werden und wobei zuletzt die der von der CPU 1 bestimmten Adresse entsprechenden Daten in die CPU 1 und den Cache 2 parallel über tragen werden, wodurch die Daten bei einer minimalen Anzahl von Zeitzyklen übertragen werden können. Im folgenden wird unter Bezugnahme auf Fig. 5 das Verfahren zur Datenüber tragung vom Speichersystem 3 zum Cache 2 be schrieben, wenn bezüglich des Lese-Betriebs der CPU 1 eine Cache-Fehlanzeige gemacht wird.

In Fig. 5 bezeichnen die Bezugsziffern 101, 102, 103 und 104 Daten in einem Speichersystem 3 entsprechend den Adressen A₀, A₀ + 1, A₀ + 2 bzw. A₀ + 3, die Bezugsziffer 105 bezeichnet einen Datenblock, der Daten der Adressen A₀, A₀ + 1, A₀ + 2 und A₀ + 3 umfaßt, die Bezugsziffern 107, 108, 109 und 110 bezeichnen Datenspeicher im Cache und die Bezugsziffer 106 bezeichnet einen Datenblock, der die Datenspeicher 107, 108, 109 und 110 umfaßt.

Bei diesem Ausführungsbeispiel bestimmt die CPU 1 die Adresse A₀ + 2, und zu diesem Zeitpunkt inkrementiert der Cache 2, der eine Cache-Fehlanzeige gemacht hat, die von der CPU 1 bestimmte Adresse und überträgt zunächst die Daten der Adresse. Hiernach wird im Cache 2 die nächste Adresse der Daten, auf die die CPU 1 zugegrif fen hat, gelesen, und dann wird die Adresse im Block inkre mentiert, so daß im Anschluß an die höchstwertige Adresse im Block auf niedrigstwertige Adresse zugegriffen wird.

Ein solches Zugriffsverfahren wird, wie oben beschrieben, "round robin method" genannt. Es wird daher aus dem Spei chersystem 3 auf die Adressen A₀ + 3, A₀ und A₀ + 1 zugegrif fen, und zwar in dieser Reihenfolge, die Daten 104, 101 und 102 werden in der Reihenfolge bis in den Cache-Spei chern 110, 107 und 108 gespeichert, und hiernach werden die Daten 103 entsprechend der von der CPU 1 zugegriffenen Adresse A₀ + 2 in der CPU 1 und im Cache 2 parallel gespeichert (in der Reihenfolge ). In dem Fall, wo der Cache auf das Speichersystem 3 nur im Blocküber tragungsmodus zugreift, der mittels des Cache eine Vielzahl von Daten vom Speichersystem überträgt, wenn der Cache bezüglich des Lesezugriffs einzelner Daten der CPU eine Cache-Fehlanzeige macht, ist es möglich, Daten aus dem Speichersystem zum Cache-Speicher in einer minimalen Anzahl von Zeiten bzw. Zeitzyklen zu übertragen.

Im folgenden wird ein modifiziertes weiteres Ausführungsbeispiel des erfindungsgemäßen Cache-System-Steuerungsverfahren anhand von Fig. 6 erläutert.

In Fig. 6 bezeichnen die Bezugsziffern 101, 102, 103 und 104 Daten in einem Speichersystem 3 entsprechend den Adressen A₀, A₀ + 1, A₀ + 2 und A₀ + 3, die Bezugsziffer 105 be zeichnet einen Datenblock, der die Adressen A₀, A₀ + 1, A₀ + 2 und A₀ + 3 umfaßt, die Bezugsziffern 107, 108, 109 und 110 bezeichnen Datenspeicher im Cache und die Bezugsziffer 106 bezeichnet einen Datenblock, der die Daten speicher 107, 108, 109 und 110 umfaßt.

Bei diesem Ausführungsbeispiel bestimmt die CPU 1 die Adresse A₀ + 2, und zu diesem Zeitpunkt überträgt der Cache 2, der eine Cache-Fehlanzeige gemacht hat, zu nächst die von der CPU 1 bestimmte und nach dem Round- Robin-Verfahren dekrementierte Adresse, und in gleicher Weise werden die verbleibenden Daten in der Reihenfolge der Dekrementierung nach dem Round-Robin-Verfahren eben falls kontinuierlich übertragen. In anderen Worten greift das Speichersystem 3 auf die Adressen A₀ + 1, A₀ und A₀ + 3 in dieser Reihenfolge zu, die Daten 102, 101 und 104 werden in den Cache-Speichern 108, 107 und 110 in der Reihenfolge bis gespeichert, und hiernach werden die Daten 103 der von der CPU 1 zugegriffenen Adresse in der CPU parallel zum Datenspeicher 109 gespeichert. Es ist daher im Falle, wo dann, wenn der Cache eine Cache-Fehlanzeige bezüglich des Lese-Zugriffs von Einzeldaten (eines Datums) der CPU macht, der Cache auf das Speichersystem nur im Blockübertragungsverfahren zugreift, welches mittels des Cache eine Vielzahl von Daten aus dem Spei chersystem überträgt, möglich, die Daten vom Speichersystem zum Cache in einer minimalen Anzahl von Zeiten bzw. Zeitzyklen zu übertragen.

Wie sich aus dem vorstehenden ergibt, überträgt das erfin dungsgemäße Verfahren zur Steuerung des Cache-Systems zu nächst die Daten der der von der CPU bestimmten Adresse nächsten Adresse vom Speichersystem zur CPU im Falle, daß der Cache auf das Speichersystem nur im Blocktrans fermodus zugreift, welcher eine Vielzahl von Daten vom Spei chersystem überträgt, wenn die Einzeldaten (das einzelne Datum) von der CPU ausgelesen wird und der Cache eine Cache-Fehlanzeige bezüglich des Zugriffs macht, wobei es hiernach Daten überträgt, indem die Adresse bevorzugt nach Art des Round-Robin-Verfahrens geändert wird, und wobei zuletzt die Daten, die von der CPU bestimmt wurden und bezüglich derer eine Cache-Fehlanzeige vorliegt, parallel zum Cache und der CPU übertragen werden, wodurch die Daten übertragung vom Speichersystem zum Cache mit einer minimalen Anzahl von Zeiten bzw. Zeitzyklen durchgeführt werden kann.

Claims

1. Steuerungsverfahren für ein Cache-System, in dem eine CPU (1), ein Cache (2) und ein Speichersystem (3) miteinander über ein Bussystem (SB, 6, SCc, CSCb, SCb, SCa, SD, AD1, AD2, AD3, SC1, SC2, CAD2, 7, 8) verbunden sind, wobei Daten (101, 102, 103, 104) eines Datenblocks (105) aus einer Vielzahl von Datenblöcken von dem Speichersystem (3) aus zum Cache (2) über das Bussystem blockweise übertragen werden und diejenigen Daten (103) aus dem Datenblock (105), für deren Adresse (A₀₊₂) eine Fehlzugriffsanzeige (Cache-Miss) erzeugt wird, wenn die CPU (2) auf die Daten (103) unter dieser Adresse (A₀₊₂) im Cache (2) zugreifen will, zuletzt vom Speichersystem (3) aus parallel zur CPU (1) und zum Cache (2) über das Bussystem übertragen werden.

2. Steuerungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Adresse (A₀₊₂), bei der der Cache-Miss auftritt, um Eins inkrementiert wird, daß zuerst die Daten (104) des Datenblocks (105) für die inkrementierten Adressen (A₀₊₃) vom Speichersystem (3) zum Cache (2) über das Bussystem übertragen werden, daß dann die Daten (101, 102) des Datenblocks (105) unter den weiteren Adressen (A₀, A₀₊₁) vom Speichersystem (3) zum Cache (2) über das Bussystem übertragen werden und daß zuletzt die Daten (103) unter der Adresse (A₀₊₂), bei der der Cache-Miss aufgetreten ist, vom Speichersystem (3) aus über das Bussystem parallel zur CPU (1) und zum Cache (2) übertragen werden.

3. Steuerungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Adresse (A₀₊₂), bei der der Cache-Miss auftritt, um Eins dekrementiert wird, daß zuerst die Daten (102) des Datenblocks (105) für die dekrementierten Adressen (A₀₊₁) vom Speichersystem (3) zum Cache (2) über das Bussystem übertragen werden, daß dann die Daten (101, 104) das Datenblocks (105) unter den weiteren Adressen (A₀, A₀₊₃) vom Speichersystem (3) zum Cache (2) über das Bussystem übertragen werden und daß zuletzt die Daten (103) unter der Adresse (A₀₊₂), bei der der Cache-Miss aufgetreten ist, vom Speichersystem (3) aus über das Bussystem parallel zur CPU (1) und zum Cache (2) übertragen werden.

4. Steuerungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Reihenfolge, mit der die übrigen Daten (101, 102, 104) des Datenblocks (105) vom Speichersystem (3) aus über das Bussystem zum Cache (2) übertragen werden, über eine Änderung der Adressen nach einem Round-Robin-Verfahren erhalten wird.