DE3616596A1

DE3616596A1 - CMI coder

Info

Publication number: DE3616596A1
Application number: DE19863616596
Authority: DE
Inventors: Artur Dipl Ing Kuschmider
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1986-05-16
Filing date: 1986-05-16
Publication date: 1987-11-19
Also published as: DE3616596C2

Abstract

CMI coder for converting a binary data signal (DS) into a CMI signal (CS), having a first flip flop (FF1) which is supplied with the data signals and an associated clock signal (T), having a second flip flop (FF2) which operates as binary divider controlled by the data signal, a first output (Q1) of the first flip flop (FF1) and the clock signal, delayed via a delay section (G2), being connected to inputs of a logic element (G3), a second output (/Q1) of the first flip flop (FF1) and first output (Q2) of the second flip flop (FF2) being connected to inputs of a second logic element (G4), the outputs of the logic elements being conducted to data inputs (D1, D2) of a third flip flop (FF3) which are logically combined with one another, and the clock input (CL) of the third flip flop (FF3) being supplied with a transmit clock signal (2T) which is at twice the frequency of the clock signal (T). <IMAGE>

Description

Die Erfindung betrifft einen CMI-Codierer nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a CMI encoder according to the preamble of claim 1.

Zur Umcodierung eines binären Datensignals in ein CMI-codiertes Signal sind zahlreiche Codierer bekannt. Diese ersetzen eine logische Eins des Datensignals abwechselnd durch eine logische Eins und eine logische Null des Datensignals durch einen Splitphase-Impuls, der je zur Hälfte aus der logischen Null und der logischen Eins besteht. Ein solcher Codierer ist in der Patentschrift DE 19 48 533 in Fig. 1 beschrieben. In einem oberen Datenpfad wird hierbei die logische Eins des Datensignals codiert, und in einem unteren Datenpfad wird die logische Null des Datensignals mit einem Taktsignal verknüpft. Über ein ODER-Gatter werden die Signale des oberen und des unteren Datenpfades zusammengefaßt; sie ergeben das gewünschte CMI-Signal. Bei diesem Codierer wird vorausgesetzt, daß bereits ein dem Taktsignal fest zugeordnetes binäres Datensignal vorliegt. Durch unterschiedliche Laufzeiten in beiden Datenzweigen erhält man kein verzerrungsfreies CMI-Signal. Darüber hinaus ist die Schaltung nicht für extrem hohe Datenraten geeignet.Numerous encoders are known for recoding a binary data signal into a CMI-coded signal. These replace a logical one of the data signal alternately with a logical one and a logical zero of the data signal with a split phase pulse, which consists of half of the logical zero and the logical one. Such an encoder is described in DE 19 48 533 in FIG. 1. In this case, the logical one of the data signal is encoded in an upper data path, and the logical zero of the data signal is linked with a clock signal in a lower data path. The signals of the upper and lower data paths are combined via an OR gate; they give the desired CMI signal. This encoder assumes that a binary data signal is already assigned to the clock signal. Different runtimes in both data branches do not result in a distortion-free CMI signal. In addition, the circuit is not suitable for extremely high data rates.

In der DE-PS 30 31 579 ist ein weiterer CMI-Codierer beschrieben. Durch Mehrfach-Verknüpfungen von logischen Signalen ergibt sich jedoch eine zeitkritische Schaltung, die außerdem einen beträchtlichen Bauteileaufwand benötigt.Another CMI encoder is described in DE-PS 30 31 579. Through multiple links of logical signals however, there is a time-critical circuit that also requires a considerable amount of components.

In der DE-OS 33 24 820 ist ein weiterer CMI-Codierer angegeben, der kein symmetrisches Taktsignal benötigt. Dafür benötigt er jedoch ein Verzögerungsglied zur Bildung des Splitphase-Impulses. Außerdem können auch hier Störimpulse entstehen. Die Ausgänge zweier Kippstufen werden jeweils über ein Gatter mit dem Taktsignal zusammengefaßt und auf den Dateneingang rückgeführt. Hierdurch wird die maximale Taktfrequenz unnötig begrenzt.Another CMI encoder is specified in DE-OS 33 24 820, that does not need a symmetrical clock signal. Therefore however, he needs a delay element to form the Split phase pulse. In addition, interference can also occur here arise. The outputs of two flip-flops are summarized in each case via a gate with the clock signal and traced back to the data input. This will unnecessarily limits the maximum clock frequency.

In der DE-OS 33 35 518 werden die verwendeten Kippstufen direkt durch das Taktsignal angesteuert. In der Rückführung einer Kippstufe ist allerdings wiederum ein Gatter vorhanden, das die maximale Arbeitsgeschwindigkeit beschränkt. Zur Bildung des Splitphase-Impulses wird wiederum ein Verzögerungsglied benötigt. Zur Störimpulsunterdrückung sind weitere Gatterschaltungen erforderlich. Ein ideales CMI-Signal erhält man auch bei dieser Schaltungsanordnung bei unterschiedlichen Laufzeiten von Kippstufen und Gattern jedoch ebenfalls nicht.In DE-OS 33 35 518 the flip-flops used controlled directly by the clock signal. In the return however, a flip-flop is a gate available, which limits the maximum working speed. To form the split phase pulse again a delay element is required. For noise suppression additional gate circuits are required. An ideal CMI signal is also obtained with this circuit arrangement with different terms of tilt levels and neither do gates.

Weitere bekannte CMI-Coder weisen die geschilderten Nachteile größtenteils ebenfalls auf.Other known CMI coders have the disadvantages described for the most part too.

Aufgabe der Erfindung ist es, einen einfach realisierbaren CMI-Codierer anzugeben, der für hohe Übertragungsgeschwindigkeiten geeignet ist und ein verzerrungsfreies CMI-Signal abgibt.The object of the invention is an easy to implement CMI encoder specify that for high transmission speeds is suitable and a distortion-free CMI signal delivers.

Die Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.The object is achieved by the specified in claim 1 Features solved.

Vorteilhafte Ausbildungen der Erfindung sind in den Unteransprüchen angegeben.Advantageous developments of the invention are in the subclaims specified.

Vorteilhaft bei dem erfindungsgemäßen CMI-Codierer ist es, daß keinerlei zusätzliche Gatter die Schaltgeschwindigkeit der Kippstufen begrenzen. Die notwendigen logischen Verknüpfungen werden in zwei parallelen Datenzweigen durchgeführt, die jeweils nur ein einziges Gatter enthalten. Die Datenzweige weisen gleiche Bauelemente auf - beispielsweise je ein Verknüpfungsglied - und sind daher unempfindlich gegen durch Temperaturänderung hervorgerufene Laufzeitänderungen. In einer vorteilhaften Ausbildung der Erfindung werden als Gatter die besonders in ECL-Technik am einfachsten realisierbaren NOR-Gatter verwendet. Außerdem ist eine genaue Symmetrie des Taktsignals nicht erforderlich. Durch eine taktgesteuerte Kippstufe ist das CMI-Signal praktisch verzerrungsfrei. Der CMI-Codierer kann bereits beim heutigen Stand der Technologie für Datensignale über 140 Mbit/s eingesetzt werden.It is advantageous with the CMI encoder according to the invention that that no additional gates the switching speed limit the flip-flops. The necessary logical links are carried out in two parallel data branches, each containing only a single gate. The Data branches have the same components - for example one link each - and are therefore insensitive against changes in transit time caused by temperature changes. In an advantageous embodiment of the invention are used as gates which are especially in ECL technology simplest realizable NOR gate used. Furthermore an exact symmetry of the clock signal is not required. The CMI signal is by a clock-controlled multivibrator practically distortion-free. The CMI encoder can already at the current state of technology for data signals over 140 Mbit / s can be used.

Ausführungsbeispiele der Erfindung werden anhand von Figuren näher beschrieben.Embodiments of the invention are based on figures described in more detail.

Es zeigtIt shows

Fig. 1 ein bevorzugtes Ausführungsbeispiel der Erfindung, Fig. 1 shows a preferred embodiment of the invention,

Fig. 2 ein Zeitdiagramm zum Ausführungsbeispiel und Fig. 2 is a timing diagram for the embodiment and

Fig. 3 bis Fig. 5 die Verwendung von UND-/ODER-/NAND- Gattern anstelle von NOR-Gattern. Fig. 3 to Fig. 5, the use of AND / OR / NAND gates instead of NOR gates.

In Fig. 1 ist ein bevorzugtes Ausführungsbeispiel des CMI-Codierers dargestellt, wie er zweckmäßigerweise mit erhältlichen diskreten Bauelementen realisiert wird. Ein Dateneingang 1 ist mit dem Eingang eines ersten OR/NOR- Gatters G 1 verbunden, das an einem Ausgang das binäre Datensignal DS und an seinem zweiten Ausgang das invertierte Datensignal abgibt. Der erste Ausgang des OR/NOR-Gatters G 1 ist mit dem Dateneingang D einer ersten Kippstufe FF 1 verbunden; der zweite Ausgang ist mit dem Takt-Steuereingang (clock enable) einer zweiten als Binärteiler geschalteten Kippstufe FF 2 verbunden. Der Binärteiler ist hier durch eine D-Kippstufe realisiert, deren invertierender Ausgang mit dem Dateneingang D verbunden ist. Die Takteingänge CL beider Kippstufen sind mit dem Taktsignal-Eingang 2 des CMI-Codierers verbunden. Das Taktsignal T wird über ein zweites OR/NOR-Gatter G 2 geführt, das als Laufzeitglied dient und dessen Laufzeit der Schaltzeit einer Kippstufe entsprechen soll. An den Ausgang Q 1 der ersten Kippstufe FF 1 ist der Eingang eines ersten Verknüpfungsgliedes G 3 - hier eines NOR-Gatters - angeschaltet, dessen zweitem Eingang des Taktsignal T über das zweite OR/NOR-Gatter zugeführt wird.In Fig. 1 a preferred embodiment of the CMI encoder is shown as it is conveniently implemented using commercially available discrete components. A data input 1 is connected to the input of a first OR / NOR gate G 1 , which outputs the binary data signal DS at one output and the inverted data signal at its second output. The first output of the OR / NOR gate G 1 is connected to the data input D of a first flip-flop FF 1 ; the second output is connected to the clock control input of a second flip-flop FF 2 connected as a binary divider. The binary divider is implemented here by a D flip-flop whose inverting output is connected to the data input D. The clock inputs CL of both flip-flops are connected to the clock signal input 2 of the CMI encoder. The clock signal T is passed through a second OR / NOR gate G 2 , which serves as a delay element and whose delay time should correspond to the switching time of a flip-flop. The input of a first logic element G 3 - here a NOR gate - is connected to the output Q 1 of the first flip-flop FF 1 , the second input of the clock signal T being supplied via the second OR / NOR gate.

Der Ausgang Q 2 der zweiten Kippstufe FF 2 ist mit dem ersten Eingang eines zweiten Verknüpfungsgliedes G 4 - ebenfalls ein NOR-Gatter - verbunden, dessen zweiter Eingang an den invertierenden Ausgang der ersten Kippstufe FF 1 angeschaltet ist. Die Ausgänge beider Verknüpfungsglieder G 3, G 4 sind mit den Dateneingängen D 1 und D 2 einer dritten Kippstufe FF 3 verbunden, deren Ausgang Q 3 den Datenausgang 3 des CMI-Codierers darstellt, an dem ein CMI-Signal CS abgegeben wird. Die Dateneingänge D 1 und D 2 werden durch eine interne ODER-Verknüpfung der dritten Kippstufe FF 3 zusammengefaßt. Der Takteingang CL der dritten Kippstufe ist an den Ausgang 4 einer Taktverdoppler- Schaltung TD angeschaltet, deren Eingang mit dem invertierten Ausgang des zweiten OR/NOR-Gatters G 2 verbunden ist. Die Taktverdoppler-Schaltung TD enthält im wesentlichen ein EXCLUSIVE-NOR-Gatter G 5, dessen erstem Eingang das invertierte Taktsignal T ^- direkt und dessen zweitem Eingang das invertierte Taktsignal über ein erstes Verzögerungsglied DY 1 zugeführt wird. Falls erforderlich wird dem Ausgang des EXCLUSIVE-NOR-Gatters G 5 ein zweites Verzögerungsglied DY 2 mit der Laufzeit T 2 nachgeschaltet, beispielsweise ein weiteres Gatter. Bei der beschriebenen Schaltungsanordnung wurde von den erhältlichen Bausteinen ausgegangen. Es ist selbstverständlich, daß als zweite Kippstufe FF 2 auch eine als Binärteiler geschaltete JK-Kippstufe verwendet werden kann und das erste OR/NOR-Gatter nicht erforderlich ist, wenn das Datensignal bereits invertiert vorliegt, die zweite Kippstufe FF 2 ein invertiertes Datensignal nicht erfordert (wenn beispielsweise ein Takt-Steuereingang CE anstelle eines invertierenden Takt-Steuereinganges vorhanden ist oder bei einer JK-Kippstufe das Datensignal DS direkt mit dem J- und dem K-Eingang verbunden wird. Ebenso ist anstelle des zweiten OR/NOR-Gatters G 2 die Verwendung eines anderen Laufzeitgliedes denkbar. Besonderheiten bei der Ansteuerung des Takt-Steuereinganges müssen natürlich berücksichtigt werden. Die Kippstufen FF 1 und FF 2 weisen als Takt-Steuereingang (clock enable) einen sogenannten "Active Low"-Eingang auf. Durch eine logische Eins wird der Kippvorgang verhindert und durch eine logische Null ermöglicht. Dies entspricht hier einer ODER-Verknüpfung des Takt-Steuereingangs - ohne vorherige Invertierung! - mit dem Takteingang CL. Ebenso können natürlich auch Kippstufen mit einer UND-Verknüpfung zwischen Takt und Takt- Steuereingang gewählt werden, wobei dem Takt-Steuereingang dann das nichtinvertierte Datensignal zugeführt wird.The output Q 2 of the second flip-flop FF 2 is connected to the first input of a second logic element G 4 - also a NOR gate - whose second input is connected to the inverting output of the first flip-flop FF 1 . The outputs of both logic elements G 3 , G 4 are connected to the data inputs D 1 and D 2 of a third flip-flop FF 3 , the output Q 3 of which represents the data output 3 of the CMI encoder, at which a CMI signal CS is emitted. The data inputs D 1 and D 2 are combined by an internal OR operation of the third flip-flop FF 3 . The clock input CL of the third flip-flop is connected to the output 4 of a clock doubler circuit TD , the input of which is connected to the inverted output of the second OR / NOR gate G 2 . The clock doubler circuit TD essentially contains an EXCLUSIVE-NOR gate G 5 , the first input of which is the inverted clock signal T ^- direct and the second input of which is the inverted clock signal via a first delay element DY 1 . If necessary, the output of the EXCLUSIVE-NOR gate G 5 is followed by a second delay element DY 2 with the transit time T 2 , for example another gate. In the circuit arrangement described, it was assumed that the building blocks available. It goes without saying that a JK flip-flop connected as a binary divider can also be used as the second flip-flop FF 2 and the first OR / NOR gate is not required if the data signal is already inverted, the second flip-flop FF 2 does not require an inverted data signal (For example, if a clock control input CE is present instead of an inverting clock control input or if the data signal DS is connected directly to the J and K inputs in a JK flip-flop. Likewise, instead of the second OR / NOR gate G 2 The use of another delay element is conceivable. Special features of the clock control input must of course be taken into account. The flip-flops FF 1 and FF 2 have a so-called "Active Low" input as clock control input (clock enable) the tipping process is prevented and made possible by a logical zero, which corresponds to an OR operation of the clock control input gs - without prior inversion! - with the clock input CL . Likewise, flip-flops with an AND link between the clock and clock control input can of course also be selected, the non-inverted data signal then being supplied to the clock control input.

Die Funktion des CMI-Codierers wird anhand eines in Fig. 2 dargestellten Zeitdiagramms näher erläutert. Das am Ausgang des ersten OR/NOR-Gatters G 1 anliegende binäre Datensignal DS wird mit der positiven Flanke des Taktsignals T in die erste Kippstufe FF 1 eingespeichert. Wenn das Datensignal die logische Eins aufweist, wird der Taktimpuls für die zweite Kippstufe FF 2 wirksam, wodurch sich die logischen Zustände an ihren Ausgängen ändern. Im ersten Verknüpfungsglied G 3 wird eine logische Eins des Binärsignals mit dem Taktsignal T verknüpft, wodurch sich am Ausgang ein Splitphase-Impuls "01" ergibt, wie dies unter "a" in Fig. 3 dargestellt ist. Das zweite Verknüpfungsglied G 4 gibt an seinem Ausgang "b" dann die logische Eins ab, wenn als Datensignal die logische Eins vorliegt und der Ausgang Q 2 der zweiten Kippstufe FF 2 auf der logischen Null liegt. Die Ausgangssignale beider Verknüpfungsglieder gelangen zur ODER-Verknüpfung der dritten Kippstufe FF 2 und werden dort mit einem Sendetaktsignal 2T abgetastet, das die doppelte Frequenz des Taktsignals T aufweist und dessen wirksame Flanke ca. in der Mitte der vom ersten Verknüpfungsglied G 3 abgegebenen positiven Impulse liegt. Dies ist erforderlich, da die Kippstufen sowohl eine Set-up-Zeit als auch eine Hold-Zeit benötigen. Am Ausgang Q 3 wird das getaktete CMI-Signal abgegeben. Die Frequenzverdopplung erfolgt in bekannter Weise durch das EXCLUSIVE-NOR-Glied G 5 oder ein EXCLUSIVE-ODER-Gatter und das erste Verzögerungsglied DY 1, dessen Verzögerungszeit T 1 der Hälfte einer Taktperiode des Taktsignals T entspricht. Das Taktsignal T kann daher auch eine entsprechende Unsymmetrie aufweisen. EXCLUSIVE-NOR-Gatter sind in der Regel extrem schnell, so daß die Erzeugung des doppelten Taktes problemlos ist. Durch das Verzögerungsglied DY 1 können auch eventuelle Unsymmetrien in der Arbeitsweise des EXCLUSIVE-NOR-Gatters G 5 ausgeglichen werden. Falls erforderlich, wird ein weiteres Verzögerungsglied DY 2 dem EXCLUSIVE-NOR-Gatter nachgeschaltet - hierzu kann ein weiteres Gatter verwendet werden. Ein Abgleich der Schaltungsanordnung ist nicht erforderlich, da die an den Eingängen D 1 und D 2 der dritten Kippstufe FF 3 anliegenden Eingangssignale nicht exakt in der Mitte abgetastet werden müssen. Sollte ein Sendetaktsignal mit der doppelten Taktsignalfrequenz bereits vorhanden sein, kann natürlich auf die Taktverdoppler- Schaltung verzichtet werden. Wie dem Schaltungsfachmann geläufig ist, können als Verknüpfungsglieder anstelle der NOR-Gatter ebenfalls UND-Gatter, ODER-Gatter sowie NAND-Gatter verwendet werden, mit denen dieselbe logische Funktion realisierbar ist. Dies ist in den Fig. 3 bis 5 dargestellt. Bei der Verwendung von ODER- oder NAND-Gattern müssen die Dateneingänge der dritten Kippstufe FF 3* eine UND- Verknüpfung aufweisen. Auch sind Lösungen mit Wired- OR- und Wired-NOR-Gattern usw. möglich. Eine Rahmensynchronisierung kann durch eine gesteuerte Verletzung der Coderegel durchgeführt werden. Hierzu ist in Fig. 1 ein gestrichelt eingezeichnetes ODER-Gatter G 6 vorgesehen, das dem Takt-Steuereingang der zweiten Kippstufe FF 2 vorgeschaltet ist. Eine logische Eins am zweiten Eingang 5 des ODER-Gatters blockiert die zweite Kippstufe und führt zur Coderegelverletzung. Das Rahmenkennungswort im Datensignal DS muß hier natürlich ebenfalls logische Einsen aufweisen, und die Anzahl der Coderegelverletzungen muß geradzahlig sein.The function of the CMI encoder is explained in more detail using a time diagram shown in FIG. 2. The binary data signal DS present at the output of the first OR / NOR gate G 1 is stored with the positive edge of the clock signal T in the first flip-flop FF 1 . If the data signal is logic one, the clock pulse for the second flip-flop FF 2 takes effect, as a result of which the logic states at its outputs change. In the first logic element G 3 , a logic one of the binary signal is linked with the clock signal T , which results in a split phase pulse "01" at the output, as is shown under "a" in FIG. 3. The second logic element G 4 then outputs the logical one at its output "b" when the logical one is present as the data signal and the output Q 2 of the second flip-flop FF 2 is at the logical zero. The output signals of both logic elements arrive at the OR logic of the third flip-flop FF 2 and are sampled there with a transmit clock signal 2T , which has twice the frequency of the clock signal T and whose effective edge lies approximately in the middle of the positive pulses emitted by the first logic element G 3 . This is necessary because the flip-flops require both a set-up time and a hold time. The clocked CMI signal is output at output Q 3 . The frequency is doubled in a known manner by the EXCLUSIVE-NOR gate G 5 or an EXCLUSIVE-OR gate and the first delay element DY 1 , the delay time T 1 of which corresponds to half a clock period of the clock signal T. The clock signal T can therefore also have a corresponding asymmetry. EXCLUSIVE-NOR gates are usually extremely fast, so that the generation of the double clock is easy. Any asymmetries in the operation of the EXCLUSIVE-NOR gate G 5 can also be compensated for by the delay element DY 1 . If necessary, another delay element DY 2 is connected downstream of the EXCLUSIVE-NOR gate - an additional gate can be used for this. A comparison of the circuit arrangement is not necessary since the input signals applied to the inputs D 1 and D 2 of the third flip-flop FF 3 do not have to be sampled exactly in the middle. If a transmit clock signal with twice the clock signal frequency is already present, the clock doubler circuit can of course be dispensed with. As is well known to the person skilled in the circuit, AND gates, OR gates and NAND gates can also be used as logic elements instead of the NOR gates, with which the same logic function can be implemented. This is shown in FIGS. 3 to 5. When using OR or NAND gates, the data inputs of the third flip-flop FF 3 * must have an AND operation. Solutions with wired-OR and wired-NOR gates etc. are also possible. A frame synchronization can be carried out by a controlled violation of the code rule. For this purpose, a dashed OR gate G 6 is provided in FIG. 1, which is connected upstream of the clock control input of the second flip-flop FF 2 . A logic one at the second input 5 of the OR gate blocks the second flip-flop and leads to a code rule violation. The frame code word in the data signal DS must of course also have logical ones here, and the number of code rule violations must be an even number.

Bei der in Fig. 1 angegebenen Realisierung mit diskreten Bauteilen werden als Kippstufen die Typen SH133CO116 der Fa. Siemens AG, als OR/NOR-Gatter der Typ SP16F60 der Fa. Plessey Semiconductors und als EXCLUSIVE-NOR-Gatter der Typ F100107 der Fa. Fairchild verwendet. Das Verzögerungsglied kann beispielsweise durch eine Koaxialleitung realisiert werden, deren Laufzeit sehr exakt ist. In the implementation shown in FIG. 1 with discrete components, the types SH133CO116 from Siemens AG are used as flip-flops, the SP16F60 from Plessey Semiconductors as the OR / NOR gate and the type F100107 from the company as EXCLUSIVE-NOR gate. Fairchild used. The delay element can be implemented, for example, by a coaxial line, the running time of which is very exact.

Darüber hinaus ist der CMI-Codierer selbstverständlich auch integrierbar, wobei sich für die Integrierung in ECL-Technik besonders die in Fig. 1 angegebene Version eignet.In addition, the CMI encoder can of course also be integrated, the version specified in FIG. 1 being particularly suitable for integration in ECL technology.

Claims

1. CMI encoder for converting a binary data signal into a CMI signal with a first flip-flop (FF 1 ), to which the data signals (DS) and an associated clock signal (T) are supplied, with a second flip-flop (FF 2 ), the works as a binary divider controlled by the data signal (DS) , and with gates connected to the outputs of the flip-flops (FF 1 , FF 2 ) for coding the CMI signal, characterized in that a first output (Q 1 ) of the first flip-flop (FF 1 ) and the delayed clock signal (T) via a delay element (G 2 ) are connected to inputs of a first logic element (G 3 ) that a second output () of the first flip-flop (FF 1 ) and a first output (Q 2 ) of the second Flip-flop (FF 2 ) are connected to inputs of a second logic element (G 4 ) such that the outputs of the two logic elements (G 3 , G 4 ) lead to logically linked data inputs (D 1 , D 2 ) of a third flip-flop (FF 3 ) are and that the clock input (CL) the dr itten flip-flop a transmit clock signal (2 T) is supplied, which has twice the frequency of the clock signal (T) .

2. CMI coder according to claim 1, characterized in that NOR gates are provided as logic elements (G 3 , G 4 ). 3. CMI coder according to claim 1 or 2, characterized in that the third flip-flop (FF 3 ) via an OR circuit linked data inputs (D 1 , D 2 ). 4. CMI coder according to claim 1, characterized in that a D-flip-flop connected as a binary divider is provided as the second flip-flop, which is controlled via a clock control input () by the data signal (DS) .

5. CMI coder according to one of the preceding claims, characterized in that the clock input (CL) of the third flip-flop is preceded by a clock doubler circuit (TD) , the input of which is supplied with the clock signal (T) .

6. CMI coder according to claim 5, characterized in that the clock doubler circuit (TD) contains an EXCLUSIVE NDR / OR gate (G 5 ), the input of which is preceded by a first delay element (DY 1 ). 7. CMI coder according to claim 6, characterized in that a coaxial line is provided as the first delay element (DY 1 ). 8. CMI coder according to claim 1, characterized in that a logic gate is provided as the delay element (G 2 ). 9. CMI coder according to one of the preceding claims, characterized in that the clock control input () of the second flip-flop ( FF 2 ) is preceded by a logic logic element (G 6 ) for controlling a code rule violation.