DE3315512A1

DE3315512A1 - Circuit arrangement for controlling a receiver for an implantable device

Info

Publication number: DE3315512A1
Application number: DE19833315512
Authority: DE
Inventors: Peter K. 55432 Spring Lake Park Minn. Berntson
Original assignee: Medtronic Inc
Current assignee: Medtronic Inc
Priority date: 1982-04-30
Filing date: 1983-04-29
Publication date: 1983-11-03
Also published as: FR2531240B1; JPS5916429A; DE3315512C2; CA1205866A; JPH0554288B2; FR2531240A1

Abstract

Circuit arrangement for controlling a receiver in an implantable device and for decoding and storing received program signals. In the circuit arrangement a control circuit periodically activates a receiver to be alert for remote-generated programming signals. If the receiver detects a program signal the control circuit locks the receiver for a predetermined time interval in a permanently activated state. If a restoring code is detected from subsequently received signals the receiver is kept in an activated state for a further, specific time interval. Decoding circuits provided with a timer are reset on receipt of a refresh code and take care of the control of sequences of received programming data for use in the programming of the stimulation operation mode of output circuits of the implanted device. <IMAGE>

Description

Ger. P-567 Ger. P-567

MEDTRONIC, INC. 3055 Old Highway Eight, Minneapolis, Minn. 55440/V.St.A.MEDTRONIC, INC. 3055 Old Highway Eight, Minneapolis, Minn. 55440 / V.St.A.

Schaltungsanordnung zum Steuern eines Empfängers für einCircuit arrangement for controlling a receiver for a

implantierbares Gerätimplantable device

Die Erfindung betrifft implantierbare medizinische Geräte und insbesondere eine Schaltungsanordnung zum Steuern von Hochfrequenzempfängern, wie sie in Verbindung mit implantierbaren Geräten benutzt werden, um entfernt erzeugte Programmiersignale zu empfangen.The invention relates to implantable medical devices and, more particularly, to a control circuit arrangement of high-frequency receivers as they are in connection used with implantable devices to receive remotely generated programming signals.

Angesichts der fortschreitenden Mikrominiaturisierung von elektronischen Schaltungen haben fernprogrammierbare implantierbare medizinische Geräte in großem Umfang Eingang in der Praxis gefunden. Zu solchen implantierbaren Geräten gehören unter anderem fernprogrammierbare Schrittmacher, die sich dadurch auszeichnen, daß sie nach der Implantation ohne einen gefahrvollen chirurgischen Eingriff eingestellt werden können. Fernprogrammierbare, implantierbare subkutane Gewebestimulatoren sind gleichfalls weit verbreitet, da sie ohne chirurgische Eingriffe relativ häufige Einstellungen der Stimulationsarten und -parameter zur Anpassung an Gewöhnungseffekte und dergleichen gestatten.Given the advancing microminiaturization of electronic circuits have remote programmable implantable medical devices have found widespread use in practice. To such implantable Devices include remotely programmable pacemakers, which are characterized by the fact that they can be adjusted after implantation without a dangerous surgical procedure. Remote programmable, Implantable subcutaneous tissue stimulators are also widely used because they do not require surgical procedures Interventions relatively frequent settings of the stimulation types and parameters to adapt to habituation effects and the like.

Fernprogrammierbare implantierbare Einheiten weisen generell einen Empfänger zum Erfassen und Demodulieren von entfernt erzeugten Hochfrequenz-Programmiersignalen und Entschlüsselungsschaltungen zum Decodieren der Signale zu digitalen Impulsen zwecks Steuerung der Reizerzeugerschaltungen auf. Die Art des Hochfrequenzemp-Remotely programmable implantable devices generally have a receiver for detecting and demodulating remotely generated radio frequency programming signals and decryption circuitry for decoding the signals to digital pulses for the purpose of controlling the stimulus generator circuits. The type of high frequency

fangs bedingt es, daß es sich bei den Empfängern um Analogschaltungen handelt, die für einen einwandfreien Betrieb in der Regel mehr Energie als entsprechende Digitalgeräte erfordern. Der typische Empfänger ist ferner gegenüber störenden oder unerwünschten Hochfrequenzsignalen extrem empfindlich, die von verschiedenen anderen Quellen als einem Fernprogrammiergerät ausgehen. Ohne entsprechende Gegenmaßnahmen können solche Störsignale von dem implantierten Gerät fälschlich als gültige Programmiersignale ausgelegt werden, was einen unerwünschten und möglicherweise gefährlichen Betrieb des implantierten Gerätes verursacht.Initially it means that the receivers are analog circuits that usually requires more energy than corresponding digital devices for proper operation require. The typical receiver is also immune to interfering or unwanted radio frequency signals extremely sensitive emanating from various sources other than a remote programming device. Without Corresponding countermeasures can cause such interference signals incorrectly recognized by the implanted device as valid programming signals designed to cause undesirable and potentially dangerous operation of the implanted Device.

Um diesem Problem zu begegnen, weisen implantierte Geräte typischerweise einen magnetisch aktivierbaren Zungenschalter zur selektiven Energiezufuhr zu dem Empfänger während einer Fernprogrammieroperation auf. Infolgedessen bleibt der Empfänger zwischen Fernprogrammieroperationen energielos, um die begrenzten Energiequellen des implantierten Gerätes zu schonen und um das implantierte Gerät nicht auf möglicherweise gefährliche störende Hochfrequenzsignale ansprechen zu lassen.To address this problem, implanted devices typically include a magnetically activatable reed switch to selectively energize the receiver during a remote programming operation. Consequently the receiver remains deenergized between remote programming operations to the limited energy sources To protect the implanted device and to avoid potentially dangerous disruptive effects on the implanted device To respond to high frequency signals.

Der Einsatz von magnetisch betätigbaren, mechanischen Zungenschaltern erlaubt es zwar, die oben geschilderten Probleme zu überwinden; mit der Verwendung solcher Schalter sind jedoch mehrere Nachteile verbunden. Beispielsweise stellen Zungenschalter mechanische Einrichtungen dar, die in der Regel weniger verläßlich sind oder stärker zu Ausfällen neigen als elektronische Schaltungen. Der Zungenschalter stellt infolgedessen typischerweise das schwächste Glied innerhalb eines fernprogrammierbaren, implantierbaren Gerätes dar. Außerdem wurden Bemühungen, die Größe und das Gewicht von implantierbaren Geräten zu verringern, durch dieThe use of magnetically actuated, mechanical Tongue switches do allow the problems outlined above to be overcome; with the use of such However, switches are associated with several disadvantages. For example, reed switches provide mechanical devices which are usually less reliable or more prone to failure than electronic ones Circuits. As a result, the reed switch is set typically the weakest link within a remotely programmable, implantable device Efforts have been made to reduce the size and weight of implantable devices through the

Notwendigkeit von Zungenschaltern vereitelt, deren Miniaturisierung sich als extrem schwierig erwies. Die Verwendung eines Zungenschalters zur Stromversorgung des Empfängerabschnittes macht es des weiteren notwendig, daß der Fernprogrammierkopf einen Magneten von erheblicher Stärke enthält, was zu dem Gewicht des Fernprogrammierkopfes beiträgt und daher dessen Positionierung während einer Programmieroperation schwieriger macht.The need for reed switches thwarted their miniaturization proved extremely difficult. Using a reed switch to power the Receiver section also makes it necessary that the remote programming head contains a magnet of considerable strength, which adds to the weight of the remote programming head contributes and therefore makes it more difficult to position during a programming operation.

Der Erfindung liegt die Aufgabe zugrunde, einen energiesparenden und sicheren Empfänger zum Empfang von externen Programmiersignalen zu schaffen.The invention is based on the object of an energy-saving and safe receiver for receiving from external To create programming signals.

Mit Rücksicht auf die vorstehend erläuterten Mängel von Zungenschaltern wird erfindungsgemäß eine Empfängerschaltung vorgesehen, die für ihre Aktivierung keinen Zungenschalter benötigt, die einen niedrigen Energieverbrauch hat und bei der auf effektive Weise eine fehlerhafte Programmierung des implantierbaren Gerätes durch Hochfrequenzstörsignale eliminiert ist.In view of the shortcomings of reed switches explained above, a receiver circuit is provided according to the invention provided, which does not require a reed switch for its activation, which has a low energy consumption and in which, in an effective manner, incorrect programming of the implantable device due to radio frequency interference is eliminated.

Die vorliegende Erfindung verbessert nicht nur die Verläßlichkeit und die Platzanforderungen der Empfängerschaltung, sondern gestattet auch die Verwendung von Zungenschaltern in weniger kritischen Funktionen, beispielsweise als einfache Ein-Aus-Steuerung für das implantierbare Gerät. Weil die gleiche Ein-Aus-Steuerung über eine reguläre Programmierung bewirkt werden kann, bildet in einem solchen Fall der Zungenschalter eine zusätzliche oder Hilfssteuerung für den Arzt oder ein Hilfsmittel, das es dem Patienten gestattet, mit einem einfachen Magneten eine begrenzte Steuerung des implantierten Gerätes vorzunehmen. In Fällen, wo eine Fehlfunktion des implantierten Gerätes möglicherweise lebensbedrohend ist, kann ein magnetisch betätigter Ein-The present invention not only improves the reliability and space requirements of the receiver circuit, but also allows the use of reed switches in less critical functions, for example as a simple on-off control for the implantable device. Because the same on-off control can be effected via regular programming, the reed switch forms one in such a case additional or auxiliary control for the doctor or a Device that allows the patient to have limited control of the implanted device with a simple magnet Device. In cases where malfunction of the implanted device could be life threatening is, a magnetically actuated input

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Aus-Zungenschalter dem Patienten in der Weise zusätzliche Sicherheit vermitteln, daß er eine sofortige Deaktivierung des Gerätes zuläßt.Off-reed switches give the patient additional security in such a way that he can immediately deactivate them of the device.

Mit der vorliegenden Erfindung wird eine Schaltungsanordnung zum Steuern eines Empfängers in einem implantierbaren, programmierbaren Gerät geschaffen. Die Schaltungsanordnung weist eine Einrichtung auf, die für ein intermittierendes Aktivieren zum Achthaben auf entfernt erzeugte Programmiersignale sorgt und die ein ständiges Aktivieren des Empfängers für mindestens ein vorbestimmtes Zeitintervall bewirkt, wenn von dem Empfänger ein Programmiersignal ermittelt wird. In weiterer Ausgestaltung der Erfindung ist eine Rückstellschaltung vorgesehen, die auf einen entfernt erzeugten Rückstellcode, der mehr als ein Programmiersignal umfaßt, anspricht und dafür sorgt, daß der Empfänger für ein weiteres vorbestimmtes Zeitintervall ständig aktiviert wird. Entschlüsselungsschaltungen sind an den Empfänger angeschlossen, um entfernt erzeugte Programmierfolgen in digitale Impulse zur Steuerung der Reizausgangsschaltungen des implantierbaren Gerätes umzusetzen. Entsprechend einer bevorzugten Ausführungsform weisen die Entschlüsselungsschaltungen einen Zähler zum Zählen von einlaufenden Programmiersignalen und Prüfschaltungen auf, die teilweise von dem Zähler synchronisiert werden, um die Genauigkeit der Programmiersignale festzustellen. In weiterer Ausgestaltung der Erfindung können programmierte Daten entweder in dem Speicher der implantierbaren Einheit permanent aufgezeichnet sein oder mit den Reizausgangssteuerschaltungen zeitweise verknüpft werden. Die Verknüpfung läßt sich aufrechterhalten, indem ein Rückstellcode einer Zeitgeberschaltung zugeführt wird, die vorgesehen ist, um empfangene Programmierdaten zu löschen. Die Zeitgeberschaltung wird am Anfang einer Programmierfolge zurückge-With the present invention, a circuit arrangement for controlling a receiver in an implantable, programmable device created. The circuit arrangement has a device for an intermittent Activate to pay attention to remotely generated programming signals and ensure constant activation of the receiver for at least a predetermined time interval when the receiver receives a programming signal is determined. In a further embodiment of the invention, a reset circuit is provided which responds to a remotely generated reset code which comprises more than one programming signal and ensures that that the receiver is activated continuously for a further predetermined time interval. Decryption circuits are connected to the receiver to convert remote programming sequences into digital pulses for control purposes the stimulus output circuitry of the implantable device to implement. According to a preferred embodiment, the decryption circuits have a Counter for counting incoming programming signals and test circuits, some of which are taken from the counter synchronized to determine the accuracy of the programming signals. In further development According to the invention, programmed data can either be permanently recorded in the memory of the implantable device be or temporarily linked to the stimulus output control circuits. The link can be maintained by a reset code of a timer circuit which is provided in order to delete received programming data. The timer circuit is returned at the beginning of a programming sequence

stellt und dient der selbsttätigen Löschung von Programmierdaten, die nicht in den permanenten Speicher überführt werden. Mit der vorliegenden Erfindung wird also eine Schaltungsanordnung zum Fernaktivieren des Empfängers eines implantierbaren Gerätes geschaffen, die einem magnetischen Zungenschalter funktionsmäßig äquivalent und hinsichtlich der Verläßlichkeit überlegen ist.provides and serves the automatic deletion of programming data, which are not transferred to permanent storage. With the present invention a circuit arrangement for remotely activating the receiver of an implantable device provided that a Magnetic reed switch functionally equivalent and is superior in terms of reliability.

Die Erfindung ist im folgenden an Hand eines bevorzugten Ausführungsbeispiels näher erläutert. In den beiliegenden Zeichnungen zeigen:The invention is explained in more detail below using a preferred exemplary embodiment. In the enclosed Drawings show:

Fig. 1 ein Strukturblockschaltbild derFig. 1 is a structural block diagram of

Schaltungsanordnung nach der Erfindung, Circuit arrangement according to the invention,

Fig. 2A, 2B und 2C Flußdiagramme für die Wirkungsweise der Schaltungsanordnung nach der Erfindung,2A, 2B and 2C are flow charts for the operation of the circuit arrangement according to FIG Invention,

Fig. 3A und 3B detaillierte Blockschaltbilder derFIGS. 3A and 3B are detailed block diagrams of FIG

elektronischen Schaltungsstufen der Schaltungsanordnung nach der Erfindung ,electronic circuit stages of the Circuit arrangement according to the invention,

Fig. 4 eine graphische Darstellung der beiFig. 4 is a graphical representation of the

der Schaltungsanordnung nach der Erfindung vorgesehenen HF-Programmiersignale sowiethe circuit arrangement according to the invention provided RF programming signals as

Fig. 5A, 5B, 6A, 6B detaillierte schematische Schalt-7A, 7B, 8A, 8B, 9 bilder der elektronischen Schaltungsstufen der Anordnung nach der Erfindung.5A, 5B, 6A, 6B detailed schematic circuit 7A, 7B, 8A, 8B, 9 pictures of the electronic circuit stages of the arrangement according to the invention.

Entsprechend dem Strukturblockschaltbild der Fig. 1 ist ein Empfänger 4 vorgesehen, der von einer Fernprogrammiereinheit 1 erzeugte HF-Impulse empfängt. Empfangene Impulse werden in einer Entschlüsselungs- und Steuereinheit 6 demoduliert und zu nutzbaren digitalen Programmierdaten entschlüsselt. Eine Empfängersteuerung 2 ist an den Empfänger 4 angeschlossen, um diesen zu veranlassen, in einer von zwei Betriebsarten zu arbeiten. In einer ersten Betriebsart wird der Empfänger 4 getastet oder getaktet, d. h. periodisch für eine relativ kurze Zeitdauer aktiviert, um virtuell, aber nicht tatsächlich für ein ständiges Achthaben auf oder Überwachen von einlaufenden Programmierimpulsen von der Fernprogrammiereinheit 1 zu sorgen. Entsprechend der bevorzugten Ausführungsform ist das Tastverhältnis des Empfängers kleiner als 1 %, so daß der Energiebedarf des Empfängers, während er im Überwachungsbetrieb arbeitet, innerhalb der Grenzwerte liegt, die von den derzeit verfügbaren Stromquellen oder Batterien bestimmt werden, die bei implantierbaren Geräten benutzt werden. In einer zweiten Betriebsart wird der Empfänger 4 mittels eines von der Programmiereinheit 1 kommenden Weckimpulses in einem statischen Einschaltzustand verriegelt. Der Empfänger bleibt in dem Einschaltzustand für ein Zeitintervall verriegelt, das von der Entschlüsselungsund Steuereinheit 6 sowie von HF-Programmimpulsen bestimmt wird, die von der Programmiereinheit 1 eingehen. Danach kehrt der Empfänger in den ersten Überwachungsbetrieb zurück. Auf diese Weise wird mit der erläuterten Schaltungsanordnung durch periodisches Takten des Empfängers eine im wesentlichen kontinuierliche Überwachung bezüglich einlaufender Programmimpulse während der relativ langen Intervalle zwischen den Programmieroperationen sowie ein aktiver Programmierbetrieb erreicht, bei welchem der Empfänger 4 in einem statischenAccording to the structural block diagram of FIG. 1, a receiver 4 is provided which receives RF pulses generated by a remote programming unit 1. Received pulses are demodulated in a decryption and control unit 6 and decrypted into usable digital programming data. A receiver control 2 is connected to the receiver 4 to cause it to operate in one of two modes. In a first operating mode, the receiver 4 is keyed or clocked, ie activated periodically for a relatively short period of time in order to virtually, but not actually, ensure constant monitoring or monitoring of incoming programming pulses from the remote programming unit 1. In accordance with the preferred embodiment, the receiver duty cycle is less than 1 % so that the receiver's power requirements while in monitoring mode are within the limits set by the currently available power sources or batteries used in implantable devices. In a second operating mode, the receiver 4 is locked in a static switched-on state by means of a wake-up pulse coming from the programming unit 1. The receiver remains locked in the switched-on state for a time interval that is determined by the decryption and control unit 6 and by RF program pulses received from the programming unit 1. The receiver then returns to the first monitoring mode. In this way, with the circuit arrangement explained, by periodically clocking the receiver, an essentially continuous monitoring of incoming program pulses during the relatively long intervals between the programming operations as well as an active programming mode is achieved in which the receiver 4 is in a static mode

Einschaltzustand gehalten wird, um während der Programmieroperationen dicht gruppierte Programmierimpulse aufzunehmen.Power-on state is held to during programming operations record densely grouped programming pulses.

Fig. 4 zeigt einen Weckimpuls 140 und anschließende Weckcode-Impulse 141 bis 143. Entsprechend der bevorzugten Ausführungsform hat der Impuls 140 eine Dauer von 10 ms, um eine Koinzidenz mit mindestens einem der Empfängertast- oder Empfängertaktimpulse zu gewährleisten, die vorzugsweise in Intervallen von 4 ms auftreten und eine Dauer von 30,5/js haben. Die Koinzidenz zwischen dem Weckimpuls 140 und einem Tastimpuls bewirkt ein Verriegeln des Empfängers 4 im Einschaltzustand sowie die Übermittlung der verbleibenden Dauer des Weckimpulses an die Entschlüsselungs- und Steuereinheit 6 zum Einspeichern in Datenregistern 8.4 shows a wake-up pulse 140 and subsequent wake-up code pulses 141 to 143 ms occur and have a duration of 30.5 / js. The coincidence between the wake-up pulse 140 and a key pulse causes the receiver 4 to be locked in the switched-on state and the remaining duration of the wake-up pulse to be transmitted to the decryption and control unit 6 for storage in data registers 8.

Während der Empfänger 4 im Einschaltzustand verriegelt ist, leitet er empfangene HF-Impulse an die Entschlüsselungs- und Steuereinheit 6 weiter, die mit der ersten der bei der bevorzugten Ausführungsform 22 Stufen der Datenregister 8 verbunden ist. Unter Ausnutzung der Zeitverhältnisse bezüglich der Dauer zwischen empfangenen Eingangsimpulsen erzeugt die Einheit 6 Programmierdaten, bestehend aus logischen Hs und logischen Ls an ihrem Ausgang, die in das Register 8 eingetaktet werden. Der Empfänger 4 verbleibt im Einschaltzustand, bis von der Steuerung 2 ein Rückstellsignal empfangen wird, was durch Rückstellzeitglieder und Schaltungen in der Entschlüsselungs- und Steuereinheit 6 gesteuert wird.While the receiver 4 is locked in the switched-on state, it forwards received RF pulses to the decryption and control unit 6 , which is connected to the first of the 22 levels of the data register 8 in the preferred embodiment. Using the time relationships with regard to the duration between received input pulses, the unit 6 generates programming data consisting of logic Hs and logic Ls at its output, which are clocked into register 8. The receiver 4 remains in the switched-on state until a reset signal is received by the controller 2, which is controlled by reset timers and circuits in the decryption and control unit 6.

Die Gruppe der Impulse 140 bis 143 lädt in die ersten drei Stufen des Registers einen digitalen Weckcode, bei der bevorzugten Ausführungsform binär 101. Wenn der Impulszählwert gleich 4 ist (Programmierbitzählwert = 3),The group of pulses 140 to 143 loads into the first three levels of the register a digital wake-up code, in the preferred embodiment binary 101. If the Pulse count equals 4 (programming bit count = 3),

geht an die Entschlüsselungs- und Steuereinheit 6 und an die Empfängersteuerung 2 ein Auffrischungs- oder Rückstellsignal, wodurch die Schaltungen für den Empfang von Programmierdatenimpulsen initialisiert werden. Diese Programmierdatenimpulse dienen der Steuerung der Reizausgangsschaltungen; der erste Programmierdatenimpuls ist durch einen Impuls 144 dargestellt. Das Auffrischungssignal sorgt auch für eine Rückstellung der Zeitglieder der Steuereinheit 6, um für einen aktiven Empfangsbetrieb für mindestens ein vorbestimmtes Zeitintervall zu sorgen, was den Empfang und die Entschlüsselung einer Folge von HF-Programmierimpulsen erlaubt. Vorzugsweise ist eine Verzögerung von 30 ms zwischen dem Impuls 143 und dem Impuls 144 vorgesehen, um für die Initialisierung der Schaltstufen ausreichend Zeit zur Verfügung zu haben.a refresh or reset signal is sent to the decryption and control unit 6 and to the receiver control 2, as a result of which the circuits for the reception of programming data pulses are initialized. These programming data pulses are used to control the stimulus output circuits; the first pulse of programming data is represented by pulse 144. The refresh signal also resets the timing elements of the control unit 6 in order to ensure an active reception operation for at least a predetermined time interval, which allows the reception and decryption of a sequence of RF programming pulses. A delay of 30 ms is preferably provided between the pulse 143 and the pulse 144 in order to have sufficient time for the initialization of the switching stages.

Entsprechend der bevorzugten Ausführungsform wird der Programmiercode von der Programmiereinheit in 32 Bit-Folgen erzeugt, wobei 14 Bits Programmdaten sind und 16 Bits des Codes den Zugriff zu dem Speicher und zu den Steuerschaltungen der Reizausgangsschaltungen steuern. Die beiden ersten Bits jeder Folge enthalten keine Programmierinformationen und werden von den Programmierentschlüsselungsschaltungen unberücksichtigt gelassen. Jede Folge wird in zwei Übermittlungsblöcke von 24 Bits und 8 Bits unterteilt, wobei der 8 Bit-Block die letzten 8 Bits des ersten Blocks ersetzt, die normalerweise in den ersten acht Stufen des Registers stehen, nachdem ein vollständiger erster Block eingetaktet ist. Die letzten acht Bits des ersten Datenblockes bilden einen Zugriffscode, der, wenn er korrekt ist, 14 der ersten ]6 Bits, d.h. die Programmdaten, in den letzten 14 Stufen des Registers 8 festhält, während die beiden ersten Stufen aus dem Register herausgeschoben werden. Während die letzten 14 Stufen verriegelt sind, werden die erstenAccording to the preferred embodiment, the programming code is generated by the programming unit in 32 bit sequences, with 14 bits being program data and 16 bits of the code controlling the access to the memory and to the control circuits of the stimulus output circuits. The first two bits of each sequence do not contain any programming information and are ignored by the programming decryption circuits. Each sequence is divided into two transmission blocks of 24 bits and 8 bits, with the 8 bit block replacing the last 8 bits of the first block, which are normally in the first eight levels of the register after a complete first block has been clocked in. The last eight bits of the first data block form an access code which, if correct, holds 14 of the first] 6 bits, ie the program data, in the last 14 levels of register 8, while the first two levels are shifted out of the register. While the last 14 steps are locked, the first

acht Stufen des Registers 8 mit dem zweiten Block der Programmimpulse neu beschrieben, die 8 Bits Paritätsinformation bilden. Wenn die Parität stimmt, werden die in den letzten 14 Stufen des Registers 8 vorhandenen Daten entweder in den Speicher 10 permanent eingeschrieben oder temporär den Steuerschaltungen der Reizausgangsschaltung 12 zugeführt. Die im jeweiligen Fall durchgeführte Operation wird durch eines der ersten beiden Bits der verriegelten Programmdaten gesteuert.eight levels of register 8 with the second block of the Program pulses rewritten, which form 8 bits of parity information. If the parity is correct, the Data present in the last 14 stages of the register 8 are either permanently written into the memory 10 or temporarily supplied to the control circuits of the stimulus output circuit 12. The one carried out in each case Operation is controlled by one of the first two bits of the locked program data.

Die 14 Programmierbits umfassen 8 Bits "Wert"-Information und 6 Bits "Leitweg"-Information. Die Leitweg-Information läßt die Reizsteuer- und Speicherschaltungen wissen, welchem programmierbaren Parameter, beispielsweise der Impulsrate oder -breite, die Wertinformation zuzuordnen ist.The 14 programming bits comprise 8 bits of "value" information and 6 bits of "route" information. The route information lets the stimulus control and memory circuits know what programmable parameter, e.g. the pulse rate or width to which the value information is to be assigned.

Entsprechend der bevorzugten Ausführungsform übermittelt ein Sender 14 programmierte Daten von dem implantierten Gerät zu der Fernprogrammiereinheit, um zuletzt programmierte Daten zu überprüfen oder früher programmierte Daten, die im Speicher abgespeichert sind, abzufragen. Typischerweise wird ein Prüfsendevorgang am Ende einer 32 Bit-Programmierfolge durchgeführt; er kann aber auch mittels der Programmierdaten verzögert werden, bis eine Gruppe von Programmierfolgen, von denen jede 32 Bits umfaßt, abgeschlossen ist.Submitted in accordance with the preferred embodiment a transmitter 14 programmed data from the implanted device to the remote programming unit to last programmed Check data or query previously programmed data stored in memory. Typically, a send scan will end at the end of a 32 bit programming sequence carried out; but he can also by means of the programming data can be delayed until a group of programming sequences, each of which is 32 bits includes, is complete.

Die Figuren 2A, 2B und 2C zeigen ein Flußdiagramm für die Arbeitweise der elektronischen Schaltungsanordnung nach der Erfindung. Jeder Schritt oder Block des Flußdiagramms entspricht einer bestimmten Funktion der Schaltungsanordnung und kann generell einem bestimmten Abschnitt oder einer Gruppe von Schaltstufen des detaillierten schematischen Schaltbildes zugeordnet werden.Figures 2A, 2B and 2C show a flow chart for the operation of the electronic circuit arrangement according to the invention. Each step or block of the flow chart corresponds to a specific function of the Circuit arrangement and can generally be a specific section or group of switching stages of the detailed be assigned to the schematic circuit diagram.

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Um die Erläuterung der Arbeitsweise der vorliegenden Schaltungsanordnung zu erleichtern, ist das Flußdiagramm der Fig. 2A, 2B und 2C in Verbindung mit den Fig. 3A und 3B beschrieben, in denen ein generelles Blockschaltbild der Schaltungsstufen der vorliegenden Anordnung dargestellt ist. Das Flußdiagramm und das Blockschaltbild dienen jedoch in erster Linie der Erläuterung der Arbeitsweise der Schaltungsanordnung, und der Aufbau dieser Schaltungsanordnung ist an Hand der detaillierten schematischen Schaltbilder näher beschrieben.In order to explain the operation of the present To facilitate circuit arrangement, the flowchart of FIGS. 2A, 2B and 2C in conjunction with FIGS. 3A and 3B is used 3B, in which a general block diagram of the circuit stages of the present arrangement is shown is. However, the flowchart and the block diagram serve primarily to explain the mode of operation the circuit arrangement, and the structure of this circuit arrangement is based on the detailed schematic Circuit diagrams described in more detail.

In dem Flußdiagramm finden sich Bezugnahmen auf Zeitgeber 1 und 2, die in Fig. 2C dargestellt sind. Diese Zeitgeber sorgen für eine Kontrolle des richtigen Flusses der Programmierdaten in den Programmierabschnitt sowie für das Rückstellen oder Reinitialisieren der verschiedenen Entschlüsselungsschaltungen, wenn Verdacht auf einen Fehler besteht oder eingetreten ist oder wenn das Ende einer Programmieroperation erreicht ist. Der Zeitgeber 1 und der Zeitgeber 2 entsprechen dem Folgezeitgeber 69 bzw. dem Auffrischzeitgeber 40 der Fig. 3A. Aus dem Flußdiagramm folgt, daß nach dem Ablaufen jeder der beiden Zeitgeber eine Löschung der temporären Programmierung und ein Rückstellen der Programmierschaltungen bewixkt werden. Ein Ablaufen des Zeitgebers 1 führt zusätzlich zu einem Rückstellen der Empfängerverriegelung, wodurch der Empfänger in seinen Überwachungsbetrieb zurückgebracht wird. Funktionell gesprochen hat der Zeitgeber 1, das heißt der Folgezeitgeber 69, eine Zeitablaufperiode, die mit der Zeitspanne verknüpft ist, die für den Ablauf einer einzigen 32 Bit-Programmierfolge erforderlich ist. Wenn die Folge innerhalb der vorgesehenen Zeitspanne nicht abgeschlossen ist, wird ein Fehler angenommen, und die Programmierschaltungen werden zurückgestellt. Der Zeitgeber 2, das heißt der Auffrischzeitgeber 40, hat eine längereIn the flow chart there are references to timers 1 and 2 shown in Figure 2C. These timers ensure that the correct flow of programming data into the programming section is monitored and that the various decryption circuits are reset or reinitialized if an error is suspected or has occurred or if the end of a programming operation has been reached. The timer 1 and the timer 2 correspond to the follow-up timer 69 and the refresh timer 40 of Fig. 3A, respectively. It follows from the flow chart that after each of the two timers has expired, the temporary programming is deleted and the programming circuits are reset. If the timer 1 expires, the receiver lock is also reset, as a result of which the receiver is returned to its monitoring mode. Functionally speaking, the timer 1, i.e. the follow-up timer 69, has a time-out period associated with the amount of time required for a single 32-bit programming sequence to run. If the sequence does not complete within the allotted time, an error is assumed and the programming circuits are reset. The timer 2, that is, the refresh timer 40, has a longer one

Zeitablaufperiode als der Zeitgeber 1, und seine Hauptfunktion besteht darin, das Empfängerverriegelungssignal zurückzustellen, wodurch der Empfänger am Ende einer Programmieroperation in den Überwachungsbetrieb zurückgebracht wird.Time-out period as the timer 1, and its main function is to reset the receiver lock signal, leaving the receiver at the end of a Programming operation returned to monitoring mode will.

Entsprechend Fig. 3A hat der Zeitgeber 40 einen Ausgangssignalweg 42, der zu einem Eingang einer Empfängerund Entschlüsselungssteuerung 34 führt, sowie einen Ausgangssignalweg 43, der zu einem Eingang einer Auffrischungsrückstell-Logikschaltung 60 führt. Über den Signalweg 42 läuft das Empfänger-Verriegelungs-Rückstellsignal von dem Zeitgeber 40 zu der Empfänger- und Entschlüsselungssteuerung 34, die ihrerseits bewirkt, daß das über einen Signalweg 36 laufende Aktivierungssignal für einen Empfänger 30 zurückgestellt wird. Der Signalweg 43 sorgt für die Rückstellung der Auffrischungs-Logikschaltung 60, um jede etwaige temporäre Programmierung zu löschen, die gegebenenfalls mit den Reizausgang sschaltungen verknüpft ist, und um über Signalwege 77 bzw. 79 einen Bitzähler 61 und einen Zugriffsentschlüßler 75 zurückzustellen. Der Zeitgeber 69 steht über einen Signalweg 45 mit der Auffrischungslogikschaltung 60 in Analogverbindung, ist aber nicht, wie der Zeitgeber 40, an die Empfänger- und Entschlüsselungssteuerung 34 angeschlossen. Referring to Figure 3A, the timer 40 has an output path 42 which leads to an input of a receiver and decryption controller 34 and an output path 43 which leads to an input of a refresh reset logic circuit 60. The receiver locking reset signal runs via the signal path 42 from the timer 40 to the receiver and decryption control 34, which in turn causes the activation signal for a receiver 30 running via a signal path 36 to be reset. The signal path 43 resets the refresh logic circuit 60 to erase any temporary programming that may be associated with the stimulus output circuits and to reset a bit counter 61 and an access decoder 75 via signal paths 77 and 79, respectively. The timer 69 is in analog communication with the refresh logic circuit 60 via a signal path 45, but is not, like the timer 40, connected to the receiver and decryption controller 34.

Der erste Schritt oder Block im Flußdiagramm findet sich in Fig. 2A unmittelbar unterhalb der mit "START" bezeichneten Eingangsstelle. Dieser mit "Warte auf Impuls - Kontrolliere Zeitgeber 1" bezeichnete Block stellt diejenigen Schaltkreise der vorliegenden Anordnung dar, welche den Einlauf von Programmierimpulsen von der Fernprogrammiereinheit überwachen und welche für die erfindungsgemäße Empfänger-Tastoperation sorgen.The first step or block in the flowchart can be found in Fig. 2A immediately below the "START" designated entry point. This block labeled "Wait for Pulse - Check Timer 1" represents those circuits of the present arrangement which allow the entry of programming pulses from the remote programming unit and which provide for the receiver tactile operation according to the invention.

Entsprechend dem zweiten Block des Flußdiagramms startet der erste ermittelte Programmierimpuls die Zeitgeber 1 und 2, und der Empfänger wird im EIN-Zustand verriegelt. Die Empfänger- und Entschlüsselungssteuerung 34 der Fig. 3A entspricht funktionsmäßig im wesentlichen den beiden vorstehenden ersterwähnten Schritten des Flußdiagramms. In dem Empfänger-Tast- oder -Taktbetrieb sorgt die Steuerung 34 für eine periodische Aktivierung oder Entsperrung des Empfängers 30. Wenn das Tastsignal mit einem Programmierimpuls am Empfänger 30 zusammenfällt, wird der Programmierimpuls in einer Impulsformerschaltung 32 in ein verwertbares digitales Signal umgewandelt und der Steuerung 34 zugeführt, die ihrerseits über den Signalweg 36 den Empfänger 30 im EIN-Zustand verriegelt. Dieser erste Impuls startet auch über einen Signalweg 37 den Zeitgeber 40, über einen Signalweg 3? den Zeitgeber 69 sowie über einen Signalweg 47 den Bitzähler 61.According to the second block of the flow chart, the first programming pulse determined starts the timer 1 and 2, and the receiver is locked in the ON state. The receiver and decryption controller 34 of FIG. 3A essentially corresponds in terms of function to the two above-mentioned first-mentioned steps of the flowchart. The controller takes care of the receiver tactile or tact mode 34 for a periodic activation or unlocking of the receiver 30. If the key signal with a Programming pulse at the receiver 30 coincides, the Programming pulse converted into a usable digital signal in a pulse shaping circuit 32 and the Control 34 is supplied, which in turn locks the receiver 30 in the ON state via the signal path 36. This The first pulse also starts the timer 40 via a signal path 37, via a signal path 3? the timer 69 and the bit counter 61 via a signal path 47.

Bei im EIN-Zustand verriegeltem Empfänger 30 laufen nachfolgende Programmierimpulse über die Impulsformerschaltung 32 und die Empfänger- und Entschlüsselungssteuerung 34 zu einem Daten-"0"-" T'-Entschlüßler 48, der sie in verwertbare Programmierdatenbits zur Eingabe in die verschiedenen Programmregister entschlüsselt. Die Flußdiagrammschleife mit den Schritten "Kontrolliere Zeitgeber 2", "Demodulationsprogramm" und "Impulszählwert = 4?" entspricht den Schaltungsstufen, die Programmierimpulse empfangen, demodulieren, zählen und in die Speicherregister eintakten, bis ein Impulszählwert gleich 4 ermittelt wird. Wenn ein Impulszählwert gleich 4 nicht erreicht wird, bevor der Zeitgeber 2 abläuft, wird jede temporäre Verknüpfung von Programmierdaten mit Steuereingängen der Reizausgangsschaltung gelöscht, und die Programmierentschlüsselung sschaltungen werden zurückgestellt. Eine temporäre oder permanente Programmierung der Reiz-When the receiver 30 is locked in the ON state, subsequent programming pulses run through the pulse shaper circuit 32 and the receiver and decryption controller 34 to a data "0" - "T" decoder 48 which it in usable programming data bits for input into the various program registers decrypted. The flowchart loop with the steps "Check timer 2", "Demodulation program" and "Pulse count = 4?" corresponds to the circuit stages that receive, demodulate, count and store programming pulses clock in until a pulse count equal to 4 is determined. When a pulse count equal to 4 does not reach before the timer 2 expires, any temporary connection of programming data with control inputs the stimulus output circuit is deleted, and the programming decryption Circuits are postponed. Temporary or permanent programming of the stimulus

ausgangsschaltungen erfolgt mittels einer weiter unten erläuterten Programmsteuerung.output switching is done by means of a below explained program control.

In den Fig. 3A und 3B sind diejenigen Schaltkreise des Blockdiagramms dargestellt, welche den oben erwähnten Programmregistern sowie Zähl- und Steuerschaltungen entsprechen. Ein Zugriff/Paritäts-Register 52, ein Wertspeicherregister 66 und ein Parameter/Wert-Leitwegregister 68 bilden ein 22 Bit-Schieberegister, wobei ein Zugriffsgatter 64 den seriellen Fluß von Datenbits von der Schaltung 52 zu den Registern 66 und 68 steuert. Die Register 66 und 68 nehmen die Wert- bzw. Leitwegprogrammierbits auf. Die Schaltung 52 übernimmt serielle Daten von dem Entschlüßler 48 über einen Leitweg 50. Der Bitzähler 61 wird über den Signalweg 39 von der Entschlüsselungssteuerung 34 in Abhängigkeit von jedem empfangenen Programmimpuls inkrementiert. Wie zuvor beschrieben, liefert der Zeitgeber 69 ein Rückstellsignal an die Rückstellogikschaltung 60, die ihrerseits den Bitzähler 61 und den Zugriffsentschlüßler 75 zurückstellt. Der Zugriff sent schlüßler 75 ist über einen Signalweg 76 an eine Paritätszugriffs-Logikschaltung 81 angeschlossen. Eine Programmsteuer-Logikschaltung 82 steht mit einem Hauptspeicher 92, der Auffrischungsrückstell-Logikschaltung 60 und der Paritätszugriffs-Logikschaltung 81 über Signalwege 62 bzw. 80 in Verbindung. Die Programmsteuer-Logikschaltung 82 steuert den Hauptspeicher über einen Signalweg 85, so daß empfangene Programmierdaten entweder in den Hauptspeicher 92 permanent eingeschrieben werden können oder über den Speicher 92 temporär weitergeleitet oder verknüpft werden, um Reizausgangsschaltungen 94 für eine begrenzte Zeitspanne zu steuern, so daß der Operator, in der Regel der Arzt, den Einfluß der Programmierdaten auf die Ausgangsschaltungen überwachen kann, statt daß oder bevor die Daten in den Speicher 92Those circuits of the block diagram are shown in FIGS. 3A and 3B which correspond to the above-mentioned program registers and counting and control circuits. An access / parity register 52, a value storage register 66 and a parameter / value routing register 68 form a 22 bit shift register, with an access gate 64 controlling the serial flow of data bits from circuit 52 to registers 66 and 68. Registers 66 and 68 receive the value and route programming bits, respectively. The circuit 52 accepts serial data from the decoder 48 via a route 50. The bit counter 61 is incremented via the signal path 39 by the decryption control 34 as a function of each received program pulse. As previously described, the timer 69 provides a reset signal to the reset logic circuit 60, which in turn resets the bit counter 61 and the access decoder 75. The access key 75 is connected to a parity access logic circuit 81 via a signal path 76. Program control logic circuit 82 is in communication with main memory 92, refresh reset logic circuit 60 and parity access logic circuit 81 via signal paths 62 and 80, respectively. The program control logic circuit 82 controls the main memory via a signal path 85, so that received programming data can either be permanently written into the main memory 92 or temporarily forwarded or linked via the memory 92 in order to control stimulus output circuits 94 for a limited period of time so that the The operator, usually the doctor, can monitor the influence of the programming data on the output circuits instead of or before the data is stored in the memory 92

permanent eingeschrieben werden.be enrolled permanently.

Wenn der Impulszählwert im Bitzähler 61 den Wert 4 (Bitzählwert = 3) erreicht, bevor der Zeitgeber 2 abgelaufen ist, wird auf den Entscheidungsblock "Gültiger Auffrischungscode?" übergegangen. Wenn ein gültiger Auffrischungscode empfangen und in die drei ersten Stufen des Registers 52 ordnungsgemäß eingetaktet wurde, wird von einer Zugriffs-Logikschaltung 51 auf einem Signalweg 56 ein dafür kennzeichnendes, zu einem Auffrischungs-Entschlüßler 58 gehendes Ausgangssignal zusammen mit einem Impulszählwert=4-Signal über einen Signalweg 59 vom Bitzähler 61 erzeugt. Diese Signale veranlassen den Entschlüßler 58, auf einen Signalweg 57 ein Rückstellsignal zu geben, das der Auffrischungsrückstell-Logikschaltung 60 zugeht. Daraufhin erzeugt die Logikschaltung 60 ein über den Signalweg 62 laufendes Rückstellsignal zum Zurückstellen des Zeitgebers 40 sowie ein über den Signalweg 77 zu dem Bitzähler 61 gehendes Rückstellsignal. Durch das Zurückstellen des Bitzählers 61 (auf einen Impulszählwert gleich 0) wird zusätzlich die Rückstellung des Zeitgebers 69 über einen Signalweg 67 bewirkt. Das Zusammentreffen eines gültigen Auffrischungscodes und eines Impulszählwert=4-Signals bewirkt also das Rückstellen des Zeitgebers 40, des Zeitgebers 69 und des Bitzählers 61, wie dies in dem Entscheidungsblock unmittelbar unterhalb der Eingangsstelle 4 in Fig. 2C dargestellt ist. Wie aus dem Flußdiagramm gleichfalls hervorgeht, kehrt die Programmdurchführung dann zu dem Startpunkt zurück oder beginnt dort von neuem, in der Erwartung von weiteren Programmierdaten.If the pulse count in bit counter 61 reaches 4 (bit count = 3) before timer 2 has expired, the decision block "Valid refresh code?" passed over. When a valid refresh code has been received and properly clocked into the first three stages of the register 52, an output signal indicative of this, going to a refresh decoder 58, goes to a refresh decoder 58 from an access logic circuit 51 on a signal path 56 , together with a pulse count = 4 signal a signal path 59 from the bit counter 61 is generated. These signals cause decoder 58 to provide a reset signal on signal path 57 which is applied to refresh reset logic circuit 60. The logic circuit 60 then generates a reset signal running via the signal path 62 for resetting the timer 40 and a reset signal going via the signal path 77 to the bit counter 61. Resetting the bit counter 61 (to a pulse count equal to 0) also causes the timer 69 to be reset via a signal path 67. The coincidence of a valid refresh code and a pulse count = 4 signal thus resets the timer 40, the timer 69 and the bit counter 61, as shown in the decision block immediately below input point 4 in FIG. 2C. As can also be seen from the flowchart, the program execution then returns to the starting point or starts again there, in the expectation of further programming data.

Wenn ein gültiger Auffrischungscode nicht gleichzeitig mit einem Signal "Impulszählwert = 4" auftritt, wird zu der Schleife übergegangen, die "Kontrolliere Zeitgeber 2", "Demodulationsprogramm", "Impulszählwert S: 24" undIf a valid refresh code is not at the same time with a signal "Pulse count = 4" occurs, the loop goes to the "Control timer 2 "," Demodulation program "," Pulse count S: 24 "and

"Zugriff korrekt" umfaßt. Diese Schleife kann in zwei Fällen erreicht werden. Im ersten Fall wurde ein gültiger Auffrischungscode zuvor empfangen, und die Programmdurchführung wurde von der Starteingabestelle aus neu gestartet, so daß der Impulszählwert von 4 anzeigt, daß die ersten drei Bits einer 32 Bit-Programmierfolge empfangen wurden. Definitionsgemäß können die ersten drei Bits einer gültigen Programmierfolge nicht der binäre 101-Auffrischungscode sein; infolgedessen geht die Programmabfolge über die "Nein"-Abzweigung des Entscheidungsblockes "Gültiger Auffrischungscode?" weiter. Im zweiten Falle wurde der für ein Rückstellen der Zeitgeber und zum Initialisieren einer Programmierfolge notwendige Auffrischungscode nicht zuvor empfangen, so daß der Zeitgeber 69 (Zeitgeber 2) vor dem Empfang der gesamten Programmierfolge abläuft. Dadurch wurde jede temporäre Programmierung gelöscht und die Rückstellung der ProgrammierSchaltungen bewirkt. Wie aus Fig.2c folgt, erfolgt dann wieder ein Übergang zum Startpunkt, wobei die Schaltungsstufen zurückgestellt oder initialisiert sind."Access correct" includes. This loop can be in two Cases can be achieved. In the first case, a valid refresh code was previously received, and the program execution was restarted from the start entry point so the pulse count of 4 indicates that the first three bits of a 32-bit programming sequence have been received. By definition, the first three Valid programming sequence bits are not the 101 binary refresh code; as a result, the program sequence goes via the "No" branch of the decision block "Valid refresh code?" Further. in the The second trap was that of resetting the timer and not previously receiving refresh codes necessary to initialize a programming sequence so that timer 69 (timer 2) expires prior to receiving the full programming sequence. This made each one temporary Programming is deleted and the programming circuits are reset. As follows from Fig. 2c, there is then again a transition to the starting point, the switching stages being reset or initialized are.

Zurückkehrend zu dem ersten Fall, daß gültige Programmierdaten empfangen werden, werden die Demodulation und das Takten der Daten unter normalen Umständen fortgesetzt, bis von dem Bitzähler 61 ein Impulszählwert von größer als oder gleich 24 ermittelt wird. Entsprechend Fig. 3B werden die Datenbits über das Register 52 und das Zugriffsgatter 64 in das Wert Speicherregister 66 und das Parameter/Wert-Leitwegregister 68 eingetaktet. Das Taktsignal für die Register 52, 66 und 68 kommt über einen Signalweg 54 von der Empfänger- und Entschlüsselungssteuerung 34. Ein Zählwert von größer als oder gleich 24 veranlaßt den Bitzähler 61, über einen Signalweg 72 eine Kontrolle des im Register 52 befindlichenReturning to the first case that valid programming data is received, the demodulation and clocking of the data continues under normal circumstances until a pulse count greater than or equal to 24 is determined by the bit counter 61. According to FIG. 3B, the data bits are clocked into the value storage register 66 and the parameter / value routing register 68 via the register 52 and the access gate 64. The clock signal for registers 52, 66 and 68 comes via a signal path 54 from the receiver and decryption control 34. A count value greater than or equal to 24 causes the bit counter 61 to check what is in register 52 via a signal path 72

Codes einzuleiten. Ein Signalweg 70 ist an eine logische Feldgruppe im Register 51 angeschlossen, die ein Zugriffssignal erzeugt, wenn in den acht Stufen des Registers 52 ein vorbestimmter Zugriffscode vorliegt. Wenn der Im·* pulszählwert größer als oder gleich 24 ist und das Zugriffssignal erzeugt wird, gibt der Zugriffsentschlüßler 75 ein Zugriffsverriegelungssignal über den Signalweg 76 an das Zugriffsgatter 64. Infolgedessen können keine weiteren Programmdaten in das Wert Speicherregister 66 oder das Parameter/Wert-Leitwegregister 68 eingetaktet werden, bis das Zugriffsgatter über einen Signalweg 49 von der Programmsteuer-Logikschaltung 82 zurückgestellt oder geöffnet wird. Aus im folgenden erläuterten Gründen ist der Signalweg 76 auch an die Paritätszugriffs-Logikschaltung 81 angeschlossen. Ein weiteres Signal wird von dem Zu-' griffsentschlüßler 75 zur Eingabe in den Bitzähler 61 über einen Signalweg 73 erzeugt. Dieses Signal bewirkt, daß der Bitzähler 61 auf einen Impulszählwert von 24 eingestellt wird, wie dies für eine richtige Fortsetzung der Programmabfolge notwendig ist. Ein Zugriffscode wird typischerweise bei dem 24. Bit im Anschluß an das Ende des letzten Weckimpulses empfangen; in einigen Fällen können jedoch Störbits nach dem Weckimpuls aber vor dem ersten Impuls der 32 Bit-Programmierfolge auftreten. Diese Störimpulse stellen kein Problem dar, vorausgesetzt, daß die vor dem Zugriffscode erscheinenden 16 Bits stimmen, weil die Störbits aus den Endstufen des Registers 68 herausgeschoben werden.Initiate codes. A signal path 70 is connected to a logical field group in register 51 which generates an access signal if a predetermined access code is present in the eight stages of register 52. If the pulse count is greater than or equal to 24 and the access signal is generated, the access decoder 75 outputs an access lock signal via the signal path 76 to the access gate 64. As a result, no further program data can be stored in the value storage register 66 or the parameter / value routing register 68 are clocked in until the access gate is reset or opened by the program control logic circuit 82 via a signal path 49. For reasons explained below, the signal path 76 is also connected to the parity access logic circuit 81. A further signal is generated by the access decoder 75 for input into the bit counter 61 via a signal path 73. This signal causes the bit counter 61 to be set to a pulse count of 24, as is necessary for a correct continuation of the program sequence. An access code is typically received on the 24th bit following the end of the last wake-up pulse; In some cases, however, interference bits can occur after the wake-up pulse but before the first pulse of the 32-bit programming sequence. These interference pulses are not a problem, provided that the 16 bits appearing before the access code are correct, because the interference bits are shifted out of the output stages of the register 68.

Die Eintrittsstelle 5 der Fig. 2B bildet die Fortsetzung der Austrittsstelle 5 der Fig. 2A. Die zuvor erläuterte Funktion ist durch den ersten Entscheidungsblock dargestellt, der mit "Verriegele Zugriff - Stelle Impulszählwert auf 24 zurück" bezeichnet ist. Die nächste ProgrammdurchfUhrungsschleife umfaßt die Blöcke "Kontrollie-The entry point 5 of FIG. 2B forms the continuation of the exit point 5 of FIG. 2A. The previously explained The function is represented by the first decision block, which is labeled "Locked access point - pulse count back to 24". The next program execution loop includes the blocks "control

re Zeitgeber 2", "Demodulationsprogramm" und "Impulszählwert = 32?". In dieser Schleife werden die letzten acht Bits der Paritätsinformation empfangen, demoduliert und in das Register 52 eingetaktet. Unter normalen Umständen läuft der Zeitgeber 2 nicht ab, bevor die Bits eingetaktet sind. Im Falle einer Unterbrechung oder unerwarteten Verzögerung der Programmierfolge werden jedoch die zuvor beschriebenen Rückstell- und Löschoperationen ausgeführt. Wenn von dem Bitzähler 61 ein Impulszählwert gleich 32 ermittelt wird, wird auf einem Signalweg 65 ein Ausgangssignal zur Eingabe in die Parität szugriffs-Logikschaltung 81 erzeugt.right timer 2 "," Demodulation program "and" Pulse count = 32? "In this loop, the last eight bits of parity information received, demodulated and clocked into register 52. Under normal circumstances, the timer 2 does not expire before the bits are clocked in. In the event of an interruption or unexpected delay in the programming sequence however, the previously described reset and erase operations are performed. If from the bit counter 61 a Pulse count equal to 32 is determined, an output signal is on a signal path 65 for input to the parity s access logic circuit 81 is generated.

Der Entscheidungsblock "Parität korrekt?" entspricht der Funktion der Paritätszugriffs-Logikschaltung 81. Wenn auf den Signalwegen 65 und 76 sowohl ein "Impulszählwert = 32"-Signal als auch ein Zugriffsverriegelungssignal vorliegen, spricht die Paritätszugriffs-Logikschaltung 81 auf das Signal an, das von einer Paritäts-Logikschaltung 53 auf einen Signalweg 55 gegeben wird. Die Paritäts-Logikschaltung 53 ist über Datenbusse an das Zugriffs/Paritäts-Register 52, das Wertspeicherregister 66 und das Parameter/Wert-Leitwegregister 68 angeschlossen. Wenn die Logikschaltung 53 feststellt, daß eine richtige Parität vorliegt, veranlaßt ein Paritätssignal auf dem Signalweg 55 die Paritätszugriffs-Logikschaltung 81,ein "Parität korrekt"-Signal auf einem Signalweg 80 zur Eingabe in die Programmsteuer-Logikschaltung 82 zu erzeugen. Wenn die Parität nicht stimmt, wird über den Block "Lösche temporäre Programmierung" und die Austrittsstelle 3 zu dem Block "Sende Speicherinhalf'der Figur 2C übergegangen. Das Signal "Sende Speicherinhalt" wird von der Programmsteuer-Logikschaltung 82 auf einen Signalweg 87 gegeben, um einen Sender 91 zu veranlassen, den Inhalt des Speichers oder die tempo-The "Parity correct?" corresponds to the function of the parity access logic circuit 81. If both a "pulse count = 32" signal and an access lock signal are present on the signal paths 65 and 76, the parity access logic circuit 81 responds to the signal which is received by a parity logic circuit 53 a signal path 55 is given. The parity logic circuit 53 is connected to the access / parity register 52, the value storage register 66 and the parameter / value routing register 68 via data buses. When logic circuit 53 determines that parity is correct, a parity signal on signal path 55 causes parity access logic circuit 81 to generate a "parity correct" signal on signal path 80 for input to program control logic circuit 82. If the parity is not correct, the block "Erase temporary programming" and the exit point 3 go to the block "Send memory help" in FIG. 2C. The signal "Send memory content" is sent from the program control logic circuit 82 to a signal path 87 to cause a transmitter 91 to read the contents of the memory or the tempo-

raren Daten zurück zu der Fernprogrammiereinheit zu übermitteln. Nach diesem Übermittlungsvorgang wird über den Block "Stelle Programmierschaltungen und Zeitgeber 1 und 2 zurück" zu dem Startpunkt zurückgekehrt.transfer the rare data back to the remote programming unit. After this transfer process, the block "Position programming circuits and timers 1 and." 2 back "returned to the starting point.

Wenn die Parität korrekt ist, bewirkt die Programmsteuer-Logikschaltung 82, daß die in dem Wert Speicherregister 66 und dem Parameter/Wert-Leitwegregister 68 befindlichen Daten parallel zu einem Wertpufferspeicher 93 und einem Parameter/Wertleitweg-Pufferspeicher 95 überführt werden. Die Pufferspeicher 93 und 95 sind an den Hauptspeicher 92 selektiv anschließbar, was von der Programmsteuer-Logikschaltung 82 über einen Signalweg 83 vorgegeben wird. Die Programmsteuer-Logikschaltung 82 spricht auf die über Signalwege 84 und 86 laufenden Programmierbits in den beiden letzten Stufen des Registers 68 an, um entweder ein permanentes Einschreiben in den Hauptspeicher zu bewirken oder eine temporäre Weiterleitung von Programmierdaten über den Hauptspeicher zu der Reizausgangsschaltung 94 zu veranlassen. Ein über den Signalweg 85 laufendes Signal bestimmt, ob ein permanenter Schreibvorgang oder ein temporärer Programmschreibvorgang erfolgen soll. Der Signalweg 85 verläuft zwischen der Programmsteuer-Logikschaltung 82 und dem Hauptspeicher 92. Die zwei möglichen Betriebsarten sind in dem Flußdiagramm durch die Blöcke "Entsperre temporäre Eingänge" und "Schreibe in permanenten Speicher" dargestellt. Nach beiden Operationen erfolgt ein Übergang zu der Eintrittsstelle 2 der Fig. 2C und zu dem Entscheidungsblock "Letzte Programmfolge?".If the parity is correct, the program control logic circuit 82 causes the data in the value storage register 66 and the parameter / value routing register 68 to be transferred in parallel to a value buffer 93 and a parameter / value routing buffer 95. The buffer memories 93 and 95 can be selectively connected to the main memory 92, which is specified by the program control logic circuit 82 via a signal path 83. The program control logic circuit 82 responds to the programming bits running via signal paths 84 and 86 in the last two stages of the register 68 in order either to effect a permanent writing in the main memory or to initiate a temporary forwarding of programming data via the main memory to the stimulus output circuit 94 . A signal running via signal path 85 determines whether a permanent write process or a temporary program write process is to take place. The signal path 85 runs between the program control logic circuit 82 and the main memory 92. The two possible operating modes are represented in the flow diagram by the blocks "Unlock temporary inputs" and "Write to permanent memory". After both operations, there is a transition to entry point 2 of FIG. 2C and to the decision block "Last program sequence?".

Eine Entscheidung, den Speicherinhalt zurück zu der Fernprogrammiereinheit zu übermitteln, erfolgt durch die Programmsteuer-Logikschaltung 82 auf Grund der Signale, die über die Signalwege 84 und 86 laufen, welche an dieA decision to return the memory contents to the To transmit the remote programming unit is carried out by the program control logic circuit 82 on the basis of the signals which pass through signal paths 84 and 86 which are sent to the

beiden letzten Stufen des Parameter/Wert-Leitwegregisters 68 angeschlossen sind. Eine Gruppe von Programmfolgen oder Anweisungen, permanent oder temporär einzuschreiben, geht an die Programmsteuer-Logikschaltung über die Programmdaten in dem dritten und vierten Bit jeder Programmfolge. Wenn eine Rückübermittlung zu der Fernprogrammiereinheit erwünscht ist, wird die Steuerlogik/Sender-Einheit 91 über den Signalweg 87 von der Programmsteuer-Logikschaltung 82 aktiviert. Bei der bevorzugten Ausführungsform wird eine Verzögerung von 30 ms zwischen den Programmierfolgen vorgesehen, um ausreichend Zeit für eine Initialisierung der Entschlüsselungsschaltungen zur Verfügung zu haben. the last two stages of the parameter / value routing register 68 are connected. A group of program sequences or instructions to enroll permanently or temporarily, goes to the program control logic circuit via the program data in the third and fourth bits every program sequence. If a return transmission to the Remote programming unit is desired, the control logic / transmitter unit 91 is via the signal path 87 from the Program control logic circuit 82 activated. In the preferred embodiment, there is a delay of 30 ms between the programming sequences provided to be sufficient To have time to initialize the decryption circuits.

Wenn eine Programmieroperation abgeschlossen ist, wird der Empfänger mittels des Zeitgebers 2, das heißt des Auffrischzeitgebers 40, am Ende des Ablauf Intervalls dieses Zeitgebers auf den Überwachungsbetrieb zurückgestellt. Wenn dagegen eine temporäre Programmierung aufrechterhalten werden soll, während die Reizausgabe überwacht wird, oder wenn eine weitere Programmierung beabsichtigt ist, kann der Empfänger im Einschaltzustand gehalten und die Verknüpfung der temporären Programmierung mit den Steuerschaltungen der Reizausgangsschaltungen beibehalten werden, indem aufeinanderfolgende Auffrischcodefolgen in Intervallen bereitgestellt werden, die ausreichen, um ein Ablaufen des Folgezeitgebers 69 zu verhindern.When a programming operation is complete, will the receiver by means of the timer 2, i.e. the refresh timer 40, at the end of the expiration interval this timer is reset to the monitoring mode. If on the other hand a temporary programming is maintained should be performed while the stimulus output is being monitored or if further programming is intended is, the receiver can be kept in the power-on state and linking the temporary programming with the control circuits of the stimulus output circuits are maintained by successive refresh code sequences provided at intervals sufficient to cause the follow-up timer 69 to expire impede.

Die Figuren 5 bis 9 zeigen ein detailliertes schematisches Schaltbild der elektronischen Schaltungsanordnung nach der Erfindung. Jede der Figuren 5 bis 8 umfaßt zwei Blätter A und B. Die Blätter A und B dieser Figuren lassen sich zusammenlegen, um den Verlauf der Verbindungsleitungen zu verfolgen. Die VerbindungenFigures 5 to 9 show a detailed schematic circuit diagram of the electronic circuit arrangement according to the invention. Each of Figures 5 to 8 comprises two sheets A and B. Sheets A and B of these Figures can be put together to follow the course of the connecting lines. The connections

zwischen Figuren unterschiedlicher Nummer sind alphabetisch bezeichnet, um leicht von den Verbindungsleitungen zwischen den Blättern A und B jeder Figur unterschieden werden zu können. Jede die verschiedenen Zeichnungen verbindende Leitung ist bezeichnet. Einige der Bezeichnungen dienen jedoch nur dem Zweck, die gegenseitige Verbindung der Schaltungsstufen erkennen zu lassen. Insoweit sind nicht alle Leitungen in der nachstehenden Beschreibung gesondert erwähnt. Der besseren Übersicht halber sind ferner in dem schematischen Schaltbild die Anschlüsse an die Energiequelle und an Masse weggelassen.between figures of different numbers are alphabetical labeled to be easily distinguished from the connecting lines between sheets A and B of each figure to be able to. Each the different drawings connecting line is designated. However, some of the names are for the purpose of mutual connection only to reveal the circuit stages. In this respect, not all lines are in the description below mentioned separately. For the sake of clarity, the connections are also shown in the schematic circuit diagram omitted to the energy source and to ground.

Die nachstehende Erläuterung der Figuren 5 bis 9 erfolgt unter Bezugnahme auf die Figuren 3A und 3B. Fig. 5 zeigt eine Schaltungsstufe 100 mit einem Eingang α von einer Empfängerschaltung. Die Empfängerschaltung kann in beliebiger Weise aufgebaut sein, vorausgesetzt, daß sie selektiv betätigt werden kann und in der Lage ist, entfernt erzeugte HF-Signale zu empfangen und zu verstärken, so daß eine Verbindung mit den digitalen Schaltungsstufen der vorliegend erläuterten Schaltungsanordnung möglich ist. Die Schaltungsstufe 100 entspricht der Impulsformerschaltung 32 der Fig. 3A. Das Ausgangssignal der Schaltungsstufe 100 geht an eine NOR-Schaltung 104, während das Komplement dieses Signals dem Eingang eines Flip-Flops 102 zugeführt wird. Die Signale SLCK und XOSC werden einer NOR-Schaltung 106 bzw. einer NAND-Schaltung 134 zugeführt. Bei der Schaltungsanordnung nach den Fig. 3A und 3B bildet der SLCK-Signalgenerator einen Teil der Empfänger- und Entschlüsselungssteuerung 34. Das Signal SLCK taktet oder tastet periodisch den Empfänger über die NOR-Schaltung 106 und eine Leitung c, vorausgesetzt, daß das Flip-Flop 102 zurückgestellt ist. Die Leitung c entspricht dem Signalweg 36 der Fig. 3A.The following explanation of FIGS. 5 to 9 takes place with reference to FIGS. 3A and 3B. Fig. 5 shows a circuit stage 100 with an input α of one Receiver circuit. The receiver circuit can be in any Be constructed in a manner provided that it can be selectively actuated and is capable of being removed to receive and amplify generated RF signals, so that a connection with the digital circuit stages of the circuit arrangement explained here is possible. The circuit stage 100 corresponds to the pulse shaper circuit 32 of Figure 3A. The output signal of the circuit stage 100 goes to a NOR circuit 104, while the complement of this signal is fed to the input of a flip-flop 102. The signals SLCK and XOSC are fed to a NOR circuit 106 and a NAND circuit 134, respectively. In the circuit arrangement 3A and 3B, the SLCK forms the signal generator part of the receiver and decryption control 34. The signal SLCK clocks or samples the periodically Receiver through NOR circuit 106 and a line c, provided that flip-flop 102 is reset. The line c corresponds to the signal path 36 of the Figure 3A.

Das gemeinsame Auftreten eines entfernt erzeugten Programmimpulses am Empfänger sowie eines Empfängeraktivierungs-Tastsignals bewirken, daß der Empfänger über das Flip-Flop 102 und die NOR-Schaltung 106 in aktivem Zustand gehalten wird. Der Rückstelleingang des Flip-Flops 102 ist an eine Leitung ρ angeschlossen, die dem Signalweg 42 der Fig. 3A entspricht.The common occurrence of a remotely generated program pulse on the receiver as well as a receiver activation key signal cause the receiver via flip-flop 102 and NOR circuit 106 to be in the active state is held. The reset input of the flip-flop 102 is connected to a line ρ, which is the signal path 42 corresponds to Fig. 3A.

Wenn das Flip-Flop 102 gesetzt wird, gehen Impulse über die NOR-Schaltung 104 sowie Leitungen 114 und 112 zu einem Flip-Flop 110 eines Datenentschlüßlers 135. Der Datenentschlüßler 135 entspricht dem Block 48 der Fig. 3A. Die NOR-Schaltung 104 gehört zu einem Datenentschlüsselungstaktgeber 44 der Fig. 3A, der den XOSC-Signalgenerator einschließt. Der Datenentschlüßler 135 umfaßt Flip-Flops 130 bis 132, Flip-Flops 110, 113, 115, 117 und 11? sowie die zugehörigen Torschaltungen und Inverter. Wenn der Empfänger im aktiven Betrieb gehalten wird, geht das Demodulator-Taktsignal XOSC über die NAND-Schaltung 134 zu dem Flip-Flop 130. Das Signal XOSC wird in ein Signal mit einer Periode von 244 MikroSekunden heruntergeteilt, das von dem Nicht-Q-Ausgang des Flip-Flops 132 zu den Takteingängen der Flip-Flops 113 und 115 übermittelt wird. Darauf ansprechend erzeugt das Flip-Flop 113 ein Rückstellsignal, das den Flip-Flops 115, 117 und 119 zugeht. Unter Verwendung eines bekannten Zeitschemas werden einlaufende Programmimpulse entsprechend den zwischen ihnen vorliegenden Verzögerungen entschlüsselt, um "0"- oder "1"-Daten an dem Nicht-Q-Ausgang des Flip-Flops 119 zu erzeugen, das über einen Inverter mit einer Leitung 133 verbunden ist. Die Rückstelleingänge der Flip-Flops 130 bis 132 und 113 sind an eine mit POR (Einschalt-Rückstellung) bezeichnete Leitung angeschlossen. Das Einschalt-Rückstell-Signal tritt einmal auf, während die Schaltungsanordnungen desWhen the flip-flop 102 is set, pulses pass the NOR circuit 104 and lines 114 and 112 to one Flip-flop 110 of a data decoder 135. The data decoder 135 corresponds to block 48 of FIG. 3A. The NOR circuit 104 is associated with a data decryption clock 44 of Figure 3A including the XOSC signal generator. The data decoder 135 comprises Flip-flops 130 to 132, flip-flops 110, 113, 115, 117 and 11? as well as the associated gate circuits and inverters. When the receiver is kept in active operation is, the demodulator clock signal XOSC goes through the NAND circuit 134 to flip-flop 130. The signal XOSC becomes divided down into a signal with a period of 244 microseconds from the non-Q output of the flip-flop 132 is transmitted to the clock inputs of the flip-flops 113 and 115. Responding to that generates Flip-flop 113 is a reset signal that goes to flip-flops 115, 117 and 119. Using a known Timing schemes are incoming program pulses according to the delays between them decrypted to produce "0" or "1" data on the non-Q output of flip-flop 119 which is via a Inverter is connected to a line 133. The reset inputs of flip-flops 130 to 132 and 113 are connected to a line labeled POR (switch-on reset). The power-on reset signal occurs once during the circuitry of the

implantierten Gerätes an Spannung gelegt werden, und es hat die Aufgabe, die vorstehend erwähnten Schaltungen und verschiedene andere an die POR-Leitung angeschlossene Schaltungsstufen auf einen bekannten Zustand zu initialisieren, wie dies fUr ein einwandfreies Arbeiten der elektronischen Schaltungen des Gerätes notwendig ist.implanted device are energized, and it has the task of the circuits mentioned above and initialize various other circuit stages connected to the POR line to a known state, as is necessary for the electronic circuits of the device to work properly.

Aus Fig. 4 folgt, daß bei der bevorzugten Ausführungsform der Erfindung ein "1"-Datenbit einer Verzögerung zwischen entfernt erzeugten Programmierimpulsen von etwa 2,2 ms entspricht, während ein "O"-Datenbit einer Verzögerung entspricht, die kleiner als oder gleich etwa 900/us ist. Die Datenbits werden in die Programmregister nach Empfang eines nachfolgenden Impulses eingetaktet. Diese Taktsignale werden über die Leitungen 112 und 114 (Fig. 5) den Takteingängen des achtstufigen Registers zugeführt, das von Flip-Flops 120 bis 128 gebildet wird, die funktionsmäßig dem Register 52 entsprechen. Die Leitung 134 sowie die Leitungen 112 und 114 sind den Signalwegen 50 bzw. 55 analog.It follows from Fig. 4 that in the preferred embodiment of the invention a "1" data bit corresponds to a delay between remotely generated programming pulses of about 2.2 ms, while an "0" data bit corresponds to a delay less than or equal to about 900 / us is. The data bits are clocked into the program register after receiving a subsequent pulse. These clock signals are fed via lines 112 and 114 (FIG. 5) to the clock inputs of the eight-stage register, which is formed by flip-flops 120 to 128, which correspond to register 52 in terms of function. Line 134 and lines 112 and 114 are analogous to signal paths 50 and 55, respectively.

Eine NAND-Schaltung 150 sowie ihre entsprechenden Eingänge und Ausgänge sind in Fig. 3B funktionsmäßig durch die Logikschaltung 51 dargestellt. Der Ausgang der NAND-Schaltung 150 ist an eine Leitung f angeschlossen, die dem Signalweg 56 entspricht, um einer NOR-Schaltung 202 (Fig. 6B) ein Steuereingangssignal zuzuführen.A NAND circuit 150 and their respective inputs and outputs are operationally through in Figure 3B the logic circuit 51 is shown. The output of the NAND circuit 150 is connected to a line f, which corresponds to signal path 56 for providing a control input to a NOR circuit 202 (Fig. 6B).

Das detaillierte schematische Schaltbild des Auffrischzeitgebers 40 findet sich in Fig. 6A und umfaßt Flip-Flops 230 bis 232. Bei der bevorzugten Ausführungsform ist das Taktsignal für das Flip-Flop 230 auf einer Leitung η freilaufend, und es hat eine Periode von 62,5 ms. Der Einfachheit halber ist der Taktgenerator in dem detaillierten schematischen Schaltbild nicht dargestellt,The detailed schematic diagram of the refresh timer 40 is shown in Figure 6A and includes flip-flops 230 to 232. In the preferred embodiment the clock signal for the flip-flop 230 is free running on a line η, and it has a period of 62.5 ms. For the sake of simplicity, the clock generator is not shown in the detailed schematic circuit diagram,

da es sich dabei um einen herkömmlichen Rechteckgenerator handelt.since it is a conventional square wave generator acts.

Die Ausgangsleitung ρ ist an den Q-Ausgang des Flip-Flops 232 angeschlossen und führt dem Eingangsverriegelungs-Flip-Flop 102 der Fig. 5A ein Rückstellsignal zu. Flip-Flops 210 und 212 entsprechen funktionsmäßig dem Folgezeitgeber 69 der Fig. 3A. Sie erzeugen ein Zeitablauf signal auf einer an einen Eingang einer NAND-Schaltung 345 (Fig. 8A) angeschlossenen Leitung ο nach einem Zeitintervall, das durch den 62,5 ms-Taktgeber gesteuert wird, vorausgesetzt, daß sie nicht vor dem Ende dieses Zeit Intervalls zurückgestellt werden. NAND-Schaltungen 187 und 220, die an die Nicht-Q-Ausgänge von Flip-Flops 181 bis 185 angeschlossen sind, wirken mit einer NOR-Schaltung 218 zusammen, um den Rückstelleingang der Flip-Flops 210 und 212 zu steuern. Die Flip-Flops 181 bis 185 bilden den Bitzähler 61 der Fig. 3A. Die Nicht-Q-Ausgänge der Flip-Flops 181, 182, 184 und 185 sind mit den Eingängen einer NAND-Schaltung 204 verbunden. Der Ausgang der NAND-Schaltung 204 ist an eine Leitung 206 angeschlossen, die mit dem Eingang der NOR-Schaltung 202 in Verbindung steht. Der obere Eingang der NOR-Schaltung 202 ist mit dem Nicht-Q-Ausgang des Flip-Flops 183 über eine Leitung 208 verbunden, während der untere Eingang an die Leitung f angeschlossen ist. Ein Flip-Flop 162 sowie die Torschaltungen 202 und 204 entsprechen funktionsmäßig dem Auffrischungs-Entschlüßler 58 der Fig. 3A. Wenn in den Bitzähler-Flip-Flops 181 bis 185 ein Impulszählwert gleich 4 vorliegt und von der NAND-Schaltung 150 ein binärer 101-Auffrischcode ermittelt wird, wird von der NOR-Schaltung 202 ein Auffrischsignal erzeugt, das dem Flip-Flop 162 zugeht. Das Flip-Flop 162 erzeugt auf diese Weise beim Takten ein Auffrischrückstellsignal,The output line ρ is connected to the Q output of the flip-flop 232 and leads to the input latch flip-flop 102 of Fig. 5A to a reset signal. Flip-flops 210 and 212 functionally correspond the follow-up timer 69 of Figure 3A. They generate a timing signal on one to one input of a NAND circuit 345 (Fig. 8A) connected line o after a time interval determined by the 62.5 ms clock provided that they are not reset before the end of this time interval. NAND circuits 187 and 220 connected to the non-Q outputs of flip-flops 181-185 act with a NOR circuit 218 to control the reset input of the flip-flops 210 and 212. the Flip-flops 181 to 185 form the bit counter 61 of FIG. 3A. The non-Q outputs of the flip-flops 181, 182, 184 and 185 are connected to the inputs of a NAND circuit 204. The output of NAND circuit 204 is connected to a line 206 which is connected to the input of the NOR circuit 202 in connection. The upper The input of the NOR circuit 202 is connected to the non-Q output of the flip-flop 183 via a line 208, while the lower input is connected to line f. A flip-flop 162 and the gate circuits 202 and 204 functionally correspond to the refresh decoder 58 of Fig. 3A. When in the bit counter flip-flops 181 to 185 a pulse count is equal 4 is present and a binary one from NAND circuit 150 101 refresh code is detected is determined by the NOR circuit 202 generates a refresh signal that corresponds to the Flip-flop 162 approaches. The flip-flop 162 generates this way when clocking a refresh reset signal,

das auf eine Leitung m geht. Die Leitung m entspricht dem Signalweg 57. Die Leitung m ist an den Eingang einer NAND-Schaltung 310 (Fig. 8A) angeschlossen.that goes on a line m. Line m corresponds to signal path 57. Line m is connected to the input of a NAND circuit 310 (FIG. 8A).

Torschaltungen 162' und 164 sowie Flip-Flops 160 und 161 sowie die zugehörigen Inverter entsprechen dem ZugriffsentschlUßler 75 der Fig. 3A. Der obere Eingang der Torschaltung 162" ist an den Ausgang einer NAND-Schaltung 168 angeschlossen. Die Eingänge der NAND-Schaltung 168 sind über Leitungen 190 und 192 mit den beiden letzten Stufen eines Bitzählers 180 verbunden, um ein Signal zu erzeugen, das kennzeichnend für einen Impulszählwert — 24 ist. Die ODER-Schaltung 162¹ weist drei weitere Eingänge auf. Eingangsleitungen f und h kommen von einer NAND-Schaltung 145 und der NAND-Schaltung 150 der Fig.5B, welche die acht Bits oder das Byte der in den Flip-Flops 120 bis 122 und 124 bis 127 stehenden Information entschlüsseln. Eine Eingangsleitung i ist an den Ausgang des Flip-Flops 123 angeschlossen. Wenn in den Flip-Flops 120 bis 127 ein geeignetes Zugriffsbyte vorliegt und die NAND-Schaltung 168 zu erkennen gibt, daß der Impulszählwert gleich 24 ist, geht der Ausgang der ODER-Schaltung 162' auf logisch L (niedrig). Nimmt man an, daß das Flip-Flop 160 zurückgestellt ist, spricht die NAND-Schaltung 164 auf die Torschaltung 162' durch Übermittlung eines logisch Η-Signals an, wodurch das Flip-Flop 160 über eine Leitung j getaktet wird. Das Flip-Flop 161 spricht auf das Flip-Flop 160 in der Weise an, daß es das Flip-Flop 184 über eine Leitung 193 setzt sowie über eine NAND-Schaltung 198 und eine Leitung 196 die Rückstellung der Flip-Flops 181 bis 183 bewirkt. Das mittels des Flip-Flops 160 auf einer Leitung e erzeugte Signal logisch H geht an eine NOR-Schaltung 170 (Fig. 5B) und verhindert dadurch, daß weitere von der Leitung 112 kommende Taktsignale über eine Leitung ζ zu den Taktein-Gate circuits 162 'and 164 and flip-flops 160 and 161 and the associated inverters correspond to the access decoder 75 of FIG. 3A. The upper input of the gate circuit 162 ″ is connected to the output of a NAND circuit 168. The inputs of the NAND circuit 168 are connected via lines 190 and 192 to the last two stages of a bit counter 180 in order to generate a signal indicative of a pulse count is - 24. The OR circuit 162 ¹ has three further inputs: Input lines f and h come from a NAND circuit 145 and the NAND circuit 150 of FIG Flip-flops 120 to 122 and 124 to 127 decode the information contained therein. An input line i is connected to the output of flip-flop 123. If a suitable access byte is present in flip-flops 120 to 127 and the NAND circuit 168 indicates that the pulse count is equal to 24, the output of the OR circuit 162 'goes to a logic L (low). Assuming that the flip-flop 160 is reset, the NAND circuit 164 responds to the gate circuit 162' by transmitting a logic Η signal, whereby the flip-flop 160 is clocked via a line j. The flip-flop 161 responds to the flip-flop 160 in such a way that it sets the flip-flop 184 via a line 193 and causes the flip-flops 181 to 183 to be reset via a NAND circuit 198 and a line 196 . The logic H signal generated by means of the flip-flop 160 on a line e goes to a NOR circuit 170 (FIG. 5B) and thereby prevents further clock signals coming from the line 112 from being sent to the clock inputs via a line ζ.

gangen von Flip-Flops 500 bis 507 (Fig. 7A) laufen. Die Rückstelleingänge des Flip-Flops 160 und der Flip-Flops 181 bis 185 werden ferner über eine Leitung k gesteuert, die an den Ausgang einer NOR-Schaltung 346 (Fig. 8A) angeschlossen ist. Eine Funktion der NOR-Schaltung 346 besteht darin, dem Zugriffsverriegelungs-Flip-Flop 160 und den Bitzähler-Flip-Flops 181 bis 185 ein Rückstellsignal zuzuführen, wenn ein Zeitablauf der Auffrischzeitgeber-Flip-Flops 230 bis 232 eintritt. Die Torschaltungen 310 und 344 bis 346 entsprechen funktionsmäßig der Auffrischungs-Rückstell-Logikschaltung 60 der Fig. 3A, während die NOR-Schaltung 170 funktionsmäßig dem Zugriffsgatter 64 und die Leitung e funktionsmäßig dem Signalweg 76 entsprechen.went from flip-flops 500 to 507 (Fig. 7A). the Reset inputs of flip-flop 160 and the flip-flops 181 to 185 are also controlled via a line k which is connected to the output of a NOR circuit 346 (FIG. 8A) is. One function of the NOR circuit 346 is to serve the access lock flip-flop 160 and the bit counter flip-flops 181 to 185 a reset signal when the refresh timer flip-flops 230-232 times out. The gates 310 and 344-346 functionally correspond to the refresh reset logic circuit 60 of FIG. 3A, while the NOR circuit 170 is operationally the Access gate 64 and the line e functionally the Signal path 76 correspond.

Die Paritäts-Logikschaltung 53 und die Paritätszugriffslogikschaltung 81 sind in den Fig. 8 und 9 dargestellt. Die Paritäts-Zugriffslogikschaltung wird von einem Flip-Flop 350 sowie von Torschaltungen 352, 354 und 358 (Fig. 8) gebildet. Das Flip-Flop 350 wird von der letzten Stufe des Bitzähler-Flip-Flops 185 über eine Leitung aw getaktet. Diese Taktung erfolgt, wenn der Impulszählwert gleich 32 ist. Die Q- und Nicht-Q-Ausgänge des Flip-rFlops 350 stehen mit dem unteren Eingang der NAND-Schaltung 354 bzw. dem oberen Eingang der NOR-Schaltung 358 in Verbindung. Die anderen Eingänge der Torschaltungen 354 und 358 sind an den Ausgang der NAND-Schaltung 352 angeschlossen. Der obere Eingang der NAND-Schaltung 352 ist mit einer Leitung g verbunden, die an den Ausgang einer NOR-Schaltung 410 einer Paritäts-Logikschaltung 400 (Fig. 9) angeschlossen ist. Die Eingangssignale der Paritäts-Logikschaltung 400 kommen von den Ausgängen der Flip-Flops 500 bis 513 der Fig. 7 sowie den Ausgängen der Flip-Flops 120 bis 127. Dies entspricht der Darstellung im detaillierten Blockschaltbild,The parity logic circuit 53 and the parity access logic circuit 81 are shown in FIGS. The parity access logic circuit is controlled by a Flip-flop 350 and gate circuits 352, 354 and 358 (FIG. 8) are formed. The flip-flop 350 is from the last Stage of the bit counter flip-flop 185 over a line aw clocked. This timing occurs when the pulse count equals 32. The Q and non-Q outputs of the Flip rFlops 350 are connected to the lower input of the NAND circuit 354 or the upper input of the NOR circuit 358 in connection. The other inputs of the gate circuits 354 and 358 are connected to the output of the NAND circuit 352. The upper input of the NAND circuit 352 is connected to a line g which is connected to the output of a NOR circuit 410 of a parity logic circuit 400 (Fig. 9) is connected. The inputs to parity logic circuit 400 come from the outputs of the flip-flops 500 to 513 of FIG. 7 and the outputs of the flip-flops 120 to 127. This corresponds to the representation in the detailed block diagram,

Eine Leitung t entspricht dem Ausgangssignalweg 55 der Paritäts-Logikschaltung 53.A line t corresponds to the output signal path 55 of the parity logic circuit 53.

Der untere Eingang der NAND-Schaliung 352 ist mit der Leitung e verbunden, die an den Ausgang des Flip-Flops 160 der Zugriffs-Logikschaltung 154 angeschlossen ist. Leitungen 356 und 360, die mit den Ausgängen der NAND-Schaltung 354 bzw. der NOR-Schaltung 358 verbunden sind, sind an die betreffenden Eingänge von Flip-Flops 331 und 332 angeschlossen. Je nachdem, ob die richtige Parität vorliegt oder nicht, erzeugen die Flip-Flops 331 und 332 ein Fehlerrückstellsignal bzw. ein Zulässigkeitssignal. In beiden Fällen wird das Flip-Flop 350 über die NAND-Schaltung 344 zurückgestellt, die über Leitungen 340 bzw. 362 an die Flip-Flops 331 und 332 angeschlossen ist. Wenn der Zugriff korrekt ist, erzeugt das Flip-Flop 332 ein Signal logisch 0 an seinem Nicht-Q-Ausgang, der mit einer Leitung aa verbunden ist, welche an den D-Eingang eines Flip-Flops 333 und die Takteingänge von Flip-Flops 334 und 335 angeschlossen ist. Eine Entscheidung, die Programmdaten temporär in die Ausgangssteuerschaltungen einzuspeisen oder die Daten permanent in den Speicher einzuschreiben,erfolgt mittels einer NAND-Schaltung 382. Der obere Eingang der NAND-Schaltung 382 ist mit dem Nicht-Q-Ausgang des Flip-Flops 335 verbunden, während der untere Eingang an den Q-Ausgang des Flip-Flops 333 angeschlossen ist. Der D-Eingang des Flip-Flops 335 ist mit dem Ausgang des Flip-Flops 512 über eine Leitung ag verbunden. Der logische Zustand des Flip-Flops 512 bestimmt auf diese Weise, ob oder ob nicht eine temporäre oder eine permanente Einschreibung erfolgt. Der Nicht-Q-Ausgang des Flip-Flops 335 ist an Steuer schaltungen des Senders angeschlossen. Das Ausgangssignal der NAND-Schaltung 382 wird invertiert und einer Leitung w zugeführt, die mit einer Spei-The lower entrance of the NAND formwork 352 is with the Line e connected, which is connected to the output of the flip-flop 160 of the access logic circuit 154. Lines 356 and 360, which are connected to the outputs of the NAND circuit 354 and the NOR circuit 358, respectively, are connected to the respective inputs of flip-flops 331 and 332. Depending on whether the parity is correct is present or not, the flip-flops 331 and 332 generate an error reset signal and an allow signal, respectively. In both cases, the flip-flop 350 is reset via the NAND circuit 344, which is via lines 340 and 362, respectively, are connected to flip-flops 331 and 332. If the access is correct, the Flip-flop 332 has a logic 0 signal at its non-Q output, which is connected to a line aa, which to the D input of a flip-flop 333 and the clock inputs of flip-flops 334 and 335 is connected. One Decision to transfer the program data temporarily to the output control circuits to feed in or to write the data permanently into the memory is done by means of a NAND circuit 382. The upper input of the NAND circuit 382 is connected to the non-Q output of the flip-flop 335, while the lower input is connected to the Q output of the flip-flop 333. The D input of the flip-flop 335 is connected to the output of the flip-flop 512 via a line ag. The logical one The state of the flip-flop 512 determines in this way whether or not a temporary or a permanent enrollment he follows. The non-Q output of flip-flop 335 is connected to control circuits of the transmitter. The output signal of the NAND circuit 382 is inverted and fed to a line w which is connected to a memory

chersteuer-Logikschaltung 650 (Fig. 7B) verbunden ist. Flip-Flops 394 und 395 sowie die zugeordneten Torschaltungen und Inverter erzeugen auf ein Einschaltsignal von der Energieeinschaltstufe hin das oben diskutierte POR-Signal. Die Schaltungsstufen der Figuren 8A und 8B entsprechen funktionsmäßig im wesentlichen der Programmsteuer-Logikschaltung 82 der Fig. 3B.cher control logic circuit 650 (Fig. 7B). Flip-flops 394 and 395 and the associated gate circuits and inverters generate a switch-on signal from the energy switch-on stage to the one discussed above POR signal. The circuit stages of Figures 8A and 8B functionally essentially correspond to the program control logic circuit 82 of Figure 3B.

Die Signalübermittlung von der implantierten Einheit zurück zu dem Fernprogrammiergerät nach einer Programmierfolge wird durch das Flip-Flop 513 gesteuert, dessen logischer Zustand bestimmt, ob eine weitere 32 Bit-Programmierfolge kommt. Das Flip-Flop 513 ist über eine Leitung ae an den Eingang D des Flip-Flops 334 angeschlossen. Der Ausgang des Flip-Flops 334 ist mit dem oberen Eingang einer NOR-Schaltung 384 verbunden. Der mittlere Eingang der NOR-Schaltung 384 steht mit dem Ausgang einer NOR-Schaltung 380 in Verbindung, der Eingangssignale von dem Q-Ausgang des Flip-Flops 333 und dem Nicht-Q-Ausgang des Flip-Flops 331 zugehen. Wenn eine korrekte Parität vorliegt, übermittelt die NOR-Schaltung 380 ein Signal logisch 0 an die NOR-Schaltung 384. Das untere Eingangssignal der NOR-Schaltung 384 kommt von dem Q-Ausgang eines Flip-Flops 392. Die die Flip-Flops 391 bis 393 umfassenden Telemetriesteuerstufen und die zugehörigen Torschaltungen steuern die Durchführung von Fernübermittlungen über eine NAND-Schaltung 396. Die Anschlüsse eines Senders 397 an Speicherschaltungen sind nicht dargestellt, da die Arbeitsweise dieser Schaltungsanordnungen nicht im Rahmen der vorliegenden Erfindung liegt. Der Nicht-Q-Ausgang des Flip-Flops ist mit den Rückstelleingängen der Flip-Flops 391 und 393 sowie einer NAND-Schaltung 137 (Fig. 5A) verbunden. Während einer Telemetrieübermittlung hält die NAND-Schaltung 137 das Flip-Flop 110 in rückgestelltem Zu-The transmission of signals from the implanted unit back to the remote programming device after a programming sequence is controlled by the flip-flop 513, the logic state of which determines whether another 32-bit programming sequence is coming. The flip-flop 513 is connected to the input D of the flip-flop 334 via a line ae. The output of the flip-flop 334 is connected to the upper input of a NOR circuit 384. The middle input of the NOR circuit 384 is connected to the output of a NOR circuit 380 which receives input signals from the Q output of the flip-flop 333 and the non-Q output of the flip-flop 331. If the parity is correct, the NOR circuit 380 transmits a logic 0 signal to the NOR circuit 384. The lower input signal of the NOR circuit 384 comes from the Q output of a flip-flop 392. The flip-flops 391 bis 393 comprehensive telemetry control stages and the associated gate circuits control the implementation of remote transmissions via a NAND circuit 396. The connections of a transmitter 397 to memory circuits are not shown, since the operation of these circuit arrangements is not within the scope of the present invention. The non-Q output of the flip-flop is connected to the reset inputs of the flip-flops 391 and 393 and a NAND circuit 137 (FIG. 5A). During a telemetry transmission, the NAND circuit 137 holds the flip-flop 110 in the reset position.

stand, wodurch die Einspeisung von Sende Signalen in den Datenentschlüßler 135 gesperrt wird.stood, whereby the feeding of transmit signals into the data decoder 135 is blocked.

Die Flip-Flops 500 bis 507 und 508 bis 513 (Fig. 7) entsprechen dem Wert speicherregister 66 bzw. dem Parameter/ Wert-Leitwegregister 68 der Fig. 3B. Ferner entsprechen Flip-Flops 520 bis 527 und Flip-Flops 540 bis 543 dem Wertpufferspeicher 93 bzw. dem Parameter/Wertleitweg-Pufferspeicher 95. Während einer Programmierfolge werden Daten von dem Q~Ausgang des Flip-Flops 128 (Fig. 5B) über eine Leitung y in den D-Eingang des Flip-Flops 500 eingetaktet. Vorausgesetzt, daß die NOR-Schaltung 170 entsperrt ist, d. h. der Zugriff nicht verriegelt ist, werden die Daten in serieller Form dem Flip-Flop 507 sowie über eine Leitung 530 dem D-Eingang des Flip-Flops 508 zugeführt. Die Flip-Flops 508 bis 513 werden mit dem gleichen Signal wie die Flip-Flops 500 bis 507 getaktet, wobei die Taktsignale über Leitungen 532 und 534 laufen. Nach einer Programmierfolge und nach Erreichen der richtigen Parität werden die Puffer-Flip-Flops 520 bis 527 und 540 bis 543 über die Leitung aa und eine entsprechende Leitung 550 getaktet. Die Leitung aa kommt von dem Nicht-Q-Ausgang des Flip-Flops 332 (Fig. 8B). Das Flip-Flop 332 erzeugt ein Zulässigkeitsdatensignal auf Grund der Logikschaltung, welche die Tor schaltungen 352, 354 und 358 sowie das Flip-Flop 350 umfaßt. Die Ausgänge der Puffer-Flip-Flops 520 bis 527 sind an die Speicherschaltung 600 "Speicher/permanent und temporär" angeschlossen. Die Speicherschaltung 600 wird von der Speichersteuer-Logikschaltung 650 gesteuert, wobei die betreffenden Anschlüsse der besseren Übersichtlichkeit halber weggelassen sind.The flip-flops 500 to 507 and 508 to 513 (FIG. 7) correspond to the value storage register 66 and the parameter / value routing register 68 of FIG. 3B, respectively. Furthermore, flip-flops 520 to 527 and flip-flops 540 to 543 correspond to the value buffer memory 93 and the parameter / value routing buffer memory 95, respectively Line y clocked into the D input of flip-flop 500. Provided that the NOR circuit 170 is unlocked, ie the access is not locked, the data are supplied in serial form to the flip-flop 507 and via a line 530 to the D input of the flip-flop 508. The flip-flops 508 to 513 are clocked with the same signal as the flip-flops 500 to 507, the clock signals running over lines 532 and 534. After a programming sequence and after reaching the correct parity, the buffer flip-flops 520 to 527 and 540 to 543 are clocked via the line aa and a corresponding line 550. Line aa comes from the non-Q output of flip-flop 332 (Fig. 8B). The flip-flop 332 generates an allowance data signal based on the logic circuit which the gate circuits 352, 354 and 358 and the flip-flop 350 includes. The outputs of the buffer flip-flops 520 to 527 are connected to the memory circuit 600 "memory / permanent and temporary". The memory circuit 600 is controlled by the memory control logic circuit 650, the relevant connections being omitted for the sake of clarity.

Die vorliegend erläuterte Schaltungsanordnung wird vorzugsweise bei einem implantierten Gerät vorgesehen. EsThe circuit arrangement explained here is preferably provided in an implanted device. It

versteht sich jedoch, daß sie unter Erzielung der gleichen Vorteile auch bei nicht implantierbaren Geräten angewendet werden kann.however, it should be understood that it can be used with non-implantable devices with the same advantages.

Claims

PATENT Attorney DlPL.-INC. GERHARD SCHWAN

ELFENSTRASSE 32 · D-8000 MÜNC HEN 83ELFENSTRASSE 32 D-8000 MÜNC HEN 83

Ger. P-567

Expectations

. Circuit arrangement for controlling a receiver for an implantable medical device for receiving of externally generated programming signals, characterized by a device capable of intermittent Activate the receiver to watch out for remotely generated programming signals, and a Device that causes the receiver to be activated continuously for a predetermined time interval, if such a programming signal is detected by the intermittently activated receiver.

. Circuit arrangement according to Claim 1, characterized in that that the device which ensures constant activation of the receiver is a reset arrangement has, which is based on more than one programming signal determined by the continuously activated receiver correspondingly, a constant activation of the receiver for at least one further predetermined time interval causes.

3. Circuit arrangement for controlling a receiver in a programmable, implantable device, marked by a device responsible for intermittent activation of the receiver to remotely generated programming signals, and a device that enables constant activation of the receiver for a predetermined time interval when activated intermittently Receiver a programming signal is determined.

FERNSPRECHER: 089/6012039 · KABEL: ELECTRICPATENT MÜNCHENTELEPHONE: 089/6012039 CABLE: ELECTRICPATENT MUNICH

4. Circuit arrangement according to claim 3, characterized in that the for a constant activation of the Receiver providing device has a reset arrangement, which is constantly on more than one of the activated receiver determined programming signal responding to constant activation of the receiver caused for at least one further predetermined time interval.

5. Circuit arrangement according to one of the preceding claims, characterized in that the intermittent Activation is periodic as well as the periodic rate 4 ms and the duty cycle of the intermittent Activation will be 30.5 yus.

6. Circuit arrangement for controlling a receiver in a programmable, implantable device, characterized by means for repeatedly activating the receiver with a low duty cycle for the purpose of intermittently looking for remotely generated programming signals, and a device connected to the receiver which detects the first from the receiver Programming signal keeps the receiver in the activated state for a limited time interval.

7. Circuit arrangement according to claim 6, characterized in that the repeated activation is periodic and the periodic rate is 4 ms and the duty cycle is 30.5 / js.

8. Circuit arrangement according to claim 6 or 7, characterized in that the device holding the receiver in the activated state has a reset arrangement which is activated on more than one of the

In response to the program signal detected in the state held receiver, the receiver is kept in the activated state beyond the limited time interval.

9. Circuit arrangement for controlling a receiver in a programmable, implantable device, characterized by a device for repeatedly activating the receiver with a low duty cycle for the purpose of an intermittent look-out for remotely generated programming signals, a locking device connected to the receiver, which reacts to the first programming signal determined by the receiver hin holds the receiver in the activated state for a limited time interval, and a reset arrangement which, in response to more than one programming signal having a reset code detected by the receiver held in the activated state, causes the locking device to close the receiver for a further predetermined time interval in the activated state keep.

10. Circuit arrangement according to claim 9, characterized in that the reset arrangement is a shift register for storing received programming signals and one connected to it, selectively activated Logic circuit for determining the presence of a reset code in the shift register having.

11. Circuit arrangement according to claim 10, characterized in that the reset arrangement is a bit counter for activating the decryption logic circuit when a predetermined program signal count is reached having.

-Αλί. Circuit arrangement according to one of Claims 9 to 11, characterized in that the locking device has a timing element started by the first signal for specifying the predetermined time interval.

13. Circuit arrangement for controlling the reception and the Decoding of remotely generated signals in a programmable, implantable device with a receiver and stimulus output circuits characterized by means for repeated activation of the receiver with low duty cycle to intermittently look for remotely generated Programming signals, a locking device connected to the receiver, which reacts to the first programming signal determined by the receiver to the receiver for a first predetermined time interval keeps in the activated state, a counting device for counting the determined by the receiver Programming signals, a reset arrangement connected to the counter, which is set to more than one identified by the receiver held in the activated state and having a reset code Programming signal towards the locking device causes the receiver to be activated for a further first predetermined time interval hold and reset the counter, a device for combining a sequence of programming signals with the output circuits of the implantable device when in the counter predetermined signal count has accumulated, and a follow-up timer that the counter to Resetting at the end of a second predetermined time interval beginning with the resetting of the counter caused, the second time interval with reference to the duration of a valid program

sequence has such a duration that within the second predetermined time interval not completed Programming sequences on a link to the output circuits of the implanted device be prevented.

14. Circuit arrangement according to claim 13, characterized in that the locking device is one of having the first signal started timer for specifying the predetermined time interval.

15. Circuit arrangement according to claim 14, characterized in that the locking device is a set by the first signal and by the timer at the end of the first predetermined time interval has reset flip-flop.

16. Circuit arrangement according to claim 13, characterized in that that the reset arrangement has a shift register for storing received programming signals and a logic circuit connected thereto for determining the presence of a reset code in the shift register.

17. Circuit arrangement according to claim 16, characterized in that the activation of the decryption logic circuit by means of a counting device when a predetermined programming signal count value is reached he follows.

18.Method of controlling a receiver in a programmable, implantable device, characterized in that the receiver activates intermittently is used to make him look for remotely generated programming signals,

and the receiver for a predetermined time interval is constantly activated if the receiver is in the intermittently activated state at least one Programming signal determined.