DE3301628A1 - Schaltungsanordnung fuer den datenaustausch zwischen zwei rechnern - Google Patents

Schaltungsanordnung fuer den datenaustausch zwischen zwei rechnern

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DE3301628A1
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DE19833301628
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Giorgio Bareggio Milano Campanini
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Italtel SpA
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Italtel SpA
Italtel Societa Italiana Telecomunicazioni SpA
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Description

11390/H/RO.
(DB 498)
Ital.Anm.Nr.19173 A/82
vom 19. Januar 1982
■ ITALTEL
Societä" Italiana Telecomunicazioni s.p.a. Piazzale Zavattari, 12, Mailand / Italien
Schaltungsanordnung für den Datenaustausch zwischen zwei Rechnern.
Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.
In einigen Datenverarbeitungsanlagen (Rechnern) werden die empfangenen Daten in "Verarbeitungsschlangen" organisiert, die gelöscht werden, wenn mit den Daten alle vom Programm vorgesehenen Operationen durchgeführt worden sind. Normalerweise befinden sich diese Warteschlangen im Datenspeicher des Rechners. Wenn sie aber eine eine vorgegebene Größe übersteigende Anzahl von Wörtern enthält oder langer als eine vorgegebene Zeitdauer im Datenspeicher verbleibt, wird die Warteschlange in die als Massenspeicher dienende Platteneinheit des Rechners übertragen. Wenn die Datenverarbeitung von einem nach dem Master-Slave-Prinzip arbeitenden Rechnerpaar gesteuert wird, muß der Master-Rechner ständig die Platteneinheit des Slave-Rechners auf den neuesten Stand bringen, damit ihr Inhalt stets eine Kopie des Inhalts der Platteneinheit des Master-Rechners ist. Die hierfür erforderlichen Operationen bereiten insbesondere im Falle einer Störung desjenigen (z.B. des ersten) Rechners des Paares Schwierigkeiten, welcher als Master gekennzeichnet ist. in einem solchen Fall wird nämlich der erste Rechner einer
Diagnose unterzogen, während die Datenverarbeitung dem zweiten Rechner anvertraut wird, der von diesem Zeitpunkt an als Master arbeitet. Nach Behebung der eventuell vorhandenen Störung im ersten Rechner wird dieser wieder als funktionsfähig gekennzeichnet, und der zweite Rechner leitet die Kopieroperationen zum Angleichen der Platteneinheit des ersten Rechners an den Inhalt seiner eigenen Platteneinheit ein. Da hierbei eine beträchtliche Anzahl von Datenwörtern zu übertragen sein kann (beispielsweise einige zehn Mbyte), kann offensichtlich bei Annahme eines Übertragungsverfahrens mit Unterbrechung des Operationsprogramms zum Kopieren der vorhandenen Wörter eine Zeit von einigen Stunden notwendig sein, in der die Anlage nicht für die Datenverarbeitung genutzt werden kann.
Eine wesentliche Herabsetzung der Kopierzeiten läßt sich durch Anwendung des DMA-Prinzips (Direktspeicherzugriff) bei der Datenübertragung erreichen. Die bekannten Schaltungsanordnungen erlauben aber eine DMA-Übertragung zum Kopieren des Inhalts der Master-Platteneinheit in der Slave-Platteneinheit nur in so vielen Schritten, daß die erzielbare Zeitverkürzung häufig nicht für eine gleichzeitige Datenverarbeitung ausreicht. Genauer gesagt, waren bisher drei Schritte erforderlich. Im ersten Schritt werden die Daten von der Dateneinheit des Master-Rechners in den Datenspeicher desselben Rechners übertragen, in einem zweiten Schritt werden die Wörter vom Datenspeicher des Master-Rechners in den Datenspeicherdes Slave-Rechners übertragen, und im dritten Schritt werden die Wörter vom Datenspeicher des Slave-Rechners in dessen Platteneinheit übertragen.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit der die Übertragung der Daten-Wörter aus einem Groß- oder Massenspeicher (wie z.B. einer
-ιοί Platteneinheit, einem Bandgerät usw.) des Master-Rechners in einen Groß- oder Massenspeicher des Slave-Rechners in so kurzer Zeit möglich ist, daß gleichzeitig erforderliche Datenverarbeitungsvorgänge durchgeführt werden können.
Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst.
Erfindungsgemäß ist also dem Bus jedes Rechners ein Zwischenprozessor vorgeschaltet, der die Parameter des als Ureingabe bekannten Datenübertragungsvorgangs entnimmt, welche die Zentraleinheit des Master-Rechners dem Großspeicher zuleitet, wenn letzterer Datenwörter in den Großspeicher des Slave-Rechners übertragen muß. Der Zwischenprozessor des Master-Rechners organisiert mit diesen Parametern eine "Prolog"-Meldung und sendet sie dem Slave-Rechner. Nachdem der Slave-Rechner durch Sendung eines entsprechenden Binärcodes seine Bereitschaft zum Empfang von Datenwörtern zum Ausdruck gebracht hat, übernimmt der Zwischenprozessor des Master-Rechners vom Bus die vom Großspeicher in den entsprechenden Datenspeicher gelangenden Wörter und leitet sie an den Slave-Rechner weiter.
.
Durch die Erfindung wird die Zeitdauer der übertragung von Wörtern zwischen den beiden Rechnern auf ein Minimum herabgesetzt, da eine direkte übertragung vom Großspeicher des Master-Rechners zum Datenspeicher des Slave-Rechners ohne richtige Berührung des Datenspeichers des Master-Rechners erfolgt, in den die Datenwörter nur zum Schein geschrieben werden.
Weiterbildungen der Erfindung, insbesondere hinsichtlich der Ausgestaltung der erwähnten Zwischenprozessoren sind
-U-in den Unteransprüchen gekennzeichnet.
Δη einem Ausführungsbeispiel wird die Erfindung im folgenden näher erläutert. In der Zeichnung zeigen: 5
Fig. 1 das Prinzipbild eines Datenverarbeitungssystems, in dem die hier beschriebene Schaltungsanordnung verwendet wird;
Fig. 2 das Blockschaltbild eines der Zwischenprozessoren (INT) aus Fig. 1;
Fig. 3 die wesentlichen Einzelheiten einer Registerbefähigungseinheit (ABR) aus Fig. 2; 15
Fig. 4 die wesentlichen Einzelheiten einer Leitungssteuereinheit (UCL) und einer ersten mikroprogrammierten Einheit (DMAC) aus Fig. 2; und
Fig. 5 die wesentlichen Einzelheiten einer zweiten mikro-. programmierten Einheit (DMAT) und einer DMA-Registeranordnung (DMAR) aus Fig. 2.
In Fig. 1 ist ein Paar von Datenverarbeitungsanlagen oder Rechnern EL und EL dargestellt, die jeweils eine Zentraleinheit CPU haben, an die verschiedene Funktionseinheiten angeschlossen sind, von denen in der Zeichnung nur die für die Erfindung wesentlichen dargestellt sind. . MED bzw. MED ist ein Datenspeicher, während mit DIS- bzw. DIS„ ein Massenspeicher bezeichnet ist, der bei dem hier betrachteten Beispiel eine Platteneinheit sein kann. Die Zwischenprozessoren INTA bzw. INTß bilden die im folgenden beschriebene Schaltungsanordnung. Die beiden Rechner arbeiten als Master bzw. Slave. 35
Der Zweck des Zwischenprozessors INT besteht in der übertragung von Datenwörtern zwischen den beiden Rechnern gemäß unterschiedlichen Verfahrensweisen. Eine erste, durch Unterbrechung des Operationsprogramms gekennzeichnete Verfahrensweise wird angewendet, wenn nur eine beschränkte Anzahl von Wörtern übertragen werden soll. Bei einer zweiten Verfahrensweise handelt es sich um eine DMA-Übertragung, die dann angewendet wird, wenn eine unbegrenzte· Anzahl von Wörtern vom Datenspeicher des Master-Rechners in den Datenspeicher des Slave-Rechners übertragen werden soll. Eine dritte, ebenfalls durch DMA-Übertragung gekennzeichnete Verfahrensweise wird gewählt, wenn eine große Anzahl von Wörtern aus der Platteneinheit des Master-Rechners in die Platteneinheit des Slave-Rechners zu übertragen ist.
Bei dieser dritten Verfahrensweise ermöglicht der erfindungsgemäß ausgebildete Zwischenprozessor INT eine Herabsetzung der zur Durchführung der Operationen zum Kopieren des Inhalts der Master-Platteneinheit in der Slave-Platteneinheit erforderlichen Zeitdauer auf ein Minimum. Da eine direkte Übertragung der Wörter aus der Master-Platteneinheit in die Slave-Platteneinheit nicht durchführbar ist, weil diese nicht miteinander synchronisiert werden können, ermöglicht der Zwischenprozessor INT eine Direktübertragung der Wörter aus der Platteneinheit des Master-Rechners in den Datenspeicher des Slave-Rechners. Da der Slave-Rechner normalerweise nicht mit der Datenverarbeitung betraut ist, kann die entsprechende Zentraleinheit sofort mit der Wortübertragung in die eigene Platteneinheit beginnen, sobald die ersten Wörter in den eigenen Datenspeicher geschrieben worden sind. Somit erfolgt die Datenübertragung von der Platteneinheit des Master-Rechners in diejenige des Slave-Rechners in praktisch einem einzigen Schritt, da der zweite über-
tragungsschritt mit dem ersten zeitlich fast zusammenfällt.
Die übertragungsZeitdauer wird ferner durch Verwendung einer Schaltungsanordnung auf ein Minimum verkürzt, welche rechtzeitig eventuelle Fehler bei der übertragung feststellt, wodurch vermieden wird, daß die Sendung einer großen Anzahl von Wörtern wiederholt werden muß. Zu diesem Zweck ist der Zwischenprozessor für eine spezielle DMA-Übertragung ausgebildet, und zwar werden die Wörter dem Slave-Rechner in Blöcken zugeführt, denen jeweils die Sendung einer "Prolog"-Meldung vorangeht, die im einfachsten Fall die Zahl der anschließend zu übertragenden Wörter angibt. Sowohl der Zwischenprozessor des Master-Rechners also auch derjenige des Slave-Rechners sind deshalb am Ende der übertragung jedes einzelnen Blockes in der Lage, festzustellen, ob die Operationen richtig durchgeführt wurden.
Im einzelnen erfolgt die Wortübertragung vom Master-Rechner zum Slave-Rechner folgendermaßen. Wenn die Zentraleinheit des Master-Rechners Wörter zum Slave-Rechner übertragen muß, sendet sie auf den eigenen Bus einen Binärcode zum zugehörigen Zwischenprozessor INT, welcher die gewählte Übertragungsbetriebsweise zum Ausdruck bringt (z.B. Unterbrechung des Operationsprogramms oder DMA von Platteneinheit zu Platteneinheit usw.). Aufgrund des empfangenen Binärcodes erzeugt der Zwischenprozessor INT einen entsprechenden Binärcode, der für die Zentraleinheit des Slave-Rechners bestimmt ist und eine Anforderung zur Durchführung einer Datenübertragung nach einer bestimmten Verfahrensweise bildet. Aufgrund des Empfangs dieses Binärcodes sendet die Zentraleinheit des Slave-Rechners ein Wort, das den Zustand der Bereitschaft zum Empfang der "Prolog"-Meldung ausdrückt und über den Slave-Zwischen-
prozessor zu demjenigen des Master-Rechners gelangt. Auf den Empfang dieses Wortes hin sendet der Master-Zwischenprozessor INT eine Aufforderung zur Unterbrechung des Operationsprogramms an die zugehörige Zentraleinheit, welche auf den eigenen Bus die zur Durchführung der geforderten Übertragungsart vorgesehenen Parameter abgibt. Falls eine DMA-Übertragung von der Platteneinheit des Master-Rechners zu derjenigen des Slave-Rechners erforderlich ist, bereitet das zuvor von der Zentraleinheit CPU erzeugte Wort für den Verfahrensbeginn, d.h. die Einleitung der übertragung den Zwischenprozessor auf die Übernahme der Ureingabe-Parameter vom Bus vor, welche die Zentraleinheit CPU der Platteneinheit im Fall der betrachteten übertragungsweise sendet. Wenn die Zentraleinheit CPU der Platteneinheit den die Anzahl der zu übertragenden Wörter ausdrückenden Parameter sowie den Parameter zuleitet, welcher die Speicheradresse des Datenspeichers angibt, bei der diese Worte geschrieben werden sollen, werden diese Parameter vom Zwischenprozessor übernommen und gespeichert. Der die Anzahl der zu übertragenden Wörter ausdrückende Parameter wird auch dem Zwischenprozessor des Slave-Rechners zugeführt. In entsprechender Weise übernimmt der Zwischenprozessor des Master-Rechners den Parameter, der den Bereich und die Spur der Magnetplatte angibt, wo die nachfolgend zu übertragenden Wörter gespeichert werden sollen. Dieser Parameter wird nicht im Zwischenprozessor des Master-Rechners gespeichert, sondern von diesem lediglich übernommen und zum Slave-Rechner weitergeleitet. Nach Beendigung der übertragung der "Prolog"-Meldung stellt der Zwischenprozessor des Master-Rechners fest, daß Wörter von der Platteneinheit DIS in den zugehörigen Datenspeicher MED übertragen werden. Wenn die Wörter den Bus durchlaufen, werden sie vom Zwischenprozessor INT übernommen und von ihm dem Slave-Rechner über dessen Zwischenprozessor zugeleitet.
Wenn alle in einem der zuvor gespeicherten Parameter bezeichneten Wörter übertragen worden sind, sendet der Zwischenprozessor des Slave-Eechners ein Meldungsendewort an den Zwischenprozessor des Master-Rechners, der seinerseits ein Verfahrensendewort erzeugt und der zugehörigen Zentraleinheit den Ausgang oder das Ende der übertragung mitteilt.
Die Einzelheiten der Schaltungsanordnung des Zwischenprozessors INT sind Fig. 2 zu entnehmen. Er ist an den als Einfachbus ausgebildeten Bus B des Rechners über einen Sendeempfänger (Empfangs- und Sende-Schaltung) URT angeschlossen. Der Empfangsabschnitt des Sendeempfängers URT ist mit einer Registerbefähigungseinheit ABR verbunden, die genauer in Fig. 3 dargestellt ist und einen Decodierer DIC zum Identifizieren der Adresse enthält, die von der Zentraleinheit CPU auf den Bus gesendet wird, wenn sie Zugang zu einem der im Zwischenprozessor INT vorgesehenen Register wünscht.
Wenn die Zentraleinheit CPU sich Zugang zu einer beliebigen Funktionseinheit verschaffen will, sendet sie zunächst einen diese Einheit bezeichnenden ersten Binärcode (Binärkonfiguration) und dann einen zweiten Binärcode, der die auszuführende Operation zum Ausdruck bringt. Der erste Binärcode wird von dem erwähnten Decodierer DIC identifiziert, an dessen Ausgang ein erster Festwertspeicher ROM1 geschaltet ist, der an einem weiteren Eingang mit einem zweiten Decodierer DID verbunden ist, welcher zum Identifizieren der Adressen dient, die von der Zentraleinheit CPU kommen, wenn sie Zugang zu den Registern in der Steuereinheit der den Großspeicher bildenden Platteneinheit haben will. Aufgrund der Ausgangssignale der Decodierer DIC und DID erzeugt der Festwertspeicher ROM1 seinerseits einen Binärcode, in dem jedes "aktive" Bit ein entsprechendes Register im Zwischenprozessor INT befähigt.
Die Registerbefähigungseinheit ABR enthält ein Befehlsregister REC (Fig. 3), das im wesentlichen aus einer Mehrzahl von bistabilen Kippgliedern besteht, von denen jeweils eins vom Festwertspeicher ROM., umgeschaltet wird.
Der erwähnte zweite Binärcode, der den Typ der auszuführenden übertragung zum Ausdruck bringt, enthält zwei verschiedene Bitgruppen. Die Bits der ersten Gruppe sorgen für die Umschaltung einiger der im Befehlsregister REC enthaltenen bistabilen Kippglieder, während die Bits der zweiten Gruppe an den Eingang einer ersten mikroprogrammierten Einheit DMAC gelangen, die genauer in Fig. 4 dargestellt ist.
Eines der zu dieser Einheit DMAC gelangenden Bits gibt die Richtung des Übertragungsvorgangs an (Eingabe bzw. Ausgabe) , während die übrigen Bits die übertragungsweise bezeichnen (beispielsweise Unterbrechung des Operationsprogramms, DMA-Übertragung zwischen den Datenspeichern der beiden Rechner, DMA-Übertragung zwischen den Platteneinheiten der beiden Rechner, usw.).
Die mikroprogrammierte Einheit DMAC dient für den Austausch von Wörtern mit dem Slave-Zwischenprozessor INT, welche die der Sendung der zu übertragenden Wörter vorausgehende "Prolog"-Meldung bilden. Die Einheit DMAC besteht hauptsächlich aus einem Festwertspeicher ROM~, der das Mikroprogramm für die Behandlung der "Prolog"-Meldung speichert und von einem ersten Programmsortierer (Sequenziator) PRS1 adressiert wird. An den Eingang des Programmsortierers PRS1 gelangen die Bits des erwähnten zweiten, den Übertragungstyp ausdrückenden Binärcodes. Wenn diese Bits einen Befehl für die Ausführung eines Übertragungsvorgangs vom DMA-Typ für die Platteneinheiten zum Ausdruck bringen, erzeugt der Festwertspeicher ROM2 seinerseits einen Binärcode, der einem Wortgenerator GEP
zugeführt wird. Der Wortgenerator GEP liefert dem Slave-Rechner ein Wort für den Verfahrensbeginn (Einleitung der Übertragung), das eine DMA-Übertragung der Platteneinheiten ausdrückt und den Slave-Zwischenprozessor INT als Eingangsorgan kennzeichnet.
Dieses Wort gelangt von der Einheit DMAC in einen Korrekturcodeerzeuger GCC (Fig. 2), der den empfangenen Bits eine vorbestimmte Anzahl von Redundanzbits zuordnet, die dem Slave-Zwischenprozessor INT die Korrektur eventuell empfangener falscher Bits ermöglicht. Das am Ausgang des Korrekturcodeerzeugers GCC erscheinende Digitalwort gelangt zu einer Leitungssteuereinheit UCL-, die im einzelnen in Fig. 4 dargestellt ist und für den Wörteraustausch mit einer entsprechenden Einheit im anderen Zwischenprozessor INT vorgesehen ist. Die Leitungssteuereinheit UCL enthält ein Ausgangsregister REU, dessen Eingang an den Ausgang des Korrekturcodeerzeugers GCC geschaltet ist, und an dessen Ausgang der zur Verbindung des Master-Zwischen-Prozessors mit dem Slave-Zwischenprozessor dienende Bus BC (Fig. 1 und Fig. 4) angeschlossen ist.
Zusammen mit der vom Wortgenerator GEP gelieferten Binärkonfiguration erzeugt der Festwertspeicher ROMj ein Bit, das an den Eingang eines Signalisiergenerators GES gelangt, der ebenfalls ein Bestandteil der LeitungsSteuereinheit UCL ist. Der Signalisiergenerator GES empfängt an einem weiteren Eingang ein Signal RY, das der Slave-Zwischenprozessor bei Bereitschaft zur Durchführung einer Leseoperation erzeugt, und aktiviert seinerseits aufgrund des Empfangs des Bits vom Festwertspeicher ROM2 bei aktivem Signal RY einen Lesebefehl RD. Durch den Lesebefehl RC wird auf den die Zwischenprozessoren verbindenden Bus BC das im Ausgangsregister REU gespeicherte Wort gesendet, das auf diese Weise zum Zwischenprozessor des Slave-
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Rechners gelangt. Aufgrund des Empfangs dieses Verfahrensbeginn-Wortes erzeugt der Slave-Zwischenprozessor einen Schreibbefehl WR, der zu einem Signalisierempfänger RIS gelangt, welcher im wesentlichen aus einem ROM- oder Festwertspeicher besteht. Als Antwort auf den Empfang des Schreibbefehls WR erzeugt der Signalisierempfänger RIS ein Signal AK, das einen Zustand der Verfügbarkeit für die Aufnahme des vom anderen Zwischenprozessor zu erzeugenden Wortes zum Ausdruck bringt, und er befähigt ein Eingangsregister REI, ein einen Zustand der Bereitschaft ausdrückendes Wort zu speichern, das der Slave-Zwischenprozessor zu einer Zeit unmittelbar nach Feststellung des aktiven Signals AK auf den Bus BC sendet.
Zusammen mit dem Eingangsregister REI befähigt der Signalisierempfänger RIS auch eine Codekorrigierschaltung CDC (Fig. 2) und einen Steuerwort-Decodierer DPC. Somit wird das im Eingangsregister REI enthaltene, die Bereitschaft ausdrückende Wort eventuell nach Berichtigung durch die Codekorrigierschaltung zum Steuerwort-Decodierer DPC geleitet, der es mit dem erwarteten, von der mikroprogrammierten Einheit DMAC gelieferten Wort vergleicht. Bei negativem Ergebnis des Vergleichs leitet er mit Hilfe eines UnterbrechungsSignalgenerators GRI eine Unterbrechungsanforderung ein und bewirkt gleichzeitig die Umschaltung eines der in einem Zustandsregister RES enthaltenen bistabilen Kippglieder, um der Zentraleinheit den negativen Verlauf des Übertragungsvorgangs mitzuteilen. Ist das Ergebnis des vom Decodierer DPC vorgenommenen Vergleichs dagegen positiv, aktiviert er einen Eingang des Festwertspeichers ROM2, der über den Generator GRI eine Unterbrechungsanforderung einleitet, um der Zentraleinheit mitzuteilen, daß die zur Durchführung der DMA-Operationen nötigen Parameter übertragen werden können. Insbesondere setzt der Steuerwort-Decodierer DPC ein bistabiles Kippglied im Zustandsregister RES,
das von der Zentraleinheit CPU als Antwort auf den Empfang des Unterbrechungsanforderungssignals gelesen wird, so daß die genannten Parameter gesendet werden.
Falls eine DMA-Wortübertragung zwischen den Platteneinheiten vorzunehmen ist, befähigt der Festwertspeicher ROM2 nach dem Empfang des diese übertragungsweise kennzeichnenden Wortes den Adressen-Decodierer DID der Platteneinheit (Fig. 3). Daraufhin befähigt der Festwertspeicher ROM. die Organe des Zwischenprozessors, die zum Speichern der für die Durchführung der gewünschten übertragungswegse notwendigen Parameter vorgesehen sind. Diese Parameter werden von der Zentraleinheit auf den Bus gesendet, über den sie der Blatteneinheit, d.h. dem Massenspeicher DIS (Fig. 1) zugeleitet werden. Erfindungsgemäß ist der Zwischenprozessor so ausgebildet, daß er von dem angeschlossenen Bus alle für die Platteneinheit bestimmten Parameter übernimmt und in der Lage ist, sie an den Slave-Zwischenprozessor weiterzuleiten.
■ Der Festwertspeicher ROM1 befähigt einen Wortzähler WCA, der zu einer genauer in Fig. 5 dargestellten DMA-Registeranordnung DMAR gehört, zur Speicherung des Binärcodes (Binärkonfiguration), der als negativen Wert die Zahl der zu übertragenden Wörter ausdrückt. Gleichzeitig befähigt er ein Ausgangsregister OUR (Fig. 2), denselben Parameter zu speichern. Der Inhalt des Ausgangsregisters OUR wird über den Korrekturcodeerzeuger GCC und das Ausgangsregister REU (Fig. 4) entsprechend der bereits erläuterten Weise zu dem Slave-Zwischenprozessor weltergeleitet.
Nun erzeugt die Zentraleinheit ein Digitalwort, das die Speicheradresse des Datenspeichers MED (Fig. 1) angibt, von der ausgehend das vom Massenspeicher DIS kommende Wort geschrieben werden soll. Diese Adresse wird vom
Zwischenprozessor übernommen und in einen Adressenspeicher MEA (Fig. 5) geschrieben. Sodann erzeugt die Zentraleinheit CPU ein weiteres Digitalwort, das für den Slave-Zwischenprozessor bestimmt ist und den Bereich sowie die Spur der Slave-Platteneinheit bestimmt, wo die zu übertragenden Wörter gespeichert werden sollen. Dieses Digitalwort wird im Ausgangsregister OUR gespeichert und wiederum über den Korrekturcodeerzeuger GCC und die Leitungssteuereinheit UCL zum Slave-Zwischenprozessor weitergeleitet. Aufgrund des Empfangs der genannten Digitalwörter erzeugt der Slave-Zwischenprozessor INT ein Startwort für den Sendebeginn der zu übertragenden Wörter, welches zu der LeitungsSteuereinheit UCL gelangt und von ihr dem Steuerwort-Decodierer DPC zugeführt wird, damit es mit dem erwarteten Wort verglichen werden kann. Bei positivem Vergleichsergebnis aktiviert der Decodierer DPC einen Ausgang, der mit einer genauer in Fig. 5 dargestellten zweiten mikroprogranimierten Einheit DMAT verbunden ist, die zur "Verwaltung" oder Steuerung der Wortübertragungsvorgänge dient.
In der Einheit DMAT gelangt das vom Decodierer DPC erzeugte Signal an den Eingang eines zweiten Programmsortierers PRS2/ der einen dritten Festwertspeicher ROM3 adressiert. Der Festwertspeicher ROM3 befähigt eine Adressenvergleichsschaltung COI in der Registeranordnung DMAR. Die Eingänge der Adressenvergleichsschaltung COI sind mit dem Adressenspeicher MEA bzw. mit einem Eingangsbus IB verbunden. Sie ist in der Lage, jedesmal ein Ausgangssignal zu erzeugen, wenn die Platteneinheit ein Wort zu der im Adressenspeieher MEA enthaltenen Adresse überträgt. Auf diese Weise wird die Erregung der Adressenvergleichsschaltung COI über den Programmsortierer PRS2 vom Festwertspeicher ROM3 festgestellt, der das Ausgangsregister OUR zur Aufnahme des Wortes befähigt, das sich zu dem Zeitpunkt auf dem Bus B befindet, zu dem es von der Platteneinheit gesendet
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worden ist, damit es zum Datenspeicher weitergeleitet wird. Das auf diese Weise übernommene Wort wird sodann zu dem Slave-Zwischenprozessor weitergeleitet, der es in den Datenspeicher des zugehörigen Rechners überträgt. 5
Die Übernahme dieses ersten Wortes bedingt oder bewirkt die Erhöhung des Inhalts des Adressenspeichers MEA und des Inhalts des Wortzählers WCA durch das im Festwertspeicher ROM- enthaltene Mikroprogramm. Wenn die Adressenvergleichsschaltung COI erneut die Übereinstimmung von Adressen feststellt, sorgt sie für die Übernahme weiterer Digitalwörter vom Bus, und folglich wird der Inhalt der beiden Register, d.h. des Adressenspeichers MEA bzw. des Wortzählers WCA weiter erhöht, bis sich der Wortzähler in der Nullstellung befindet. Dies wird sowohl von der zweiten mikroprogrammierten Einheit DMAT festgestellt, welche die Übernahme weiterer Wörter verhindert, als auch von der ersten mikroprogrammierten Einheit DMAC, die auf den Empfang des Empfangsendewortes vom Slave-Zwischenprozessor wartet. Wenn die Slave-Einheit das Empfangsendewort sendet, wird es im Eingangsregister REI gespeichert und gelangt dann über die Codekorrigierschaltung CDC zum Steuerwort-Decodierer DPC. Letzterer aktiviert einen Eingang der mikroprogrammierten Einheit DMAC, damit das Verfahrens- bzw. Übertragungsendewort zum Slave-Zwischenprozessor gesendet wird, übermittelt dem Unterbrechungsssignalgenerator GRI eine Unterbrechungsanforderung und aktiviert gleichzeitig eines der bistabilen Kippglieder im Zustandsregister RES, um der Zentraleinheit das Ende des übertragungsvorgangs zu melden.
Die zweite mikroprogrammierte Einheit DMAT (Fig. 5) enthält ferner eine Zeitüberwachungsschaltung SCT, die ein als Störungsmeldung dienendes Ausgangssignal erzeugt.
wenn die Ubertragungsdauer eine vorbestimmte Zeitgröße (z.B. 80 msec) übersteigt, und wenn die übertragung oder Übernahme jedes Wortes nicht in einem vorbestimmten Takt erfolgt. Die Zeitüberwachungsschaltung SCT soll verhindern, daß eine im Laufe der DMA-Übertragung auftretende Störung das System blockiert und die Zentraleinheit CPU deshalb nicht den Bus für die Durchführung weiterer Operationen verwenden kann. Das Ausgangssignal der Zeitüberwachungsschaltung SCT wird zu diesem Zweck von einer Überwachungs- und Alarmschaltung SUA (Fig. 4) festgestellt, die über den Programmsortierer PRS1 dafür sorgt, daß der Festwertspeicher ROM2 eine Anforderung zur Unterbrechung des Operationsprogramms an den Unterbrechungssignaigenerator GRI sendet. Die Zentraleinheit CPU ist daher durch Lesen des Inhalts des Zustandsregisters RES in der Lage, das Vorhandensein der Störung festzustellen und dem Bus andere Funktionen zuzuweisen.
Wenn der Zwischenprozessor als Slave-Einheit arbeitet, empfängt er vom Master-Zwischenprozessor das Verfahrensbeginn-Wort, das zum Steuerwort-Decodierer DPC gelangt, der über den Unterbrechungssignaigenerator GRI und das Zustandsregister RES eine Unterbrechungsanforderung sendet, um der Zentraleinheit CPU die Art der empfangenen Anforderung melden zu können. Die Zentraleinheit CPU identifiziert die Art dieser Information aufgrund der Prüfung der im Zustandsregister RES enthaltenen Bits und sendet daraufhin ein Verfahrensbeginn-Wort, das die Funktion der Ureingabe für den Slave-Zwischenprozessor.
gemäß demselben Verfahren wie beim Master-Zwischenprozessor hat. Das von der Zentraleinheit CPU des Slave-Rechners erzeugte Wort gelangt zur Registerbefähigungseinheit ABR und zur ersten mikroprogrammierten Einheit DMAC, die einen die Bereitschaft zum Wortempfang ausdrückenden Binärcode abgibt. Dann sendet die Zentral-
einheit CPU die Speicheradresse, bei der die zu übertragenden Wörter gespeichert werden sollen. Dieser Parameter wird im Adressenspeicher MEA gespeichert. Die restlichen Parameter kommen dagegen vom Master-Zwischenprozessor, der zuerst die Information über die Anzahl der zu übertragenden Wörter und dann die Information über den Bereich und die Spur der Speicherplatte liefert. Der die Wortanzahl angebende Parameter wird über die Codekorrigierschaltung CDC und ein Element AI hoher Impedanz dem Wortzähler WCA zugeführt, während der den Bereich und die Spur der Speicherplatte bezeichnende Parameter ebenfalls über die genannten Schaltungen auf den Systembus gelangt.
Nach dem Empfang des letzten der bei der betrachteten Verfahrensweise vorgesehenen Parameter erzeugt der Wortgenerator GEP das schon erwähnte Startwort, und er befähigt somit den Master-Zwischenprozessor zur Einleitung der Wortübertragung. Die übertragenen Wörter gelangen über das Eingangsregister REI und die Codekorrigierschaltung CDC zu einem Speicher FIFO (Fig. 2). Beim Empfang des ersten Wortes aktiviert die mikroprogrammierte Einheit DMAC einen Eingang des Programmsortierers PRS2/ so daß der Festwertspeicher ROM3 die übertragung der im Speicher
FIFO enthaltenen Wörter in den Datenspeicher MED des betreffenden Rechners einleiten kann. Der Speicher FIFO ist vorzugsweise vom Typ "first in first out"; beispielsweise kann es sich hierbei um ein Schieberegister handeln..
Jedesmal, wenn der Signalisierempfänger RIS einen Schreibbefehl WR empfängt, wird der Wortzähler WCA erhöht. Wenn er sich in der Nullstellung befindet, wird dies von der mikroprogrammierten Einheit DMAC festgestellt, die dem Master-Zwischenprozessor ein Signal mit der Information sendet, daß keine weiteren Wörter empfangen werden können.
In der Zwischenzeit werden alle im Speicher FIFO enthaltenen Wörter übernommen. Die Vollendung dieses Vorgangs wird von der Einheit DMAC festgestellt, die nun dem Master-Zwischenprozessor das Übertragungsende-Wort sendet und darauf wartet, daß sie von ihm ihrerseits das Verfahrensende-Wort empfängt.
Falls der Zwischenprozessor eine DMA-Übertragung nicht aus der Platteneinheit, sondern vom Datenspeicher vornehmen soll, ist der durchzuführende Vorgang einfacher als der soeben beschriebene. Die Zentraleinheit sendet das den Verfahrensbeginn bezeichnende Wort, das über die Registerbefähigungseinheit ABR zur DMA-Steuereinheit gelangt. Daraufhin sendet die Zentraleinheit CPU die Prolog-Wörter, die ausschließlich aus Informationen über die Speicheradresse, von der ausgehend die übertragung vorgenommen werden soll, und die Anzahl der zu übertragenden Wörter bestehen. Diese Wörter werden im Adressenspeicher MEA bzw. im Wortzähler WCA gespeichert. Dem Slave-Zwischenprozessor wird somit nur der Inhalt des Wortzählers WCA zugeleitet, und nach Empfang des Bereitschaft-Wortes beginnt die übertragung. Sie unterscheidet sich von der zuvor beschriebenen Verfahrensweise insofern, als die mikroprogrammierte Einheit DMAT den Adressenspeicher MEA befähigt, dem Datenspeicher MED die Adresse zu senden, der das zu übertragende Wort zu entnehmen ist. Gleichzeitig erfolgt zwischen dem Festwertspeicher ROM- und dem Datenspeicher in an sich bekannter Weise der Austausch einer Mehrzahl von Signalen, die in Fig. 2 mit S1 bezeichnet sind und die übertragung jedes Wortes in das Ausgangsregister OUR bestimmen. Entsprechend der bereits erläuterten Weise werden dann diese Worte dem Slave-Zwischenprozessor zugeleitet.
Die hier beschriebene Schaltungsanordnung ist auch in der Lage, eine Übertragung nach Art der Unterbrechung des Operationsprogramms durchzuführen, beispielsweise wenn nur eine begrenzte Anzahl von Wörtern zu übertragen ist und deshalb die Zeit für die Ureingabe der DMA-Verfahren einen wesentlichen Teil der zur Durchführung der Übertragung erforderlichen Gesamtzeit darstellen würde. Entsprechend den zuvor betrachteten Fällen sendet die Zentraleinheit ein erstes Wort, das die gewählte Verfahrensweise bezeichnet und zur ersten mikroprogrammierten Einheit DMAC gelangt* die dem Slave-Zwischenprozessor ein entsprechendes Wort weiterleitet und auf den Empfang des Bereitschaft-Wortes wartet. Nach dessen Empfang senden die Einheit DMAC und der Steuerwort-Decodierer DPC eine Anforderung zur Unterbrechung des Operationsprogramms der Zentraleinheit CPU, und jedesmal, wenn sie das Fehlen von Wörtern im Ausgangsregister OUR feststellen, fahren sie mit der Sendung weiterer Unterbrechungsanforderungen fort. Nachdem die Zentraleinheit des Slave-Rechners das letzte Wort empfangen hat, sendet sie dem Master-Zwischenprozessor eine entsprechende Information, die auch den Hinweis enthält, daß sie auf den Empfang des Verfahrensende-Wortes seitens des Master-Zwischenprozessors wartet. Wenn er dieses Wort empfängt, erzeugt der Master-Zwischenprozessor eine Unterbrechungsanforderung für die Zentraleinheit, die dadurch über das Ergebnis oder Ende der übertragung informiert wird. Wenn bei dem hier betrachteten Vorgang der Zwischenprozessor als Slave-Einheit arbeitet, werden die Wörter in dem in der Codekorrigierschaltung CDC enthaltenen Register gespeichert, es wird eine Unterbrechungsanforderung erzeugt, und sodann wird dieses Wort über das Element AI hoher Impedanz auf den Systembus weitergeleitet.
Die beschriebene Schaltungsanordnung eignet sich also zur Durchführung der Übertragung von Wörtern vom Master-Rechner zum Slave-Rechner gemäß mehreren unterschiedlichen Methoden. Bei übertragung von Wörtern aus einer Platteneinheit ermöglicht die Erfindung eine wesentliche Herabsetzung der für das Kopieren des Inhalts der Master-Platteneinheit in der Slave-Platteneinheit erforderlichen Zeiten, da dieser Vorgang nahezu in einem einzigen Schritt oder Durchgang erfolgen kann. Beispielsweise kann für das Kopieren einer großen Anzahl von Wörtern eine Zeit von einigen zehn Sekunden genügen, wobei gleichzeitig entsprechend der gestellten Aufgabe die gewünschten anderen Prozesse gesteuert und durchgeführt werden können. Die Erfindung ist nicht auf die übertragung von Datenwörtern zwischen Platteneinheiten eines Rechnerpaares beschränkt, sondern eignet sich prinzipiell auch für die Wörterübertragung aus jedem anderen Massen- oder Großspeicher wie beispielsweise einer Magnetbandeinheit usw.. Entsprechend der für eine Platteneinheit beschriebenen Betriebsweise übernimmt der Zwischenprozessor des Master-Rechners die Ureingabeparameter, die der Rechner dem'Großspeicher sendet; ferner übernimmt er die Wörter, die der Großspeicher zum Datenspeicher überträgt, und leitet sie weiter zum Slave-Zwischenprozessor.
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Claims (9)

11390/H/Ro. (DB 498) Ital.Anm.Nr.19173 A/82 vom 19. Januar 1982 ITALTEL Societä. Italiana Telecomunicazioni s.p.a. Piazzale Zavattari, 12, Mailand / Italien Schaltungsanordnung für den Datenaustausch zwischen zwei Rechnern. 25 Patentansprüche
1.) Schaltungsanordnung für den Datenaustausch zwischen zwei nach dem Master-Slave-Prinzip arbeitenden Rechnern, von denen jeder eine Zentraleinheit, einen Datenspeicher und einen Großspeicher enthält, die durch einen Bus miteinander verbunden sind, dadurch gekennzeichnet , daß an den Bus (B) jedes Rechners (EL) ein Zwischenprozessor (INT) angeschlossen ist, dessen
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Schaltungen in der Lage sind, dem Bus (B) die Ureingabe-Parameter zu entnehmen, welche die Zentraleinheit (CPU) des Master-Rechners, dessen Großspeicher (DIS) sendet, wenn aus diesem Wörter in den Großspeicher (DIS) des Slave-Rechners übertragen werden sollen, ferner eine die Ureingabe-Parameter enthaltende Prolog-Meldung zu organisieren und sie dem Zwischenprozessor (INT) des Slave-Rechners zu senden, sowie dem Bus (B) die von dem Großspeicher (DIS) während der Datenübertragung in den zugehörigen Datenspeicher (MED) geleiteten Wörter zu entnehmen und sie zu dem Zwischenprozessor (INT) des Slave-Rechners weiterzuleiten.
2.) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Zwischenprozessor (INT) folgende Schaltungen enthält:
eine Registerbefähigungseinheit (ABR), die von der Zentraleinheit (CPU) des entsprechenden Rechners ein eine Adresse bildendes erstes Wort empfängt und vorbestimmte Register des Zwischenprozessors (INT) befähigt; eine DMA-Registeranordnung (DMAR), die zur Speicherung der von der Zentraleinheit (CPU) gelieferten DMA-Parameter dient und ein Ausgangssignal erzeugt, wenn die auf dem Bus (B) vorhandene Adresse mit der in einem eigenen Adressenspeicher (MEA) vorhandenen Adresse übereinstimmt; eine erste mikroprogrammierte Einheit (DMAT), die von der Zentraleinheit (CPU) über die Registerbefähigungseinheit (ABR) einen Teil eines die Art des durchzuführenden Vorgangs bezeichnenden zweiten Wortes empfängt und die Sendung der Prolog-Meldung zum Slave-Zwischenprozessor (INT) unter Verwendung der in der DMA-Registeranordnung (DMAR) enthaltenen Parameter organisiert und steuert;
eine zweite mikroprogrammierte Einheit (DMAC), die von der ersten mikroprogrammierten Einheit (DMAT) befähigt wird, nachdem der Slave-Rechner ein die Bereitschaft zum
Empfang von Wörtern ausdrückendes Wort erzeugt hat, und die in der Lage ist, bei aktivem Ausgangssignal der DMA-Registeranordnung (DMAR) die Übertragung der auf dem Bus (B) vorhandenen Wörter zum Slave-Rechner zu steuern sowie für die Wortübertragung sowohl bei einem übertragungsverfahren mit Unterbrechung des Operationsprogramms als auch bei einer DMA-Übertragung zu sorgen; ein Ausgangsregister (OUR) zur Speicherung des auf dem Bus (B) vorhandenen Wortes bei aktiven Ausgangssignalen der Registerbefähigungseinheit (ABR) und der zweiten mikroprogrammierten Einheit (DMAT); einen Korrekturcodeerzeuger (GCC), der den Bits des vom Ausgangsregister (OUR) gelieferten Wortes eine bestimmte Anzahl von Redundanzbits zuordnet;
eine Leitungssteuereinheit (UCL), welche die vom Ausgang des Korrekturcodeerzeugers (GCC) kommenden Wörter bzw. die vom Zwischenprozessor (INT) des Slave-Rechners gelieferten Wörter dem Zwischenprozessor (INT) des Slave-Rechners bzw. einer Codekorrigierschaltung (CDC) zuleitet;
einen Speicher (FIFO), der die Wörter vom Ausgang der Codekorrigierschaltung (CDC) speichert und sie auf Befehl der zweiten mikroprogrammierten Einheit (DMAT) auf den
Bus (B) weiterleitet; /~ΏΤ\
(GRI)
einen Unterbrechungssignalgenerator/,welcher der Zentraleinheit (CPU) Anforderungen zur Unterbrechung des Operationsprogramms sendet, die von der ersten mikroprogrammierten Einheit (DMAC), von einem Steuerwort-Decodierer (DPC) und von der Leitungssteuereinheit (UCL) erzeugt werden;
ein Zustandsregister (RES), das als Antwort auf eine von der Zentraleinheit (CPU) erzeugte Anforderung einen den jeweiligen Stand des fortschreitenden Übertragungsvorgangs angebenden Binärcode liefert; und den erwähnten Steuerwort-Decodierer (DPC), der die Weiterschaltung des Mikroprogramms der ersten mikroprogrammierten Einheit (DMAC) befähigt oder eine Unterbrechungs-
1Ϊ-" '
anforderung für den UnterbrechungsSignalgenerator (GRI) liefert, wenn Übereinstimmung bzw. fehlende Übereinstimmung zwischen den erwarteten und den vom Zwischenprozessor (INT) des Slave-Rechners gelieferten Steuer-Wörtern festgestellt wird.
3.) Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß die Registerbefähigungseinheit (ABR) folgende Schaltungen enthält:
einen ersten Decodierer (DIC), der die von der Zentraleinheit (CPU) kommenden Adressen für den Zugang zu den einzelnen Einheiten des betreffenden Zwischenprozessors (INT) erkennt;
einen zweiten Decodierer (DID), der die von der Zentraleinheit (CPU) kommenden Adressen für den Zugang zu den einzelnen Einheiten der zur Steuerung des Großspeichers (DIS) vorgesehenen Einrichtung erkennt; einen ersten Festwertspeicher (ROM1), der aufgrund der AusgangssignaIe der beiden Adressen-Decodierer (DIC, DID) eine vorgegebene Binärkonfiguration erzeugt; und ein Befehlsregister (REC), der der ersten mikroprogrammierten Einheit (DMAC) das über den Bus (B) empfangene Bit sendet, wenn ein Ausgang des Festwertspeichers (ROM1) aktiv ist.
.
4.) Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die erste mikroprogrammierte Einheit (DMAC) folgende Schaltungen enthält:
einen ersten Programmsortierer (PRS1), an dessen Eingänge ein Ausgang der DMA-Registeranordnung (DMAR), das Ausgangsregister (OUR), der mit der Codekorrigierschaltung (CDC) verbundene Speicher (FIFO), eine Überwachungs- und Alarmschaltung (SUA) sowie das Befehlsregister (REC) geschaltet sind;
einen zweiten Festwertspeicher (ROM2), der einen bestimmten Binärcode aufgrund des Zustande der Eingänge des ersten Programmsortierers (PRS1) sowie aufgrund von Ausgangssignalen des ersten Festwertspeichers (ROM1) und des Steuerwort-Decodierers (DPC) erzeugt; einen Wortgenerator (GEP) zur Manipulation der am Ausgang des zweiten Festwertspeichers (ROM-) erzeugten Binärcodes; und
die erwähnte überwachungs- und Alarmschaltung (SUA), die einen Eingang des ersten Programmsortierers (PRS1) aktiviert/ wenn der Steuerwort-Decodierer (DPC) und die zweite mikroprogrammierte Einheit (DMAT) Betriebsstörungen feststellen.
5.) Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Leitungssteuereinheit (UCL) folgende Schaltungen enthält:
einen Signalisiergenerator (GES), der dem Slave-Zwischenprozessor (INT) einen Lesebefehl (RD) als Antwort auf den Empfang eines Befehlssignals vom zweiten Festwertspeicher (ROM,) sendet, wenn der Zwischenprozessor (INT) des Slave-Rechners ein die Bereitschaft zum Empfang von Wörtern meldendes Signal (RY) erzeugt;
ein Ausgangsregister (REU), das die Wörter vom Ausgang des Korrekturcodeerzeugers (GCC). aufnimmt und sie auf den zum Slave-Zwischenprozessor (INT) führenden Verbindungsbus (BC) sendet, wenn der Signalisiergenerator (GES) den Lesebefehl (RD) erzeugt;
einen Signalisierempfänger (RIS), der ein Ausgangssignal als Antwort auf den Empfang eines Schreibbefehls (WR) vom Slave-Zwischenprozessor (INT) erzeugt und ein die Bereitschaft zur Durchführung eines Schreibvorgangs meldendes Signal (AK) sendet; und
ein Eingangsregister (REI), das die auf dem Verbindungsbus (CB) vorhandenen Wörter aufnimmt, wenn der Signalisierempfänger (RIS) das Bereitschaft-Signal (AK) erzeugt,
und die aufgenommenen Wörter zu der Codekorrigierschaltung (CDC) weiterleitet.
6.) Schaltungsanordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die zweite mikroprogrammierte Einheit (DMAT) folgende Schaltungen enthält:
eine Zeitüberwachungsschaltung (SCT), die einen Eingang der Überwachungs- und Alarmschaltung (SUA) aktiviert, wenn die Dauer bestimmter Vorgänge eine vorgegebene Zeitgrenze überschreitet;
einen zweiten Programmsortierer (PRS2), dessen Eingänge an Ausgänge der DMA-Registeranordnung (DMAR), des zweiten Festwertspeichers (ROM-), des Befehlsregisters (REC) und des Steuerwort-Decodierers (DPC) geschaltet ist; einen dritten Festwertspeicher (ROM-.) , dem die Ausgangssignale des Befehlsregisters (REC) und des zweiten Programmsortierers (PRS2) zugeführt sind, und der die Befehlsbits der DMA-Registeranordnung (DMAR), des Signalisiergenerators (GES) und des Ausgangsregisters (OUR) liefert.
7.) Schaltungsanordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die DMA-Registeranordnung (DMAR) folgende Schaltungen enthält:
ein Adressenregister (MEA), das die Adresse des Datenspeichers (MED) speichert, von welcher ausgehend Wörter zu übertragen sind, wenn ein Ausgangssignal des Befehlsregisters (REC) aktiv ist, und das seinen Inhalt erhöht, wenn ein.Ausgangssignal des Signalisierempfängers (RIS) oder des dritten Festwertspeichers (ROM,.) aktiv ist;
eine Adressenvergleichsschaltung (COI), die einen Eingang des zweiten Programmsortierers (PRS0) erregt, wenn sie die Übereinstimmung zwischen dem Inhalt des Adressen-
Speichers (MEA) und der auf dem Bus (B) des betreffenden Rechners vorhandenen Adresse feststellt; und einen Wortzähler (WCA), der die Anzahl der zu übertragenden Wörter speichert, wenn ein Ausgangssignal des ersten Festwertspeichers (ROM1) aktiv ist, und der seinen Inhalt erhöht, wenn ein Ausgangssignal des dritten Festwertspeichers (ROM3) aktiv ist.
8.) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Zwischenprozessoren (INT,., INTß) der beiden Rechner (EL,., EL_) durch einen eigenen Bus (BC) verbunden sind.
9.) Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet , daß der eigene Bus (BC) zwischen die Leitungssteuereinheiten (UCL) der beiden Zwischenprozessoren (INTA, INTß) geschaltet ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0330110A2 (de) * 1988-02-25 1989-08-30 Fujitsu Limited Direktspeicherzugriffssteuerung
EP0479702A2 (de) * 1990-10-01 1992-04-08 International Business Machines Corporation System zur Datenübertragung zwischen Bussen, unter Verwendung von Vorrichtungen für direkten Speicherzugriff

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912723A (en) * 1984-06-28 1990-03-27 Westinghouse Electric Corp. Multipurpose digital IC for communication and control network
US4924427A (en) * 1985-11-15 1990-05-08 Unisys Corporation Direct memory access controller with direct memory to memory transfers
EP0228559A1 (de) * 1985-12-17 1987-07-15 BBC Brown Boveri AG Fehlertolerante Mehrrechneranordnung
JPS62151971A (ja) * 1985-12-25 1987-07-06 Nec Corp マイクロ・プロセツサ装置
US5014230A (en) * 1986-06-05 1991-05-07 Xox Corporation Solid-modeling system using topology directed subdivision for determination of surface intersections
JPH0744567B2 (ja) * 1986-08-27 1995-05-15 日産自動車株式会社 通信インタ−フエイス装置
US5109492A (en) * 1986-09-19 1992-04-28 Hitachi, Ltd. Microprocessor which terminates bus cycle when access address falls within a predetermined processor system address space
CA1269178A (en) * 1987-01-30 1990-05-15 John David Morton Automatic refresh of operating parameters in equipment with volatile storage
US5001624A (en) * 1987-02-13 1991-03-19 Harrell Hoffman Processor controlled DMA controller for transferring instruction and data from memory to coprocessor
JPH0690682B2 (ja) * 1987-02-28 1994-11-14 日本電気株式会社 マルチプロセツサシステムの障害処理方式
JPS63255759A (ja) * 1987-04-14 1988-10-24 Mitsubishi Electric Corp 制御システム
JPS63255760A (ja) * 1987-04-14 1988-10-24 Mitsubishi Electric Corp 制御システム
JPH0833842B2 (ja) * 1987-05-01 1996-03-29 株式会社日立製作所 論理演算装置
US4916647A (en) * 1987-06-26 1990-04-10 Daisy Systems Corporation Hardwired pipeline processor for logic simulation
US4872125A (en) * 1987-06-26 1989-10-03 Daisy Systems Corporation Multiple processor accelerator for logic simulation
US4873656A (en) * 1987-06-26 1989-10-10 Daisy Systems Corporation Multiple processor accelerator for logic simulation
US5185877A (en) * 1987-09-04 1993-02-09 Digital Equipment Corporation Protocol for transfer of DMA data
EP0306211A3 (de) * 1987-09-04 1990-09-26 Digital Equipment Corporation Synchronisiertes Doppelrechnersystem
US5051895A (en) * 1987-09-17 1991-09-24 Hewlett-Packard Company Apparatus and method for tracking and identifying printed circuit assemblies
US4894828A (en) * 1987-12-22 1990-01-16 Amdahl Corporation Multiple sup swap mechanism
US5201054A (en) * 1987-12-23 1993-04-06 Amdahl Corporation Apparatus and method for controlling the transfer of digital information between service processors memories in a computer
JP2982875B2 (ja) * 1987-12-28 1999-11-29 株式会社日立製作所 スレーブ制御装置
US5251295A (en) * 1988-07-11 1993-10-05 Minolta Camera Kabushiki Kaisha Image processing system having slave processors for controlling standard and optional modules
US5191648A (en) * 1988-07-11 1993-03-02 Minolta Camera Kabushiki Kaisha Image processing system
EP0357075A3 (de) * 1988-09-02 1991-12-11 Fujitsu Limited Datensteuerungsvorrichtung und System mit Anwendung dieser Vorrichtung
JP2685245B2 (ja) * 1988-10-05 1997-12-03 株式会社東芝 プログラマブルコントローラ
US5287482A (en) * 1989-01-13 1994-02-15 International Business Machines Corporation Input/output cache
EP0377970B1 (de) * 1989-01-13 1995-08-16 International Business Machines Corporation Ein-/Ausgabecachespeicherung
US5161219A (en) * 1989-01-13 1992-11-03 International Business Machines Corporation Computer system with input/output cache
US5251303A (en) * 1989-01-13 1993-10-05 International Business Machines Corporation System for DMA block data transfer based on linked control blocks
US5187794A (en) * 1989-03-15 1993-02-16 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration System for simultaneously loading program to master computer memory devices and corresponding slave computer memory devices
JPH0362202A (ja) * 1989-07-31 1991-03-18 Japan Electron Control Syst Co Ltd 制御プログラム開発装置
US5163138A (en) * 1989-08-01 1992-11-10 Digital Equipment Corporation Protocol for read write transfers via switching logic by transmitting and retransmitting an address
US5068780A (en) * 1989-08-01 1991-11-26 Digital Equipment Corporation Method and apparatus for controlling initiation of bootstrap loading of an operating system in a computer system having first and second discrete computing zones
US5251227A (en) * 1989-08-01 1993-10-05 Digital Equipment Corporation Targeted resets in a data processor including a trace memory to store transactions
US5153881A (en) * 1989-08-01 1992-10-06 Digital Equipment Corporation Method of handling errors in software
US5274795A (en) * 1989-08-18 1993-12-28 Schlumberger Technology Corporation Peripheral I/O bus and programmable bus interface for computer data acquisition
US5481456A (en) * 1990-09-04 1996-01-02 Fuji Jukogyo Kabushiki Kaisha Electronic control system having master/slave CPUs for a motor vehicle
US5255388A (en) * 1990-09-26 1993-10-19 Honeywell Inc. Synchronizing slave processors through eavesdrop by one on a write request message directed to another followed by comparison of individual status request replies
US5261092A (en) * 1990-09-26 1993-11-09 Honeywell Inc. Synchronizing slave processors through eavesdrop by one on periodic sync-verify messages directed to another followed by comparison of individual status
US5249140A (en) * 1991-05-07 1993-09-28 Vickers, Incorporated Electrohydraulic distributed control system with identical master and slave controllers
US5428760A (en) * 1991-12-12 1995-06-27 Intel Corporation Circuitry and method for sharing internal microcontroller memory with an external processor
JPH0789340B2 (ja) * 1992-01-02 1995-09-27 インターナショナル・ビジネス・マシーンズ・コーポレイション バス間インターフェースにおいてアドレス・ロケーションの判定を行なう方法及び装置
JP2857524B2 (ja) * 1992-01-16 1999-02-17 株式会社日立製作所 データ転送方式
US5446866A (en) * 1992-01-30 1995-08-29 Apple Computer, Inc. Architecture for transferring pixel streams, without control information, in a plurality of formats utilizing addressable source and destination channels associated with the source and destination components
DE4207826C2 (de) * 1992-03-12 1995-06-14 Deutsche Aerospace Bahn- und Lageregelungssystem (AOCS) mit Prüfsystem
US5414814A (en) * 1992-05-08 1995-05-09 The United States Of America As Represented By The Secretary Of The Navy I/O interface between VME bus and asynchronous serial data computer
US5475860A (en) * 1992-06-15 1995-12-12 Stratus Computer, Inc. Input/output control system and method for direct memory transfer according to location addresses provided by the source unit and destination addresses provided by the destination unit
GB2268817B (en) * 1992-07-17 1996-05-01 Integrated Micro Products Ltd A fault-tolerant computer system
US5664104A (en) * 1992-12-18 1997-09-02 Fujitsu Limited Transfer processor including a plurality of failure display units wherein a transfer process is prohibited if failure is indicated in a failure display unit
US5719761A (en) * 1993-01-15 1998-02-17 Alaris Medical Systems, Inc. Configuration control system for configuring multiple biomedical devices
EP1331778B1 (de) * 1993-06-25 2005-06-01 Matsushita Electric Industrial Co., Ltd. Verfahren und Einrichtung zur Signalformung
US5469503A (en) * 1993-07-27 1995-11-21 Aspect Telecommunications Corporation Method for resynchronizing secondary database and primary database with preservation of functionality of an automatic call distribution system
AU7673894A (en) * 1993-08-26 1995-03-21 Electronic Arts, Inc. Data transfer accelerating apparatus and method
IES930859A2 (en) * 1993-11-10 1994-04-06 Systems Partners Ltd Apparatus for interfacing an external computer system with¹a main computer system
DE4404962C2 (de) * 1994-02-17 1999-12-16 Heidelberger Druckmasch Ag Verfahren und Anordnung zum Konfigurieren von Funktionseinheiten in einer Master-Slave-Anordnung
US5802301A (en) * 1994-05-11 1998-09-01 International Business Machines Corporation System for load balancing by replicating portion of file while being read by first stream onto second device and reading portion with stream capable of accessing
US5764903A (en) * 1994-09-26 1998-06-09 Acer America Corporation High availability network disk mirroring system
IT1268611B1 (it) * 1994-09-30 1997-03-06 Finmeccanica Spa Coprocessore per riconoscimento caratteri
US5615127A (en) * 1994-11-30 1997-03-25 International Business Machines Corporation Parallel execution of a complex task partitioned into a plurality of entities
JP3611894B2 (ja) * 1995-03-30 2005-01-19 富士通株式会社 二重化構成をもつシステム制御装置
US5878216A (en) * 1995-05-01 1999-03-02 Intergraph Corporation System and method for controlling a slave processor
US5664152A (en) * 1995-06-06 1997-09-02 Hewlett-Packard Company Multiple segmenting of main memory to streamline data paths in a computing system
US5856921A (en) * 1995-06-07 1999-01-05 Samsung Electronics Co., Ltd. Apparatus and method for intermodular communications using system bus controllers
US5666485A (en) * 1995-06-07 1997-09-09 Samsung Electronics Inc. Software driver for a system bus
JP3445435B2 (ja) * 1995-09-11 2003-09-08 株式会社東芝 連続データサーバ装置の制御装置及び制御方法
DE19607101A1 (de) * 1996-02-24 1997-08-28 Hella Kg Hueck & Co Elektronisches Gerät und Einrichtung zur Datenübertragung zwischen zwei gleichartig aufgebauten elektronischen Geräten
JP3188840B2 (ja) * 1996-06-14 2001-07-16 インターナショナル・ビジネス・マシーンズ・コーポレ−ション コンピュータ・システムに用いられる周辺装置及びその制御方法
JPH1040168A (ja) * 1996-07-29 1998-02-13 Ricoh Co Ltd データ処理装置
US5803411A (en) * 1996-10-21 1998-09-08 Abb Daimler-Benz Transportation (North America) Inc. Method and apparatus for initializing an automated train control system
JPH10135951A (ja) * 1996-10-29 1998-05-22 Canon Inc 通信システムと画像形成装置、及び通信システムの異常診断方法
US6144884A (en) * 1998-04-17 2000-11-07 Massachusetts Institute Of Technology Teleoperation with variable delay
SE516542C2 (sv) 1999-07-01 2002-01-29 Ericsson Telefon Ab L M Metod och anordning för övervakning av parallella processer
US6820213B1 (en) 2000-04-13 2004-11-16 Stratus Technologies Bermuda, Ltd. Fault-tolerant computer system with voter delay buffer
US6687851B1 (en) 2000-04-13 2004-02-03 Stratus Technologies Bermuda Ltd. Method and system for upgrading fault-tolerant systems
US6633996B1 (en) 2000-04-13 2003-10-14 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus architecture
US6735715B1 (en) 2000-04-13 2004-05-11 Stratus Technologies Bermuda Ltd. System and method for operating a SCSI bus with redundant SCSI adaptors
US6691257B1 (en) 2000-04-13 2004-02-10 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus protocol and method for using the same
US6708283B1 (en) 2000-04-13 2004-03-16 Stratus Technologies, Bermuda Ltd. System and method for operating a system with redundant peripheral bus controllers
US6862689B2 (en) 2001-04-12 2005-03-01 Stratus Technologies Bermuda Ltd. Method and apparatus for managing session information
US6901481B2 (en) 2000-04-14 2005-05-31 Stratus Technologies Bermuda Ltd. Method and apparatus for storing transactional information in persistent memory
US6802022B1 (en) 2000-04-14 2004-10-05 Stratus Technologies Bermuda Ltd. Maintenance of consistent, redundant mass storage images
US6948010B2 (en) * 2000-12-20 2005-09-20 Stratus Technologies Bermuda Ltd. Method and apparatus for efficiently moving portions of a memory block
US6886171B2 (en) * 2001-02-20 2005-04-26 Stratus Technologies Bermuda Ltd. Caching for I/O virtual address translation and validation using device drivers
US6766479B2 (en) 2001-02-28 2004-07-20 Stratus Technologies Bermuda, Ltd. Apparatus and methods for identifying bus protocol violations
US6766413B2 (en) 2001-03-01 2004-07-20 Stratus Technologies Bermuda Ltd. Systems and methods for caching with file-level granularity
US6874102B2 (en) 2001-03-05 2005-03-29 Stratus Technologies Bermuda Ltd. Coordinated recalibration of high bandwidth memories in a multiprocessor computer
US7065672B2 (en) 2001-03-28 2006-06-20 Stratus Technologies Bermuda Ltd. Apparatus and methods for fault-tolerant computing using a switching fabric
US6996750B2 (en) 2001-05-31 2006-02-07 Stratus Technologies Bermuda Ltd. Methods and apparatus for computer bus error termination
US7076584B2 (en) * 2003-05-09 2006-07-11 Freescale Semiconductor, Inc. Method and apparatus for interconnecting portions of circuitry within a data processing system
US7500241B1 (en) 2003-10-10 2009-03-03 Avaya Inc. Method and apparatus for scheduling tasks
US7814377B2 (en) * 2004-07-09 2010-10-12 Sandisk Corporation Non-volatile memory system with self test capability
US7526676B2 (en) * 2004-09-03 2009-04-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Slave device having independent error recovery
US7657021B2 (en) 2004-09-29 2010-02-02 Avaya Inc. Method and apparatus for global call queue in a global call center
US8289966B1 (en) 2006-12-01 2012-10-16 Synopsys, Inc. Packet ingress/egress block and system and method for receiving, transmitting, and managing packetized data
US8706987B1 (en) 2006-12-01 2014-04-22 Synopsys, Inc. Structured block transfer module, system architecture, and method for transferring
US8127113B1 (en) 2006-12-01 2012-02-28 Synopsys, Inc. Generating hardware accelerators and processor offloads
US8275975B2 (en) * 2008-01-25 2012-09-25 Mtekvision Co., Ltd. Sequencer controlled system and method for controlling timing of operations of functional units

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4041472A (en) * 1976-04-29 1977-08-09 Ncr Corporation Data processing internal communications system having plural time-shared intercommunication buses and inter-bus communication means
DE2943564A1 (de) * 1978-10-31 1980-06-04 Honeywell Inf Systems Intersystem dialogverbindung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1014277B (it) * 1974-06-03 1977-04-20 Cselt Centro Studi Lab Telecom Sistema di controllo di elaboratori di processo operanti in parallelo
JPS6016664B2 (ja) * 1977-10-28 1985-04-26 豊田工機株式会社 デ−タ転送装置
US4208650A (en) * 1978-01-30 1980-06-17 Forney Engineering Company Data transmission system
US4326291A (en) * 1979-04-11 1982-04-20 Sperry Rand Corporation Error detection system
US4369443A (en) * 1979-12-26 1983-01-18 Meta Systems, Inc. Message communication system with message storage
US4351023A (en) * 1980-04-11 1982-09-21 The Foxboro Company Process control system with improved system security features
US4368514A (en) * 1980-04-25 1983-01-11 Timeplex, Inc. Multi-processor system
DE3047506C2 (de) * 1980-12-17 1982-12-09 Bruker Analytische Meßtechnik GmbH, 7512 Rheinstetten Verfahren zum Übertragen von Daten und Vorrichtung zur Durchführung dieses Verfahrens
US4424565A (en) * 1981-06-22 1984-01-03 Bell Telephone Laboratories, Incorporated Channel interface circuit with high speed data message header field translation and direct memory access
US4471427A (en) * 1981-12-01 1984-09-11 Burroughs Corporation Direct memory access logic system for a data transfer network
US4481578A (en) * 1982-05-21 1984-11-06 Pitney Bowes Inc. Direct memory access data transfer system for use with plural processors
US4466098A (en) * 1982-06-11 1984-08-14 Siemens Corporation Cross channel circuit for an electronic system having two or more redundant computers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4041472A (en) * 1976-04-29 1977-08-09 Ncr Corporation Data processing internal communications system having plural time-shared intercommunication buses and inter-bus communication means
DE2943564A1 (de) * 1978-10-31 1980-06-04 Honeywell Inf Systems Intersystem dialogverbindung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DE-Z: Nachrichtentechnik Elektronik 30, 1980, H.4, S.141-143 *
DE-Z: Siemens-Zeitschrift 51, 1977, H.9, S.725-733 u. 739-741 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0330110A2 (de) * 1988-02-25 1989-08-30 Fujitsu Limited Direktspeicherzugriffssteuerung
EP0330110A3 (de) * 1988-02-25 1991-03-13 Fujitsu Limited Direktspeicherzugriffssteuerung
EP0479702A2 (de) * 1990-10-01 1992-04-08 International Business Machines Corporation System zur Datenübertragung zwischen Bussen, unter Verwendung von Vorrichtungen für direkten Speicherzugriff
EP0479702A3 (de) * 1990-10-01 1994-02-09 Ibm

Also Published As

Publication number Publication date
US4700292A (en) 1987-10-13
IT8219173A0 (it) 1982-01-19
IT1151351B (it) 1986-12-17

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