DE3221908A1 - Telecommunications system - Google Patents
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Abstract
Description
Fernmeldesystem Telecommunication system
Die Erfindung betrifft ein Fernmeldesystem, in dem Nachrichten zwischen mehreren Verarbeitungseinheiten übermittelt werden und das einen Mehrfachanschlußspeicher aufweist, an den die einzelnen Verarbeitungseinheiten angeschlossen sind.The invention relates to a telecommunications system in which messages between several processing units are transmitted and a multiple port memory has to which the individual processing units are connected.
Bei einem bekannten derartigen Fernmeldesystem (DE-OS 29 14 665) sind die Verarbeitungseinheiten, zwischen denen Nachrichten übermittelt werden, drei Mikrorechnereinheiten, die an einen gemeinsamen Speicher angeschlossen sind. Es ist aber sinnvoll, das bekannte System so weiter zu entwickeln, daß es auch für weitere nachrichtentechnische Anwendungen eingesetzt werden kann.In a known such telecommunications system (DE-OS 29 14 665) are the processing units between which messages are transmitted three Microcomputer units that are connected to a shared memory. It but it makes sense to further develop the known system so that it can also be used for further communications technology applications can be used.
Der Erfindung liegt die Aufgabe zugrunde, ein Fernmeldesystem zu schaffen, das als flexible und wirtschaftliche Steuerung für nachrichtentechnische Anwendungen, insbesondere in Fällen mit hohem Datendurchsatz, einsetzbar ist.The invention is based on the object of creating a telecommunications system, as a flexible and economical control for communications engineering applications, can be used in particular in cases with high data throughput.
Diese Aufgabe wird bei einem Fernmeldesystem der eingangs genannten Art dadurch gelöst, daß der Mehrfachanschlußspeicher als Kommunikationsnetzwerk ausgebildet ist, über das die Nachrichten asynchron und blockweise zwischen den Verarbeitungseinheiten ausgetauscht werden, und daß die Verarbeitungseinheiten über eine rechnergesteuerte Schnittstellensteuerung, durch die die Reihenfolge der Speicherzugriffe festgelegt wird, mit dem Mehrfachanschlußspeicher verbunden sind.In the case of a telecommunications system, this task is the one mentioned at the beginning Art solved in that the multiple connection memory as a communication network is designed, via which the messages asynchronously and in blocks between the Processing units are exchanged, and that the processing units over a computer-controlled interface control, through which the sequence of memory accesses is set to which the multi-port memories are connected.
Zweckmäßige und vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Appropriate and advantageous developments of the invention are in characterized the subclaims.
Die Vorteile der Erfindung Liegen u.a. darin, daß über den Mehfachanschlußspeicher eine lose Kopplung mehrerer Mikrorechner erreicht wird, und daß dieser Speicher sowohl als gemeinsamer Speicher für die Mi-krorechner als auch als Kommunikationselement zwischen den Verarbeitungseinheiten dienen kann. In diesem Fall dient er als aktive Speichervermittlungseinrichtung zum übermitteln von Botschaften zwischen den verschiedenen Verarbeitungseinheiten.The advantages of the invention are, inter alia, that over the multiple connection memory a loose coupling of several microcomputers is achieved, and that this memory both as a shared memory for the microcomputers and as a communication element can serve between the processing units. In this case he serves as the active one Storage switching device for the transmission of messages between the different Processing units.
Aufgrund der Segmentregister-Adressierung ist der Mehrfachanschlußspeicher praktisch unbegrenzt erweiterbar, da er um beliebig weitere Speichersegmente ergänzt werden kann.Because of the segment register addressing, the multi-port memory Can be expanded practically without limits, as it can be expanded with any number of additional memory segments can be.
Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnung erläutert. Es zeigen: Figur 1 ein erfindungsgemäßes Fernmeldesystem in Blockdiagrammdarstellung; Figur 2 einen Mehrfachanschlußspeicher des Fernmeldesystems nach Figur 1; Figur 3 weitere Einzelheiten des Mehrfachanschlußspeichers nach Figur 2; Figur 4 ein Zeitdiagramm der Signalbits bei der übertragung einer Botschaft von einer ersten Verarbeitungseinheit über den Nehrfachanschlußspeicher an eine zweite Verarbeitungseinheit, und Figur 5 ein Zeitdiagramm der bei einer anderen Art der Zugriffseinleitung von einer Verarbeitungseinheit an einen übertragungskanal ausgesandten Signalbits.Embodiments of the invention are described below with reference to Drawing explained. Show it: Figure 1 shows a telecommunications system according to the invention in block diagram representation; Figure 2 shows a multiple port memory of the telecommunications system according to Figure 1; FIG. 3 shows further details of the multiple connection memory according to FIG 2; FIG. 4 shows a timing diagram of the signal bits during the transmission of a message from a first processing unit to a second via the multiple port memory Processing unit, and FIG. 5 shows a timing diagram for another type of Access initiation sent out by a processing unit to a transmission channel Signal bits.
Ein erfindungsgemäßes Fernmeldesystem (Figur 1) weist einen Mehrfachanschlußspeicher MPS - im folgenden auch als Multiportspeicher bezeichnet - auf, der durch Mehrfachleitungen oder Bussysteme ML1, ML2, ML3 und ML4 mit Verarbeitungseinheiten VE1, VE2, VE3 und VE4 verbunden ist. Der Multiportspeicher MPS enthält eine Schnittstellensteuerung SST, einen Speichermodul SMO und eine einen Steuerrechner enthaltende Zugriffssteuerung ZST. Die Schnittstellensteuerung SST ist durch eine weitere Mehrfach leitung ML5 mit dem Speichermodul SMO und durch eine Mehrfachleitung ML6 mit der Zugriffssteuerung ZST verbunden.A telecommunications system according to the invention (FIG. 1) has a multiple connection memory MPS - in the following also referred to as multiport memory - on which by multiple lines or bus systems ML1, ML2, ML3 and ML4 with processing units VE1, VE2, VE3 and VE4 is connected. The multiport memory MPS contains an interface control SST, a memory module SMO and an access control containing a control computer ZST. The interface control SST is through a further multiple line ML5 with the memory module SMO and through a multiple line ML6 with the access control ZST connected.
Der Multiportspeicher ist als Kommunikationsnetzwerk ausgebildet, über ihn werden Datenblöche zwischen den einzelnen Verarbeitungseinheiten VEI bis VE4 ausgetauscht. Die Datenübertragung erfolgt mit 16 Bits parallel, und zwar mit einer Ubertragungsgeschwindigkeit von 8 MBit/s. An einen Multiportspeicher MPS können bis zu 16 Verarbietungseinheiten angeschlossen werden. Die Mehrfachleitungen ML1, ML6 e-nthalten jeweils einen Datenbus mit der entsprechenden Anzahl paralleler Einzelleitungen sowie die unterschiedlichen Steuerleitungen, die einerseits die übertragung von Datenblöcken mit speicherbezogenen Befehlen und SignaLen (Speicherzugriffe) und andererseits die übertragung von Informationen mit Ei n'/Ausgabe-Bef ehlen und-Signalen in FIFO- und Signalisierungsregister ermöglichen. Darüberhinaus enthalten die Mehrfachleitungen auch die erforder-Lichen Adressbusse.The multi-port memory is designed as a communication network, Data blocks between the individual processing units VEI to VE4 exchanged. The data transfer takes place with 16 bits in parallel, with a transmission speed of 8 Mbit / s. You can connect to a multiport storage facility MPS up to 16 processing units can be connected. The multiple lines ML1, ML6 each hold a data bus with the corresponding number of parallel individual lines as well as the different control lines, which on the one hand the transmission of Data blocks with memory-related commands and signals (memory accesses) and on the other hand, the transmission of information with input / output commands and signals in FIFO and signaling registers. In addition, the multiple lines contain also the required address buses.
Die Adressierung des Speichermoduls erfolgt - wie noch zu erläutern sein wird - über Segmentregister. Damit kann der Speicherraum durch Hinzufügen von weiteren Segmentregistern praktisch beliebig erweitert werden. In der Zugriffssteuerung wird die Reihenfolge festgelzgt, in der die einzelnen Verarbeitungseinheiten VE1 bis VE4 und ein in der Zugriffssteuerung ZST enthaltener Steuerrechner STR (vgl. Figur 3) auf den Speichermodul SMO zugreifen.The memory module is addressed - as will be explained below will be - via segment registers. This allows the storage space to be increased by adding further segment registers can be expanded practically at will. In the access control the order in which the individual processing units VE1 to VE4 and a control computer STR contained in the access control ZST (cf. Figure 3) access the memory module SMO.
Die Verarbeitungseinheiten VE1 bis VE4 enthalten jeweils einen als Mikrorechner ausgeführten Hauptrechner HR sowie Ein- und Ausgaberechner EAR. Diese Bestandteile sind aus Fig. 2 ersichtlich. Außer zum Nachrichtenaustausch zwischen den einzelnen Verarbeitungseinheiten kann der Multiportspeicher MPS auch als gemeinsamer Speicher für die Haupt- rechner der Verarbeitungseinheiten VE1 bis VE4 eingesetzt werden, die ihrerseits ein verteiltes Mehrrechnersystem bilden, durch das die von dem Fernmeldesystem im jeweiligen Anwendungsfall durchzuführenden Aufgaben dezentral gesteuert werden.The processing units VE1 to VE4 each contain one as Microcomputer executed main computer HR as well as input and output computer EAR. These Components can be seen from FIG. 2. Except for exchanging messages between The multiport memory MPS can also be shared with the individual processing units Memory for the main computer of the processing units VE1 to VE4 are used, which in turn form a distributed multi-computer system that is, the tasks to be carried out by the telecommunications system in the respective application can be controlled decentrally.
Der Speichermodul SMO ist, wie bereits erwähnt, in einzelne Speichersegmente SEG1, SEG2 usw. (Fig. 2) unterteilt und kann durch Hinzufügen weiterer Segmente erweitert werden. Die Adressierung erfolgt mittels Segmentregistern SER. Zum Aufnehmen von Signalisierungsbits dienen Signalisierungsregister SIR (auch als Flag-Latches bezeichnet).As already mentioned, the memory module SMO is divided into individual memory segments SEG1, SEG2 etc. (Fig. 2) and can be divided by adding more segments be expanded. The addressing is done by means of segment registers SER. For recording of signaling bits are signaling registers SIR (also as flag latches designated).
Die Zugriffssteuerung ZST enthält außer dem Steuerrechner STR noch eine spezielle Schnittstellenschaltung FIPA, die einen FIFO-Speicher, eine Prioritätssteuerung sowie einen Adressdecoder enthält. Die Wirkungsweise dieser Schaltungsbestandteile wird weiter hinten erläutert.In addition to the control computer STR, the access control ZST also contains a special interface circuit FIPA, which has a FIFO memory, a priority control as well as an address decoder. How these circuit components work is explained further below.
Weitere Einzelheiten des Multiportspeichers MPS, insbesondere der Zugriffssteuerung ZST und einer Schnittstellenschaltung SSS, sind aus Figur 3 ersichtlich. Die Zugriffssteuerung ZST ist einmal vorhanden, während die Schnittstellensteuerung SST (Fig. 1) für jede angeschlossene Verarbeitungseinheit VE1, ..., VE4 eine derartige Schnittstellenschaltung SSS enthält. Im Ausführungsbeispiel nach Figur 1 sind also vier Schnittstellenschaltungen SSS vorhanden und außerdem zwei analog aufgebaute Schnittstellenschaltungen, über die der Speichermodul SMO und die Zugriffssteuerung ZST angeschlossen sind.Further details of the multiport memory MPS, in particular the Access control ZST and an interface circuit SSS can be seen from FIG. The access control ZST is present once, while the interface control SST (Fig. 1) for each connected processing unit VE1, ..., VE4 such a Contains interface circuit SSS. In the embodiment of Figure 1 are so four interface circuits SSS are available and also two similarly structured Interface circuits via which the memory module SMO and the access control ZST are connected.
Die Zugriffssteuerung ZST enthält den Steuerrechner STR, den FIFO-Speicher mit Zugriffseinrichtung, eine Decodier- Logik DEC, einen Daten-Transceiver oder Datensender und -Empfänger DTR, eine Entscheidungsschaltung ARB, einen Adressen-Buffer oder -Zwischenspeicher ABU und ein Adress-Latch- oder-Auffangregister ADL, das dem Segmentregister SER von Figur 2 entspricht. Diese Schaltungsbestandteile sind in der aus der Zeichnung ersichtlichen Weise durch noch zu erläuternde Bussysteme untereinander, mit den Schnittstellenschaltungen SSS und mit dem Speichermodul SMO des Multiportspeichers verbunden.The access control ZST contains the control computer STR, the FIFO memory with access device, a decoding Logic DEC, a data transceiver or data transmitter and receiver DTR, a decision circuit ARB, an address buffer or buffer ABU and an address latch or catch register ADL, which the Segment register SER of Figure 2 corresponds. These circuit components are in the way that can be seen in the drawing through bus systems to be explained with one another, with the interface circuits SSS and with the memory module SMO of the multiport memory tied together.
Die Schnittstellenschaltung SSS weist einen Daten-Buffer DAB, ein erstes Signalisierungsregister oder Flag-Latch FLL, ein dazu antiparallel angeordnetes zweites Signalisierungsregister FLL* und einen Daten-Transceiver DTR* auf, die durch Steuer- und Datenleitungen KBS eines Kommunikationsbusses - im folgenden mit KB bezeichnet -mit einer Verarbeitungseinheit, im vorliegenden Fall mit der Verarbeitungseinheit VE1, verbunden -sind.The interface circuit SSS has a data buffer DAB first signaling register or flag latch FLL, one arranged in antiparallel to it second signaling register FLL * and a data transceiver DTR *, which through Control and data lines KBS of a communication bus - hereinafter referred to as KB denotes -with a processing unit, in the present case with the processing unit VE1, connected -are.
Die Schnittstellenschaltung SSS weist außerdem eine Entscheidungsschaltung ARB* und einen Adress-Buffer ABU*, die über Adressleitungen KBA des Kommunikationsbusses KB mit der Verarbeitungseinheit VE1 verbunden sind, sowie ein Adress-Latch ADL auf, das ebenfalls einem Segmentregister SER entspricht. Ein Adressbus AB1 verbindet das Adress-Latch ADL* und den Adress-Buffer ABU* mit den Adressenleitungen IBA eines internen Busses, der zum Speichermodul SMO führt. Ein weiterer Adressbus AB2 verbindet den Steuerrechner STR mit der Decodierlogik DEC und dem Adress-Buffer ABU. Ein dritter Adressbus AB3 verbindet diesen und den Ausgang des Adress-Latches ADL mit den Adressenleitungen IBA des internen Busses, der im folgenden mit IB bezeichnet wird.The interface circuit SSS also has a decision circuit ARB * and an address buffer ABU *, which are connected via address lines KBA of the communication bus KB are connected to the processing unit VE1, as well as an address latch ADL, which also corresponds to a segment register SER. An address bus AB1 connects the address latch ADL * and the address buffer ABU * with the address lines IBA one internal bus that leads to the memory module SMO. Another address bus AB2 connects the control computer STR with the decoding logic DEC and the address buffer ABU. A third address bus AB3 connects this and the output of the address latch ADL with the address lines IBA of the internal bus, referred to below as IB will.
Ein Datenbus DB1 verbindet den Daten-Transceiver DTR mit Datenleitungen IBD des internen Busses. Diese Datenleitungen IBD sind außerdem durch einen weiteren Datenbus DB2 mit dem Daten-Transceiver DTR? verbunden.A data bus DB1 connects the data transceiver DTR with data lines IBD of the internal bus. These data lines IBD are also through another Data bus DB2 with the data transceiver DTR? tied together.
Der durch die Datenleitungen KBS und KBA gebildete Kommunikationsbus KB entspricht einer der Mehrfach leitungen ML1 bis ML4, die die Schnittstellensteueruns SST mit den Verarbeitungseinheiten VE1 bis VE4 verbinden (vgl. Fig. 1).The communication bus formed by the data lines KBS and KBA KB corresponds to one of the multiple lines ML1 to ML4 that control the interface Connect SST to the processing units VE1 to VE4 (cf. FIG. 1).
Der durch die Leitungen SBD und SBS gebildete Steuerbus SB entspricht der Mehrfachleitung ML6: er verbindet die Zugriffssteuerung ZST mit den verschiedenen Schnittstellenschaltungen SSS der Schnittstellensteuerung SST, von denen je eine jeder Verarbeitungseinheit VE1 bis VE4 zugeordnet ist. über die Datenleitungen SBD und IBD werden jeweils 16 Bit und über die Adressleitungen KBA jeweils 20 Bit parallel übertragen.The control bus SB formed by the lines SBD and SBS corresponds the multiple line ML6: it connects the access control ZST with the various Interface circuits SSS of the interface controller SST, one of which each each processing unit VE1 to VE4 is assigned. via the data lines SBD and IBD are each 16 bits and 20 bits each via the address lines KBA transfer.
Die Decodierlogik DEC ist über eine Signalleitung SL1 mit den Schaltungsteilen DAB, FLL und FLL* verbunden, während eine Signalleitung SL2 die Entscheidungsschaltung ARB mit der Entscheidungsschaltung ARB und den entsprechenden Entscheidungsschaltungen der weiteren Schnittstellenschaltungen SSS verbindet. Eine Signalleitung SL3 verbindet den Adressbus AB2 mit der Entscheidungsschaltung ARB und eine Signalleitung SL4 den Kommunikationsbus KBA mit der Entscheidungsschaltung ARB .The decoding logic DEC is connected to the circuit parts via a signal line SL1 DAB, FLL and FLL * are connected while a signal line SL2 is the decision circuit ARB with the decision circuit ARB and the appropriate decision circuits the other interface circuits SSS connects. A signal line SL3 connects the address bus AB2 with the decision circuit ARB and a signal line SL4 the communication bus KBA with the decision circuit ARB.
Die übertragung von Datenblöcken oder Botschaften zwischen den Verarbeitungseinheiten über den als Kommunikationsnetzwerk ausgebildeten Multiportspeicher MPS wird im folgenden erläutert. Die übertragung wird durch Austausch von Signalisierbits - einem sog. Handshaking-Verfahren - abgewickelt. Aus den Figuren 4 und 5 ist der zeitliche Ablauf der Signale bei dem Handshaking-Verfahren zwischen Verarbeitungseinheiten und dem Multiportspeicher ersichtlich. Es treten dabei drei Fälle auf: 1. Eine Verarbeitungseinheit. z.B. VE1 sendet eine Botschaft an eine gewünscht. andere Verarbeitungseinheit, z.B. VE2 (Befehlscode 1) oder an einen übertragungskanal, an dem sich eine Verarbeitungseinheit empfangsbereit gemeldet hat (Befehlscode 2). Der Multiportspeicher MPS muß in diesem Fall den Zugriffswunsch der Verarbeitungseinheit VE1 erkennen und ein freies Speichersegment SEG1, SEG2, ... für die Botschaft bereitstellen. Da mehrere Verarbeitungseinheiten am Multiportspeicher MPS angeschlossen sind, muß darüberhinaus der Zugriff auf die Speichermodule SMO geregelt werden. Nach übernahme der Botschaft in den Speicher muß der Zielrechner, an den die Botschaft gerichtet ist, ermittelt und zum Lesen der Botschaft aufgefordert werden.The transmission of data blocks or messages between the processing units The multiport memory MPS, which is designed as a communication network, is used in the explained below. The transmission is carried out by exchanging signaling bits - a so-called handshaking process. From Figures 4 and 5 is the Time sequence of the signals in the handshaking process between processing units and the multiport memory. There are three cases: 1. A processing unit. E.g. VE1 sends a message to a desired. other processing unit, e.g. VE2 (command code 1) or to a transmission channel on which a processing unit has reported ready to receive (command code 2). The multiport memory MPS must be in this Detect the request for access of the processing unit VE1 and a free memory segment Provide SEG1, SEG2, ... for the message. Since several processing units are connected to the multiport memory MPS, access to the Storage modules SMO are regulated. After the message has been transferred to the memory the target computer to which the message is addressed must be determined and read requested by the embassy.
2. Eine Verarbeitungseinheit sendet eine Botschaft an einen übertragungskanal (Befehiscode 2). An diesem Kanal hat sich jedoch noch keine Verarbeitungseinheit empfangsbereit gemeldet. Es wird ein freies Speichersegment ermittelt und die Botschaft solange aufbewahrt, bis sich eine Verarbeitungseinheit an dem Kanal empfangsbereit meldet.2. A processing unit sends a message to a transmission channel (Command code 2). However, there is still no processing unit on this channel reported ready to receive. A free memory segment is determined and the message kept until a processing unit on the channel is ready to receive reports.
3. Eine Verarbeitungseinheit meldet sich an einem übertragungskanal empfangsbereit (Befehlscode 3), aber es liegt noch keine Botschaft für diesen Kanal vor. In diesem Fall wird in einer Liste festgehalten, daß eine Verarbeitungseinheit an'dem Kanal eine Botschaft empfangen kann. Kommt nun eine Botschaft an diesem Kanal im Multiportspeicher MPS an, so wird diese wie unter Abschnitt 1 beschrieben behandelt.3. A processing unit reports to a transmission channel ready to receive (command code 3), but there is still no message for this channel before. In this case it is recorded in a list that a processing unit an'dem channel can receive a message. Now comes a message on this channel in the multiport memory MPS, it is treated as described in section 1.
Die Übertragung von Datenblöcken oder Botschaften zwischen den Verarbeitungseinheiten erfolgt in folgenden Schritten (vgl. auch Figur 4 und 5): 1. Anmelden eines Zugriffswunsches auf den Mutliportspeicher, und zwar zum Senden oder zum Lesen einer Botschaft. Hierfür stehen pro Verarbeitungseinheit die zwei antiparallel angeordneten Signalisierungsregister (auch Flag-Latches) FLL und FLL* zur Verfügung, über die das Handshaking-Verfahren abgewickelt wird. Jede Anderung in einem der Signalisierungsregister löst im Steuerrechner STR (Figur 3) oder in der jeweiligen Verarbeitungseinheit eine Unterbrechung aus und führt zur Bearbeitung der Anforderung.The transmission of data blocks or messages between the processing units takes place in the following steps (cf. also FIGS. 4 and 5): 1. Registration of an access request to the multi-port memory for sending or reading a message. Therefor There are two anti-parallel signaling registers per processing unit (also flag latches) FLL and FLL * are available for the handshaking process is handled. Every change in one of the signaling registers triggers in the control computer STR (Figure 3) or one in the respective processing unit Interruption and leads to the processing of the request.
Der Ablauf und die Bedeutung der Signalisierbits ist aus Figur 4 ersichtlich. B1 bis B5 sind die über die Signalisierungsregister ausgetauschten Signalbits. KSE bedeutet "Kopf senden", BüT "Botschaft übertragen" und KLE "Kopf lesen". Die hochgesetzten Indizes (1), (2) kennzeichnen die Verarbeitungseinheit, zu der das jeweilige Signalbit aus dem Signalisierungsregister gelangt. Ein * kennzeichnet eine Zeitüberwachung, die durch die Verarbeitungseinheit durchgeführt wird, und ** eine Zeitüberwachung, die der Multiportspeicher MPS durchführt. The sequence and the meaning of the signaling bits are shown in FIG. 4 evident. B1 to B5 are those exchanged via the signaling registers Signal bits. KSE means "send head", BüT "transmit message" and KLE "head read ". The superscript indices (1), (2) identify the processing unit, to which the respective signal bit arrives from the signaling register. A * indicates a time monitoring performed by the processing unit, and ** Time monitoring carried out by the MPS multiport memory.
Die einen Zugriffswunsch anmeldende Verarbeitungseinheit setzt Bit 1,um Zugriff auf den FIFO-Speicher zu erhalten. Der Steuerrechner STR gewährt den Zugriff durch Setzen von Bit 3 und Bit 4. Bit 3 dient zur Voranmeldung, wenn der FIFO-Speicher momentan belegt ist. The processing unit registering an access request sets bits 1 to gain access to the FIFO memory. The control computer STR grants the Access by setting bit 3 and bit 4. Bit 3 is used for pre-registration when the FIFO memory is currently occupied.
II. Wurde der Zugriff auf den FIFO-Speicher gewährt, sendet die Verarbeitungseinheit einen Informationsblock oder Botschaftenkopf in den FIFO-Speicher.II. If access to the FIFO memory has been granted, the processing unit sends an information block or message header into the FIFO memory.
Aus diesem Botschaftenkopf geht hervor, an wen die Botschaft gerichtet ist. Hierbei ist zu unterscheiden zwischen einer Botschaft an eine Verarbeitungseinheit und einer sog. Verarbeitungseinheit- Suchbotschaft Im ersten Fall ist der sendenden Verarbeitungseinheit die Empfänger-Verarbejtungseinheit bekannt. Im zweiten Fall muß die Empfä;nger-Verarbeitungseinheit vom Steuerrechner STR ermittelt werden, und zwar aufgrund einer Tabelle, in der Funktionen und Verarbeitungseinheiten einander zugeordnet werden (sog. assoziativer Blockzugriff). This message header shows who the message is addressed to is. A distinction must be made here between a message to a processing unit and a so-called processing unit Search message In the first case the receiving processing unit is known to the sending processing unit. In the second case, the receiver processing unit must be determined by the control computer STR based on a table in the functions and processing units assigned to each other (so-called associative block access).
Diese Möglichkeit erhöht die Zuverlässigkeit des Fernmeldesystems bei hohen Leistungsanforderungen, da eine Funktion auf verschiedenen Verarbeitungseinheiten im System durchgeführt werden kann. This possibility increases the reliability of the telecommunications system with high performance requirements, as a function on different processing units can be carried out in the system.
III. Nach dem der Steuerrechner STR die Segmentadresse in das Adress-Auffangregister ADL geladen hat, schreibt die Verarbeitungseinheit die Botschaft in den Multiportspeicher MPS. Da beide Vorgänge, Botschaftenkopf senden und Botschaft senden, über unabhängige Busse laufen, kann nun schon die nächste Verarbeitungseinheit auf den FIFO-Speicher zugreifen.III. After the control computer STR, the segment address in the address catcher register ADL has loaded, the processing unit writes the message in the multiport memory MPS. Since both processes, send message head and send message, are independent Buses are running, the next processing unit can now access the FIFO memory access.
Der Zugriff auf das Bussystem des Speichers wird durch sog. Entscheidungsschaltungen oder Arbiter ARB geregelt. Sie gewährleisten, daß zur gleichen Zeit immer nur eine Verarbeitungseinheit auf dem Bussystem aktiv ist. Die Priorität der Zugriffe ist frei wählbar. Z.B. kann eine zyklische Prioritätsvergabe erfolgen. Damit ist das Senden einer Botschaft an den Multiportspeicher MPS beendet. Access to the bus system of the memory is made by so-called decision circuits or Arbiter ARB regulated. They ensure that only one at a time Processing unit is active on the bus system. The priority of the accesses is freely selectable. For example, priority can be assigned cyclically. So that's that Sending a message to the multiport memory MPS ended.
Zur Weiterleitung der Botschaft fordert der Steuerrechner STR die ermittelte Empfangs-Verarbeitungs- einheit zum Lesen der Botschaft auf. Daraufhin mel-et sich diese, wie vorstehend unter I. beschrieben, mit einem Zugriffswunsch auf den Multiportspeicher MPS, indem sie Bit 1 in dem Signalisierungsregister FLLZ setzt. Sobald der FIFO-Speicher frei ist, sendet die Verarbeitungseinheit den Botschaftenkopf, aus dem der Lesewunsch hervorgeht. To forward the message, the control computer STR requests the determined reception processing unit for reading the message on. Thereupon, as described above under I., this melds with a Request to access the multiport memory MPS by setting bit 1 in the signaling register FLLZ sets. As soon as the FIFO memory is free, the processing unit sends the Message header from which the reading request emerges.
Nach Einstellen des zugeordneten Adress-Latches mit der Segmentadresse und Gewähren des Zugriffs durch den Steuerrechner STR - durch Setzen von Bit 5 des Flag-Latches zur Verarbeitungseinheit - kann der Lesevorgang durch die Verarbeitungseinheit beginnen. After setting the assigned address latch with the segment address and granting access by the control computer STR - by setting bit 5 of the Flag latches to the processing unit - the reading process can be carried out by the processing unit kick off.
Das Ende des Schreib- oder Lesevorgangs wird durch Rücksetzen aller Signalisierungsbits angezeigt. The end of the write or read process is indicated by resetting all Signaling bits displayed.
Bei dem weiteren oben genannten zweiten Fall, bei dem eine Verarbeitungseinheit eine Botschaft an einen Kanal sendet, ist der Signalisierungsablauf der gleiche wie vorstehend unter I. beschrieben.In the further above-mentioned second case in which one processing unit sends a message to a channel, the signaling sequence is the same as described above under I.
Die Signalisierung im dritten Fall, in dem sich z.B. die Verarbeitungseinheit VE2 an einem übertragungskanal bereit meldet, ist aus Figur 5 ersichtlich. Die dort verwendeten Bezugszeichen haben dieselbe Bedeutung wie bei Figur 4.The signaling in the third case, in which e.g. the processing unit VE2 reports ready on a transmission channel can be seen from FIG. These The reference symbols used have the same meaning as in FIG. 4.
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| DE3221908C2 DE3221908C2 (en) | 1985-04-04 |
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Family Applications (1)
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| DE19823221908 Expired DE3221908C2 (en) | 1982-06-11 | 1982-06-11 | Circuit arrangement with several processing units in a telecommunications system |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE3221908C2 (en) |
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| DE2914665B1 (en) * | 1979-04-11 | 1980-08-28 | Standard Elek K Lorenz Ag | Telecommunications system, in particular screen text system, as well as partially central and decentralized circuit module for this system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0464637A2 (en) * | 1990-06-27 | 1992-01-08 | Nec Corporation | Expanded memory unit |
| EP0464637A3 (en) * | 1990-06-27 | 1992-04-08 | Nec Corporation | Expanded memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3221908C2 (en) | 1985-04-04 |
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