DE3218856C2

DE3218856C2 -

Info

Publication number: DE3218856C2
Application number: DE19823218856
Authority: DE
Inventors: Frank Ing.(Grad.) 1000 Berlin De Ziemann
Original assignee: DEUTSCHE TELEPHONWERKE und KABELINDUSTRIE AG 1000 BERLIN DE
Current assignee: DeTeWe Deutsche Telephonwerke AG and Co KG
Priority date: 1982-05-14
Filing date: 1982-05-14
Publication date: 1989-02-23
Also published as: DE3218856A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum schnellen Datenaustausch zwischen einem zentralen Rechner und einer Vielzahl peripherer Einrichtungen in Fernmeldevermittlungs anlagen unter Verwendung eines Bausteins für den direkten Speicherzugriff, wobei die peripheren Einrichtungen keine direkten Anforderungssignale an diesen Bausteinen geben jedoch mit Daten, die im Speicher der zentralen Steuereinheit in verschiedenen Listen abgelegt sind, versorgt werden, ohne eine jeweilige Neu programmierung des Bausteines für den direkten Speicherzugriff durch die zentrale Steuereinheit.The invention relates to a circuit arrangement for fast data exchange between a central computer and a variety of peripheral facilities in telecommunications switching systems using a module for direct Memory access, with the peripheral devices no direct However, request signals at these modules give data, those in the memory of the central control unit in different Lists are filed, supplied without a respective new one programming of the module for direct memory access through the central control unit.

Für den Datenaustausch zwischen zentralen Rechnern und peripheren Einrichtungen ist bekannt, Bausteine für den direkten Speicher zugriff der Zentraleinheit und deren Speicher zuzuordnen (Zeit schriften: Computer Design, 1/1978, S. 117 . . . 124; Microextra, 3/82, S. 6 . . . 13).For data exchange between central computers and peripheral ones Facilities are known to be building blocks for direct storage Allocate access to the central unit and its memory (time publications: Computer Design, 1/1978, p. 117. . . 124; Microextra, 3/82, p. 6. . . 13).

Geben die peripheren Einrichtungen von sich aus Anforderungs signale an den Baustein für den direkten Speicherzugriff ab, so ist das Abarbeiten verschiedener Datenlisten mit Unter brechungen, Listenwechsel, Fortfahren an der Stelle, an der unter brochen wurde usw. ohne Neuprogrammieren des Bausteines möglich. Sind indessen periphere Einrichtungen vorgesehen, die keine Anforderungssignale abgeben, ist eine Neuprogrammierung des Bausteines für den direkten Speicherzugriff erforderlich. Diese Neuprogrammierung bedingt einen zusätzlichen Zeitaufwand beim Datenaustausch.Give the peripheral facilities on their own request signals to the block for direct memory access, this is how different data lists are processed with sub breaks, list changes, continued at the point under breaking etc. was possible without reprogramming the block. However, peripheral facilities are provided that do not Issuing request signals is reprogramming the Blocks required for direct memory access. These Reprogramming requires an additional amount of time when Data exchange.

Der Erfindung lag die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, die für periphere Einrichtungen, die keine An forderungssignale an den Bausteinen für den direkten Speicher zugriff geben, den Zeitaufwand für deren Neuprogrammierung ver meidet. The invention was based on the object of a circuit arrangement to create those for peripheral facilities that have no an Demand signals on the blocks for direct storage give access, the time it takes to reprogram it avoids.

Diese Aufgabe wird durch die Schaltungsanordnung gemäß dem Kennzeichnungsteil des ersten Patentanspruchs gelöst. Anhand eines Blockschaltbildes, das den Auszug einer Schaltungs anordnung einer digitalen Fernsprechvermittlungsanlage dar stellt, wird die Erfindung nachfolgend näher erläutert.This task is performed by the circuit arrangement according to the Identification part of the first claim solved. Using a block diagram showing the extract of a circuit arrangement of a digital telephone exchange represents, the invention is explained in more detail below.

Da die Laufzeiten der Daten in verwendeten Zählern, Decodern und logischen Verknüpfungen im Verhältnis klein sind, gegen über dem Takt eines Bausteines für den direkten Speicherzugriff und/oder der Zugriffszeit zum Speicher des Rechners, ist durch die Schaltungsanordnung der Erfindung kein zusätzlicher Zeit aufwand für den Datenaustausch erforderlich, da eine Neupro grammierung des Bausteines für den direkten Speicherzugriff bei der Eingabe und Abfrage unterschiedlicher Datentypen ent fällt.Because the runtimes of the data are used in counters, decoders and logical links are relatively small against over the clock of a block for direct memory access and / or the access time to the memory of the computer is through the circuit arrangement of the invention no additional time effort required for data exchange because a new pro Programming the block for direct memory access ent when entering and querying different data types falls.

Der schnelle Datenaustausch zwischen einem zentralen Rechner, z. B. einem Mikrocomputer und einer Vielzahl von peripheren Einrichtungen, z. B. Datenquellen oder Datensenken, wird über einen Baustein für den direkten Speicherzugriff DMA mittels einer Steuerung derart vorgenommen, daß die verschiedenen Typen von Daten in getrennten Listen der Speichers RAM des Mikro computers fortlaufend abgelegt werden, obwohl ein mehrfacher regelmäßiger Wechsel bei der Datenübertragung zwischen den ver schiedenen Typen von Daten stattfindet. Dabei wird die Zuordnung der einzelnen Datentypen zu den entsprechenden Listen des Spei chers RAM durch die Zählung der übertragenen Datenworte oder Bytes und der daraus abgeleiteten zwangsweisen Umschaltung zwischen den einzelnen Kanälen des Bausteins DMA beim Wechsel von einer Datentype zur anderen vorgenommen. Die Aneinander reihung gleicher Datentypen in einer Liste bei mehrfachem Wechsel der Datentypen und deren Ablage in anderen Listen wird durch das Betreiben des Bausteines für den direkten Speicherzugriff DMA in einer parametrischen Betriebsart bewerkstelligt.The fast data exchange between a central computer, e.g. B. a microcomputer and a variety of peripheral devices, e.g. B. data sources or data sinks, is made via a block for direct memory access DMA by means of a controller such that the different types of data are continuously stored in separate lists of the memory RAM of the microcomputer, although a multiple regular change in data transmission between the different types of data takes place. The assignment of the individual data types to the corresponding lists of the RAM RAM is carried out by counting the transmitted data words or bytes and the resulting switchover between the individual channels of the DMA block when changing from one data type to another. The stringing together of the same data types in a list when the data types are changed several times and their storage in other lists is accomplished by operating the block for direct memory access DMA in a parametric operating mode.

Der Speicher RAM und die Zentraleinheit CPU sind Bestandteil eines Mikrocomputers, der zum Datenaustausch in beiden Richtun gen mit peripheren Einrichtungen JO 1 . . . JOn in Verbindung steht. Ist z. B. seitens der Zentraleinheit CPU eine komplette Daten liste zu Ausgabe an die peripheren Einrichtungen JO . . . im Speicher RAM bereitgestellt, so wird dieser Zustand über den Interrupteingang INT dem Vorrechner VR durch den Mikrocomputer mitgeteilt. Ohne eine Unterbrechung der Rechenvorgänge in der Zentraleinheit CPU wird daraufhin durch den Vorrechner VR über eine separate Datenleitung DB der Baustein für den direkten Speicherzugriff DMA programmiert. Damit kann der Datentransport, im Beispiel vom Speicher RAM zu den peripheren Einrichtungen JO . . ., beginnen. Die Freigabe des Datentransportes wird durch den Vorrechner VR über eine Steuerleitung zu einem zweiten Logikbaustein L 2 eingeleitet. Der zweite Logikbaustein setzt einen Befehl zur Anforderung an den Baustein DMA über den An forderungseingang DRE ab. Daraufhin wird durch den Baustein DMA die Zentraleinheit CPU angehalten und in bekannter Weise die im Speicher RAM abgelegte Datenliste Φ ausgegeben.The memory RAM and the central processing unit CPU are part of a microcomputer which is used for data exchange in both directions with peripheral devices JO 1 . . . JO is connected. Is z. B. on the part of the central unit CPU a complete data list for output to the peripheral devices JO . . . made available in the RAM , this state is communicated to the front end VR by the microcomputer via the interrupt input INT . Without interrupting the computing processes in the central processing unit CPU , the module for direct memory access DMA is then programmed by the front-end computer VR via a separate data line DB . This enables the data transport, in the example from the RAM to the peripheral devices JO . . ., kick off. The release of the data transport is initiated by the front-end computer VR via a control line to a second logic module L 2 . The second logic module issues a command to request the module DMA via the request input DRE . Thereafter, the CPU is stopped and discharged in a known manner, stored in the memory RAM data list Φ by the block DMA.

Um die Registeradressierung und die Selektierung der peripheren Einrichtungen JO . . . sowie den Kanalwechsel und damit den Wechsel der im Speicher RAM abgelegten Listen und schnell und ohne Unterbrechung des Laufes oder Neuprogrammieren des Bausteines für den direkten Speicherzugriff DMA zu steuern, ist der Bau stein DMA mit einer entsprechenden externen Logik beschaltet. Diese Logik wird durch zwei Zähler Z 1, Z 2, zwei Decoder D 1, D 2 und zwei Logikbausteinen L 1, L 2 gebildet. Gesteuert wird die externe Logik durch Ausgangssignale des Bausteines DMA, indem dessen Speichersignale für das Lesen und das Schreiben oder aus diesen Speichersignalen abgeleitete Signale gezählt werden sowie durch die Rückmeldungssignale des Bausteins DMA.To address the register and select the peripheral devices JO . . . As well as to control the channel change and thus the change of the lists stored in the RAM and quickly and without interrupting the run or reprogramming of the block for direct memory access DMA, the block DMA is connected to a corresponding external logic. This logic is formed by two counters Z 1 , Z 2 , two decoders D 1 , D 2 and two logic modules L 1 , L 2 . The external logic is controlled by output signals of the DMA module, by counting its memory signals for reading and writing or signals derived from these memory signals, and by the feedback signals from the DMA module.

Die Speicherzugriffs-Signalausgänge, R, W des Bausteines DMA werden über ein ODER-Glied auf dem Takteingang des ersten Zäh lers Z 1 geführt, der in Verbindung mit dem ersten Decoder D 1 die Selektierung der peripheren Einrichtungen JO . . . steuert. Die Adressierung der Register der peripheren Einrichtungen JO . . . wird dabei parallel durch die Signale an den Rückmeldeaus gängen DAC Φ . . . 3 des Bausteines für den direkten Speicherzugriff DMA über den ersten Logikbaustein L 1 gesteuert. Nachdem jeweils eine Byte oder ein Wort gleichen Datentyps aus der Datenliste Φ des Speichers RAM zu je einer peripheren Einrichtung JO . . . über tragen worden ist, wird zwangsläufig über den zweiten Zähler Z 2, den zweiten Decoder D 2 und den zweiten Logikbaustein L 2 der nächste Anforderungseingang DRE 1 des Bausteines für den direkten Speicherzugriff DMA angesteuert. Dieser schaltet auf den Kanal 1 um und überträgt Daten eines anderen Typs aus der Datenliste 1 des Speichers RAM bis jede periphere Einrichtung JO . . . einmal versorgt ist. The memory access signal outputs, R, W of the block DMA are performed via an OR gate on the clock input of the first counter Z 1 , which, in conjunction with the first decoder D 1, selects the peripheral devices JO . . . controls. Addressing of registers of peripheral devices JO . . . is parallel through the signals at the feedback outputs DAC Φ . . . 3 of the block for direct memory access DMA controlled by the first logic block L 1 . After one byte or one word of the same data type from the data list Φ of the memory RAM for each peripheral device JO . . . has been transmitted, the next request input DRE 1 of the module for direct memory access DMA is inevitably controlled via the second counter Z 2 , the second decoder D 2 and the second logic module L 2 . This switches over to channel 1 and transmits data of a different type from data list 1 in the memory RAM to each peripheral device JO . . . is once taken care of.

In gleicher Weise wie zuvor beschrieben, wird danach der Kanal 2 des Bausteines DMA aktiviert und es werden beispiels weise Daten von den peripheren Einrichtungen JO . . . zur Daten liste 2 des Speichers RAM transportiert, bis jede der peripheren Einrichtungen JO . . . je ein Byte oder ein Wort gleichen Typs entsprechend der Registeradressierung abgesetzt hat. Anschließend wird auf den Kanal 3 umgeschaltet, der die Datenliste 3 des Speichers RAM mit z. B. Daten anderen Typs der peripheren Ein richtungen JO . . . versorgt.In the same way as described above, channel 2 of the DMA module is then activated and, for example, data from the peripheral devices JO . . . transported to the data list 2 of the memory RAM until each of the peripheral devices JO . . . has sent one byte or one word of the same type according to the addressing of the register. Then it is switched to channel 3 , the data list 3 of the memory RAM with z. B. Data of another type of peripheral devices JO . . . provided.

Durch entsprechende Verknüpfung des zweiten Zählers Z 2 mit dem zweiten Decoder D 2 ist eine unmittelbare Wiederholung des Ab laufes, im aufgezeigten Beispiel mit dem Kanal Φ des Bausteines DMA beginnend und dem Kanal 3 endend, auch in mehrfacher Folge möglich. Ist dabei der Baustein für den direkten Speicherzugriff DMA auf einen Anforderungsbetrieb (demand-transfermode) einge stellt, so wird in den einzelnen Datenlisten Φ . . . 3 des Speichers RAM an der Stelle mit der Datenübertragung fortgefahren, an der beim vorangegangenen Zyklus angehalten wurde. Somit lassen sich verschiedene Arten von Daten-Bytes sortieren und fortlaufend zuordnen, auch wenn abwechselnd nur Teilmengen der Daten-Bytes zur Verfügung stehen.By correspondingly linking the second counter Z 2 with the second decoder D 2 , an immediate repetition of the process, in the example shown starting with the channel Φ of the DMA module and ending with the channel 3 , is also possible in multiple sequences. Is the building block for the direct memory access DMA to a request operation (demand transfer mode) is assumed to be in the individual data lists Φ. . . 3 of the RAM continues at the point at which the previous cycle stopped. This means that different types of data bytes can be sorted and continuously assigned, even if only partial quantities of the data bytes are alternately available.

Der für den Betrieb des Bausteines für den direkten Speicher zugriff DMA vorhandene Vorrechner VR ist außerdem zur Steuerung in gewissen Umfang mitbenutzbar, so daß weitere Logikbausteine entfallen können. Ferner ist der Vorrechner VR für weitere Schaltaufgaben einsetzbar, beispielsweise zur Adressierung der Datenquellen oder Datensenken DQS mittels Steuersignale nicht dargestellter Adressierbauelemente.The front computer VR available for the operation of the module for direct memory access DMA can also be used to a certain extent for control purposes, so that further logic modules can be omitted. The front computer VR can also be used for further switching tasks, for example for addressing the data sources or data sinks DQS by means of control signals of addressing components, not shown.

Claims

1. Circuit arrangement for the rapid exchange of data between a central computer and a plurality of peripheral devices in telecommunication switching systems using a module for direct memory access, the peripheral devices not giving any direct request signals to this module, but with data stored in the memory of the central control unit different lists are stored, are supplied without a respective reprogramming of the module for direct memory access by the central control unit, characterized in that

a front computer (VR) programs the module for direct memory access (DMA) via a separate data line (DB) ,
- That this front-end computer (VR) is connected to counters (Z 1 , Z 2 ), to which the memory access signals ( R, W) of the module for direct memory access (DMA) are supplied, so that these in conjunction with decoders (D 1 , D 2 ) the selection of the peripheral devices (JO 1 ... JOn) and the selection of a channel (DRE ... 3 ) of the module for direct memory access (DMA) takes place, and
- That the block for direct memory access (DMA) stops the central control unit (CPU) in a known manner and the various lists of data stored in the memory (RAM) corresponding to the channels (DRE 0 ... 3 ) the peripheral devices (JO 1 ... JOn) one after the other.

2. Circuit arrangement according to claim 1, characterized in that the front-end computer (VR) is connected via a control line to the second logic module (L 2 ), which addresses the registers of the peripheral devices (JO 1 ... JOn) via the request inputs (DRE) of the block for direct memory access (DMA) and the feedback outputs (DAC) .

3. Circuit arrangement according to claim 1 and 2, characterized in that the memory access signal outputs of the block for direct memory access (DMA) are connected via an OR link to the first counter (Z 1 ), which via the first decoder ( D 1 ) causes the selection of the registers of the peripheral devices (JO 1 ... JOn) .

4. A circuit arrangement according to claim 1, characterized in that the counters (Z 1 , Z 2 ) assigned to the upstream computer (VR ) are connected to one another via the clock input (CL) of the second counter (Z 2 ) and the second counter (Z 2 ) after the selection of all connected peripheral units (JO 1 ... JOn) via the second logic module (L 2 ), the next request input (DRE) of the module for direct memory access (DMA) is activated.

5. Circuit arrangement according to claim 1, characterized in that a separate data line (DB) is connected between the front-end computer (VR) and the module for direct memory access (DMA) .

6. Circuit arrangement according to claim 1 and 4, characterized in that by linking the second counter (Z 2 ) with the second decoder (D 2 ) a multiple sequence of data transmission from the memory (RAM) of the central control unit (CPU) to the Registers of peripheral devices (JO 1 ... JOn) is provided.

7. Circuit arrangement according to claim 1 and 6, characterized in that a data transfer from the memory (RAM) to the peripheral registers (JO 1 ... JOn) is interrupted if necessary by programming the module for direct memory access (DMA) to a request operation and continues at any time from the point of interruption.