DE3044526A1 - Digital regenerator for alternate mark inversion coded signals - uses discriminators and D=flip=flop(s) with verification of output signals - Google Patents

Digital regenerator for alternate mark inversion coded signals - uses discriminators and D=flip=flop(s) with verification of output signals

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DE3044526A1
DE3044526A1 DE19803044526 DE3044526A DE3044526A1 DE 3044526 A1 DE3044526 A1 DE 3044526A1 DE 19803044526 DE19803044526 DE 19803044526 DE 3044526 A DE3044526 A DE 3044526A DE 3044526 A1 DE3044526 A1 DE 3044526A1
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Hans Dr.-Ing. 8000 München Jungmeister
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Abstract

The regenerator has a pair of discriminators (D1,D2) coupled to the signal input (SE), each using a difference amplifier with the switching thresholds corresp. to the digital signal thesholds. Each discriminator (D1,D2) is coupled to a respective D-type flip-flop (DF1,DF2). The two outputs (Q,Q) of each flip-flop (DF1,DF2) are coupled to the resetting or setting inputs (R,S) of a RS flip-flop (RSFF) and to a further respective D-type flip-flop (DF3,DF4) and a NOR gate (NOR1,NOR2) respectively. The other outputs of the NOR gates (NOR1,NOR2) are coupled to the inverted outputs (Q) of the second pair of D-type flip-flops (DF3,DF4), their outputs coupled to an evaluation circuit (AS) for error indication. The regenerator incorporates code verification of the regenerated signals.

Description

Regenerator für im ternären AMI-Code vorliegendeRegenerator for those in the ternary AMI code

digitale Signale Die Erfindung betrifft einen Regenerator für im ternären AMI-Code vorliegende digitale Signale hoher Schrittgeschwindigkeit mit wenigstens einem getakteten D-Flipflop.digital signals The invention relates to a regenerator for in the ternary AMI code present high-step digital signals with at least a clocked D flip-flop.

Ein derartiger Regenerator ist aus "telcom report 2 (1979)" Beiheft "Digital-Ubertragungstechnik", Seiten 105 bis 109 bekannt. Dort wird im Bild 1 und der zugehörigen Beschreibung das Blockschaltbild eines 565 Mbit/s-Zwischenregenerators dargestellt, der im Anschluß an einen eingangsseitigen Entzerrer, einen Anschluß für die Ortungsschleife der Gegenrichtung und einen Bre itbandverstärkerj. zur eigentlichen Signalregenerierung einen Schmitt-Trigger und ein getaktetes D-Flipflop enthält. Mit dem Ausgang des D-Flipflops sind die Einrichtungen zur Ortungssignalauswertung und zur Steuerung der Ortungsschleife sowie die Sendeendstufe verbunden. Der Schmitt-Trigger hat dabei zwei definierte Umschaltschwellen Jeweils in der Mitte zwischen den Eingangssignalwerten 0 und +1 bzw. 0 und -1.A regenerator of this type is included in "telcom report 2 (1979)" "Digital transmission technology", pages 105 to 109 known. There is shown in Figure 1 and the associated description shows the block diagram of a 565 Mbit / s repeater shown, the connection to an input-side equalizer, a connection for the locating loop in the opposite direction and a broadband amplifier. to the actual Signal regeneration includes a Schmitt trigger and a clocked D flip-flop. With the output of the D flip-flop, the devices for the location signal evaluation are and connected to control the location loop and the transmitter output stage. The Schmitt trigger has two defined switchover thresholds, each in the middle between the input signal values 0 and +1 or 0 and -1.

Damit wirkt der Schmitt-Trigger als Amplitudenentscheider, während das nachgeschaltete D-Flipflop aufgrund seiner Taktung als Zeitentscheider dient. Der verwendete Schmitt-Trigger hat die Eigenschaft, entsprechend dem AMI-Code abwechselnd +1- und -1-Signale abzugeben und dadurch automatisch Coderegelverletzungen zu beseitigen. Diese Eigenschaft ist zwar an sich wunschenswert, eine Signalüberwachung durch Prüfung der regenerierten Signale auf Coderegelverletzungen ist aber dann nicht mehr möglich. Verletzungen der AMI-Coderegel bestehen dabei darin, daß aufeinanderfolgende "1n-Impulse gleiche Polarität aufweisen, während entsprechend dem AMI-Code (alternate mark inversion) die Polarität aufeinanderfolgender Ri-Impulse wechseln muß. Die Uberwachung der nicht regenerierten Signale auf Coderegelverletzungen erfordert aber einen erheblichen Aufwand, so daß der Regenerator entsprechend dem angefuhrten Stande der Technik für ein PCM-System mit Betriebsüberwachung nicht geeignet ist.The Schmitt trigger acts as an amplitude decider while the downstream D flip-flop serves as a time decider due to its timing. The Schmitt trigger used has the property of alternating according to the AMI code Issue +1 and -1 signals and thereby automatically eliminate code rule violations. This property is desirable in itself, signal monitoring by testing of the regenerated signals is based on code rule violations then not possible anymore. Violations of the AMI code rule consist in that consecutive "1n pulses have the same polarity, while according to the AMI code (alternate mark inversion) must change the polarity of successive Ri pulses. the Requires monitoring of the non-regenerated signals for code rule violations but a considerable effort, so that the regenerator according to the stated State of the art for a PCM system with operational monitoring is not suitable.

Die Aufgabe der Erfindung besteht darin, einen Regenerator der eingangs erwähnten Art zu finden, der die Möglichkeit der Betriebsüberwachung durch Pnifung der regenerierten Signale auf Coderegelverletzungen mit möglichst geringem Aufwand ermöglicht.The object of the invention is to provide a regenerator of the initially to find the type mentioned, the possibility of operational monitoring through Pnifung of the regenerated signals for code rule violations with as little effort as possible enables.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß mit einem Signaleingang für die digitalen Signale die Signaleingänge eines ersten und eines zweiten Diskriminators verbunden sind, daß die Diskriminatoren als Differenzverstärker aufgebaut sind, deren Umschaltschwellen den beiden Schwellen der ternären digitalen Signale entsprechen, daß mit den Ausgängen der Diskriminatoren Jeweils getrennt die D-Eingänge eines ersten und eines zweiten getakteten D-Flipflops verbunden sind, daß mit dem nichtinvertierenden Ausgang Q des ersten D-Flipflops der Rücksetzeingang eines RS-Flipflops und mit dem invertierenden Ausgang 5 des ersten D-Flipflops der D-Eingang eines dritten getakteten D-Flipflops verbunden ist, daß mit dem nichtinvertierenden Ausgang Q des zweiten D-Flipflops der Eingang eines vierten getakteten D-Flipflops sowie der eine Eingang eines ersten NOR-Gatters verbunden sind, daß mit dem invertierenden Ausgang 8 des zweiten D-Flipflops der Setzeingang das RS-Flipflops verbunden ist, daß mit dem invertierenden Ausgang # des dritten D-Flipflops der andere Eingang des ersten N0R-Gatters verbunden ist, daß mit dem invertierenden Ausgang 5 des ersten D-Flipflops der eine Eingang eines zweiten NOR*Gatters verbunden ist, dessen anderer Eingang an den invertierenden Ausgang 5 des vierten D-Flipflops angeschlossen ist, das die Ausgänge der beiden NOR-Gatter miteinander und mit dem Eingang einer Auswerteschaltung verbunden sind, daß der invertierende Ausgang ilZ des RS-Flipflops mit einem ersten Signalausgang und der invertierende Ausgang 5 des RS-Flipflops mit einem zweiten Signalausgang verbunden ist und daß mit dem Ausgang der Auswerteschaltung eine Ubertragungsleitung für ein Alarmsignal verbunden ist.According to the invention, the object is achieved in that with a signal input for the digital signals the signal inputs of a first and a second discriminator are connected that the discriminators are constructed as differential amplifiers, whose switching thresholds correspond to the two thresholds of the ternary digital signals, that with the outputs of the discriminators each separated the D inputs of one first and a second clocked D flip-flop are connected to that with the non-inverting Output Q of the first D flip-flop the reset input of an RS flip-flop and with the inverting output 5 of the first D flip-flop is the D input of a third clocked D flip-flops is connected that with the non-inverting output Q of the second D flip-flop, the input of a fourth clocked D flip-flop and the an input of a first NOR gate connected to that with the inverting Output 8 of the second D flip-flop is the set input of the RS flip-flop, that with the inverting output # of the third D flip-flop of the other input of the first N0R gate that is connected to the inverting Output 5 of the first D flip-flop connected to one input of a second NOR * gate whose other input is to the inverting output 5 of the fourth D flip-flop is connected that the outputs of the two NOR gates with each other and with the Input of an evaluation circuit are connected that the inverting output ilZ of the RS flip-flop with a first signal output and the inverting output 5 of the RS flip-flop is connected to a second signal output and that with the output the evaluation circuit is connected to a transmission line for an alarm signal.

Zweckmäßige Weiterbildungen des erfindungsgemäßen Regenerators sind in den Patentansprüchen 2 bis 5 beschrieben.Expedient developments of the regenerator according to the invention are described in claims 2 to 5.

Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden.The invention is explained in more detail below with reference to the drawing will.

Die Zeichnung zeigt den der Amplituden- und Zeitregenerierung dienenden Teil eines Zwischenregenerators mit zusätzlicher Coderegel-Vefletzungsprüfung, Mit dem Signaleingang SE sind die Eingänge der beiden Diskriminatoren D1 und D2 verbunden. Diese Diskriminatoren beinhalten einen emittergekoppelten Differenzverstärker, wobei beiden Verstärkerstufen des Differenzverstärkers Jeweils ein Emitterfolger vorgeschaltet ist. Der Basisanschluß des einen Emitterfolgers ist mit dem Signaleingang verbunden, während der Basisanschluß des anderen Emitterfolgers über einen einstellbaren Spannungsteiler an eine Referenzspannungsquelle angeschlossen ist. Der Ausgang des emittergekoppelten Differenzverstärkers ist über einen weiteren Emitterfolger mit dem D-Eingang des nachgeschalteten D-Flipflops DFI bzw. DF2 verbunden. Die Diskriminatoren wirken als Amplitudenfilter, wobei die Referenzspannung am Diskriminator D1 so eingestellt ist, daß von diesem die positiven Signale durchgelassen werden, während vom Diskriminator D2 die negativen Signale an das nachgeschaltete D-Flipflop durchgeschaltet werden.The drawing shows the one used for amplitude and time regeneration Part of a repeater with additional code rule injury test, with the inputs of the two discriminators D1 and D2 are connected to the signal input SE. These discriminators contain an emitter-coupled differential amplifier, wherein An emitter follower is connected upstream of both amplifier stages of the differential amplifier is. The base connection of one emitter follower is connected to the signal input, while the base connection of the other emitter follower via an adjustable voltage divider is connected to a reference voltage source. The output of the emitter-coupled Differential amplifier is via another emitter follower to the D input of the downstream D flip-flop DFI or DF2 connected. The discriminators act as amplitude filters, with the Reference voltage at the discriminator D1 is set so that the positive Signals are allowed to pass, while the negative signals from the discriminator D2 can be switched through to the downstream D flip-flop.

Die Anordnung aus Amplitudenfilter und nachgeschaltetem D-Flipflop ist in der älteren Anmeldung P 30 43 372.8 näher beschrieben. Die eigentliche Amplituden- und Zeitentscheidung erfolgt in den getakteten D-Flipflops DF1, DF2, so daß an den Ausgängen dieser beiden D-Flipflops zwei amplituden- und zeitmäßig regenerierte unipolare SignalstrUme entnehmbar sind, die den positiven bzw. negativen Signalanteilen des Eingangssignals entsprechen. Die Ausgangspegel an den D-Flipflops DF1, DF2 ändern sich entsprechend der AMI-Coderegel abwechselnd, indem durch einen positiven n1n-Impuls das erste D-Flipflop DF1 auf Q = 1 gesetzt wird und durch einen darauf folgenden "-1"-Impuls das zweite D-Flipflop DF2 auf 5 = 1. Nach dem Zurücksetzen der D-Flipflops DF1, DF2 verbleiben diese während der Nullbits auf Nullpegel, also der nichtinvertierende Ausgang Q des ersten D-Flipflops DF1 auf Null und ebenso der invertierende Ausgang # des zweiten D-Flipflops DFZ. Mit dem nichtinvertierenden Ausgang Q des ersten D-Flipflops DF1 ist der Rücksetzeingang eines nachgeschalteten RS-Flipflops verbunden, während dessen Setzeingang an den invertierenden Ausgang 5 des zweiten D-Flipflops DF2 angeschlossen ist.The arrangement of amplitude filter and downstream D flip-flop is described in more detail in the earlier application P 30 43 372.8. The actual amplitude and time decision is made in the clocked D flip-flops DF1, DF2, so that the Outputs of these two D flip-flops regenerated two in terms of amplitude and time unipolar signal currents can be taken from the positive or negative signal components of the input signal. Change the output level at the D flip-flops DF1, DF2 alternately according to the AMI code rule, by means of a positive n1n pulse the first D flip-flop DF1 is set to Q = 1 and by a subsequent one "-1" pulse sets the second D flip-flop DF2 to 5 = 1. After resetting the D flip-flops DF1, DF2 these remain at zero level during the zero bits, i.e. the non-inverting level Output Q of the first D flip-flop DF1 to zero and also the inverting output # of the second D flip-flop DFZ. With the non-inverting output Q of the first D flip-flops DF1 is connected to the reset input of a downstream RS flip-flop, while its set input to the inverting output 5 of the second D flip-flop DF2 is connected.

Durch die Signalimpulse entsprechend den negativen Anteilen des Eingangssignals wird das RS-Flipflop Jeweils gesetzt, während es durch die Signalimpulse entsprechend den positiven Signalanteilen des Eingangssignals rückgesetzt wird. Die Ausgänge Q bzw. 7S des RS-Flipflops stellen die beiden Signalausgänge SA1 und SA2 des Regenerators dar, die inversen Ausgangssignale können beispielsweise zur Steuerung einer nachgeschalteten Sendeendstufe verwendet werden. Mit dem invertierenden Ausgang 5 des ersten D-Flipflops DF1 ist der D-Eingang eines dritten D-Flipflops DFS verbunden, während an den nichtinvertierenden Ausgang Q des zweiten D-Flipflops DF2 der D-Eingang eines vierten D-Flipflops DF4 angeschlossen ist. Außerdem ist mit dem nichtinvertierenden Ausgang Q des zweiten D-Flipflops DF2 der eine Eingang eines ersten NOR-Gatters NOR1 verbunden, dessen anderer Eingang an den invertierenden Ausgang # des dritten D-Flipflops DF3 angeschlossen ist. Außerdem ist an den invertierenden Ausgang a des ersten D-Flipflops der eine Eingang eines zweiten NOR-Gatters NOR2 angeschlossen, dessen anderer Eingang an den invertierenden Ausgang 8 des vierten D-Flipflops DF4 angeschlossen ist; Die Ausgänge der beiden NOR-Gatter sind nach Art einer verdrahteten ODER-Schaltung miteinander und mit dem Eingang einer Auswerteschaltung AS verbunden. Die Takteingänge C sämtlicher D-Flipflops DF1...DF4 sind mit dem zentralen Takteingang TE verbunden.By the signal pulses corresponding to the negative components of the input signal the RS flip-flop is set in each case, while it is activated by the signal pulses accordingly the positive signal components of the input signal is reset. The outputs Q and 7S of the RS flip-flop represent the two signal outputs SA1 and SA2 of the regenerator, the inverse output signals can be used for example Control of a downstream transmission output stage can be used. With the inverting Output 5 of the first D flip-flop DF1 is the D input of a third D flip-flop DFS connected while to the non-inverting output Q of the second D flip-flop DF2 the D input of a fourth D flip-flop DF4 is connected. Also is with the non-inverting output Q of the second D flip-flop DF2 the one input of a first NOR gate NOR1, the other input of which is connected to the inverting Output # of the third D flip-flop DF3 is connected. Also is on the inverting Output a of the first D flip-flop is one input of a second NOR gate NOR2 connected, the other input to the inverting output 8 of the fourth D flip-flops DF4 is connected; The outputs of the two NOR gates are after Type of a wired OR circuit with each other and with the input of an evaluation circuit AS connected. The clock inputs C of all D flip-flops DF1 ... DF4 are with the central Clock input TE connected.

Im dritten bzw. vierten D-Flipflop DF3 bzw. DF4 wird das Ausgangssignal der vorgeschalteten D-Flipflops für Jeweils eine Bitzeit gespeichert. Durch die nachgeschalteten NOR-Gatter NORN und NOR2 erfolgt dann der Vergleich der Entscheiderergebnisse beider Schwellen mit den Sntscheiderergetnissen. ein der Jeweils vorangegangenen Bitzeit. Als Ergebnis ergibt sich am Ausgang der Schaltung für Jede Bitzeit, während der die Coderegel verletzt worden ist, ein Ausgangsimpuls.The output signal is in the third or fourth D flip-flop DF3 or DF4 of the upstream D flip-flops are stored for one bit time each. Through the downstream NOR gates NORN and NOR2 are then compared with the results of the decision maker both thresholds with the results of the decision. one of the previous ones Bit time. The result is at the output of the circuit for every bit time during the code rule has been violated, an output pulse.

Dieser Ausgangsimpuls wird der Auswerteschaltung AS zugeführt, die ein Monoflop zur Impulsverbreiterung mit nachgeschaltetem Integrator und Schwellwertschalter enthält. Vom einstellbaren Schwellwertschalter wird ein Impuls an die Alarmleitung AL abgegeben, sofern der Gleichstrommittelwert im Integrator zu hoch ist, also eine entsprechende Grenzfehlerrate überschritten wird.This output pulse is fed to the evaluation circuit AS, which a monoflop for pulse broadening with downstream integrator and threshold switch contains. From the adjustable threshold switch, a Impulse given to the alarm line AL, provided that the DC mean value in the integrator is too high, i.e. a corresponding limit error rate is exceeded.

Die Auswerteschaltung kann auch als rückgesetzter Zähler aufgebaut werden, der einen Impuls abgibt, falls er vor der Rücksetzung überläuft.The evaluation circuit can also be set up as a reset counter which will emit a pulse if it overflows before resetting.

Erfahrungsgemäß ist bei hohen Schrittgeschwindigkeiten die Verknüpfung von Signalen zweckmäßigerweise mittels NOR-Gattern auszufiihren, Im Hinblick darauf wurde das RS-Flipflop mittels eines dritten und eines vierten NOR-Gatters NOR3 bzw. NoR4 aufgebaut. Der erste Eingang des dritten NOR-Gatters NOR3 ist dazu mit dem Rücksetzeingang R des RS-Flipflops verbunden, während der zweite Eingang des dritten NOR-Gatters mit dem Ausgangsanschluß des vierten NOR-Gatters NoR4 und damit mit dem invertierenden Ausgang 8 des RS-Flipflops verbunden ist. Der Ausgang des dritten NOR-Gatters NOR3 ist mit dem nichtinvertierenden Ausgang Q des RS-Flipflops und mit dem einen Eingang des vierten NOR-Gatters verbunden, dessen anderer Eingang mit dem Setzeingang des RS-Flipflops verbunden ist.Experience has shown that the link is at high walking speeds of signals expediently by means of NOR gates, with regard to this was the RS flip-flop by means of a third and a fourth NOR gate NOR3 and NoR4 built. The first input of the third NOR gate NOR3 is connected to the Reset input R of the RS flip-flop connected, while the second input of the third NOR gate with the output terminal of the fourth NOR gate NoR4 and thus with the inverting output 8 of the RS flip-flop is connected. The outcome of the third NOR gate NOR3 is connected to the non-inverting output Q of the RS flip-flop and connected to one input of the fourth NOR gate, the other input is connected to the set input of the RS flip-flop.

Im Hinblick auf möglichst geringe Signallaufzeiten ist es zweckmäßig, dem Regenerator aus möglichst wenig integrierten Bausteinen aufzubauen. Es wurde deshalb für die Realisierung des RS-Flipflops und der NOR-Gatter NOR1, NOR2 ein integrierter Baustein. in Form eines Vierfach-NOR-Gatters mit vier mal zwei Bingängenverwendet.With regard to the shortest possible signal propagation times, it is advisable to to build the regenerator from as few integrated modules as possible. It was therefore for the implementation of the RS flip-flop and the NOR gates NOR1, NOR2 integrated module. used in the form of a quadruple NOR gate with four times two inputs.

5 Patent ansprüche 1 Figur5 claims 1 figure

Claims (5)

Patentansprüche S Regenerator für im ternären AMI-Code vorliegende digitale Signale hoher Schrittgeschwindigkeit mit wenigstens einem getakteten D-Flipflop, d a d u r c h g e k e n n zte i c h n e t , daß mit einem Signaleingang (SE) für die digitalen Signale die Signaleingänge eines ersten und eines zweiten Diskriminators (D1, D2) verbunden sind, daß die Diskriminatoren als Differenzverstärker aufgebaut sind, deren Umschaltschwellen den beiden Schwellen der ternären digitalen Signale entsprechen, daß mit den Ausgängen der Diskriminatoren Jeweils getrennt die D-Eingänge eines ersten und eines zweiten getakteten D-Flipflop~ (DF1, DF2) verbunden sind, daß mit dem nichtinvertierenden Ausgang Q des ersten D-Flipflops (DF1) der Rücksetzeingang eines RS-Flipflops und mit dem invertierenden Ausgang 5 des ersten D-Flipflops der D-Eingang#eines dritten getakteten D-Flipflops (DF3) verbunden ist, daß mit dem nichtinvertierenden Ausgang Q des zweiten D-Flipflops (DF2) der D-Eingang eines vierten getakteten D-Flipflops (DF4) sowie der eine Eingang eines ersten NOR-Gatters verbunden sind, daß mit dem invertierenden Ausgang 5 des zweiten D-Flipflops (DF2) der Setzeingang des RS-Flipflops verbunden ist, daß mit dem invertierenden Ausgang des dritten D-Flipflops (DF3) der andere Eingang des ersten NOR-Gatters (NOR1) verbunden ist, daß mit dem invertierenden Ausgang irii des ersten D-Flipflops (DF1) der eine Eingang eines zweiten NOR-Gatters (NOR2) verbunden ist, dessen anderer Eingang an den invertierenden Ausgang 71i des vierten D-Flipflops (DF4) angeschlossen ist, daß die Ausgänge der beiden NOR-Gatter miteinander und mit dem Eingang einer Auswerteschaltung (AS) verbunden sind, daß der invertierende Ausgang # des RS-Flipflops mit einem ersten Signalausgang (SA1) und der invertierende Ausgang 8 des RS-Flipflops mit einem zweiten Signalausgang (SA2) verbunden ist und daß mit dem Ausgang der Auswerteschaltung (AS) eine Ubertragungsleitung (AL) für ein Alarmsignal verbunden ist.Claims S regenerator for present in the ternary AMI code high-speed digital signals with at least one clocked D-flip-flop, d u r c h e k e n n zte i c h n e t that with a signal input (SE) for the digital signals the signal inputs of a first and a second discriminator (D1, D2) are connected so that the discriminators are constructed as differential amplifiers whose switching thresholds correspond to the two thresholds of the ternary digital signals correspond to the fact that the D inputs are separated from the outputs of the discriminators a first and a second clocked D-flip-flop ~ (DF1, DF2) are connected, that with the non-inverting output Q of the first D flip-flop (DF1) the reset input of an RS flip-flop and to the inverting output 5 of the first D flip-flop of the D input # of a third clocked D flip-flop (DF3) is connected to the non-inverting output Q of the second D flip-flop (DF2) the D input of a fourth clocked D flip-flops (DF4) and one input of a first NOR gate are connected that with the inverting output 5 of the second D flip-flop (DF2) the set input of the RS flip-flop is connected to the inverting output of the third D flip-flop (DF3), the other input of the first NOR gate (NOR1) is connected is that with the inverting output irii of the first D flip-flop (DF1) the one Input of a second NOR gate (NOR2) is connected, the other input to the inverting output 71i of the fourth D flip-flop (DF4) is connected, that the outputs of the two NOR gates with each other and with the input of an evaluation circuit (AS) are connected that the inverting output # of the RS flip-flop with a first signal output (SA1) and the inverting one Output 8 of the RS flip-flop is connected to a second signal output (SA2) and that with the output of the Evaluation circuit (AS) connected to a transmission line (AL) for an alarm signal is. 2. Regenerator nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das RS-Flipflop mittels eines dritten und eines vierten NOR-Gatters (NOR3, Not4) aufgebaut ist und dabei der eine Eingang des dritten NOR-Gatters (NOR3) mit dem Rücksetzeingang des RS-Flipflops und der eine Eingang des vierten NOR-Gatter.2. Regenerator according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the RS flip-flop by means of a third and a fourth NOR gate (NOR3, Not4) and one input of the third NOR gate (NOR3) with the reset input of the RS flip-flop and one input of the fourth NOR gate. (NOR4) mit dem Setzeingang des RS-Flipflops verbunden ist, daß der Ausgang des dritten NOR-Gatters mit dem nichtinvertierenden Ausgang (Q) des RS-Flipflops und außerdem mit dem zweiten Eingang des vierten NOR-Gatters verbunden ist und daß der Ausgang des vierten NOR-Gatters mit dem invertierenden Ausgang (5) des RS-Flipflops und mit dem zweiten Eingang des dritten NOR-Gatters (NORD) verbunden ist.(NOR4) is connected to the set input of the RS flip-flop that the Output of the third NOR gate with the non-inverting output (Q) of the RS flip-flop and is also connected to the second input of the fourth NOR gate and that the output of the fourth NOR gate with the inverting output (5) of the RS flip-flop and is connected to the second input of the third NOR gate (NORD). 3. Regenerator nach Patentansprüchen 1 oder 2, d a -d u r c h g e k e n n z e i c h n e t , daß die vier NOR-Gatter (NOR1..u4) zu einem integrierten Baustein in Form eines Vierfach-NOR-Gatters mit vier mal zwei Eingängen zusammengefaßt sind.3. Regenerator according to claims 1 or 2, d a -d u r c h g e it is not indicated that the four NOR gates (NOR1..u4) are integrated into one Component in the form of a quadruple NOR gate with four times two inputs are. 4. Regenerator nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t ; daß die Auswerteschaltung (AS) einen rückgesetzten Zähler enthält, der einen Impuls abgibt, falls er vor der Rtlcksetzung überläuft.4. Regenerator according to claim 1, d a d u r c h g e k e n n z e i c h n e t; that the evaluation circuit (AS) contains a reset counter, that emits an impulse if it overflows before resetting. 5. Regenerator nach Patentanspruch 1-., d a d u r c h g e k e n n z e i c h n e t , daß die Auswerteschaltung (AS) einen mit ihrem Eingang verbundenen Monoflop mit nachgeschaltetem Integrator enthält und daß an den Integrator ein Schwellwertschalter mit einstellbarer Schwelle angeschlossen ist, der bei Überschreiten der Schwelle ein Alarmsignal abgibt.5. Regenerator according to claim 1-., D a d u r c h g e k e n n z e i c h n e t that the evaluation circuit (AS) is connected to its input Contains monoflop with a downstream integrator and that a threshold switch is connected to the integrator is connected with an adjustable threshold, which is triggered when the threshold is exceeded emits an alarm signal.
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