Die Erfindung betrifft ein Verfahren zur Erzeugung von zufalls
ähnlichen Chiffrierimpulsfolgen von sehr langer Wiederholungs
periode.The invention relates to a method for generating random
similar cipher pulse sequences of very long repetition
period.
Das Prinzip zur Erzeugung von zufallsähnlichen Impulsfolgen mit
Hilfe von rückgekoppelten Schieberegistern ist an sich bekannt,
beispielsweise sind durch die DE-OS 26 07 784 und 23 41 627 Datenchiff
riervorrichtungen bekanntgeworden, die auf dieser Basis arbeiten.The principle for generating random sequences of impulses with
The use of feedback shift registers is known per se
for example by DE-OS 26 07 784 and 23 41 627 data ship
became known that operate on this basis.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, das bei
geringem Aufwand zufallsähnliche Impulsfolgen von sehr langen
Wiederholungsperioden erzeugt.The object of the invention is to provide a method which
little effort random, similar pulse sequences of very long
Repetition periods generated.
Die Aufgabe wird mit Hilfe der im Hauptanspruch angegebenen
Verfahrensmittel gelöst.The task is accomplished with the help of those specified in the main claim
Process means solved.
Durch den Aufsatz "TELEKRYPT, der universell anwendbare
Kryptomodul zur Verschlüsselung von Daten" von Dyck in
"Technische Mitteilungen AEG-TELEFUNKEN 67 (1977) 2, S. 99
bis 100 ist es zwar bekannt, einen Schlüsseltext mit einer
Periodenlänge von etwa 1039 bit mittels einer nichtlinearen
Kombination digitaler Schaltungen zu erzeugen, aber über die
Realisierung sind keine näheren Angaben zu entnehmen.From the article "TELEKRYPT, the universally applicable crypto module for encrypting data" by Dyck in "Technische Mitteilungen AEG-TELEFUNKEN 67 (1977) 2, pp. 99 to 100, it is known to have a key text with a period length of about 10 39 bits by means of a non-linear combination of digital circuits, but no further details can be found about the implementation.
Dem Aufsatz "Schneller dezimaler Pseudozufallsgenerator mit
guten Korrelationseigenschaften" in Frequenz 30 (1976),
Heft 8, Seiten 204 bis 209, insbesondere Bild 3, ist eine
Struktur zur Realisierung eines 5wertigen rückgekoppelten
Schieberegisters mit drei binären Schieberegistern und ei
nem ROM zu entnehmen, eine Matrix aus n binären, unabhängi
gen, verschieden rückgekoppelten Schieberegistern ist je
doch nicht erkennbar.
The article "Fast decimal pseudo random generator with
good correlation properties "in frequency 30 (1976),
Booklet 8, pages 204 to 209, especially Figure 3, is one
Structure for realizing a 5-value feedback
Shift registers with three binary shift registers and egg
nem ROM, a matrix of n binary, independent
different feedback shift registers is different
but not recognizable.
Das erfundene Verfahren bietet die Vorteile einer schnellen Er
zeugung von zufallsähnlichen Impulsfolgen mit sehr langen Wie
derholungsperioden.The invented method offers the advantages of a quick Er
generation of random pulse sequences with very long how
recovery periods.
Anhand der Figuren wird die Erfindung nunmehr beschrieben. Die
Fig. 1 und 2 zeigen je ein Anordnungsbeispiel zur Durchfüh
rung des erfundenen Verfahrens. Beide Anordnungen enthalten einen
Matrixspeicher, der beispielsweise aus Schieberegistern besteht.
Die Schieberegister mögen spaltenmäßig angeordnet sein, wobei
der Längsschiebetakt T1 den Inhalt von oben nach unten durch
schiebt. Die Schieberegister können jedoch auch zeilenmäßig
realisiert sein, müssen dann jedoch quertaktbar sein. Bei der
Anordnung nach Fig. 1 wird jeweils mit dem Takt T1 der Inhalt
der untersten Speicherzeile S1,1 . . . S1,m in ein Arbeitsregi
ster S1 . . . Sm eingeschrieben. Der Inhalt des Arbeitsregisters
wird über Torschaltungen L1 bis Lm einem modulo-2-Additions
glied AG zugeführt, dessen Ausgang auf den seriellen Eingang E
des Arbeitsregisters zurückgeführt ist. Von den m Parallelaus
gängen des Arbeitsregisters S1 bis Sm, die alle auf die Paral
leleingänge der obersten Speicherzeile Sn,1 bis Sn,m geschal
tet sind, wird mindestens einer über eine Auswahlschaltung AS
zur Erzeugung der Chiffrierimpulsfolge herangezogen. Jeder
Speicherzeile ist eine bestimmte Ansteuerung der Torschaltun
gen L1 bis Lm zugeordnet. Die Ansteuerung erfolgt über eine
Ansteuerschaltung, die Zuordnung über einen modulo n zählen
den Adreßzähler, der die Zeilenadresse i des Matrixspeichers
führt und der mit dem Takt T1 weitergeschaltet wird. Jede Spei
cherzeile erzeugt somit durch die individuell einstellbare
Rückkopplungsschaltung eine Bitfolge bestimmter Periodenlänge,
wobei die Ausgangsfolgen der einzelnen Speicherzeilen unter
schiedliche und vorzugsweise zueinander teilerfremde Perioden
aufweisen sollen. Dies geschieht durch entsprechende Program
mierung der Ansteuerschaltung, die vorzugsweise aus einem Le
sespeicher (ROM) oder einem programmierbaren Lesespeicher (PROM)
besteht. Ebenfalls durch entsprechende Programmierung kann die
Anzahl der zu verarbeitenden Arbeitsregisterstellen variiert
werden, indem z. B. die ersten p1 Torschaltungen durchlässig
schaltbar sind. Vor dem Zurückspeichern der Arbeitsregister
information in den Matrixspeicher wird erstere mit Hilfe des
zweiten Schiebetaktes T2 seriell verschoben.The invention will now be described with reference to the figures. Figs. 1 and 2 each show a configuration example for imple tion of the invented method. Both arrangements contain a matrix memory, which consists for example of shift registers. The shift registers may be arranged in columns, the longitudinal shift clock T1 shifting the contents from top to bottom. However, the shift registers can also be implemented in lines, but then they must be cross-clockable. In the arrangement according to FIG. 1, the content of the lowermost memory line S1.1 becomes in each case with the clock T1. . . S1, m in a work register S1. . . Sm inscribed. The content of the working register is fed via gate circuits L1 to Lm to a modulo-2 addition element AG, the output of which is fed back to the serial input E of the working register. Of the m parallel outputs of the working register S1 to Sm, which are all switched to the parallel inputs of the top memory line Sn, 1 to Sn, m, at least one is used via a selection circuit AS to generate the encryption pulse sequence. A specific control of the gate circuits L1 to Lm is assigned to each memory line. The control takes place via a control circuit, the assignment via a modulo n count the address counter, which carries the row address i of the matrix memory and which is switched on with the clock T1. Each storage line thus generates a bit sequence of a certain period length by means of the individually adjustable feedback circuit, the output sequences of the individual storage lines should have different periods which are preferably relatively different from one another. This is done by appropriate programming of the control circuit, which preferably consists of a read-only memory (ROM) or a programmable read-only memory (PROM). The number of working register positions to be processed can also be varied by appropriate programming, for example by B. the first p1 gate circuits are switchable. Before the working register information is saved back into the matrix memory, the former is shifted serially with the aid of the second shift clock T2.
Die Fig. 2 zeigt eine Schaltungsanordnung zur Durchführung des
Verfahrens, wobei das Arbeitsregister nicht benötigt wird. Die
rückgekoppelte Verschiebung wird hierbei so realisiert, daß
die Summenbildung aus der jeweiligen Speicherzeile vom modulo-
2-Additionsglied AG direkt in den ersten Eingang Sn,1 der ober
sten Speicherzeile zurückgeführt wird und die anderen Ausgänge
der untersten Speicherzeile mit Ausnahme der letzten S1,m auf
die nächsthöheren Eingänge der obersten Speicherzeile Sn,2
bis Sn,m, also verschränkt, zurückgeführt werden. Diese Schal
tungsanordnung hat gegenüber der Schaltungsanordnung nach Fig. 1
den Vorteil, daß die Verschiebetakte T2 entfallen und damit
etwa die doppelte Arbeitsgeschwindigkeit erreicht wird. Fig. 2 shows a circuit arrangement for performing the method, wherein the working register is not needed. The feedback shift is realized in such a way that the sum formation from the respective memory line from the modulo-2 adder AG is fed back directly into the first input Sn, 1 of the top memory line and the other outputs of the bottom memory line with the exception of the last S1, m can be traced back to the next higher inputs of the top memory line Sn, 2 to Sn, m, that is to say interlaced. This scarf arrangement has the advantage over the circuit arrangement according to FIG. 1 that the shift clocks T2 are eliminated and thus approximately twice the working speed is achieved.