DE2758276C2

DE2758276C2 -

Info

Publication number: DE2758276C2
Application number: DE19772758276
Authority: DE
Inventors: Toshitada Yokohama Kanagawa Jp Doi; Takashi Tokio/Tokyo Jp Itoh
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1976-12-27
Filing date: 1977-12-27
Publication date: 1990-01-11
Also published as: AU521114B2; FR2375782A1; DE2758276A1; JPS5381222A; FR2375782B1; IT1193270B; JPS6136311B2; AU3188377A; ATA933377A; NL7714443A; CA1097819A; AT380608B; GB1591059A

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Verarbeitung von digitalen Datensignalen, wobei eine hohe Wahrscheinlichkeit für die Ermittlung und Korrektur von Fehlern in bestimmten Stufen der Verarbeitung besteht. Insbesondere betrifft die Erfindung das Ableiten erster und zweiter pulscodemodulierter (PCM) Digitalsignale aus einem Analogsignal, das Verzögern entweder der ersten oder der zweiten Worte und das Kombinieren von verzögerten Worten mit unverzögerten Worten.The invention relates to a method and a device for processing digital data signals, wherein a high probability of identifying and Correction of errors in certain stages of processing consists. In particular, the invention relates deriving first and second pulse code modulated (PCM) digital signals from an analog signal, the delay either the first or the second words and that Combine delayed words with undelayed ones Words.

PCM-Digitalsignale werden z. B. aus den beiden analogen Stereokanalsignalen gewonnen, für die Aufzeichnung auf und Wiedergabe von VTR-Bandgeräte(n), wobei eine Verbesserung der Aufzeichnungsqualität (Fidelity) erreicht wird. Es besteht dabei generell die Schwierigkeit, daß als Folge impulsförmiger Störungen ein gelegentlicher Signalverlust auftritt.PCM digital signals are e.g. B. from the two analog Stereo channel signals obtained for recording on and playback of VTR tape devices (s), one Improved recording quality (fidelity) is achieved. There is generally the difficulty that as a result of impulsive disturbances an occasional Loss of signal occurs.

Die US-PS 38 83 891 zeigt beispielsweise ein redundantes Signalverarbeitungssystem zur Reduzierung auftretender Fehler. Dort werden Informationssignale redundant bearbeitet, wobei eine doppelte Aufzeichnung des gleichen Signales angewendet wird. Es werden zwei Kanäle gebildet, wobei jeder Kanal ein erstes Schieberegister, ein Gatter zum Einfügen eines Vorspannes und einen Paritätsprüf- und Einfügeschaltkreis aufweist. Die beiden Kanäle werden mittels eines Ausgangsschalters zusammengefügt und die so erzeugte Informationssignalkette einem Aufzeichnungsgerät mit einer einzelnen Spur zugeführt. The US-PS 38 83 891 shows for example a redundant Signal processing system to reduce occurring Error. Information signals become redundant there edited, with a double record of the same Signal is applied. Two channels are formed where each channel has a first shift register, a Gate for inserting a leader and a parity check and has insertion circuit. The two Channels are joined using an output switch and the information signal chain thus generated one Single-track recorder fed.

Eine solche redundante Signalverarbeitungseinrichtung weist den Nachteil auf, daß durch die hinzugefügte Sicherungsinformation (Parity) die Lesetaktfrequenz der Schieberegister um den Faktor 2,5 höher sein muß als die Schreibtaktfrequenz. Die Informationsdichte ist dabei ungenügend.Such a redundant signal processing device has the disadvantage that by the added Backup information (parity) the reading clock frequency the shift register must be higher by a factor of 2.5 than the write clock frequency. The density of information is insufficient.

Der Erfindung liegt nunmehr die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung anzugeben, bei der die Informationsdichte eines aufgezeichneten und wiedergegebenen Digitalsignal gegenüber dem Stand der Technik erhöht werden kann bei gleichzeitiger Gewährung von Fehlererkennung und -beseitigung.The invention is based on the object to specify a method and an apparatus at which the information density of a recorded and reproduced digital signal compared to the state the technology can be increased at the same time Granting of error detection and elimination.

Die Aufgabe ist bei einem gattungsgemäßen Verfahren durch die Merkmale des Anspruchs 1 gelöst und eine Vorrichtung zur Durchführung des Verfahrens ist im Anspruch 8 angegeben.The task is in a generic method by the features of claim 1 solved and a device for performing the method is specified in claim 8.

Dabei macht sich die Erfindung den Gedanken zunutze, zusätzlich Fehlererkennungsbits einzusetzen, dafür aber nur einen Teil der redundanten Information ein weiteres Mal zu übertragen.The invention makes use of the idea use additional error detection bits for that but only part of the redundant information broadcast again.

Die mit der PCM-Technik abgetasteten und kodierten Analogsignale werden erfindungsgemäß so angeordnet, daß das resultierende digitale Signal einem Videoformat entspricht und zu Standardvideosignalen kompatibel ist. Dabei beträgt die geeignete Abtastgeschwindigkeit des Analogsignals vorzugsweise das Dreifache der horizontalen Zeilenfrequenzgeschwindigkeit des Videosignales.The scanned and encoded using PCM technology According to the invention, analog signals are arranged that the resulting digital signal is a video format corresponds and compatible with standard video signals is. The appropriate scanning speed is of the analog signal preferably three times the horizontal Line frequency speed of the video signal.

Anspruch 2 ist gerichtet auf die Länge und Art der erfindungsgemäß einsetzbaren Fehlerprüfbits.Claim 2 is directed to the length and type of Error check bits that can be used according to the invention.

Anspruch 3 gibt eine erfindungsgemäße Länge des redundanten zweiten Digitalwortes in bezug auf die Länge der ersten und zweiten Fehlerprüfbits an. Claim 3 gives an inventive length of the redundant second digital word with respect to the length of the first and second error check bits.

Anspruch 4 ist gerichtet auf eine spezielle Kombination von Bitlängen verwendeter erster, zweiter Worte und erster, zweiter Fehlerprüfbits.Claim 4 is directed to a special combination first, second words and bit lengths used first, second error check bits.

Anspruch 5 ist gerichtet auf ein erfindungsgemäßes Verschachteln und Komprimieren der Zeitbasis der aufzuzeichnenden Worte und Fehlerprüfbits.Claim 5 is directed to an inventive Nest and compress the time base of the recordable Words and error check bits.

Anspruch 6 und 7 zeigen das erfindungsgemäße Vorgehen bei der Erkennung und Korrektur von auftretenden Fehlern. Hierbei wird die gemäß dem Anspruch 5 durchgeführte Verschachtelung rückgängig gemacht und entweder das erste Wort oder das zweite Wort oder das gespeicherte erste oder zweite Wort aus dem vorhergehenden Abtastintervall ausgewählt. Die eingesetzte Verschachtelung unterstützt hierbei die Fehlerverdeckung, der Einfluß impulsartiger Störungen ist so reduzierbar.Claims 6 and 7 show the procedure according to the invention in the detection and correction of errors that occur. Here is carried out according to claim 5 Undo nesting and either that first word or the second word or the saved one first or second word from the previous sampling interval selected. The nesting used supports the error concealment, the influence of impulses Disruptions can thus be reduced.

Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert. Es zeigt: The invention is described below with reference to the drawings explained in more detail. It shows:

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Signalverarbeitungssystems; Fig. 1 is a block diagram of a signal processing system according to the invention;

Fig. 2 ein Blockschaltbild eines Kodierabschnitts der Schaltung in Fig. 1; Fig. 2 is a block diagram of an encoding section of the circuit in Fig. 1;

Fig. 3A bis 3F symbolische Darstellungen von Digitalsignalen zur Erläuterung der Betriebsweise der Schaltung in Fig. 1; Figs. 3A to 3F symbolic representations of digital signals for explaining the operation of the circuit in Fig. 1;

Fig. 4 ein Blockschaltbild eines Zeitkompressors zur Verwendung in der Schaltung in Fig. 2; Fig. 4 is a block diagram of a time compressor for use in the circuit in Fig. 2;

Fig. 5 ein Wellendiagramm von Signalen, die bei Betrieb der Schaltung in Fig. 4 erhalten werden; Fig. 5 is a waveform diagram of signals obtained when the circuit in Fig. 4 operates;

Fig. 6 ein Blockschaltbild eines CRC-Kodierers und einer Gatterschaltung, die sich zur Verwendung in der Schaltung der Fig. 2 eignen; Figure 6 is a block diagram of a CRC encoder and gate circuit suitable for use in the circuit of Figure 2;

Fig. 7A bis 7D Wellenformen zur Erläuterung der Arbeitsweise der zwei Ausführungen der Schaltung in Fig. 6; FIGS. 7A to 7D waveforms for explaining the operation of the two embodiments of the circuit in Fig. 6;

Fig. 8 ein Blockschaltbild eines zur Verwendung in der Schaltung der Fig. 1 geeigneten Decoders; Fig. 8 is a block diagram of a decoder suitable for use in the circuit of Fig. 1;

Fig. 9 ein schematisches Schaltbild eines Decoders, wie er in der Schaltung der Fig. 8 verwendet wird; Fig. 9 is a schematic diagram of a decoder as used in the circuit of Fig. 8;

Fig. 10A bis 10C Wellenformen, die bei Betrieb der Schaltung in Fig. 9 erhalten werden; Figs. 10A to 10C waveforms obtained during operation of the circuit in Fig. 9;

Fig. 11 ein schematisches Schaltbild einer Logikschaltung in Fig. 3; Fig. 11 is a schematic circuit diagram of a logic circuit in Fig. 3;

Fig. 12 eine symbolische Darstellung von Digitalsignalen, die dem Koinzidenzdetektor in Fig. 8 zugeführt werden; FIG. 12 is a symbolic representation of digital signals which are fed to the coincidence detector in FIG. 8;

Fig. 13 eine Wahrheitstabelle, die die logischen Zustände bei Betrieb der Schaltung der Fig. 8 darstellt; Fig. 13 is a truth table showing the logic states when the circuit of Fig. 8 is operating;

Fig. 14 schematisches Schaltbild eines Schalter- und Speicherkreises zur Verwendung in der Schaltung der Fig. 8; und Fig. 14 is a schematic circuit diagram of a switch and memory circuit for use in the circuit of Fig. 8; and

Fig. 15 eine symbolische Darstellung der verarbeiteten Signale zur Erläuterung der Fehlerreduzierung. Fig. 15 is a symbolic representation of the processed signals for explaining the error reduction.

Eines der in der folgenden Offenbarung zu verwendenden Kodierkonzepte ist als zyklischer Redundanz-Prüfcode (cyclic redundancy check code) (CRC) bekannt. Die mathematischen Aspekte des CRC werden zunächst in Begriffen beschrieben, die auf die folgende Ausführungsform anwendbar sind.One of the coding concepts to be used in the following disclosure is a cyclic redundancy check code (cyclic redundancy check code) (CRC). The mathematical aspects of CRC are first described in terms that refer to the following embodiment are applicable.

Cyclic redundancy check code

Der CRC-Code wird im allgemeinen durch ein Polynom F(x) mit der Unbestimmten x und Koeffizienten von einem n-Bit-Code (a _{n -1}, a _{n -2}, . . . , a₁, a₀) folgendermaßen ausgedrückt:The CRC code is generally expressed by a polynomial F (x) with the indefinite x and coefficients of an n- bit code ( a _{n -1} , a _{n -2} ,..., A ₁, a ₀) as follows :

F(x) =a _{n -1} x ^{n -1}+a _{n -2} x ^{n -2}+. . .+a₀. F (x) = a _{n -1} x ^{n -1} + a _{n -2} x ^{n -2} +. . . + a ₀.

Wenn zum Beispiel der 5-Bit-Code (10011) durch das Polynom F(x) ausgedrückt wird, dann gilt:For example, if the 5-bit code (10011) is expressed by the polynomial F (x) , then:

F(x) =x⁴+x +1. F (x) = x ⁴ + x +1.

Dieses Polynom wird das Polynom über das Galois-Feld von 2 genannt. This polynomial becomes the polynomial over the Galois field of 2 called.

Das Kodieren und Dekodieren des CRC-Codes ist im wesentlichen gekennzeichnet durch einen Teilungsalgorithmus derart, daß das Codepolynom F(x) durch das Generatorpolynom G(x) geteilt wird.The coding and decoding of the CRC code is essentially characterized by a division algorithm such that the code polynomial F (x) is divided by the generator polynomial G (x) .

Unter der Annahme, daß das Codepolynom vom Grad (k -1) für einen k-Bit-Code als M(x) und das Generatorpolynom vom Grad (n-k) als G(x) ausgedrückt wird, lautet der Teilungsalgorithmus:Assuming that the code polynomial of degree (k-1) for a k -bit code as M (x) and the generator polynomial of degree (n - k) is defined as G (x) is expressed, the division algorithm is:

M(x)x ^{n -k}=G(x) Q(x) +R(x), M (x) x ^{n - k} = G (x) Q (x) + R (x) ,

in dem Q(x) das Quotientenpolynom und R(x) das Restpolynom von höchstem Grad (n -k-1) sind. Es ist zubeachten, daß das kodierte Codepolynom V(x) aus dem Codepolynom M(x)x ^{n -k} und dem zu diesem addierten Restpolynom R(x) besteht. Daher hat das kodierte Polynom V(x) den Grad (n -1) und ist gegeben durchin which Q (x) is the quotient polynomial and R (x) is the residual polynomial of the highest degree ( n - k -1). It should be noted that the coded code polynomial V (x) consists of the code polynomial M (x) x ^{n - k} and the residual polynomial R (x) added to it. Therefore, the encoded polynomial V (x) has the degree ( n -1) and is given by

V(x) =M(x)x ^{n -1}+R(x) =G(x) Q(x). V (x) = M (x) x ^{n -1} + R (x) = G (x) Q (x) .

Das heißt, daß das kodierte Polynom V(x) durch das Generatorpolynom G(x) teilbar ist.This means that the encoded polynomial V (x) is divisible by the generator polynomial G (x) .

Wenn als nächstes ein Rauschsignal, das durch das Polynom E(x) ausgedrückt wird, in das Codepolynom V(x) während der Übertragung eingeführt wird, wird das Codepolynom V′(x) auf der Dekodierseite ausgedrückt alsNext, when a noise signal expressed by the polynomial E (x) is introduced into the code polynomial V (x) during transmission, the code polynomial V '(x) on the decoding side is expressed as

V′(x) =V(x) +E(x). V ′ (x) = V (x) + E (x) .

Wenn darin kein Fehler eingeführt wird, gilt E(x) =0. Dann ist V′(x) =V(x), und folglich ist das Polynom V′(x) durch das Polynom G(x) teilbar.If no error is introduced, E (x) = 0 applies. Then V ′ (x) = V (x) , and consequently the polynomial V ′ (x) is divisible by the polynomial G (x) .

Wenn jedoch das Polynom V′(x) in dem Decoder nicht durch das Generatorpolynom G(x) teilbar ist und die Erzeugung eines Restpolynoms R′(x) bewirkt, ist das Polynom V′(x) als mit einem Fehlerbit behaftet anzusehen. Dann wird das Polynom V′(x) wie folgt gegeben:However, if the polynomial V '(x) in the decoder is not divisible by the generator polynomial G (x) and causes the generation of a residual polynomial R' (x) , the polynomial V '(x) is to be regarded as having an error bit. Then the polynomial V ′ (x) is given as follows:

V′(x) =G(X) Q′(x) +R′(x). V ′ (x) = G (X) Q ′ (x) + R ′ (x) .

Das Polynom V(x) sollte durch das Generatorpolynom G(x) teilbar sein, so daß das Restpolynom R′(x) der Rest in dem Teilungsalgorithmus der Teilung des Polynoms E(x) durch das Generatorpolynom G(x) sein muß. Dementsprechend ist ersichtlich, daß das Restpolynom R′(x) ein Faktor ist, der zeigt, ob das Codepolynom V′(x) die Fehlerbits enthält oder nicht. Solch ein Rest wird ein Syndrom genannt.The polynomial V (x) should be divisible by the generator polynomial G (x) , so that the residual polynomial R '(x) must be the rest in the division algorithm of the division of the polynomial E (x) by the generator polynomial G (x) . Accordingly, it can be seen that the residual polynomial R '(x) is a factor that shows whether the code polynomial V' (x) contains the error bits or not. Such a rest is called a syndrome.

Es wird ein Beispiel mit dem Zustand n =7, k =4 und dem Generatorpolynom G(x) =x³+x +1 gegeben.An example is given with the state n = 7, k = 4 and the generator polynomial G (x) = x ³ + x +1.

(1) M (x) = x ³ + 1 = (1001)
M (x) x ³ = x ⁶ + x ³
M (x) x ³ = G (x) Q (x) + R (x)
R (x) = x ² + x
(2) V (x) = M (x) x ³ + R (x) = x ⁶ + x ³ + x ² + x = (1001110)
(3) E (x) = x ⁵ = (0100000)
(4) V ′ (x) = V (x) + E (x) = x ⁶ + x ⁵ + x ³ + x ² + x = (1101110)
V ′ (x) = G (x) Q ′ (x) + R ′ (x)
(5) R ′ (x) = x ₂ + x + 1 = (111)

Die grundlegende Schaltung des CRC-Code-Kodierers und -Dekodierers weist einen Teilungsschaltkreis mit dem Teiler G(x) auf, der den Rest erzeugt, nicht den Quotienten. Der Teilungsschaltkreis wird im wesentlichen durch ein Schieberegister gebildet, jeder Stufe desselben ein modulo-2-Addierer vorausgeht, der auf einer modulo-2-Basis (das heißt Zählung auf der Basis 2 ohne Übertrag) das Ausgangssignal der vorhergehenden Stufe und das Ausgangssignal des Schieberegisters je nachdem addiert, ob das zuständige Element des Polynoms g _i=1 oder g _i=0 ist in dem TeilerThe basic circuitry of the CRC code encoder and decoder has a dividing circuit with the divider G (x) which produces the rest, not the quotient. The dividing circuit is essentially formed by a shift register, each stage of which is preceded by a modulo-2 adder which, on a modulo-2 basis (i.e. counting based on 2 without carry), the output signal of the previous stage and the output signal of the shift register depending on whether the responsible element of the polynomial g _i = 1 or g _i = 0 is added in the divisor

G(x) =g _n x ⁿ+g _{n -1} x ^{n -1}+ g _{n -2} x ^{n -2}+ . . . +g₂x²+g₁x +g₀. G (x) = g _n x ⁿ + g _{n -1} x ^{n -1} + g _{n -2} x ^{n -2} +. . . + g ₂ x ² + g ₁ x + g ₀.

Nun ist das Generatorpolynom in dem obigen Beispiel gegeben alsNow the generator polynomial in the example above is given as

G(x) =x³+x +1. G (x) = x ³ + x +1.

Dementsprechend weist der Teilungsschaltkreis des Polynoms G(x) ein dreistufiges Schieberegister mit Rückkopplungsschleifen vom Ausgang zu mod-2-Addierern am Eingang und zwischen der ersten und zweiten Stufe auf. Die Taktzustände in jeder Schieberegisterstufe und das Rechenbeispiel werden gezeigt:Accordingly, the division circuit of the polynomial G (x) has a three-stage shift register with feedback loops from the output to mod-2 adders at the input and between the first and second stages. The clock states in each shift register level and the calculation example are shown:

Tabelle 1 Table 1

der Restthe rest

Tabelle 2 Table 2

Dementsprechend zeigt der Inhalt der Schieberegister, ob der übertragene Code Fehlerbits enthält oder nicht. Accordingly, the content of the shift registers shows whether the transmitted code contains error bits or not.

Die Schaltung in Fig. 1 umfaßt ein Video-Bandgerät 1, das zum Beispiel von dem Typ sein kann, auf den in den obengenannten schwebenden Patentanmeldungen Bezug genommen wurde. Das Video-Bandgerät weist eine Eingangsklemme 1 _i und eine Ausgangsklemme 1₀ auf.The circuit in Fig. 1 comprises a video tape recorder 1 , which may for example be of the type referred to in the above pending patent applications. The video tape device has an input terminal 1 _i and an output terminal 1 ₀.

Das System ist zur Verwendung bei stereophonischen Tonfrequenzsignalen ausgelegt, obwohl es auch bei anderen Arten von Signalen verwendet werden kann. Bei Auslegung für stereophonische Tonfrequenzsignale umfaßt es zwei Eingangsklemmen 2 L und 2 R, denen der linke bzw. der rechte Tonfrequenzkanal zugeführt werden kann. Die Eingangsklemme 2 L ist mit einem Tiefpaßfilter 3 L verbunden, das seinerseits mit einer Abtast- und Halte-Schaltung 4 L verbunden ist. Der Ausgang der Abtast- und Halte-Schaltung ist mit einem Analog/Digital (A/D)-Wandler 5 L verbunden, dessen Ausgang mit einem Parallel/Serien-Wandler 6 verbunden ist.The system is designed for use with stereophonic audio frequency signals, although it can also be used with other types of signals. When designed for stereophonic audio frequency signals, it comprises two input terminals 2 L and 2 R , to which the left and the right audio frequency channel can be fed. The input terminal 2 L is connected to a low-pass filter 3 L , which in turn is connected to a sample and hold circuit 4 L. The output of the sample and hold circuit is connected to an analog / digital (A / D) converter 5 L , the output of which is connected to a parallel / series converter 6 .

Die Eingangsklemme 2 R ist mit dem Parallel/Serien-Wandler 6 über eine identische Schaltung verbunden, nämlich ein Tiefpaßfilter 3 R, eine Abtast- und Halte-Schaltung 4 R und einen A/D-Wandler 5 R.The input terminal 2 R is connected to the parallel / series converter 6 via an identical circuit, namely a low-pass filter 3 R , a sample and hold circuit 4 R and an A / D converter 5 R.

Der Ausgang des Parallel/Serien-Wandlers 6 ist mit einem Kodierer 7 verbunden, der nachfolgend im einzelnen in Verbindung mit den Fig. 2 bis 7 beschrieben wird. Dem Kodierer 7 folgt ein Zeitkompressor 8, der für eine zusätzliche Zeitkompression des Ausgangssignals des Kodierers sorgt, um die Einfügung von Synchronsignalen in einer Synchronsignal-Addierschaltung 9 zu ermöglichen, die dem Zeitkompressor 8 folgt. Der Ausgang der Synchronsignal-Addierschaltung 9 ist mit der Eingangsklemme 1 _i des Video-Bandgerätes 1 verbunden.The output of the parallel / series converter 6 is connected to an encoder 7 , which is described in detail below in connection with FIGS. 2 to 7. The encoder 7 is followed by a time compressor 8 , which provides an additional time compression of the output signal of the encoder in order to enable the insertion of synchronizing signals in a synchronizing signal adding circuit 9 which follows the time compressor 8 . The output of the synchronizing signal adding circuit 9 is connected to the input terminal 1 _{i of} the video tape recorder 1 .

Bis zu diesem Punkt umfaßt die Schaltung die zur Aufzeichnung eines Signals in dem Video-Bandgerät 1 verwendeten Elemente. Zur Wiedergabe der vorher aufgezeichneten Signale ist die Ausgangsklemme 1₀ des Video-Bandgerätes mit einer Synchronsignal- Eliminierschaltung 10 verbunden, die die Synchronsignale extrahiert und in der normalen Wiese bei der Steuerung des Bandgerätes verwendet. Der Ausgang der Eliminierschaltung 10 ist mit einem Zeitexpander 11 verbunden, der den Abstand zwischen aufeinanderfolgenden Pulssignalen auf einen gleichförmigen Betrag zurückführt und die Zwischenräume schließt, die zur Einfügung der Synchronsignale vorgesehen wurden. Der Ausgang des Zeitexpanders 11 ist mit einem Decoder 12 verbunden, der eine der Funktion des Kodierers 7 entgegengesetzte Funktion ausübt und nachfolgend im einzelnen beschrieben wird, insbesondere in Verbindung mit den Schaltungen in den Fig. 8 bis 14.Up to this point the circuit comprises the elements used to record a signal in the video tape recorder 1 . To reproduce the previously recorded signals, the output terminal 1 ₀ of the video tape device is connected to a synchronizing signal eliminating circuit 10 , which extracts the synchronizing signals and uses them in the normal manner in controlling the tape device. The output of the elimination circuit 10 is connected to a time expander 11 , which reduces the distance between successive pulse signals to a uniform amount and closes the gaps provided for the insertion of the synchronization signals. The output of the time expander 11 is connected to a decoder 12 , which performs a function opposite to the function of the encoder 7 and is described in detail below, in particular in connection with the circuits in FIGS. 8 to 14.

Der Ausgang des Decoders 12 ist mit einem Serien/Parallel-Wandler 13 verbunden, der zwei Ausgangsklemmen aufweist. Eine der Ausgangsklemmen ist mit einem Digital/Analog (D/A)-Wandler 14 L und die andere mit einem D/A-Wandler 14 R für den linken bzw. rechten Tonfrequenzkanal verbunden. Der Ausgang des D/A-Wandlers 14 L ist über ein Tiefpaßfilter 15 L mit einer Ausgangsklemme 16 L verbunden, und der Ausgang des D/A-Wandlers 14 R ist in ähnlicher Art über ein Tiefpaßfilter 15 R mit einer Ausgangsklemme 16 R verbunden.The output of the decoder 12 is connected to a series / parallel converter 13 which has two output terminals. One of the output terminals is connected to a digital / analog (D / A) converter 14 L and the other to a D / A converter 14 R for the left or right audio frequency channel. The output of the D / A converter 14 L is connected to an output terminal 16 L via a low-pass filter 15 L , and the output of the D / A converter 14 R is connected in a similar manner to an output terminal 16 R via a low-pass filter 15 R.

Die herkömmlichen Bezugsoszillator-Schaltkreise und die Takt-, Synchonisier- und Gattersignal-Schaltkreise, die in Verbindung mit den Abtast- und Halte-Schaltungen, den A/D- und D/A-Wandlern, den Parallel/Serien- und Serien/Parallel-Wandlern, dem Zeitkompressor und dem Zeitexpander sowie den Synchronsignal- Addier- und -Eliminierschaltungen benutzt werden, und das Video-Bandgerät sind sämtlich normale Vorrichtungen und brauchen nicht im einzelnen beschrieben zu werden. The conventional reference oscillator circuits and the clock, Synchronization and gate signal circuitry in connection with the sample and hold circuits, the A / D and D / A converters, the parallel / series and series / parallel converters, the Time compressor and the time expander as well as the synchronous signal Adding and eliminating circuits are used, and that Video tape devices are all normal devices and need not to be described in detail.

Bei dem Betrieb der Schaltung in Fig. 1 werden die zu verarbeitenden Tonfrequenzsignale mit einer geeignet hohen Geschwindigkeit in den Abtast- und Halte-Schaltungen 4 L und 4 R abgetastet. Es ist angemessen und zufriedenstellend, wenn die Geschwindigkeit das Dreifache der Wiederholgeschwindigkeit eines horizontalen Videosynchronsignals oder etwa 47,25 kHz beträgt. Bei jeder Abtastung liefern die entsprechenden A/D-Wandler 5 L und 5 R 16-Bit-PCM-Signale an den Wandler 6. Dieser kann ein 32stufiges Schieberegister sein, das mit ausreichend hoher Geschwindigkeit getaktet wird, um alle 32 Informationsbits zu lesen, die von den A/D-Wandlern 5 L und 5 R zugeführt werden. Das resultierende Multibit-Digitalsignal ist in Fig. 3A dargestellt und enthält ein linkes Kanalsignal mit sechzehn Bits, die von einem wichtigen Bit M zu einem am wenigsten wichtigen Bit L reichen, sowie ein rechtes Kanalsignal, das ebenfalls sechzehn Bits umfaßt und von einem wichtigsten Bit M zu einem am wenigsten wichtigen Bit L reicht. Die zum Extrahieren des in Fig. 3A dargestellten Digitalsignals aus dem Wandler 6 benötigte Zeitspanne ist gleich der Abtastzeit und beträgt daher in dieser Ausführung H/3, wobei H das horizontale Zeilenintervall eines Videosignals ist. Das gesamte in Fig. 3A dargestellte Multibit-Digitalsignal kann als ein Digitalwortsignal oder eine Digitalwortgruppe betrachtet werden.In the operation of the circuit in Fig. 1, the audio frequency signals to be processed are sampled at a suitably high speed in the sample and hold circuits 4 L and 4 R. It is reasonable and satisfactory if the speed is three times the repetition speed of a horizontal video sync signal, or about 47.25 kHz. With each scan, the corresponding A / D converters deliver 5 L and 5 R 16-bit PCM signals to converter 6 . This can be a 32-stage shift register that is clocked at a sufficiently high speed to read all 32 information bits that are supplied by the A / D converters 5 L and 5 R. The resulting multibit digital signal is shown in Fig. 3A and contains a left channel signal with sixteen bits ranging from an important bit M to a least important bit L , and a right channel signal also comprising sixteen bits and with an important bit M is enough for a least important bit L. The time required to extract the digital signal shown in FIG. 3A from the converter 6 is equal to the sampling time and is therefore in this embodiment H / 3, where H is the horizontal line interval of a video signal. The entire multibit digital signal shown in FIG. 3A can be viewed as a digital word signal or a digital word group.

Digitalwortsignale wie das in Fig. 3A werden mit einer konstanten Geschwindigkeit erzeugt, so daß drei solche Digitalworte im wesentlichen ein horizontales Zeilenintervall vollständig ausfüllen. Um Zeit für ein Vergleichssignal zu erhalten, muß der konstante Signalfluß, der dem in Fig. 3A von dem Wandler 6 zu dem Kodierer 7 ähnlich ist, einer Zeitkompression unterworfen werden. Das ist in der Schaltung in Fig. 2 dargestellt. Digital word signals such as that in Fig. 3A are generated at a constant rate so that three such digital words essentially completely fill a horizontal line interval. In order to obtain time for a comparison signal, the constant signal flow, which is similar to that in FIG. 3A from the converter 6 to the encoder 7 , must be subjected to time compression. This is shown in the circuit in Fig. 2.

Fig. 2 weist eine Eingangsklemme 21 auf, die mit einer ersten Zeitkompressionsschaltung 22 verbunden ist. Der Ausgang der Zeitkompressionsschaltung 22 ist mit einem CRC-Kodierer 23 und mit einer Gatterschaltung 24 verbunden, mit der auch der Ausgang des CRC-Kodierers 23 verbunden ist. Fig. 2 comprises an input terminal 21 which is connected to a first-time compression circuit 22. The output of the time compression circuit 22 is connected to a CRC encoder 23 and to a gate circuit 24 , to which the output of the CRC encoder 23 is also connected.

Die Eingangsklemme 21 ist ferner mit einem Gatterschaltkreis 25 verbunden, dessen Ausgang mit einer zweiten Zeitkompressionsschaltung 26 verbunden ist. Deren Ausgang ist mit einem zweiten CRC-Kodierer 27 und mit einer weiteren Gatterschaltung 28 verbunden. Der Ausgang des Kodierers 27 ist auch mit der Gatterschaltung 28 verbunden. Der Ausgang der Gatterschaltung 28 ist über eine Verzögerungsschaltung 29 mit einer Gatterschaltung 30 verbunden, mit der auch der Ausgang der Gatterschaltung 24 verbunden ist. Die Gatterschaltung 30 weist eine Ausgangsklemme 31 auf.The input terminal 21 is also connected to a gate circuit 25 , the output of which is connected to a second time compression circuit 26 . Its output is connected to a second CRC encoder 27 and to a further gate circuit 28 . The output of encoder 27 is also connected to gate circuit 28 . The output of the gate circuit 28 is connected via a delay circuit 29 to a gate circuit 30 , to which the output of the gate circuit 24 is also connected. The gate circuit 30 has an output terminal 31 .

Die Zeitkompressionsschaltung 22 reduziert die zur Übertragung des in Fig. 3A gezeigten Digitalwortsignals benötigte Zeitspanne. Eine in Fig. 4 gezeigte Schaltung, die das erreicht, weist einen Zweipol-Eingangsschalter 32 auf, der mit den Eingängen von zwei 32-Bit-Schieberegistern 33 und 34 verbunden ist. Die Ausgänge der Schieberegister 33 und 34 sind mit den Klemmen eines weiteren Schalters 36 verbunden. Das Schieberegister 33 weist eine Schreibtaktklemme 33 W und eine Lesetaktklemme 33 R auf, und das Schieberegister 34 weist entsprechende Schreibtakt- und Lesetaktklemmen 34 W und 34 R auf.The time compression circuit 22 reduces the amount of time required to transmit the digital word signal shown in FIG. 3A. A circuit shown in FIG. 4 that achieves this has a two-pole input switch 32 which is connected to the inputs of two 32-bit shift registers 33 and 34 . The outputs of the shift registers 33 and 34 are connected to the terminals of a further switch 36 . The shift register 33 has a write clock terminal 33 W and a read clock terminal 33 R , and the shift register 34 has corresponding write clock and read clock terminals 34 W and 34 R.

Die Bits des in Fig. 3A gezeigten Signals werden dem Schalter 32 kontinuierlich zugeführt und je ein Wort abwechselnd mit den Schieberegistern 33 und 34 verbunden. Um dies zu erreichen, wird der Schalter 32 am Ende von je 32 ankommenden Bits von einem Kontakt auf den anderen umschaltet. Die Information wird in das Schieberegister eingepulst, mit dem der Arm des Schalters 32 in einem Moment gerade verbunden ist, durch das Schreibtaktsignal mit einer Frequenz, die gleich der Frequenz ist, mit der die Bits in dem Wandler 6 in Fig. 1 erzeugt werden, aber sie werden durch das Lesetaktsignal mit einer Geschwindigkeit gelesen, die doppelt so hoch wie die Geschwindigkeit ist, mit der sie eingeschrieben werden. Der Arm des Schalters 36 ist mit demjenigen der beiden Schieberegister 33 und 34 verbunden, das zu einem gegebenen Zeitpunkt in seiner "Lese"-Betriebsstellung betrieben wird. Fig. 5 zeigt, daß das dem Arm des Schalters 32 zugeführte 32-Bit-PCM-Signal, weil es mit der doppelten Einschreibgeschwindigkeit gelesen wird, im Verhältnis 2 : 1 komprimiert wird. Anstatt daß die 32 Bits das volle Zeitintervall von einer Abtastung zur nächsten belegen, werden die Bits also gebündelt, wie in Fig. 5 gezeigt, und lassen unbenutzte Zeitintervalle frei, jedes von denen die Hälfte des Gesamtintervalls beträgt, das von dem in Fig. 3A gezeigten Signal belegt wird. Das zweite oder Vergleichssignal und zwei Sätze von CRC-Signalen können in die resultierenden unbenutzten Intervalle eingefügt werden.The bits of the signal shown in FIG. 3A are continuously fed to the switch 32 and one word is alternately connected to the shift registers 33 and 34 . To achieve this, the switch 32 is switched from one contact to the other at the end of 32 incoming bits. The information is pulsed into the shift register to which the arm of switch 32 is currently connected by the write clock signal at a frequency equal to the frequency at which the bits are generated in converter 6 in FIG. 1 . but they are read by the read clock signal at a speed that is twice the speed at which they are written. The arm of switch 36 is connected to that of the two shift registers 33 and 34 which is operated in its "read" operating position at a given time. Figure 5 shows that the 32-bit PCM signal applied to the arm of switch 32 is compressed in a 2: 1 ratio because it is read at twice the write rate. Thus, instead of the 32 bits occupying the full time interval from one scan to the next, the bits are clustered as shown in Fig. 5, leaving unused time intervals, each of which is half the total interval that of that in Fig. 3A shown signal is occupied. The second or comparison signal and two sets of CRC signals can be inserted into the resulting unused intervals.

Fig. 6 zeigt den CRC-Kodierer, der entweder als der Kodierer 23 oder als der Kodierer 27 verwendet werden kann. Die Schaltung ist für beide gleich und gemäß der CRC-Gleichung G(x) =x⁴+x+1 verbunden. Der Kodierer weist eine Signaleingangsklemme 37 auf, die mit einer Eingangsklemme eines Exklusiv-ODER-Gatters 38 verbunden ist. Der Ausgang des Gatters 38 ist mit der D-Eingangsklemme eines D-Flip-Flops 39 verbunden. Der Ausgang dieses Flip-Flop ist mit einer Eingangsklemme eines weiteren Exklusiv-ODER-Gatters 41 verbunden, dessen Ausgangsklemme mit der D-Eingangsklemme eines D-Flip-Flop 42 verbunden ist. Letzteres ist mit einer Folge von zwei weiteren D-Flip-Flops 43 und 44 verbunden. Eine Takteingangsklemme 46 ist mit den Taktklemmen CL aller vier Flip-Flops 39, 42, 43 und 44 verbunden. Die Ausgangsklemme des Flip-Flop 44 ist über ein UND-Gatter 47 mit den zweiten Eingangsklemmen jedes der Exklusiv-ODER-Gatter 38 und 41 zurückverbunden. Die Ausgangsklemme des Flip-Flop 44 ist über ein anderes UND-Gatter 48 auch mit einer Ausgangsklemme 49 verbunden. Zwei Eingangsklemmen 50 a und 50 b sind Gattersignal-Eingangsklemmen zur Steuerung der UND-Gatter 47 und 48, die die mit dem Kodierer 23 verbundene Gatterschaltung 24 oder die mit dem Kodierer 27 verbundene Gatterschaltung 28 bilden. Figure 6 shows the CRC encoder which can be used either as encoder 23 or as encoder 27 . The circuit is the same for both and is connected according to the CRC equation G (x) = x ⁴ + x +1. The encoder has a signal input terminal 37 which is connected to an input terminal of an exclusive OR gate 38 . The output of the gate 38 is connected to the D input terminal of a D flip-flop 39 . The output of this flip-flop is connected to an input terminal of a further exclusive OR gate 41 , the output terminal of which is connected to the D input terminal of a D flip-flop 42 . The latter is connected to a sequence of two further D flip-flops 43 and 44 . A clock input terminal 46 is connected to the clock terminals CL of all four flip-flops 39, 42, 43 and 44 . The output terminal of the flip-flop 44 is connected back to the second input terminals of each of the exclusive-OR gates 38 and 41 via an AND gate 47 . The output terminal of flip-flop 44 is also connected to an output terminal 49 via another AND gate 48 . Two input terminals 50 a and 50 b are gate signal input terminals for controlling the AND gates 47 and 48 , which form the gate circuit 24 connected to the encoder 23 or the gate circuit 28 connected to the encoder 27 .

Die Betriebsweise der Schaltung in Fig. 6 wird in Verbindung mit den in den Fig. 7A bis 7D gezeigten Gattersignalen erörtert. Die Signale in Fig. 7A und 7B sind diejenigen, die der Gatterschaltung 24 zugeführt werden, während die Signale in Fig. 7C und 7D diejenigen sind, die der Gatterschaltung 28 zugeführt werden.The operation of the circuit in FIG. 6 will be discussed in connection with the gate signals shown in FIGS . 7A to 7D. The signals in FIGS. 7A and 7B are those which are supplied to the gate circuit 24 , while the signals in FIGS. 7C and 7D are those which are supplied to the gate circuit 28 .

Die Bündel von 32-Bit-PCM-Signalen werden der Eingangsklemme 37 des Kodierers 23 zugeführt. Während der Zeit, in der dieses 32-Bit-Signal zugeführt wird, wird der Eingangsklemme 50 a das Signal der Fig. 7A zugeführt, um das UND-Gatter 47 zu öffnen, so daß es als direkte Verbindung vom Ausgang des Flip-Flop 44 zurück zu der zweiten Eingangsklemme von jedem der Exklusiv-ODER-Gatter 38 und 41 wirkt. Das versetzt den Kodierer 23 in die Lage, als Schieberegister mit Rückkopplung gemäß der Gleichung G(x) =x⁴+x+1 zu arbeiten, wie vorher in Verbindung mit dem CRC-Code beschrieben. Nach dem 32-Bit-Intervall, das als ein Digitalwort angesehen werden kann, wird das UND-Gatter 47 gesperrt, um eine weitere Signalrückkopplung vom Ausgang des Flip-Flop 44 zu den Exklusiv-ODER-Gattern 38 und 41 zu verhindern. Gleichzeitig werden keine weiteren Eingangssignale an der Klemme 37 zugeführt. Während der nächsten vier Bitintervalle wird das Gattersignal der Fig. 7B zugeführt, um das UND-Gatter 48 zu öffnen, und während dieses Intervalls werden die Flip-Flops 39 und 42 bis 44 über die Ausgangsklemme 49 entladen. Wie gezeigt, ist die Eingangsklemme 37 direkt mit der Ausgangsklemme 49 verbunden, so daß während des 32-Bit-Intervalls, in dem das UND-Gatter 48 gesperrt ist, das aus 32 Bits bestehende PCM-Eingangssignal durch den Kurzschluß zu der Ausgangsklemme 49 übertragen wird. Die CRC-Pulse werden in den unmittelbar folgenden vier Bitintervallen sequentiell addiert. Diese Bits werden in demselben Takt eingelesen wie das der Klemme 37 zugeführte Eingangssignal. Das ist auch derselbe Takt wie der den Klemmen 33 R und 34 R in der Zeitkompressionsschaltung in Fig. 4 zugeführte Lesetakt. So haben alle Pulse an der Ausgangsklemme 49 der Schaltung in Fig. 6 dieselbe Wiederholgeschwindigkeit, und sie finden über ein 36-Bit-Intervall statt, das die Summe der zwei in den Fig. 7A und 7B gezeigten Intervalle ist. Das vollständige Signal ist in Fig. 3B dargestellt und umfaßt einen zeitkomprimierten 32-Bit-Abschnitt, der dem Signal in Fig. 3A entspricht, und einen 4-Bit-Abschnitt, der das CRC-Signal enthält. Da das Signal in Fig. 3A als ein Digitalwort bezeichnet worden ist, kann das Signal in Fig. 3B als erweitertes Digitalwort bezeichnet werden.The bundle of 32-bit PCM signals are fed to the input terminal 37 of the encoder 23 . During the time that this 32-bit signal is being supplied, the input terminal 50 a is supplied with the signal of FIG. 7A to open the AND gate 47 so that it is a direct connection from the output of the flip-flop 44 back to the second input terminal of each of the exclusive OR gates 38 and 41 acts. This enables the encoder 23 to operate as a shift register with feedback according to the equation G (x) = x ⁴ + x +1, as previously described in connection with the CRC code. After the 32-bit interval, which can be considered a digital word, the AND gate 47 is disabled to prevent further signal feedback from the output of the flip-flop 44 to the exclusive OR gates 38 and 41 . At the same time, no further input signals are fed to terminal 37 . During the next four bit intervals, the gate signal of FIG. 7B is applied to open the AND gate 48 , and during this interval flip-flops 39 and 42 through 44 are discharged via output terminal 49 . As shown, the input terminal 37 is connected directly to the output terminal 49 so that during the 32-bit interval in which the AND gate 48 is locked, the 32-bit PCM input signal is transmitted to the output terminal 49 through the short circuit becomes. The CRC pulses are added sequentially in the immediately following four bit intervals. These bits are read in at the same clock rate as the input signal supplied to terminal 37 . This is also the same clock as the reading clock supplied to the terminals 33 R and 34 R in the time compression circuit in FIG. 4. Thus, all of the pulses at the output terminal 49 of the circuit in FIG. 6 have the same repetition rate and take place over a 36-bit interval that is the sum of the two intervals shown in FIGS. 7A and 7B. The complete signal is shown in Fig. 3B and includes a time-compressed 32-bit section, which corresponds to the signal in Fig. 3A, and a 4-bit section, which contains the CRC signal. Since the signal in Fig. 3A has been referred to as a digital word, the signal in Fig. 3B can be referred to as an extended digital word.

Die gesamte Zeitdifferenz zwischen dem Signal in Fig. 3A und dem in Fig. 3B ist die für 28 Bits benötigte Zeit. Wie vorher vorgeschlagen, kann dieses Intervall gleichförmig mit einem 28-Bit-Signal ausgefüllt werden, das aus 24 Informationsbits und einem weiteren 4-Bit-CRC-Signal besteht. Das 24-Bit-Signal entspricht den wichtigsten Bits des der Eingangsklemme 21 in Fig. 2 zugeführten ursprünglichen Informationssignals, und dieses Signal ist symbolisch in Fig. 3C dargestellt und umfaßt 12 Bits für den linken Kanal und 12 Bits für den rechten Kanal. Das ist ein Stutzen des in Fig. 3A gezeigten ursprünglichen Signals, aber das bedeutet, physikalisch ausgedrückt, eine relativ geringe Reduktion des dynamischen Operationsbereichs des Systems. Da der durch ein 12-Bit-Signal dargestellte Operationsbereich immer noch sehr gut ist, der Verlust des zusätzlichen Bereichs fast unmerklich. The total time difference between the signal in Fig. 3A and that in Fig. 3B is the time required for 28 bits. As previously suggested, this interval can be filled uniformly with a 28-bit signal consisting of 24 information bits and another 4-bit CRC signal. The 24-bit signal corresponds to the most important bits of the original information signal supplied to input terminal 21 in FIG. 2, and this signal is symbolically shown in FIG. 3C and comprises 12 bits for the left channel and 12 bits for the right channel. This is a truncation of the original signal shown in Figure 3A, but that means, physically speaking, a relatively small reduction in the dynamic operating range of the system. Since the operation area represented by a 12-bit signal is still very good, the loss of the additional area is almost imperceptible.

Die Ableitung des gestutzten Signals aus dem ursprünglichen Eingangssignal an der Eingangsklemme 21 wird durch den Gatterschaltkreis 25 bewerkstelligt. Dieses gestutzte Signal wird dann durch eine mit der Schaltung 22 identische Zeitkompressionsschaltung 26 komprimiert, und in Fig. 3C ist tatsächlich das komprimierte Signal dargestellt. Das CRC-Signal für das komprimierte gestutzte Signal wird in dem Kodierer 27 und der Gatterschaltung 28 durch Zuführung der in den Fig. 7C und 7D gezeigten Gattersignale an die Schaltung in Fig. 6 erzeugt.The derivation of the trimmed signal from the original input signal at the input terminal 21 is accomplished by the gate circuit 25 . This trimmed signal is then compressed by a time compression circuit 26 identical to circuit 22 , and the compressed signal is actually shown in FIG. 3C. The CRC signal for the compressed trimmed signal is generated in the encoder 27 and the gate circuit 28 by supplying the gate signals shown in FIGS . 7C and 7D to the circuit in FIG. 6.

Während das Signal mit einer verminderten Anzahl Bits unter fast allen Umständen völlig befriedigend als Vergleichssignal zum Vergleich mit dem primären Signal ist, welches das Signal an der Ausgangsklemme der Gatterschaltung 24 ist, ist es auch möglich, ein nicht gestutztes oder Gesamtbereichs-Vergleichssignal zu verwenden. Das bedeutet einfach eine Kompression auf andere Art. Zum Beispiel könnte die Zeitkompressionsschaltung 26 so betrieben werden, daß sie ein ganzes 32-Bit-Signal im Verhältnis 8 : 3 statt 2 : 1 komprimiert. Die Bits hätten dann aber nicht mehr dieselbe Wiederholgeschwindigkeit. Es ist vorzuziehen, bei derselben Wiederholgeschwindigkeit zu bleiben und das Signal zu stutzen, das den Gatterschaltkreis 25 passiert.While the signal with a reduced number of bits is completely satisfactory in almost all circumstances as a comparison signal for comparison with the primary signal, which is the signal at the output terminal of the gate circuit 24 , it is also possible to use an unclipped or full-range comparison signal. This simply means a different kind of compression. For example, the time compression circuit 26 could be operated to compress an entire 32-bit signal 8: 3 instead of 2: 1. The bits would then no longer have the same repetition speed. It is preferable to remain at the same repetition rate and to clip the signal that passes through the gate circuit 25 .

Das Ausgangssignal von der Gatterschaltung 28, wie in Fig. 3B dargestellt, ist mit dem Ausgangssignal von der Gatterschaltung 24 verwandt, da es die wichtigsten Bits dieses Signals darstellt oder dupliziert. Es kann daher als Vergleichssignal verwendet werden, um Fehler zu ermitteln, die bei der weiteren Verarbeitung des primären Signals A _i vorkommen, das aus der Gatterschaltung 28 hervortritt. Um besseren Gebrauch von dem Fehlerreduzierpotential des sekundären Signals zu machen, auf das nun als Signal B _i an der Ausgangsklemme der Gatterschaltung 28 Bezug genommen werden kann, wird dieses Signal B _i um ein genügend großes Zeitintervall verzögert, das es unwahrscheinlich macht, daß ein die Übertragung des Signals A _i störendes Signal sich auch auf das sekundäre Signal B _i auswirken würde. Diese Verzögerung wird in der Verzögerungsschaltung 29 erhalten, und eine Verzögerungsperiode von etwa sechs horizontalen Zeilenintervallen ist als ausreichend ermittelt worden, um die Signale A _i und B _i zu trennen, die aus derselben Abtastinformation hervorgegangen sind. Da die Signale im wesentlichen dieselbe Information repräsentieren und also im wesentlichen zur gleichen Zeit beginnen, ist es natürlich erforderlich, daß das System eine ausreichende Verzögerung der sekundären Signale B _i aufweist, um diese in eine Folge mit den primären Signalen A _i zu plazieren. Diese Verzögerung ist gleich der Dauer der Signale A _i, wie in Fig. 3E gezeigt. Folglich sollte die Verzögerung zum Versetzen der verwandten Signale um sechs horizontale Zeilenintervalle, was bei drei Digitalworten je Zeilenintervall 18 Digitalworten äquivalent ist, 6H +A _i betragen. Wenn eine kürzere Verzögerung ausreicht, kann die ganze Zahl 6H durch N ersetzt werden, wo N ein in Fig. 3E gezeigtes zusammengesetztes Digitalwort ist, das 64 Bits umfaßt. Tatsächlich ist Fig. 3E gekennzeichnet worden, um anzuzeigen, daß das Signal A _i Teil eines zusammengesetzten Digitalwortes mit dem Signal B _{i -18} ist, welches mit dem primären Signal verwandt ist, das 18 Digitalworte vorher auftrat. Fig. 3F zeigt ein aus drei zusammengesetzten Digitalworten bestehendes horizontales Zeilenintervall, das die feste Verzögerung um 18 Worte erläutert. Fig. 3F stellt auch das Synchronsignal bei dem Dreifachen der horizontalen Wiederholfrequenz dar, das als Wortsynchronsignale HD bei der weiteren Verarbeitung der Signale verwendet wird.The output signal from gate circuit 28 , as shown in FIG. 3B, is related to the output signal from gate circuit 24 because it represents or duplicates the most important bits of this signal. It can therefore be used as a comparison signal in order to determine errors which occur in the further processing of the primary signal A _i which emerges from the gate circuit 28 . In order to make better use of the error reduction potential of the secondary signal, which can now be referred to as signal B _i at the output terminal of gate circuit 28 , this signal B _i is delayed by a sufficiently large time interval that makes it unlikely that one Transmission of the signal A _i interfering signal would also affect the secondary signal B _i . This delay is obtained in the delay circuit 29 , and a delay period of about six horizontal line intervals has been found to be sufficient to separate the signals A _i and B _i resulting from the same scan information. Since the signals represent essentially the same information and thus start at substantially the same time, it is of course necessary that the system have a sufficient delay of the secondary signals B _i to place them in a sequence with the primary signals A _i . This delay is equal to the duration of the signals A _i , as shown in Fig. 3E. Consequently, the delay for shifting the related signals by six horizontal line intervals, which is equivalent to 18 digital words for three digital words per line interval, should be 6 H + A _i . If a shorter delay is sufficient, the integer 6 H can be replaced by N , where N is a composite digital word shown in Fig. 3E that is 64 bits long. In fact, Fig. 3E has been labeled to indicate that signal A _{i is} part of a composite digital word with signal B _{i -18} , which is related to the primary signal that occurred 18 digital words previously. Fig. 3F shows a three-composite digital words horizontal line interval, which explains the fixed delay by 18 words. Fig. 3F also illustrates the synchronous signal at three times the horizontal repetition frequency which is used as a word synchronizing signals HD in the further processing of the signals.

Es ist zu bemerken, daß anstelle der Signale B _i auch die Signale A _i verzögert werden könnten. Wichtig ist nur, daß eine Trennung verwandter Signalgruppen stattfindet, das heißt, von Gruppen, die aus demselben Abtastintervall stammen. It should be noted that instead of signals B _i , signals A _i could also be delayed. It is only important that a separation of related signal groups takes place, that is, groups that come from the same sampling interval.

Der Vorteil der Auswahl einer vorgegebenen Gruppe von jeder Digitalwortgruppe primärer Multibit-Digitalsignale A _i, die die sekundären Multibit-Signale B _i umfaßt, der Verzögerung von einer der Signalgruppen relativ zu der anderen und der Kombination der verzögerten Signalgruppen in verschachtelter Folge mit darauffolgenden relativ unverzögerten Signalen wird erst erhalten, wenn die so modifizierten Signale weiterverarbeitet worden sind. In dieser Ausführungsform umfaßt diese weitere Verarbeitung das Aufzeichnen der Signale, wie in Fig. 3F gezeigt, auf Magnetband in dem Video-Bandgerät 1. Dies erfordert eine zusätzliche Zeitkompression zur Einfügung von Synchronsignalen vor der Aufzeichnung, ferner die Beseitigung der Synchronsignale und die Wiederherstellung des ursprünglichen Zeitablaufs der Pulse.The advantages of selecting a given group of each digital word group of primary multibit digital signals A _i , which includes the secondary multibit signals B _i , delaying one of the signal groups relative to the other and combining the delayed signal groups in an interleaved sequence with subsequent relatively undelayed ones Signals are only received when the signals modified in this way have been processed further. In this embodiment, this further processing includes recording the signals, as shown in FIG. 3F, on magnetic tape in the video tape recorder 1 . This requires additional time compression to insert synchronization signals before recording, the elimination of the synchronization signals and the restoration of the original timing of the pulses.

Der Decoder 12 in Fig. 1 ist im einzelnen in Fig. 8 gezeigt und ist die Schaltung, in der die Diskrepanz zwischen den Signalen A _i und B _i zum Bewirken einer Fehlerkorrektur genutzt wird. Der Decoder weist eine Eingangsklemme 51 auf, die mit einer Dekodiergatterschaltung 52 verbunden ist, welche den A _i-Abschnitt jedes zusammengesetzten Wortes von dem B _{i -18}- Abschnitt trennt. Der A _i-Abschnitt wird einer Verzögerungsschaltung 53 zugeführt, die die gleiche Verzögerung bewirkt wie die Verzögerungsschaltung 29 in Fig. 2, um das A _{i -18}-Signal in Koinzidenz mit dem B _{i -18}-Signal zu bringen. Das A _{i -18}-Signal von der Verzögerungsschaltung 53 wird dem Eingang eines CRC-Decoders 54 zugeführt, und das B _{i -18}-Signal von der Gatterschaltung 52 wird einem ähnlichen CRC-Decoder 55 zugeführt. Das Ausgangssignal von der Verzögerungsschaltung 53 wird auch einer Gatterschaltung 56 zugeführt, und deren Ausgang ist mit einer Zeitexpansionsschaltung 57 verbunden. Auf ähnliche Weise wird das B _{i -18}-Signal von der Gatterschaltung 52 einer Gatterschaltung 58 zugeführt, und deren Ausgang ist mit einer Zeitexpansionsschaltung 59 verbunden. Der Ausgang der Zeitexpansionsschaltung 57 ist über eine Gatterschaltung 60, die das Signal in dem gleichen Ausmaß stutzt, wie das B _i-Signal vorher gestutzt wurde, verbunden. Der Ausgang der Schaltung 57 ist ferner mit einer Ausgangsgatterschaltung 61 verbunden. In ähnlicher Weise ist der Ausgang der Zeitexpansionsschaltung 59 mit einer anderen Eingangsklemme der Ausgangsgatterschaltung 61 und mit einem Koinzidenzdetektor, oder einer Vergleichsschaltung, 62 verbunden, die auch das gestutzte Signal von der Gatterschaltung 60 erhält. Die Ausgangssignale von den CRC-Decodern 54 und 55 sowie von dem Koinzidenzdetektor 62 werden einer Logikschaltung 63 zugeführt, um ein Ausgangsgatter- Steuersignal, das der Ausgangsgatterschaltung 61 zugeführt wird, und ein Haltesignal zu erzeugen.The decoder 12 in FIG. 1 is shown in detail in FIG. 8 and is the circuit in which the discrepancy between the signals A _i and B _{i is used} to effect an error correction. The decoder has an input terminal 51 which is connected to a decode gate circuit 52 which separates the A _i portion of each compound word from the B _{i -18} portion. The A _i section is fed to a delay circuit 53 which effects the same delay as the delay circuit 29 in Fig. 2 to bring the A _{i -18} signal into coincidence with the B _{i -18} signal. The A _{i -18} signal from delay circuit 53 is fed to the input of a CRC decoder 54 and the B _{i -18} signal from gate circuit 52 is fed to a similar CRC decoder 55 . The output signal from the delay circuit 53 is also supplied to a gate circuit 56 and the output thereof is connected to a time expansion circuit 57 . Similarly, the B _{i -18} signal is supplied from the gate circuit 52 to a gate circuit 58 and has its output connected to a time expansion circuit 59 . The output of the time expansion circuit 57 is connected via a gate circuit 60 which trims the signal to the same extent as the B _i signal was trimmed previously. The output of circuit 57 is also connected to an output gate circuit 61 . Similarly, the output of time expansion circuit 59 is connected to another input terminal of output gate circuit 61 and to a coincidence detector, or comparator circuit 62 , which also receives the trimmed signal from gate circuit 60 . The output signals from the CRC decoders 54 and 55 and from the coincidence detector 62 are supplied to a logic circuit 63 to generate an output gate control signal which is supplied to the output gate circuit 61 and a hold signal.

Die CRC-Decoder 54 und 55 in der Schaltung in Fig. 8 sind im einzelnen in Fig. 9 gezeigt. Jede dieser Schaltungen ist dem in Fig. 6 gezeigten CRC-Kodierer 23 sehr ähnlich. Der Decoder 54 weist eine Eingangsklemme 66 auf, der die A _i-Signale zugeführt werden. Diese Klemme ist mit einer der Eingangsklemmen eines Exklusiv-ODER-Gatters 67 verbunden, deren Ausgang mit der D-Eingangsklemme eines D-Flip-Flop 68 verbunden ist. Der Ausgang des D-Flip-Flop ist mit einer der Eingangsklemmen eines weiteren Exklusiv-ODER-Gatters 69 verbunden, und dessen Ausgang ist mit der D-Eingangsklemme des ersten von drei aufeinanderfolgenden D-Flip-Flops 71 bis 73 verbunden. Der Ausgang des letzten Flip-Flop 73 ist direkt mit den zweiten Eingangsklemmen der Exklusiv-ODER-Gatter 67 und 69 zurückverbunden. Der Decoder 54 weist auch eine Gattersignal-Eingangsklemme 74 auf, die mit einem UND-Gatter 76 verbunden ist, dessen Ausgang mit den Taktsignal-Eingangsklemmen CL jedes der Flip-Flops 68 und 71 bis 73 verbunden ist. Das Taktsignal selbst wird über eine Taktsignal-Eingangsklemme 77 der anderen Eingangsklemme des UND-Gatters 76 zugeführt. Die Ausgänge der vier Flip-Flops 68 und 71 bis 73 sind mit einem gemeinsamen ODER-Gatter 79 verbunden, dessen Ausgangsklemme mit 81 bezeichnet ist.The CRC decoders 54 and 55 in the circuit in FIG. 8 are shown in detail in FIG. 9. Each of these circuits is very similar to the CRC encoder 23 shown in FIG. 6. The decoder 54 has an input terminal 66 , to which the A _i signals are supplied. This terminal is connected to one of the input terminals of an exclusive OR gate 67 , the output of which is connected to the D input terminal of a D flip-flop 68 . The output of the D flip-flop is connected to one of the input terminals of a further exclusive OR gate 69 , and its output is connected to the D input terminal of the first of three successive D flip-flops 71 to 73 . The output of the last flip-flop 73 is directly connected back to the second input terminals of the exclusive OR gates 67 and 69 . The decoder 54 also has a gate signal input terminal 74 connected to an AND gate 76 , the output of which is connected to the clock signal input terminals CL of each of the flip-flops 68 and 71 to 73 . The clock signal itself is fed via a clock signal input terminal 77 to the other input terminal of the AND gate 76 . The outputs of the four flip-flops 68 and 71 to 73 are connected to a common OR gate 79 , the output terminal of which is designated 81 .

Der CRC-Decoder 55 weist eine Eingangsklemme 82 auf, die mit einer Eingangsklemme eines Exklusiv-ODER Gatters 83 verbunden ist, dessen Ausgang mit der D-Klemme eines D-Flip-Flop 84 verbunden ist. Der Ausgang des Flip-Flop 84 ist mit einer Eingangsklemme eines Exklusiv-ODER-Gatters 86 verbunden, und der Ausgang des Exklusiv-ODER-Gatters 86 ist mit der D-Eingangsklemme des ersten von drei D-Flip-Flops 87 bis 89 verbunden, die in Reihe verbunden sind. Der Ausgang des Flip-Flop 89 ist mit den zweiten Eingangsklemmen der Exklusiv-ODER-Gatter 83 und 86 zurückverbunden. Eine Gattersignal-Eingangsklemme 91 ist mit einer zweiten Eingangsklemme eines UND-Gatters 92 verbunden, dessen andere Eingangsklemme mit der Taktsignal-Eingangsklemme 77 verbunden ist. Der Ausgang des UND-Gatters 92 ist mit den Taktklemmen jedes der Flip-Flops 84 und 87 bis 89 verbunden. Die Ausgangsklemmen aller vier Flip-Flops 84 und 87 bis 89 sind mit Eingangsklemmen eines ODER-Gatters 93 verbunden, das eine Ausgangsklemme 94 aufweist.The CRC decoder 55 has an input terminal 82 which is connected to an input terminal of an exclusive OR gate 83 , the output of which is connected to the D terminal of a D flip-flop 84 . The output of flip-flop 84 is connected to an input terminal of an exclusive-OR gate 86 , and the output of exclusive-OR gate 86 is connected to the D-input terminal of the first of three D-flip-flops 87 to 89 , that are connected in series. The output of the flip-flop 89 is connected back to the second input terminals of the exclusive OR gates 83 and 86 . A gate signal input terminal 91 is connected to a second input terminal of an AND gate 92 , the other input terminal of which is connected to the clock signal input terminal 77 . The output of the AND gate 92 is connected to the clock terminals of each of the flip-flops 84 and 87 to 89 thereof. The output terminals of all four flip-flops 84 and 87 to 89 are connected to input terminals of an OR gate 93 which has an output terminal 94 .

Das der Eingangsklemme 66 zugeführte Eingangssignal A _i sollte, wenn es keinen Fehler enthält, genau gleich dem A _i-Signal des in Fig. 3E dargestellten zusammengesetzten Digitalwortes sein. Dieser Abschnitt des Digitalwortes ist 36 Bits lang, und so wird das in Fig. 10A dargestellte Gattersignal der Gattersignal-Eingangsklemme 74 zugeführt, um das UND-Gatter 76 zu öffnen und den der Eingangsklemme 77 zugeführten Taktsignalen zu ermöglichen, 36 Informationsbits in den Decoder 54 einzupulsen, gleich nach jedem Wortsynchronpuls HD, gezeigt in Fig. 10C, beginnend. Wenn in dem Signal A _i keine Fehler sind, ist das Signal α an der Ausgangsklemme 81 "0", wenn aber irgendein Fehler vorhanden ist, ist das Signal α "1". In ähnlicher Weise wird das in Fig. 10B gezeigte Gattersignal der Gattersignal-Eingangsklemme 91 zugeführt, um das Einlesen von 28 Informationsbits in den Decoder 55 zu ermöglichen, das ein Bit nach dem Wortsynchronpuls HD beginnt. Wenn in dem der Eingangsklemme 82 zugeführten B _i-Signal keine Fehler sind, ist das Ausgangssignal β an der Ausgangsklemme 94 "0", aber wenn Fehler vorhanden sind, ist das Signal β "1".The input signal A _i supplied to input terminal 66 should, if it contains no error, be exactly equal to the A _i signal of the composite digital word shown in FIG. 3E. This portion of the digital word is 36 bits long, and so the gate signal shown in FIG. 10A is applied to gate signal input terminal 74 to open AND gate 76 and enable the clock signals applied to input terminal 77 to provide 36 bits of information to decoder 54 to pulse, starting immediately after each word sync pulse HD shown in Fig. 10C. If there are no errors in the signal A _i , the signal α at the output terminal 81 is "0", but if there is any error, the signal α is "1". Similarly, the gate signal shown in FIG. 10B is applied to the gate signal input terminal 91 to enable 28 bits of information to be read into the decoder 55 which begins one bit after the word sync pulse HD . If there are no errors in the B _i signal supplied to the input terminal 82 , the output signal β at the output terminal 94 is "0", but if there are errors, the signal β is "1".

Die Signale A _{i -18} und B _{i -18}, die als erweiterte Wortsignale bezeichnet werden mögen, da sie CRC-Komponenten enthalten, werden den Gatterschaltungen 56 bzw. 58 zugeführt. Diese Gatterschaltungen lassen nur die grundlegenden Informationssignale durch und löschen die an diese angehängten entsprechenden CRC-Signale. Das Signal am Ausgang der Gatterschaltung 56 sollte also genau den ersten 32 Bits des in Fig. 3B symbolisch dargestellten Signals sein, und das Signal am Ausgang der Gatterschaltung 58 sollte dem in Fig. 3C symbolisch dargestellten Signal gleichen, wobei in jedem Fall angenommen wird, daß kein Fehler in eines der Informationssignale eingegangen ist.Signals A _{i -18} and B _{i -18} , which may be referred to as extended word signals because they contain CRC components, are applied to gate circuits 56 and 58, respectively. These gate circuits pass only the basic information signals and clear the corresponding CRC signals attached to them. The signal at the output of gate circuit 56 should therefore be exactly the first 32 bits of the signal symbolically shown in FIG. 3B, and the signal at the output of gate circuit 58 should be the same as the signal symbolically shown in FIG. 3C, assuming in each case that no error has entered one of the information signals.

Die von den CRC-Pulsen befreiten entsprechenden Informationssignale werden durch entsprechende Zeitexpansionsschaltungen 57 und 59 wieder erweitert. So sollte das Signal am Ausgang der Zeitexpansionsschaltung 57 genau gleich dem symbolisch in Fig. 3A dargestellten Signal sein, wenn in dem verarbeiteten Signal kein Fehler ist. Das Signal am Ausgang der Zeitexpansionsschaltung 59 sollte dem Signal in Fig. 3A ähnlich sein, abgesehen davon, daß es insgesamt 24 Bits anstelle von 32 Bits enthält.The corresponding information signals freed from the CRC pulses are expanded again by corresponding time expansion circuits 57 and 59 . Thus, the signal at the output of the time expansion circuit 57 should be exactly the same as the signal symbolically shown in FIG. 3A if there is no error in the processed signal. The signal at the output of the time expansion circuit 59 should be similar to the signal in Fig. 3A, except that it contains a total of 24 bits instead of 32 bits.

Die Ausgangssignale der Zeitexpansionsschaltungen 57 und 59 werden in dem Koinzidenzdetektor 62 auf Koinzidenz verglichen. Da jedoch das Ausgangssignal der Zeitexpansionsschaltung 59 nur die 24 wichtigsten Bits des 32-Bit-Ausgangssignals von der Zeitexpansionsschaltung 57 enthält, kann dieses Signal in der Gatterschaltung oder Stutzeinrichtung 60 gestutzt werden, um seine acht am wenigsten wichtigen Bits zu löschen, so daß die zwei dem Koinzidenzdetektor 62 zugeführten Signale die gleiche Anzahl Bits der höchsten Ordnung enthalten. Diese zwei Signale müssen die gleiche Anzahl Bits enthalten, wenn sie Information für zwei stereophonische Signale enthalten, da solche Signale zwei MSB-Signale enthalten, und jedes dieser MSB-Signale in dem primären Signal mit den entsprechenden zwei MSB-Signalen des sekundären Signals verglichen werden muß.The output signals of the time expansion circuits 57 and 59 are compared in the coincidence detector 62 for coincidence. However, since the output of the time expansion circuit 59 contains only the 24 most important bits of the 32-bit output signal from the time expansion circuit 57 , this signal can be trimmed in the gate circuit or prod 60 to clear its eight least important bits so that the two signals supplied to the coincidence detector 62 contain the same number of highest order bits. These two signals must contain the same number of bits if they contain information for two stereophonic signals since such signals contain two MSB signals and each of these MSB signals in the primary signal are compared to the corresponding two MSB signals of the secondary signal got to.

Die zwei in dem Koinzidenzdetektor zu vergleichenden Signale sind in den Fig. 12A und 12B dargestellt. Das Signal in Fig. 12A ist das sekundäre Signal, das ursprünglich in gestutzter Form erzeugt war, um nur die Bits höchster Ordnung von M bis L′ des primären Signals zu umfassen. Da dieses Signal, wie symbolisch in Fig. 12A dargestellt, nur Informationsbits und keine CRC-Bits enthält, wird es einfach als Signal B bezeichnet. Das gestutzte primäre Signal, das nun dieselbe Anzahl Bits wie das sekundäre Signal B aufweist, wird als Signal A′ bezeichnet, um es von dem nicht gestutzten oder Gesamtbereichs-Primärsignal A zu unterscheiden. Wenn die zwei Signale B und A′ Bit für Bit koinzidieren, erzeugt der Koinzidenzdetektor 62 ein Ausgangssignal γ mit dem Wert "1". Wenn jedoch die zwei Signale B und A′ nicht koinzidieren, ist der Wert des Ausgangssignals γ "0".The two signals to be compared in the coincidence detector are shown in FIGS. 12A and 12B. The signal in Fig. 12A is the secondary signal that was originally generated in trimmed form to include only the highest order bits from M to L 'of the primary signal. Since this signal, as symbolically shown in FIG. 12A, contains only information bits and no CRC bits, it is simply referred to as signal B. The trimmed primary signal, which now has the same number of bits as the secondary signal B , is referred to as signal A ' in order to distinguish it from the non-truncated or full-range primary signal A. When the two signals B and A ′ coincide bit by bit, the coincidence detector 62 generates an output signal γ with the value "1". However, if the two signals B and A ' do not coincide, the value of the output signal γ is "0".

Das ganze primäre Signal A am Ausgang der Zeitexpansionsschaltung 57 und das gestutzte sekundäre oder Vergleichs-Signal B am Ausgang der Zeitexpansionsschaltung 59 werden gesonderten Klemmen der Ausgangsgatterschaltung 61 zugeführt, die eines dieser zwei Signale zur Weiterleitung an die Ausgangsklemme 64 zur weiteren Verarbeitung auswählt. Im wesentlichen ist die Gatterschaltung 61 gleich einem Schalterkreis, der entweder die Zeitexpansionsschaltung 57 oder die Zeitexpansionsschaltung 59 mit der Ausgangsklemme 64 verbindet. All of the primary signal A at the output of the time expansion circuit 57 and the trimmed secondary or comparison signal B at the output of the time expansion circuit 59 are fed to separate terminals of the output gate circuit 61 , which selects one of these two signals for forwarding to the output terminal 64 for further processing. The gate circuit 61 is essentially equal to a switching circuit which connects either the time expansion circuit 57 or the time expansion circuit 59 to the output terminal 64 .

Die Ausgangssignale α und β von den CRC-Decodern 54 bzw. 55 und das Ausgangssignal γ von dem Koinzidenzdetektor 62 werden alle der Logikschaltung 63 zugeführt, um darin Signale zur Steuerung der Operation der Gatterschaltung 61 zu erzeugen. Die Logikschaltung ist im einzelnen in Fig. 11 gezeigt. Sie weist vier Eingangsklemmen 96 bis 99 auf, um die Signale α, β, γ bzw. das Wortsynchronsignal HD zu erhalten. Die Klemmen 96 und 99 sind mit einem UND-Gatter 101 verbunden, dessen Ausgang mit einem Inverter 102 und mit je einer Eingangsklemme von UND-Gattern 103 und 104 verbunden ist. Die Eingangsklemmen 97 und 99 sind mit zwei Eingangsklemmen eines weiteren UND-Gatters 106 verbunden, dessen Ausgangsklemme mit der anderen Eingangsklemme des UND-Gatters 104 und dem Eingang eines Inverters 107 verbunden ist.The output signals α and β from the CRC decoders 54 and 55 and the output signal γ from the coincidence detector 62 are all supplied to the logic circuit 63 to generate signals for controlling the operation of the gate circuit 61 therein. The logic circuit is shown in detail in FIG. 11. It has four input terminals 96 to 99 in order to receive the signals α , β, γ and the word synchronization signal HD . Terminals 96 and 99 are connected to an AND gate 101 , the output of which is connected to an inverter 102 and to an input terminal of AND gates 103 and 104, respectively. The input terminals 97 and 99 are connected to two input terminals of a further AND gate 106 , the output terminal of which is connected to the other input terminal of the AND gate 104 and the input of an inverter 107 .

Die Ausgangsklemme des Inverters 102 ist mit einer der Eingangsklemmen eines NAND-Gatters 108 und mit einer der Eingangsklemmen eines zweiten NAND-Gatters 109 verbunden. Die Ausgangsklemme des UND-Gatters 106 ist mit der anderen Eingangsklemme des NAND-Gatters 109 verbunden. Die Ausgangsklemmen der zwei NAND-Gatter 108 und 109 sind mit zwei Eingangsklemmen eines dritten NAND-Gatters 110 verbunden.The output terminal of inverter 102 is connected to one of the input terminals of a NAND gate 108 and to one of the input terminals of a second NAND gate 109 . The output terminal of AND gate 106 is connected to the other input terminal of NAND gate 109 . The output terminals of the two NAND gates 108 and 109 are connected to two input terminals of a third NAND gate 110 .

Die Ausgangsklemme des NAND-Gatters 110 und die Eingangsklemme 98 sind mit den zwei Eingangsklemmen eines ODER-Gatters 111 verbunden, und die Eingangsklemme 98 ist auch mit der Eingangsklemme eines Inverters 112 verbunden. Die Ausgangsklemme des ODER-Gatters 111 und die Eingangsklemme 99 sind mit den zwei Eingangsklemmen eines weiteren NAND-Gatters 113 verbunden, dessen Ausgangsklemme mit dem Setzeingang eines Flip-Flop 114 verbunden ist. Die Eingangsklemme 99 ist mit dem Rückstelleingang dieses Flip-Flop und den Rückstelleingängen von zwei weiteren Flip-Flops 115 und 116 als auch mit einer der Eingangsklemmen eines UND-Gatters 117 verbunden. The output terminal of the NAND gate 110 and the input terminal 98 are connected to the two input terminals of an OR gate 111 , and the input terminal 98 is also connected to the input terminal of an inverter 112 . The output terminal of the OR gate 111 and the input terminal 99 are connected to the two input terminals of a further NAND gate 113 , the output terminal of which is connected to the set input of a flip-flop 114 . The input terminal 99 is connected to the reset input of this flip-flop and the reset inputs of two further flip-flops 115 and 116 as well as to one of the input terminals of an AND gate 117 .

Die andere Eingangsklemme des UND-Gatters 117 ist mit der Ausgangsklemme des Inverters 112 verbunden, und die Ausgangsklemme des UND-Gatters 117 ist mit einer der Eingangsklemmen von jedem von zwei NAND-Gattern 118 und 119 verbunden. Die Ausgangsklemmen der UND-Gatter 103 und 104 sind mit den zweiten Eingangsklemmen der NAND-Gatter 118 bzw. 119 verbunden, und die Ausgangsklemmen dieser NAND-Gatter sind mit dem Setzeingang des Flip-Flop 115 bzw. des Flip-Flop 116 verbunden. Die drei Flip-Flops weisen jeweilige Ausgangsklemmen 121 bis 123 auf.The other input terminal of AND gate 117 is connected to the output terminal of inverter 112 , and the output terminal of AND gate 117 is connected to one of the input terminals of each of two NAND gates 118 and 119 . The output terminals of AND gates 103 and 104 are connected to the second input terminals of NAND gates 118 and 119 , respectively, and the output terminals of these NAND gates are connected to the set input of flip-flop 115 and flip-flop 116 , respectively. The three flip-flops have respective output terminals 121 to 123 .

Die von der Logikschaltung 63 gesteuerte Ausgangsgatterschaltung 61 ist etwas mehr im einzelnen in Fig. 14 gezeigt. Sie weist zwei Eingangsklemmen 126 und 127 auf, die mit den Ausgangsklemmen der Zeitexpansionsschaltungen 57 bzw. 59 verbunden sind. In Serie mit den Zuführungen von den Eingangsklemmen 126 und 127 liegen elektronische Schalter 128 bzw. 129, die durch die Flip-Flops 114 bzw. 115 gesteuert werden, wie durch die Bezugszeichen bei den Pfeilen nahe den Schaltern abgegeben.The output gate circuit 61 controlled by the logic circuit 63 is shown in more detail in FIG. 14. It has two input terminals 126 and 127 which are connected to the output terminals of the time expansion circuits 57 and 59 , respectively. In series with the leads from input terminals 126 and 127 are electronic switches 128 and 129 , respectively, which are controlled by flip-flops 114 and 115 , as indicated by the reference numerals on the arrows near the switches.

Die Schalter 128 und 129 sind gemeinsam mit der Eingangsklemme eines Speichers 131 verbunden, der genügend Kapazität hat, um so viele Signalbits zu speichern, wie in einem vollen primären Signal A enthalten sind. Zum Beispiel kann der Speicher 131 ein 32-Bit-Schieberegister sein. Der Ausgang des Speichers ist mit einem Pol eines Umpolschalters 132 verbunden, dessen Arm mit der Ausgangsklemme 64 verbunden ist. Der andere Pol des Schalters 132 ist direkt mit den Ausgangsklemmen der Schalter 128 und 129 verbunden. Wie durch den Pfeil nahe dem Schalter 132 angezeigt, wird der Schaltzustand dieses Schalters durch das Flip-Flop 116 gesteuert.Switches 128 and 129 are commonly connected to the input terminal of a memory 131 which has enough capacity to store as many signal bits as are contained in a full primary signal A. For example, memory 131 may be a 32-bit shift register. The output of the memory is connected to a pole of a pole-reversal switch 132 , the arm of which is connected to the output terminal 64 . The other pole of switch 132 is connected directly to the output terminals of switches 128 and 129 . As indicated by the arrow near switch 132 , the switch state of this switch is controlled by flip-flop 116 .

Die logische Beziehung zwischen den Signalen α, β und γ und den Zuständen der von der Gatterschaltung 61 zur Ausgangsklemme 64 übertragenen Signale ist in der Wahrheitstabelle in Fig. 13 zusammengestellt. Wenn das Signal γ nach Vergleich eines Digitalwortes des gestutzten primären Signals A′ mit einem entsprechenden Digitalwort des sekundären Signals B den Wert "1" hat, zeigt die Tabelle an, daß das Signal A über den Schalter 132 zur Ausgangsklemme 64 übertragen wird, unabhängig davon, ob die Signale α und β "0" (was wahrscheinlich ist, wenn der Wert des Signals γ "1" ist) oder "1" sind.The logical relationship between the signals α, β and γ and the states of the signals transmitted from the gate circuit 61 to the output terminal 64 is shown in the truth table in FIG . If the signal γ after comparing a digital word of the trimmed primary signal A ' with a corresponding digital word of the secondary signal B has the value "1", the table shows that the signal A is transmitted via the switch 132 to the output terminal 64 , regardless of this whether the signals α and β are "0" (which is likely when the value of the signal γ is "1") or "1".

Wenn α =0 und γ =0, was anzeigt, daß in dem primären Signal A keine Fehler sind, wird der Schalter 128 auch geschlossen, und der Schalter 132 verbindet das primäre Signal A direkt mit der Ausgangsklemme. Dieser Zustand besteht unabhängig davon, ob das Signal β auch den Wert "0" hat.If α = 0 and γ = 0, indicating that there are no errors in primary signal A , switch 128 is also closed and switch 132 connects primary signal A directly to the output terminal. This state exists regardless of whether the signal β also has the value "0".

Wenn andererseits α =1, was anzeigt, daß in dem primären Signal A Fehler sind, aber β =0, was anzeigt, daß in dem sekundären Signal keine Fehler sind, öffnet der Schalter 128, und der Schalter 129 wird geschlossen. Der Schalter 132 leitet weiterhin das Signal direkt zur Ausgangsklemme 64. Die Tatsache, daß dieses Signal das etwas gestutzte sekundäre Signal B statt des vollen Signals A ist, bedeutet nur, daß die kleinsten Änderungen in der Amplitude, die durch die am wenigsten wichtigen Bits wiedergegeben wird, nicht in dem Signal an der Ausgangsklemme 64 vorhanden sind, aber die Auslassung dieser Bits niederster Ordnung bei einem oder sogar mehreren Digitalworten ist praktisch unmerklich.On the other hand, if α = 1, which indicates that there are errors in the primary signal A , but β = 0, which indicates that there are no errors in the secondary signal, switch 128 opens and switch 129 closes. Switch 132 continues to route the signal directly to output terminal 64 . The fact that this signal is the somewhat truncated secondary signal B rather than the full signal A only means that the smallest changes in amplitude represented by the least important bits are not present in the signal at output terminal 64 , but the omission of these lowest order bits in one or even more digital words is practically imperceptible.

Wenn Fehler in beiden Signalen A und B vorhanden sind, ist α =β =1. In solchen seltenen Fällen werden beide Schalter 128 und 129 geöffnet, bis das nächste Digitalwort gemessen ist. Anstatt jedoch das Digitalsignal an der Ausgangsklemme 64 plötzlich über ein Digitalwortintervall auf einen Nullzustand abzusenken, was die Erzeugung eines negativen Signals mit großer Amplitude durch die D/A-Wandler 14 L und 14 R verursachen könnte, wird der Schalter 132 betätigt, um die Ausgangsklemme des Speichers 131 mit der Ausgangsklemme 64 zu verbinden. Der Speicher 131 hat das Wortsignal aufgenommen, das gerade über den Schalter 132 geleitet wurde, und hat jedes Wortsignal durch das nächste Wortsignal ersetzt, solange einer der Schalter 128 oder 129 geschlossen. Wenn keiner geschlossen ist, enthält der Speicher 131 noch das letztverwendete Wortsignal und kann dieses Signal über den Schalter 132 zur Ausgangsklemme 64 entladen. Das bedeutet einfach, daß für eine sehr kurze Zeitspanne das Ausgangssignal konstant bleibt. Dagegen ist weniger einzuwenden als gegen das Zulassen einer starken Änderung des Ausgangssignals.If there are errors in both signals A and B , α = β = 1. In such rare cases, both switches 128 and 129 are opened until the next digital word is measured. However, rather than suddenly lower the digital signal at the output terminal 64 via a digital word interval to a zero state, which allows the production could cause a negative signal having a large amplitude by the D / A converters 14 L and 14 R, the switch 132 is operated to the output terminal of the memory 131 to be connected to the output terminal 64 . Memory 131 has received the word signal just passed through switch 132 and has replaced each word signal with the next word signal as long as either switch 128 or 129 is closed. If none is closed, the memory 131 still contains the last used word signal and can discharge this signal to the output terminal 64 via the switch 132 . This simply means that the output signal remains constant for a very short period of time. There is less objection to this than to allowing a strong change in the output signal.

Als Alternative zum Vorsehen des Speichers 131 kann die Schaltung so ausgelegt werden, daß die Zufuhr von Taktpulsen zu den D/A-Wandlern in Fig. 2 für ein Digitalwortintervall unterbrochen wird, wenn α =β =1, wodurch der Ausgangssignalpegel kurzzeitig relativ konstant gehalten wird.As an alternative to providing memory 131 , the circuitry can be designed to interrupt the supply of clock pulses to the D / A converters in Fig. 2 for a digital word interval when α = β = 1, thereby keeping the output signal level relatively constant for a short time becomes.

Nun wird der Betrieb der Schaltung in Fig. 11 beschrieben, von der die Signale zur Steuerung der Schalter 128, 129 und 132 in Fig. 14 erhalten werden.The operation of the circuit in FIG. 11 from which the signals for controlling the switches 128, 129 and 132 in FIG. 14 are obtained will now be described.

Verschiedene Punkte in der Schaltung in Fig. 14 sind alphabetisch gekennzeichnet, um die Beschreibung der Betriebsweise zu vereinfachen. Die drei Signale α, β und γ bestimmen die Betriebszustände der Logikschaltung 63, während die der Klemme 99 zugeführten Wortsynchronpulse jede Operation einleiten. Das heißt, nur, wenn ein Wortsynchronsignalpuls der Eingangsklemme 99 und von dort den Rückstellklemmen der Flip-Flops 114 bis 116 zugeführt wird, werden die Ausgangsklemmen 121 bis 123 gezwungen, die durch die logischen "0"- oder "1"-Werte der Signale α, β und γ bestimmten Werte anzunehmen. Various points in the circuit in Fig. 14 are identified alphabetically to simplify the description of the operation. The three signals α, β and γ determine the operating states of the logic circuit 63 , while the word synchronization pulses supplied to the terminal 99 initiate each operation. That is, only when a word burst signal pulse is applied to input terminal 99 and from there to the reset terminals of flip-flops 114 through 116 are output terminals 121 through 123 forced by the logic "0" or "1" values of the signals α, β and γ to assume certain values.

Wenn das gestutzte primäre Signal A′ in dem Koinzidenzdetektor 62 genau dem sekundären Signal B entspricht und dadurch das Signal γ =1 wird, hat der Signalpunkt g am Ausgang des ODER-Gatters 111 den Wert "1", unabhängig davon, was gerade der Ausgangswert des NAND-Gatters 110 ist. Folglich ist der Schaltungspunkt h am Ausgang des NAND-Gatter 113 und an dem Setzeingang des Flip-Flop 114 ebenfalls auf "1", bis die der anderen Eingangsklemme des NAND-Gatters 113 zugeführten Wortsynchronsignale diese Eingangsklemme auf den Wert "1" anheben, wodurch das Ausgangssignal an dem Schaltungspunkt h für die Dauer des Wortsynchronpulses auf "0" abfällt. Das bewirkt, daß die Ausgangsklemme 121 den Wert "1" annimmt. Wie vorher festgestellt, schließt das den Schalter 128 in Fig. 14 und bewirkt, daß der Schalter 132 das volle Signal A zur Ausgangsklemme 64 leitet.If the trimmed primary signal A ' in the coincidence detector 62 corresponds exactly to the secondary signal B and thereby the signal γ = 1, the signal point g at the output of the OR gate 111 has the value "1", regardless of what the output value is of the NAND gate 110 . Consequently, node h at the output of NAND gate 113 and at the set input of flip-flop 114 is also "1" until the word sync signals applied to the other input terminal of NAND gate 113 raise that input terminal to "1", thereby the output signal at node h drops to "0" for the duration of the word sync pulse. This causes the output terminal 121 to take the value "1". As previously stated, this closes switch 128 in FIG. 14 and causes switch 132 to route full signal A to output terminal 64 .

In dem genannten Zustand, in dem γ =1, invertiert der Inverter 112 dies zu dem Wert "0", sperrt damit das UND-Gatter 117 und hält den Schaltungspunkt m auf "0". Das hindert beide NAND-Gatter 118 und 119 daran, auf einen Wortsynchronpuls zum Setzen der Flip-Flops 115 und 116 anzusprechen. Folglich haben beide Ausgangsklemmen 122 und 123 den Wert "0".In the state mentioned, in which γ = 1, the inverter 112 inverts this to the value "0", thereby blocking the AND gate 117 and keeping the switching point m at "0". This prevents both NAND gates 118 and 119 from responding to a word sync pulse to set flip-flops 115 and 116 . As a result, both output terminals 122 and 123 have the value "0".

Wenn γ =0, zeigt das an, daß entweder in dem gestutzten primären Signal A′ oder in dem sekundären Signal B, das damit verglichen wird, ein Fehler ist. Wenn angenommen wird, daß der Fehler in dem sekundären Signal B ist, hat das Signal β den Wert "1" und das Signal α den Wert "0". Folglich hat der Schaltungspunkt a den Wert "0" und das Potential an dem Schaltungspunkt b am Ausgang des UND-Gatters 106 entspricht dem der Eingangsklemme 99 zugeführten Wortsynchronsignal. Der Inverter 102 invertiert den Wert "0" an dem Schaltungspunkt a zu dem Wert "1" an dem Schaltungspunkt c. Der Inverter 107 invertiert das Wortsynchronpulssignal an dem Schaltungspunkt b und führt diesen invertierten Synchronpuls dem NAND-Gatter 108 zu. Die Zustände der Schaltungspunkte c und d bewirken, daß der Ausgang des NAND-Gatters 108 an dem Schaltungspunkt e dem Wortsynchronpuls folgt. Gleichzeitig bewirken die Zustände der Schaltungspunkte b und c an den Eingangsklemmen des NAND-Gatters 109, daß der Ausgang dieses NAND-Gatters (f) das Inverse des Wortsynchronimpulssignals ist und daher zu jeder Zeit entgegengesetzt dem Signal an dem Punkt e. Daher ist immer die eine oder die andere Eingangsklemme des NAND-Gitters 110 auf dem Wert "0", und folglich ist die Ausgangsklemme dieses NAND-Gatters immer auf "1" als Folge dieser Eingangszustände. Das veranlaßt den Ausgang des ODER-Gatters 111, dem NAND-Gatter 110 zu folgen und an dem Schaltungspunkt g den Wert "1" anzunehmen. Das stellt denselben Zustand dar, der vorherrschte, als der Wert des Signals γ "1" war, und die Ausgangsklemme 121 des Flip-Flop 114 ist also auf dem Wert "1" und bewirkt das Schließen des Schalters 128 in Fig. 14, so daß das Signal A zur Ausgangsklemme 64 übertragen wird.If γ = 0, this indicates that there is an error in either the trimmed primary signal A ' or in the secondary signal B being compared. If it is assumed that the error in the secondary signal is B , the signal β has the value "1" and the signal α has the value "0". Consequently, the node a has the value "0" and the potential at node b at the output of the AND gate 106 corresponds to the word synchronization signal supplied to the input terminal 99 . Inverter 102 inverts the value "0" at node a to the value "1" at node c . Inverter 107 inverts the word sync pulse signal at node b and supplies this inverted sync pulse to NAND gate 108 . The states of nodes c and d cause the output of NAND gate 108 at node e to follow the word sync pulse. At the same time, the states of nodes b and c on the input terminals of NAND gate 109 cause the output of this NAND gate (f) to be the inverse of the word sync signal and, therefore, at all times opposite to the signal at point e . Therefore, one or the other input terminal of the NAND gate 110 is always at "0", and consequently the output terminal of this NAND gate is always at "1" as a result of these input states. This causes the output of the OR gate 111 to follow the NAND gate 110 and to take the value "1" at node g . This represents the same state that prevailed when the value of the signal γ was "1" and the output terminal 121 of the flip-flop 114 is therefore at the value "1" and causes the switch 128 in FIG. 14 to close that the signal A is transmitted to the output terminal 64 .

Da das Signal des UND-Gatters am Punkt a "0" ist, haben beide UND-Gatter 103 und 104 den Wert "0" an ihren Ausgangsklemmen, und folglich auch die Schaltungspunkte i und j. Diese Zustände halten die Ausgangswerte der NAND-Gatter 118 und 119 an den Punkten k und l auf "1", so daß die Ausgangsklemmen 122 und 123 der Flip-Flops 115 und 116 auf "0" bleiben und die Schalter 129 und 132 in Fig. 14 in den gezeigten Zuständen halten.Since the signal of the AND gate at point a is "0", both AND gates 103 and 104 have the value "0" at their output terminals, and consequently also the circuit points i and j . These states hold the output values of NAND gates 118 and 119 at points k and l at "1" so that output terminals 122 and 123 of flip-flops 115 and 116 remain at "0" and switches 129 and 132 in FIG hold. 14 in the states shown.

Der soeben im einzelnen beschriebene Zustand, in dem α =0, γ =0 und β =1, ist Zustand II in der folgenden Tabelle, in der WS den Wortsynchronpuls und den invertierten Wortsynchronpuls bedeuten. Der vorherige Zustand mit γ =1 ist Zustand V in der Tabelle.The state just described in detail, in which α = 0, γ = 0 and β = 1, is state II in the following table, in which WS mean the word synchronization pulse and the inverted word synchronization pulse. The previous state with γ = 1 is state V in the table.

Wenn ein Fehler in dem primären Signal A ist, aber keiner in dem sekundären Signal B, ist der Wert von α "1" und der Wert von β "0". Der Wert von γ ist "0". Das ist Zustand III in der Tabelle und braucht nicht in Worten beschrieben zu werden. If there is an error in the primary signal A but none in the secondary signal B , the value of α is "1" and the value of β is "0". The value of γ is "0". This is state III in the table and need not be described in words.

Tabelle table

Wenn das primäre Signal A und das sekundäre Signal B Fehler haben, so daß α =1 und γ =0, arbeitet die Logikschaltung gemäß Zustand IV in der Tabelle und veranlaßt, wie vorher beschrieben, den Schalter 132, in Fig. 14, einen Ersatz aus dem Speicher 131 zu holen. Dadurch werden an der Ausgangsklemme 64 drei Signale ohne Verzögerung erhältlich: Signal A als erste Wahl, Signal B als zweite Wahl und das in dem Speicher 131 gespeicherte Signal als dritte Wahl. If primary signal A and secondary signal B have errors such that α = 1 and γ = 0, the logic circuit operates according to state IV in the table and, as previously described, causes switch 132 in FIG. 14 to replace it fetch from memory 131 . As a result, three signals are available at the output terminal 64 without delay: signal A as the first choice, signal B as the second choice and the signal stored in the memory 131 as the third choice.

Zustand I stellt einen Zustand dar, bei dem die Analyse des CRC-Code in jedem der Decoder 54 und 55 anzeigt, daß weder in dem Signal A noch in dem Signal B ein Fehler ist, so daß α =β =0. Die Feststellung γ =0 bedeutet aber, daß die wichtigsten Bits der zwei Signale nicht koinzidieren, so daß wenigstens eines von ihnen einen Fehler haben muß. Das erfordert, daß der Fehler so geartet ist, daß er eine genaue Verschiebung des Informationssignals oder des CRC-Signals und des Informationssignals auf einen neuen Wert verursacht, der als ein zuverlässiger und daher korrekter Wert dekodiert wird. Das Auftreten einer solchen Situation ist zwar möglich, hat aber eine sehr geringe Wahrscheinlichkeit. Die Logikschaltung 63 ist so ausgelegt, daß sie in diesem Zustand das primäre Signal A zum Durchlaufen der Ausgangsgatterschaltung 61 zur Ausgangsklemme 64 wählt.State I represents a state in which analysis of the CRC code in each of decoders 54 and 55 indicates that there is no error in either signal A or signal B , so that α = β = 0. However, the determination γ = 0 means that the most important bits of the two signals do not coincide, so that at least one of them must have an error. This requires that the error be such that it causes the information signal or the CRC signal and the information signal to be accurately shifted to a new value which is decoded as a reliable and therefore correct value. Such a situation is possible, but has a very low probability. The logic circuit 63 is designed such that in this state it selects the primary signal A to pass through the output gate circuit 61 to the output terminal 64 .

Fig. 15A zeigt die Wirkung der Erfindung bei der Überwindung eines impulsartigen Rauschens, das sich über drei zusammengesetzte Digitalworte erstreckt, die die primären Signale A₁ bis A _{i +2} und die in diesem Intervall gruppierten sekundären Signale B _{i -18} bis B _{i -15} umfassen. Wie in Fig. 3F angedeutet, ist das ein horizontales Zellenintervall. FIG. 15A shows the effect of the invention in overcoming a pulsed noise that extends over three composite digital words, the primary signals A ₁ to A _{i +2} and the grouped in this interval secondary signals B _{i -18} to B _{i - 15} include. As indicated in Fig. 3F, this is a horizontal cell interval.

Wie in Fig. 15B gezeigt, kann die Logikschaltung 63, nachdem die zusammengesetzten Wortsignale getrennt und die fehlerfreien primären Signale A _{i -18} bis A _{i -15} mit den fehlerhaften sekundären Signalen B _{i -18} bis B _{i -15} zusammen in dasselbe Zeitintervall gebracht worden sind, mit Leichtigkeit die fehlerfreien primären Signale zur weiteren Verarbeitung auswählen, zum Beispiel in dem Serien/Parallel-Wandler 13 und darüber hinaus. As shown in FIG. 15B, after the composite word signals are separated and the error-free primary signals A _{i -18} to A _{i -15 are combined} with the faulty secondary signals B _{i -18} to B _{i -15} , the logic circuit 63 can be brought together in the same time interval have been selected with ease the error-free primary signals for further processing, for example in the series / parallel converter 13 and beyond.

Auf die gleiche Art kann, wenn die fehlerhaften Signale A _i bis A _{i +3} mit den verwandten fehlerfreien sekundären Signalen B _i bis B _{i +3} in dasselbe Zeitintervall gebracht worden sind, die Logikschaltung 63 leicht die fehlerfreien sekundären Signale zur weiteren Verarbeitung auswählen. Auf diese Weise wird der Vorteil der Erfindung erhalten.In the same way, if the faulty signals A _i to A _{i +3} have been brought into the same time interval with the related faultless secondary signals B _i to B _{i +3} , the logic circuit 63 can easily select the faultless secondary signals for further processing. In this way the advantage of the invention is obtained.

Claims

1. Method for reducing errors in the processing of digital signals grouped in words,
in which a first word with a certain number of bits is formed from a certain number of digital signals,
in which a second word is formed on the basis of the same digital signals,
where one of the words is delayed over the other word,
where the first error check bits are added to the first word, and
where second error check bits are added to the second word,
characterized,
that the second word is formed from only a part of the first word containing the highest and higher order bits so that the total number of bits of the second word and the added second error check bits is less than the total number of bits of the first word and the added first error check bits and
that the undelayed word and the delayed word are interleaved in the manner of the code spread together with other first and second words obtained on the basis of other digital signals.

2. The method according to claim 1, characterized in that the first and second error check bits each consisting of P bits are CRC error check bits.

3. The method according to claim 2, characterized in that the number of bits of the CRC-secured second word is 2 P bits less than that of the CRC-secured first word.

4. The method according to any one of the preceding claims, characterized in that the first word is 32 bits, the second word 24 bits and the first and second Error check bits have a total of 8 bits.

5. The method according to any one of claims 1 to 4, characterized in that the time base of the words compressed before or after nesting and after transmission and / or recording expanded and deinterleaved for playback will and the time delay of first and second words is eliminated.

6. The method according to claim 5, characterized in that the first and the second Word is checked for errors that if neither the first nor the second word is an error has chosen the first word for transmission and that if only the first word made a mistake has chosen the second word for transmission becomes.

7. The method according to claim 6, characterized in that an error-free recognized first word is saved in each case and then reused to cover up errors, if when checking for errors neither the time following first word is the one derived from this second word is recognized as error-free.

8. Device for carrying out the method according to one of the preceding claims,
with a first device which forms a first word with a specific number of bits from a specific number of digital signals,
with a second device that forms a second word based on the same digital signals,
with a delay device which delays one of the words from the other word,
with a first circuit arrangement that adds first error checking bits to the first word,
with a second circuit arrangement that adds second error check bits to the second word,
characterized,
that the second word (B) is formed from only a part of the first word (A) containing the highest and higher order bits so that the total number of bits of the second word (B) and the added second error check bits is less than the total number of bits of the first word (A) and the first error check bits added and
that the undelayed word and the delayed word are interleaved according to the type of code spread together with other first and second words ( A _i , B _{i ± n} ) obtained on the basis of other digital signals.

9. The device according to claim 8, characterized in that a gate circuit ( 30 ) is provided for alternating serial transmission of the delayed and undelayed word ( A _i , B _{i ± n} ).

10. Device according to one of claims 8 or 9, characterized in that time compression circuits ( 22, 26 ) are provided for compressing the time base of the words (A, B) before or after their interleaving.

11. The device according to claim 10, characterized in that the time compression circuits ( 22, 26 ) have memory devices ( 33, 34 ) for receiving the serial data signals,
which store the received bits with an input clock ( 33 W , 34 W) and with a higher read clock ( 33 R , 34 R) the bits thus stored are read out at a higher speed,
and that the input and output data signals are routed via switches ( 32, 36 ) to and from the memory devices ( 33, 34 ) so that the output data signals are separated into spaced groups of signals with higher bit speeds.

12. The apparatus according to claim 11, characterized in that the compression of the time base compresses the duration of the words (A, B) in a ratio of 2: 1.

13. Device according to one of claims 10 to 12, characterized in that a first ( 23 ) and a second ( 27 ) CRC encoder are provided,
which form a first and a second test code signal from the first and second word (A, B) and
that gate circuits ( 24, 28 ) are provided which are connected to the corresponding time compression circuits ( 22, 26 ) and the respective CRC encoders ( 23, 27 ) for generating a composite digital word signal consisting of an interval of a predetermined length of the first word (A ) , an interval of a predetermined length of the first test code signal (CRC), an interval of a predetermined length of the second word (B) and an interval of a predetermined length of the second test code signal.

14. Device for decoding digital signals which have been encoded according to one of claims 1 to 8, characterized in that
that a decoding gate ( 52 ) is provided for separating each interval of the first word (A) and each interval of the first test code signal from each interval of the second word (B) and each interval of the second test code signal,
that a first test decoder ( 54 ) connected to the decoding gate ( 52 ) is provided for decoding the first word (A) and the first test code signal and for generating a logical signal ( α ) depending on an error in the first section of the digital word signal,
that a second test decoder ( 55 ) connected to the decoding gate ( 52 ) is provided for decoding the second word (B) and the second test code signal and for generating a second logic signal ( β ) , depending on an error in the second section of the digital word signal and
that a switching device ( 128, 129, 132 ) is provided which is connected to the first ( 54 ) and the second ( 55 ) decoder and to an output terminal ( 64 ) and is controlled by the first ( α ) logic signal in such a way that either the first (A) or the second (B) word is switched through to the output terminal ( 64 ).

15. The apparatus according to claim 14, characterized by a connection ( 51 ),
a delay circuit ( 53 ) which can optionally be connected to the connection ( 51 ) in order to bring the interleaved first and second words (A, B), which carry essentially the same information , into temporal coincidence,
a comparison circuit ( 62 ) connected to the delay circuit ( 53 ) and the connection ( 51 ) for comparing each first and second digital word and for generating a logic signal (gamma) depending on the correspondence of the redundantly transmitted information.

16. The apparatus according to claim 14 or 15, characterized in
that the second word (B) has only the highest and higher order bits of the first word (A) and
that a cutting device ( 60 ) is provided for cutting off each part of the first word so that the same parts of the word can be compared.

17. The apparatus according to claim 16, characterized by
switching means ( 128, 129, 132 ) connected to the comparison circuit ( 62 ) for selecting the first word (A) if the compared word parts are identical.

18. Device according to one of claims 15 to 17, characterized by
a decoder ( 54 ) connected to the connection ( 51 ) for generating a second logic signal ( α ) depending on an error in the first word (A) and
a logic circuit ( 63 ) which is connected to the decoder ( 54 ) and to the switching device ( 128, 129, 132 ) which can be actuated by the second logic signal ( α ) to select the first word (A) if it is error-free is.

19. The apparatus according to claim 18, characterized in
that the delay circuit ( 53 ) is connected in series between the terminal ( 51 ) and the decoder ( 54 ).

20. Device according to one of claims 18 or 19, characterized by
a second decoder ( 55 ) connected to the connection ( 51 ) for generating a third signal ( β ), depending on an error in the second word (B) , the logic circuit ( 63 ) being connected to the second decoder ( 55 ) in order to To actuate a switch of the switching device ( 128, 129, 132 ) by the third logic signal ( β ) and to select the second word (B) if the first word (A) is faulty and the second word (B) is faultless.

21. The apparatus according to claim 20, characterized by
a memory ( 131 ) for storing and repeating a previously selected word, the logic circuit ( 63 ) being responsive to the first, second and third logic signals so as to switch ( 132 ) the switching means ( 128, 129, 132 ) actuated that he selects the previously selected word when errors occur in the first and second words that control the generation of the second ( α ) and third signals ( b ) .