DE2630197B2

DE2630197B2 -

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Publication number: DE2630197B2
Application number: DE2630197A
Authority: DE
Inventors: Charles Joseph San Diego Calif. Fassbender (V.St.A.)
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1975-07-07
Filing date: 1976-07-05
Publication date: 1978-06-15
Also published as: JPS529406A; GB1513634A; DE2630197C3; FR2317702A1; FR2317702B1; US4009490A; CA1067998A; JPS623498B2; DE2630197A1

Description

Die Erfindung betrifft eine Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem mit einer Leseschaltung zum Lesen von auf einem bewegbaren magnetischen Aufzeichnungsträger in einem selbsttaktenden Code aufgezeichneten Daten mit Schaltungen zum Verbinden der Leseschaltung mit einem Taktgenerator, der Taktsignale mit einer Frequenz erzeugt, die abhängig von den an ihn angelegten Datensignalen ist, mit einer Rastersignalerzeugungsschaltung, die mit dem Taktgenerator verbunden ist und die beim Auftreten von Taktsignalen Signale erzeugt, die Rasterintervalle definieren, innerhalb denen das Auftreten von Datensignalen erwartet wird, und mit einer Datendetektorschaltung, die mit der Rastersignalerzeugungsschaltung verbunden ist, und mit Verbindungsschaltungen zur Lieferung von Datenausgangssignalen in Abhängigkeit von den innerhalb der Rasterintervalle auftretenden Datensignalen.

In z. B. aus der US-Patentschrift 37 94 987 bekannten Datenwiedergewinnungssystemen der vorgenannten Art wurde festgestellt, daß in dem Zeitmuster der gelesenen Daten zufällige Verschiebungen auftreten, die von verschiedenen Faktoren, wie leichte Veränderungen in der Gleichmäßigkeit des magnetischen Aufzeichnungsträgers, asymmetrische Lesekopfwindungen und ungleichförmige Schreibströme, abhängen. In Verbindung mit zufälligen Verschiebungen führen solche Veränderungen in Signalen zu fehlerhaften Auswertungen der abgelesenen Informationen. Aus der US-Patentschrift 37 94 987 ist ein System der eingangs genannten Art bekannt, bei dem zur Reduzierung der vorgenannten Fehler auf einem magnetischen Aufzeichnungsträger vorangestellte Testdaten aufgezeichnet werden, die vorbestimmte Zufallsverschiebungen aufweisen, welche gelesen werden und wobei die wiedergewonnenen Datenausgangssignale mit den vorbestimmten Testdaten verglichen werden. Die Zeitperioden von zwei monostabilen Multivibratoren, die in den Rastersignalerzeugungsschaltungen verwendet werden, werden manuell so lange verändert, bis bei den wiedergewonnenen Testdaten die Fehlerrate auf ein Minimum absinkt, wodurch eine gewünschte Justierung der Rastersignale erreicht wird.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Datenwiedergewinnungssystem der eingangs definierten Art aufzuzeigen, in dem die Aufzeichnung von vorlaufenden Daten nicht mehr nötig ist

Diese Aufgabe wird gelöst durch eine Testdatenerzeugungsschaliung, die Testdatensignale erzeugt, durch die vorbestimmte Testdaten dargestellt werden, durch eine Modussteuerschaltung, durch die wahlweise die Leseschaltung oder die Testdatenerzeugungsschaltung mit den genannten Verbindungsschaltungen verbunden werden und die Verbindungsschaltungen Zeitsteuerschaltungen enthalten, die empfindlich sind in bezug auf Steuersignale zur wahlweisen Steuerung der Synchronisation der gelesenen Datensignale und der Testdatensignale in bezug auf die Rastersignale.

Ein weiterer Vorteil des Datenwiedergewinnungssystems gemäß der Erfindung ist es, daß die manuelle justierung von Schaltungskomponenten vermieden wird.

Im folgenden wird die Erfindung anhand eines Beispiels im einzelnen beschrieben, wobei Bezug auf die Zeichnungen genommen wird, in diesen zeigen

Fig. IA und IB in zusammengefügter Form ein Prinzipschahbild des erfindungsgemäßen Datenwiedergewinnungssystems,

F i g. 2 eine Wellenform zur Darstellung von codierten Daten,

Fig.3 ein Prinzipschaltbild eines Testdatengenerators,

F i g. 4 ein Zeitdiagramm der in dem Testdatengenerator gemäß F i g. 3 auftretenden Wellenformen,

Fig.5 ein Diagramm, das die Synchronisation der Testdaten zeigt und

Fig.6 ein Zeitdiagramm zur Erläuterung der Arbeitsweise des Systems gemäß F i g. IA und 1B.

Im folgenden wird auf Fig. IA und IB Bezug genommen, die zusammen ein Blockschaltbild darstellen. Selbsttaktende Daten, die nach einem modifizierten Frequenzmodulationsverfahren codiert sind, werden von einem Speicher 10, der z. B. ein Magnetplattenspeicher sein kann, abgelesen. Die Digitaldaten werden durch eine Reihe von Flußübergängen auf einem magnetischen Aufzeichnungsträger dargestellt, die während einer Bewegung des Aufzeichnungsträgers von einem elektromagnetischen Übertragungskopf 12 gelesen werden. Der Übertragungskopf 12 liest die in einer Datenspur 14 aufgezeichneten Flußübergänge ab, die während einer Reihe von Zeitperioden auftreten. Diese Zeitperioden werden als »Zellen« oder »Bitperioden« bezeichnet, wobei jede Bitperiode in zwei gleich große Zeitperioden aufgeteilt ist Unter einem modifizierten Frequenzmodulationsverfahren (MFM) zur Codierung von Daten wird hier die Darstellung einer Binärziffer (z. B. »1«) durch einen Flußübergang von vorgegebener Richtung verstanden, der während der zweiten Hälfte einer Bitperiode auftritt, wobei eine andere Binärziffer (z. B. »0«) durch einen Flußübergang einer vorgegebenen Richtung dargestellt wird, der während der ersten Hälfte einer Bitperiode auftritt, ausgenommen, wenn z.B. die »0« der »1« folgt. In diesem Fall wird die »0« durch die Abwesenheit eines Flußübergangs von vorgegebener Richtung während der zugeordneten Bitperiode dargestellt. In F i g. 2 ist eine A/FA/-codierte (Spannungs-)Wellenform gezeigt, die das Bitmuster 001100 darstellt. Die erwähnten Bitperiodenbegrenzungen sind durch gestrichelte Linien angedeutet Die Bitperiode A zeigt einen ansteigenden Flußübergang, wodurch eine »0« während der ersten Hälfte dieser Bitperiode dargestellt wird. Die Bitperiode B weist einen nacn positiv gehenden Spannungsübergang während der zweiten Hälfte der Bitperiode auf, wodurch eine »1« dargestellt wird.

Während der Bitperiode Cwird eine »0« dargestellt, die einer »1« folgt, dh, daß in diesem Fall in dieser Bitperiode kein Spannungsübergang auftritt, wie im vorangehenden Zusammenhang erläutert wurde. Die Auswahl zur Darstellung der beiden positiven Übergän ge und eines speziellen Bits, das dadurch dargestellt wird, ist willkürlich für Erläuterungszwecke vorgenommen worden.

Die in F i g. 2 dargestellte Wellenform stellt MFM-codierte Daten dar, die durch den Übertragungskopf 12

is von der Datenspur 14 abgelesen wurden und die durch einen Lesesignalverarbeitungskreis 16 (RSP) regeneriert wurden und als ÄDÄT-Signal an einen Auswahlkreis 20 übertragen werden. Der Kreis 16 enthält Impulsformungsschaltungen und Treiberschaltungen, die in allgemein bekannter Weise aufgebaut sind.

Die Modussteuerlogik 22 in der Speichersteuereinheit erzeugt Teststeuersignaie TMFMX und TMFMJ, welche an den Auswahlkreis 20 über entsprechende Leitungen 24 und 25 übertragen werden. Wenn die TMFMl- und 7iVfFAi/-Signale beide während einer normalen Datenwiedergewinnungsoperation unwirksam sind, so wird ein NAND-Glied 26 über einen Inverter 28 und 29 wirksam und überträgt das RDAT-Signal das an dieses an einen dritten Eingang über eine Leitung 18 angelegt wird. Das RDAT-S\gna\ wird über ein NAND-Glied 32 und einen Inverter 33 an die Modussteuerlogik 22 über die Leitung 36 übertragen. Während ausgewählter Zeitperioden in einer normalen Operation wird, wenn die Modussteuerlogik

J5 22 unwirksam ist, d. h, wenn sie z. B. nicht für eine Leseoperation für die Speichereinheit 10 verwendet wird, sie den Auswahlkreis 20 aktivieren, um eine Datenreihe von einer anderen Quelle für Testzwecke zu liefern.

Ein Testdatengenerator 40 liefert Datenbitreihen MFM und MFM] zum Testen des Datenwiedergewinnungskreises der Speichersteuereinheit. Das TMFMX-Signal von der Modussteuerlogik 22 läßt die AfFAf-Signalreihe über die Eingangsleitung 24 durch Wirksam- machen der NAND-Glieder 42 eintreten; das TMFMJ-Signal bewirkt, daß die AfFAf/-Signalreihe über das NAND-Glied 44 gegeben werden kann. Wenn eines der Testsignale TMFM1 oder TMFMJ wirksam ist, so wird das NAND-Glied 26 unwirksam durch ein Signal von

dem korrespondierenden Inverter 28, 29. Ähnlich bewirkt das 7MFAfI-Signal, daß das NAND-Glied 44 über den Inverter 28 unwirksam wird und das rAfFA/y-Signal, daß das NAND-Glied 42 über den Inverter 29 unwirksam wird. Somit wird nur eine Datenreihe durch das Tor 32 zu einer Zeit hindurchgelassen.

Die in dem Speicher 10 aufgezeichneten Daten sind in Form von Maschinenwörtern aufgezeichnet, die in diesem Zusammenhang mit »Blöcken« bezeichnet werden. Während einer Schreiboperation werden bestimmte Ziffern von der Speichersteuereinheit erzeugt, die nicht zur Darstellung von Daten verwendet werden und die in jedem Datenblock eingeschlossen sind. Diese speziellen Ziffern, die als Abstandsziffern bezeichnet werden, steuern Teile, die für die Speicherorganisation der Speichersteuereinheit verwendet werden. Die Abstandsziffern können verschiedene Formate aufweisen, die abhängig sind von der speziellen Art der

Vorrichtung und der Steuervorrichtung, die zur Speicherung der Information und der Wiedergewinnung dieser Findereinheit verwendet werden.

Das Datenwiedergewinnungssystem nach F i g. 1 enthält einen spannungsgesteuerten Oszillator (VCO) 46, einen Rückkopplungskreis 48, einen Datentrennkreis 50 und Phasendetektorkreise 52. Der Oszillator 46, der Rückkopplungskreis 48 and ein Phasendetektor, der z. B. ein Servophasendetektor (SPD) 54 sein kann, bilden einen phasenstarren Oszillator (PLO), der auch als phasenstarre Schleife bezeichnet wird und der auf einer Ausgangsleitung 56 Zeitsteuersignale 7VCO erzeugt. Das TVCO-Signal ist in bezug auf die Basisfrequenz des Speichers und des Rückgewinnungssystems phasenstarr, da jegliche Differenz festgestellt wird, die zwischen einem Eingangssignal und dem TVCO-Ausgangssignal vorhanden ist und da eine entsprechende Justierung des Oszillators 46 bezüglich seiner Frequenz vorgenommen wird. Der phasenstarre Oszillator enthält die Teile 46,52 (F i g. 1) und stellt eine Kombination von herkömmlichen Bauelementen dar. Zum Beispiel kann ein phasenstarrer Kreis von Motorola mit der Bezeichnung MC 14024B, MC 14044B und MC 14046B verwendet werden. Die Basisfrequenz der hier beschriebenen Ausführung liegt bei etwa 14,2 MHz.

Die Art der Arbeitsweise des Datenwiedergewinnungssystems ist abhängig von der Art der Eingangssignale, die abgelesen werden. Drei Operationsarten sind in dem in Fig. 1 gezeigten System möglich: Diese sind mit »Servo«, mit »Verriegelung« und mit »Normalmodus« bezeichnet. Der Servomodus wird während einer Schreiboperation wirksam, um eine zwangsweise Synchronisation der Daten, die in der Spur 14 aufgezeichnet sind, so exakt wie möglich mit der tatsächlichen Geschwindigkeit des Plattenantriebs, die durch Zeitmarkierungen in einer Taktspur 62 feststellbar sind, zu synchronisieren. Während einer Leseoperation wird die den Daten innewohnende zeitliche Steuerung von diesen abgeleitet. Somit wird beim Beginn einer Leseoperation der Datenwiedergewinnungskreis von dem Servomodus auf den Verriegelungsmodus umgeschaltet. Beim Arbeiten im Verriegelungsmodus ist ein PLO-Synchronisationsmerkmal zusammen mit den Abstandsziffern in der Spur 14 der aufgezeichneten Informationen enthalten. Ein Beispiel für ein solches Synchronisationsmerkmal, das während dem Arbeiten im Verriegelungsmodus erkannt wird, ist eine vorbestimmte Anzahl von fortlaufenden »0«en. Ein derartiges Signal liefert ein Einphasensignal mit der Basisfrequenz der Daten, die mit dem PLO schneller verriegelt werden als ein normales Datensignal, das mehrphasig ist. Nachdem eine vorbestimmte Anzahl von PLO-Synchronisationsziffern gelesen wurde und der PLO entsprechend arbeitet, wird der spannungsgesteuerte Oszillator (VCO) auf der Ausgangsleitung 86 Signale erzeugen, deren Basisfrequenz mit der Selbsttaktierungsfrequenz der Daten übereinstimmt, und die Arbeitsweise wird dann von dem Verriegelungsmodus auf den normalen Modus zum Ablesen der nachfolgenden Datcnsignale umgeschaltet.

Ein getrennter Phasendetcktor ist jeder der drei Arbeitsarten zugeordnet. Der Servophasendetektor 54 empfängt ein Servosignal von dem RSP-Krcis 16 über den Auswahlkreis 20. Die Scrvozeilmarkcn werden durch einen Magnetkopf 60 von der Taktspur 62 der Spcichcrcinhcit 10 gelesen. Das Servosignal hat in der vorangehend beschriebenen Anordnung eine Periodendauer von etwa 1,13 Mikrosekunden und wird über das NAND-Glied 64 des Auswahlkreises 20 dem Servophasendetektor 54 unter Steuerung des Servoselektionssignals SS von der Modussteuerlogik 22 zugeführt. Das SS-Signal wird jeweils wirksam, wenn eine Vorrichtung, z. B. die Vorrichtung 10, ausgewählt wird und im Servomodus arbeitet. Wenn keine Vorrichtung ausgewählt ist oder wenn der Kreis getestet wird, ist das SS-Signal unwirksam und ein simuliertes Servosignal

ίο DOA wird an dem Testdatengenarator 40 über ein NAND-Glied 66 auf eine Eingangsleitung 68 des Servophasendetektors 54 übertragen. Eine weitere Eingangsleitung 70 des Servophasendetektors 54 empfängt ein VCO/16-Signal von einem Binärzähler 72 in der Rückkopplungsschleife des Phasenverriegelungsoszillators.

In F i g. 1 durchlaufen die Eingangsdatensignale auf der Leitung 36 eine mit Abgriffen versehene Verzögerungsleitung 74. Eine Anzahl von Abgriffen der Verzögerungsleitung 74 ist mit entsprechenden Zahlen 3, 9, 15, 21 und 27 versehen, die jeweils die Verzögerungen in Nanosekunden für jeden Abgriff angeben. Beim Arbeiten im Verriegelungsmodus wird das auf der Leitung 36 ankommende Eingangssignal um 21 Nanosekunden verzögert und der Eingangsleitung 76 des Fix-Phasenverriegelungskreises (FPD)H zugeleitet. Die Zunahme der Verzögerung auf der Verzögerungsleitung 74 wurde hier willkürlich festgesetzt. Es können spezielle Verzögerungszeiten gewählt werden, um eine Optimierung der Position des TVCOZeitsteuerungssignals auf der Leitung 56 zu bewirken und diese exakt mit den Eingangsdatenbitübergängen zu positionieren. Der Binärzähler 72 enthält bistabile Stufen FVl-4, die ein VCO/2-Rückkopplungssignal von der bistabilen Stufe FVl zu einem zweiten Eingang 80 des Phasendetektors 78 liefern. Der Verriegelungsmodus wird wirksam indem ein Steuersignal FSYN von der Modussteuerlogik 22 über eine Leitung 82 an einen Multiplexer 84 übertragen wird. Der Multiplexer 84 spricht auf das wirksam gemachte FSVW-Signal an, um das Ausgangssignal des Phasenverriegelungsdetektors auf die Eingangsleitung des Oszillators 46 zu übertragen. De; weiteren ist der Multiplexer 84 empfänglich für das ÄSYN-Lesesynchronisationssignal, das von der Modus· steuerlogik 22 über eine Leitung 86 empfangen wird, se daß die Ausgangssignale von dem normalen Sperrpha sendetektor (NPD) 88 über den Multiplexer 84 an der Oszillator 46 übertragen werden können. Wenn wedei das FSYN- noch das ÄSVW-Signal wirksam ist, wird dei Ausgang des Servophasendetektors 54 zu dem Oszilla tor 46 wirksam. Die Modussteuerlogik 22 empfang Steuerinformationen von den Abstandsziffern dei Eingangsdatenreihe über eine Leitung 89 und Steuerst gnale CS von einer externen Quelle (nicht gezeigt), di<

z. B. ein Speichersubsystemmikroprozessor oder eil Zentralprozessor sein kann.

Der Normalphasenverriegelungsdetektor 88 emp fängt das Dateneingangssignal verzögert über di( Abgriffe 9 und 27 der Verzögerungsleitung 74. Di«

w) Abgriffe 9 und 27 bilden ein Zeitfenster, in dem erwarte wird, daß ein MFM-Datenübergang auftritt. Di< Eingangssignalc von den Abgriffen 9 und 27 wcrdei entsprechend mit den TVCO-Zeitsignalen von den Oszillator 46 verglichen und von ihnen ein Komplemcn

''5 durch einen lnvcrtcr90 erzeugt.

Im folgenden wird auf Fig.3 Bezug genommen, w< ein prinzipielles Blockschaltbild eines Tcstdatcngcncra tors 40, der in Fig.) ebenfalls gezeigt ist, enthalten is

Seine vollständige Beschreibung ist in der ebenfalls von der Anmelderin zeitgleich eingereichten Anmeldung DT-OS 26 30 160 beschrieben.

Ein frei laufender Taktsignalgenerator 100 erzeugt OSC-Taktsignale, von denen alle Zeitfunktionen für den Testdatengenerator 40 abgeleitet werden. Die OSC-Signale werden in Form symmetrischer Wellenformen erzeugt und weisen eine Periodendauer von 70,4 Nanosekunden auf. Ein herkömmlicher Binärzähler 102 enthält bistabile Stufen Fl - F8, die in zwei Stufen 102a und \02b aufgeteilt sind. Jede Stufe enthält vier hintereinandergeschaltete bistabile Stufen. Dem Binärzähler 102 werden über eine Leitung 103 die OSC-Impulse zugeführt, worauf dieser Ausgangssignale DOl- DO 8 erzeugt. Obwohl in dem hier gezeigten Beispiel ein 8-Bit-Binärzähler beschrieben wird, liegt es im Rahmen der Erfindung, auch Zähler mit mehr Stufen zu verwenden. Es könnte eine längere AiFAf-Code- Bitkette gewünscht werden als sie mit einem 8-Bitzähler erzeugt werden kann. Die ziffernmäßige Bezeichnung eines jeden der Binärzählerausgangssignale DOi-DOS bezeichnet in herkömmlicher Weise das Verhältnis zwischen der Periode der Eingangstaktsignale und der Periode der entsprechenden Ausgangssignale. Zum Beispiel bedeutet dies, daß die Periodendauer fürdas DO 3-Signal 70,4 nsec x2^! = 563 nsec beträgt.

Die AfFAf-Codierlogik 104 empfängt Impulse von dem Taktsignalgenerator und dem Binärzähler 102. Wie aus den Fig.3 und 4 hervorgeht, werden die Taktsignale an den Takteingang C eines AiFA/-bistabilen Kreises 106 angelegt, wodurch dieser zur Zeit 11 geschaltet wird, wenn ein wirksames Signal an dem D-Eingang von dem NAND-Glied 108 anliegt. Die bistabile Stufe 106 reagiert auf einen positiven Übergang des Taktsignals an dem C-Eingang und wechselt dadurch ihren Zustand von Q nach Q wenn an dem Eingang D der gleiche Zustand wie am Q-Ausgang anliegt. Mit anderen Worten gesagt, die bistabile Stufe 106 nimmt einen Zustand an, der mit dem Eingangszustand an dem Eingang D korrespondiert als Antwort auf einen positiven Übergang im Taktsignal an dem C-Eingang. Wenn das DO 8-Signal einen hohen Zustand aufweist, folgt das NAND-Glied 108 dem Anstieg des DO 1-Signals über ein NAND-Glied 110 und einen Inverter 112. Das NAND-Glied 110 wird durch das DOS-Signal über ein NAND-Glied 114 und einen Inverter 116 wirksam gemacht. Aus F i g. 4 geht hervor, daß die AiFAf-Wellenform, die am Ausgang Q der bistabilen Stufe 1106 erzeugt wird, in bezug auf die Datenperioden, die durch die gestrichelten Linien dargestellt sind, jeweils zwei Perioden der Taktsignale OSC einnehmen. Der positive Spannungsanstieg des A/FAf-Signals zur Zeit 11 während der ersten Hälfte der Bitperiode stellt eine binäre »0«, wie im vorangehenden im Zusammenhang mit F i g. 2 beschrieben wurde, dar. Die MFM-bistabile Stufe wird durch das nächste Taktsignal zur Zeit /2 zurückgesetzt, wenn an den D-Eingang ein niedriger Wert anliegt. Somit wird diese Stufe fortlaufend bei jeder Bitperiode ihren Zustand ändern, um eine Reihe von binären »0«-Signalen zu erzeugen, bis das DO 8-Signal zur Zeit f3 einen niedrigen Wert annimmt. Nach der Zeit f3 wird der D-Eingang der Stufe 106 abwechselnd durch die NAND-Glieder 1110 und 118 in Reaktion auf das Ausgangssignal des NAND-Gliedes 114 gesteuert. Wenn das DO 3-S!ignal einen niedrigen Wert aufweist, wird das NAND-Glied HO durch einen hohen Ausgangswert des NAND-Gliedes 114 wirksam. Das NAND-Glied 108 kann fortlaufend der Veränderung von DO1 folgen. Wenn das DO 3-Signal einen hohen Wert annimmt, wird der niedrige Ausgangswert des NAND-Gliedes 114 das NAND-Glied 108 über das NAND-Glied 118 und den Inverter 120 wirksam machen. Das NAND-Glied 108 folgt somit der Änderung des DO !-Signals, wenn das DO3-Signai einen hohen Wert aufweist und die Stufe 106 schaltet auf den positiven Wert während der zweiten Hälfte der

to Bitperiode. Gemäß der A/FAf-Codiertechnik gibt es keine positive Veränderung des A/FAf-Signals während der »OVBitperiode, die einer »1 «-Bitperiode folgt, wie das z. B. zur Zeit 14 (F i g. 4) der Fall ist

Die A/FAf-Codierlogik 104 erzeugt eine Reihe von

»O«-Bits für etwa 9 Mikrosekunden oder 64 Bitperioden, während das DO 8-Signal einen hohen Wert aufweist Wenn das DO 8-Signal niedrig ist, erzeugt die A/FAf-Codierlogik eine Reihe von abwechselnden Paaren von »l«en und »0«en, und zwar wiederum für 64 Bitperioden. Maschinenorientierte Worte enthalten gewöhnlich Bitgruppen, die als Bytes bezeichnet werden. Beispielsweise können 8-Bit-Bytes verwendet werden, wobei jedes zwei hexadezimalcodierte Binärzeichen enthalten kann. F i g. 4 zeigt unter Bezugnahme auf die Zeichen 120 die Auswahl der Bytegrenzen, die in einer solchen Organisation dür A/FAi-Signale verwendet werden können. Bei einer derartigen Organisation erzeugt der A/FAf-Codierkreis 140 an seinem Ausgang eine Datenreihe, die sieben Bytes aus hexadezimalen Nullen, die hier mit (00)ie bezeichnet sind, enthält, welchen ein Byte aus (19)ie, wie in F i g. 4 dargestellt, und acht Bytes aus Datenfolgen, die mit (99)_l6... (99)₎₆(80)i6 bestehen. Dieses Muster ist besonders geeignet, da es die Formate in Kurzmaschinenaufzeichnungen simu liert, in denen Spaltenziffern mit PLO-Synchronisations- merkmalen zur Synchronisation von phasenstarren Oszillatorauslesesystemen vorhanden sind, denen ein Synchronisationsbyte und ein Datenmerkmal folgt. Die (19)i6-Bytes stellen die Synchronisationsbytes dar, denen die (99)<6... folgen, die Daten darstellen. Es wird darauf hingewiesen, daß bei dieser Organisation die Reihe aus Nullen, die das PLO-Synchronisationsmerkmal bilden, acht Bytes von (00)16 weniger einem »O«-Bit enthalten kann. Eine andere Organisation für die gleichen Datenmuster ist in F i g. 4 durch die Grenzmarkierungen 121 dargestellt. Bei dieser Organisation erzeugt die AfFAS-Codierlogik 104 acht (00)i₆-Bytes, denen acht (00)i₆-Bytes folgen. In Anbetracht der vorangehenden Ausführung ist es ersichtlich, daß die Auswahl von speziellen Organisationen von Datenreihen innerhalb der Bitmuster, die von der Codierlogik erzeugt werden, frei wählbar ist. Es ist offensichtlich, daß andere Bitmuster erzeugt werden können, indem die Codierlogik verändert wird, so daß andere Konfigurationen entstehen. Ein dem Zähler 102 ähnlicher Zähler mit einer Stufe F9 mehr würde ein Signal DO 9 erzeugen, wodurch ein codierter Bitstrang mit dreißig Bytes (oder Syllables) an Stelle der sechzehn Bytes, wie im vorangehenden beschrieben wurde,

bo erzeugt werden könnte. Andere Ausgänge des Zählers 102 können zur Erzeugung von veränderlichen Bitmustern von dem MFM-Signal verwendet werden. Zum Beispiel könnte das DO 2-Signal von dem Anschluß 123 dazu verwendet werden, das Bitmuster von »1« auf »0«

<i5 oder umgekehrt in jeder Bitperiode zu verändern, an Stelle aller anderen Bitzellen so wie bei dem DO 3-Signal der vorangehend beschriebenen Anordnung.

Das Λ/FM-Signal kann wie ein Eingangsdatensignal für den Datenwiedergewinnungskreis ausgewählt werden, wie vorangehend bereits erwähnt wurde. Die vorbestimmte Qualität des AiFAi-Testsignals, beispielsweise ein Signal, das frei von Spitzenverschiebungen ist, das nicht ausfällt und keine anderen Verzerrungen aufweist, die bei der Erzeugung eines Testsignals in einer Speichervorrichtung entstehen können, ist von Vorteil im Vergleich zu Signalen von zweifelhafter Qualität von einer Vielzahl von Quellen nach dem Stand der Technik. Um den Datenwiedergewinnungskreis der Speichersteuervorrichtung mit einem bekannten Signal von genau vorbestimmten Abweichungen zu testen, enthält der Testcodegenerator in Fig.3 Mittel zur Einleitung eines vorbestimmten Betrages an Synchronisationsfehlern in dem AiFAf-Signal zur Erzeugung eines ungünstigsten Datenmusters.

Im folgenden wird auf Fig.3 Bezug genommen, in der ein Synchronisationsfehlerkreis 124 gezeigt ist, der einen bitselektierten bistabilen Kreis 126 aufweist. An den C-Eingang des Kreises 126 wird ein Signal vom Ausgang Q des Kreises 106 angelegt

Dieses MFAf-Signal von dem Λ/FAi-bistabilen Kreis 106 wird über die Leitung 128 einem Eingang eines jeden der NAND-Glieder 130 und 132 zugeführt. Wenn der (^-Ausgang der bistabilen Schaltung 126 auf dem hohen Wert liegt, wird das dazugehörige MFM-Bit durch ein NAND-GliedJ34 über das NAND-Glied 130 geschaltet Wenn der (^-Ausgang der bistabilen Stufe 126 auf dem hohen Wert liegt und ein DL 1-Signal, das am NAND-Glied 139 über einen Inverter 136 angelegt wird, einen niedrigen Pegel aufweist, so wird das korrespondierende MFM-Bit durchgeschaltet durch den Ausgang des NAND-Gliedes 134 über das NAND-Glied 132 und eine Zwischenlogik 138-141. Zwei unterschiedliche Pfade 144, 146 werden deshalb gewählt zur Erzeugung von abwechselnden Bits des AfFM-Signals als ein MFAf/-Signal an der Ausgangsleitung 148. Ein Pfad 144 hat nur zwei Torverzögerungen; der andere Pfad /46 hat sechs Torverzögerungen. Der Unterschied in der Verzögerung der hier beschriebenen Ausführung beträgt etwa 30 Nanosekunden, was größer ist als die in den von den meisten Speichervorrichtungen gelieferten Signalen vorhandenen Verschiebungen. Das MFM]-S\gna\ liefert somit einen vorbestimmten schlechtesten Fall an Datenmustern, die geeignet sind für das Testen des Datenwiedergewinnungskreises.

In F i g. 5 ist gezeigt, in welcher Beziehung das MFA//-Signal zu dem MFM-Signal und dem <?-Ausgangssignal des bitselektierten bistabilen Kreises 126 steht. Es ist ersichtlich, daß abwechselnde Bits über den Pfad 146 (F i g. 3) verzögert werden. Eine nur begrifflich vorstellbare Regelung der Bitgrenzen zeigt in Fig.5 daß das A/FAf/-Signal eine Bitreihe dargestellt, die eine exakt vorbestimmte Verschiebung zwischen benachbarten Bits einer jeden Reihe aufweist. Jedes der Bits in der A/FM/-Signalreihe (ausgenommen dem »Abwesenheitsbit«) ist gekennzeichnet mit einem Vorzeichen L₁ durch das ein zu spät gekennzeichnet wird oder durch E₁ durch das ein zu früh gekennzeichnet wird. Es kann aus Fig.5 entnommen werden, daß die hohen oder niedrigen Übergänge der »O«-Bits von dem MFMJ-Signal nicht länger dauern als bis zur Mitte der ersten Hälfte einer jeden Bitzelle, aber statt dessen späteren auftreten können und dann früher in bezug zu dem Mittelpunkt der korrespondierenden Bitzelle.

Das DLX -Signal liefert ein Mittel zur Auswahl anderer Qualitätsverzögerungen durch Führen von abwechselnden Bits der MFAf-Signale über einen Pfad 150, der vier Verzögerungsglieder enthält. Dies sind die Logikelemente 132,138,142 und 134.

Im folgenden wird auf F i g. 1 und auf F i g. 6, in der ein Zeitgabediagramm gezeigt ist, Bezug genommen. Der Datentrennkreis 50 enthält einen bistabilen Fenstersignalkreis 160, an den Taktsignale über eine Leitung 162 von der Verzögerungsleitung 164 angelegt werden. Das Taktsignal auf der Leitung 162 entspricht dem um 27 Nanosekunden verzögerten TVCO-Zeitgabesignal. Die Verzögerung wurde gewählt, um ein TÄ-Signal an dem Q-Ausgang der bistabilen Stufe 160 zu liefern. Das Zentrum dieses Signals erscheint am oder in der Nähe eines wechselnden positiven Überganges des TVCO- Taktsignals. Der Q-Ausgang der bistabilen Kippstufe 160 weist einen hohen Wert während der zweiten Hälfte einer Bitperiode auf, während der ^Ausgang einen hohen Wert während der ersten Hälfte der gleichen Bitperiode aufweist. Der (^-Ausgang der bistabilen Stufe 160 auf der Leitung 166 liefert somit ein Datenfenstersignal TA, das während dem Teil einer Bitperiode auftritt, während dem ein »j «-Signalübergang erwartet wird^ während der Q-Ausgang ein Datenfenstersignal TA liefert, wenn ein »O«-Signalüber gang erwartet wird..

Das 7M-Signal wird an den D-Eingang eines DATA 1 bistabilen Kreises 168 angelegt; das Τ/Ί-Signal gelangt an den D-Eingang eines DATA 0 bistabilen Kreises 180. Der Takteingangsanschluß C von beiden bistabilen Stufen 168 und 180 empfängt jeweils ein Eingangssignal von dem Multiplexer 182. Der Multiplexer 182 besteht aus herkömmlichenjogischen Schaltelementen mit fünf Eingangssignalen AD 3, RD 9, RD15, AD 21 und AD 27, die in entsprechender Weise mit den Ausgängen 3,9,15, 21 und 27 der Verzögerungsleitung 74 übereinstimmen. Ein Ausgangssignal RDSB wird selektiv auf einer

Leitung 184 erzeugt. Das ÄDSB-Signal ist das

Komplement von_ einem der_Eingangssignale AD 3, AD 9, AD 15, AD 21 und AD 27, die selektiv unter Steuerung des Signals STRB 0-2 von Modussteuerlogik 22 erzeugt werden. Wenn jceines der STKß O-2-Signale wirksam ist, so wird das ÄD3-Signal regeneriert zum ÄDSß-Signal. Das STRB O-Signal wählt das AD 9-Signal, das STRBi -Signal schaltet das ÄD15-Signal durch und_eines von beiden STÄÄO-Signalen regeneriert das ÄD21-Signal;_Das S7RS2-Signal ermöglicht die Regeneration des AD27-Signals zum RDSB-Signal auf der Leitung 184. Wenn das TA-Signal wirksam ist, antwortet die bistabile Stufe 168 auf einen positiven

Übergang des ÄDSB-Signals und macht somit deren (?-Ausgang wirksam. Die bistabile Stufe 180 reagiert auf eine positiven Übergang im /?DSß-Signal und macht den (^-Ausgang von dieser wirksam, wenn das 7/4-Signal einen hohen Wert aufweist. Die bistabilen Stufen 168 und 180 werden durch einen positiven Übergang des ÄDSÄ-Signals zurückgesetzt, das auftritt, wenn das entsprechende Eingangssignal TA, TA an dem D-Anschluß niedrig ist. Die DATA 1 bistabile Stufe 168 ist somit empfänglich für »!«-Bits und die DATAO bistabile Stufe ist somit für die »O«-Bits empfänglich.

Ein Signal zum Zurücksetzen der DATA 1 bistabilen Stufe 168 wird durch ein NAND-Glied 169 erzeugt, bevor die Erzeugung des 7~/4-Signals bewirkt wird und dieses an dem D-Eingang über der Leitung 166 anliegt.

Das TVCO-Taktsignal am Abgriff 17 der Verzögerungsleitung 164 ermöglicht, die Zurücksetzung des NAND-Gliedes 169 über einen Inverter 171 bevor die Taktung der bistabilen Datenfensterkippstufe 160 vorgenommen

wird mit dem gleichen TVCO-Signal, das durch den Abgriff 27 verzögert wird und über die Leitung 162 an den C-Eingang der bistabilen Stufe 160 angelegt wird. In der gleichen Weise wird der daten-»O«-bistabile Kreis 180 über das NAND-Glied 200 zurückgesetzt. Die Zurücksetzungsfunktion wird ermöglicht durch die DATA 1 und DATA 0 bistabilen Kreise 168 und 180, um die Erkennung der Abwesenheit eines Datenübergangs während einer bestimmten Bitperiode zu ermöglichen. Wenn das Fehlen von Bits in bestimmten Datenformaten als Steuermerkmal festgestellt wird, wird z. B. angezeigt, daß es sich um eine Teilaufzeichnung oder ein Byte handelt.

Der C?-Ausgang der DATA 1 bistabilen Stufe 168 wird in eine als Puffer wirkende bistabile Stufe 170 bei jedem aufeinanderfolgenden positiven Übergang des TVCOTaktsignals eingegeben, so daß entweder die frühen oder spaten Datenübergänge gespeichert werden. Der Q-Ausgang der bistabilen Stufe 170 wird in eine als Bitfenster wirkende bistabile Stufe 173 mit jedem positiven Übergang des Γ/4-Signals auf der Leitung 177 eingetaktet Der Q-Ausgang der bistabilen Stufe 173 ist mit einer externen Schaltung (nicht gezeigt) über eine »!«-Datenausgangsleitung 172 verbunden.

Der <?-Ausgang der DATAO bistabilen Stufe 180 wird in ein erstes Paar von »0«-Bitpufferstufen 202,204 gegeben, wenn ein positiver Übergang im TVCO-Taktsignal auftritt. Der Q-Ausgang der bistabilen Stufe 202 gelangt in einen als Puffer wirkenden bistabilen Kreis 204 bei dem positiven Übergang des 7/4-SignaIs, das über die Leitung 206 an den C-Eingang der bistabilen Stufe 204 gegeben wird. Zwei als Puffer wirkende bistabile Stufen 202 und 204 sind in der »0«-Bitdetektorlogik vorgesehen, um eine Erkennung eines »O'.-Bits zu ermöglichen, das einem »1«-Bit folgt, was durch die Abwesenheit eines Datenübergangs in dem MFM-Code angezeigt wird. Ferner dienen sie zur Erkennung der Abwesenheit einer Flanke oder das Fehlen eines »O«-Bits, das einem gültigen »O«-Bit folgt in bezug auf Steuermerkmalformate, wie vorausgehend erläutert wurde. Der Ausgang Q der bistabilen Stufe 204 wird in eine »0«-Bitfensterstufe 208 mit jedem positiven Übergang des TA -Signals auf der Leitung 177 gegeben. Der (^-Ausgang der bistabilen Stufe ist ebenfalls mit einer externen Schaltung über die »O«-Datenausgangsleitung 210 verbunden.

Ein Rücksetzkreis mit einem NAND-Glied 174 und einem Inverter 176 liefert über die Leitung 178 ein Signal zum Zurücksetzen der bistabilen Fenstersignalschaltung 160 während dem schnellen Verriegelungsmodus. Das Zurücksetzen der bistabilen Stufe 160 über die Leitung 178 sichert eine geeignete Phasenbeziehung zwischen dem Eingangsdatensignal und dem Servosignal.

Anders gesagt, das Zurücksetzen der bistabilen Stufe 160 über die Leitung 178 alternativ zu dem ZurOdcsetzen über die Takteingangsleitung 162 stellt sicher, daß die Anfangsreihe von »0«, die durch ein PLO-Synchronisationsmerkmal angezeigt wird, als »((«-Informationen anstelle von »!«-Informationen interpretiert wird.

Ein bistabiler Synchronisationsbitschaltkreis 212 wird zurückgesetzt durch ein STÄC-Signal, das dem R- Eingang dieser Schaltung zugeführt wird und von der Modussteuerlogik 22 zu Beginn einer Reihe aus »O«-Bits der Testdatenreihe zur Simulation des PLO-Synchronisationsmerkmals geliefert wird. Die bistabile Schaltung 212 bleibt zurückgesetzt bis ein »1«-Bit erkannt wird und in die bistabile Stufe 173, 212 durch das Ansteigen der Kante des 7/1-Signals vorgenommen wird. Der

Q-Ausgang der bistabilen Stufe 212 wird als R 1 DC-Si-

gnal über die Leitung 124 der Modussteuerung 22 zugeführt. Das R 1 DC-Signal dient als Anzeigesignat zur Erkennung des ersten »!«-Bits in der (19)i6 Syllable, durch die ein Synchronisationsbyte dargestellt wird. Die

Modussteuerlogik 22 bewirkt dann, daß das RSYN-Si-

gnal aufgrund des R1 DC-Signals wirksam wird.

Im folgenden wird auf F i g. 6 Bezug genommen, in

ίο der eine repräsentative zusammengesetzte Bitperiode herausgenommen ist und deren Grenzen durch gestrichelte Linien 186, 186' gekennzeichnet sind. Die Darstellung beinhaltet eine Zusammensetzung, da die Signale sowohl für die »0«- als auch für die »1«-Datenübergänge in der gleichen Bitperiode dargestellt sind, während lediglich ein Datenübergang während einer Bitperiode auftreten kann. Des weiteren sind verschiedene andere Signale, die nicht gleichzeitig in derselben Bitperiode auftreten, in F i g. 6 gezeigt, um eine geeignete Erklärung zu ermöglichen. In F i g. 6 ist ein idealer Datenübergang 188 für eine »O«-Bit gezeigt, der als ein ÄDSß-Signal auftritt und von dem RD 15-Eingangssignal abgeleitet ist. Eine schmale Torverzögerung (in der Größenordnung von 5 Nanose künden) in dem Multiplexer 182 ist in Fig.6 dargestellt. Jedes der Signale AD 3, RD 9, RD15, AD 21 und RD 27 ist in einer Position gezeigt, die in bezug auf das 7/4-Signal für ideale Datensignale auftreten würde, d. h. die Datenübergänge zeigen keine Verschiebung weder in der Torverzögerung der Datenwiedergewinnungskreisejioch_eine Spitzenverschiebung. Durch Auswahl der ÄD3, RD9, RD2\ oder ÄD27-Eingänge anstelle des RD15-Eingangs wird in F i g. 6 gezeigt, daß der ideale Datenübergang an anderen Positionen 189—192 auftreten kann. Es ist ersichtlich, daß eine große Variation von zufälligen Verschiebungen (sowohl positive als auch negative) durch den Datenwiedergewinnungskreis ausgeglichen werden kann, wenn das Idealsignal im Zentrum des JC4-Datenfenstersignals erscheint. Die Auswahl des RD 15-Signals legt das Eingangsdatensignal zentral vom Fenstersignal umrahmt. Wenn das Signal entweder nach rechts oder links aus der Zentrumslage 188 infolge der akkumulierenden Verzögerungswirkung der Schaltungen im Daten wiedergewinnungskreis herausgeschoben ist, so wird die Fähigkeit des Datenwiedergewinnungskreis zum Ausgleich von großen Verschiebungen im Eingangssignal verringert. In F i g. 6 ist beispielsweise eine »1 «-Biteingangsinfor mation 194 gezeigt, die eine feste negative Verschie bung in bezug auf das 7M-Signal aufweist. Das mit zufälligen Verschiebungen oder Synchronisationsfehlern behaftete Signal 194 kann, wie durch die gestrichelten Signale 196, 197 dargestellt ist, zu früh

⁵S oder zu spät eintreffen. Um die etwaige Größe der Verschiebung D festzustellen, wird eine Testbitreihe wie das A/FA//-Signal mit einem vorbestimmten Verzögerungsbetrag, dessen Größe sowohl in negativer als auch in positiver Richtung für die abwechselnden Bits gleich ist, als Eingang für PLO über die Verzögerungsleitung 74 (Fig. IB) verwendet. Es wird jedesmal ein Versuch gemacht, die Testbitreihe zu lesen und zu verriegeln, wenn jeweils der Multiplexer 182 gesetzt wird. Der Oszillator PLO sollte immer in der Lage sein, im

Zentrum der abgegriffenen Signale RD15 einzugreifen, wobei jedoch, wenn das ausgewählte Signal von dem Zentrum weiter weggeht, eventuell ein Lesefehler auftreten kann. Wenn beispielsweise das einen negati-

ven Synchronisationsfehler E aufweisende RDSB-Signal 196 in Fig.6 mit dem eigenen Rücksetzkreis D verbunden wird und an der Stelle 198 auftritt und es von dem RD9-S\gna\ abgeleitet ist, würde ein Lesefehler auftreten, da die bistabile Stufe DATA 1 168 nicht beim Auftreten des Signalübergangs 198 gesetzt wird, der außerhalb des T/l-Signals auftreten würde. Bei einem Vergleich des Ergebnisses der Testbitreihenlesung mit den verschiedenen Verzögerungsabschnitten, die nacheinander über den Multiplexer 182 ausgewählt werden, wird das Ausschaltsignal durch ein zwischengeschaltetes Teil in dem Datendctektorkreis festgelegt. Beispielsweise erscheinen in dem hier beschriebenen Beispiel Lesefehler mit der Wahl des ÄD9-Signals, wodurch angezeigt wird, daß ein negativer Versatz von etwa zwei Verzögerungsabschnitüen vorliegt. Die normalen Eingangsdaten, die anschließend gelesen werden, werden somit in das Zentrum des Datenfensters zurückgesetzt durch die Auswahl des /?DS5-Ausganges, der die Verschiebung zurückbewegt. Beispielsweise wird das Signal 194 mit einer Verschiebung D normal gelesen, da es durch Auswahl des J?D27-Eingangs vom Multiplexer 182 um den Betrag D zurückgesetzt wird. Das Signal 194 wird somit, wie durch das Referenzzeichen 199 dargestellt ist, in etwa in die Mitte des TM-Datenfensters gesetzt, was durch die Fähigkeit des Datenwiedergewinnungskreises zur Anpassung großer Bereiche von Verschiebungen und Synchronisationsfehlern auf die gewünschte Lage zurückzuführen ist. Die Genauigkeit, die durch dieses Verfahren erzielt werden kann, hängt von der Größe und Genauigkeit der Verzögerungsabschnitte der Verzögerungsleitung 74 ab. Alle anderen Komponenten des Datenwiedergewinnungskreises können weite Abweichungen und Toleranzen in bezug auf die Signalausbeutungszeit aufweisen. Die hier beschriebene Ausführung verwendet eine Verzögerungsleitung mit einer Verzögerung von 6 Nanosekunden zwischen den einzelnen Abgriffen. Somit können die idealen Eingangssignale mit plus oder minus f Nanosekunden in bezug auf das Zentrum des Fenster signals verschoben werden.

Zusammenfassend kann somit gesagt werden, daß der Testcodegenerator 40 eine Selbsttaktdatenreihe an den Datentiennkreis 50 in dem Datenwiedergewinnungssystem liefert. Die Testdatenreihe kann ein ideales Signal ohne sichtbare Abweichungen sein, wie sie von herkömmlichen Datenspeichervorrichtungen erzeugt wird. Des weiteren kann die Testdatenreihe ein »Schlechtester Fall-Signal mit einem Datenmuster sein, das exakt vorbestimmte Aweichungen in Form von Schrägen oder Phasenverschiebungen der Datenbits aufweist. Die Art, in der die Datentrennkreise auf die Abstufungen des Testsignals reagieren, ermöglicht die Erzeugung eines exakten Maßes für die Wirkung der Datentrennkreise unter vorbestimmten Grenzen. In Verbindung mit dem Testcodegenerator bildet eine Vorrichtung in den Datentrennkreisen Möglichkeiten zur dynamischen Feststellung der Verschiebungen, die in den Datentrennkreisen vorhanden ist. Diese Verschiebung kann dann korrigiert werden, indem die Eingangsdatenübertiänge für ein ideales Signal in die Nähe des Zentrums des Datenfensters geseitzt werden.

Der Testcodegenerator erlaubt es, daß ein »On Line«-Testen sowohl der Datentrennkreise des Speichersteuersystems als auch das Testen durch Vergleich von einzelnen Speichervorrichtungen möglich ist, d. h. daß eine erhebliche Reduzierung der frühei notwendigen vorbeugenden Wartungstestung, die vor dem Servicepersonal durchgeführt werden mußte erzielt werden kann. Vorrichtungen zum Vergleich dei vorbestimmten Testmuster mit den Mustern au! wiedergewonnenen Daten sind allgemein in der Technik bekannt und können die Zentraleinheit einer Datenver arbeitungsanlage, eine mikroprogrammgesteuerte Steuereinheit oder ähnliches enthalten.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

1. Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem mit einer Leseschaltung zum Lesen von auf einem bewegbaren magnetischen Aufzeichnungsträger in einem selbsttaktenden Code aufgezeichneten Daten mit Schaltungen zum Verbinden der Leseschaltung mit einem Taktgenerator, der Taktsignale mit einer Frequenz erzeugt, die abhängig von den an ihn angelegten Datensignalen ist, mit einer Rastersignalerzeugungsschaltung, die mit dem Taktgenerator verbunden ist und die beim Auftreten von Taktsignalen Signale erzeugt, die Rasterintervalle definieren, innerhalb denen das Auftreten von Datensignalen erwartet wird, und mit einer Datendetektorschaltung, die mit der Rastersignalerzeugungsschaltung verbunden ist, und mit Verbindungsschaltungen zur Lieferung von Datenausgangssignalen in Abhängigkeit von den innerhalb der Rasterintervalle auftretendem Datensignalen, gekennzeichnet durch einen Testdatengenerator (40), der Testdatensignale erzeugt, durch die vorbestimmte Testdaten dargestellt werden, durch eine Modussteuerschaltung (22), durch die wahlweise die Leseschaltung (12, 16) oder der Testdatengenerator (40) mit den genannten Verbindungsschaltungen verbunden werden und die Verbindungsschaltungen Zeitsteuerschaltungen (74, 182) enthalten, die empfindlich sind in bezug auf Steuersignale (STRB 0—2) zur wahlweisen Steuerung der Synchronisation der gelesenen Datensignale und der Testdatensignale in bezug auf die Rastersignale.

2. Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Testdatengenerator (40) einen ersten Schaltkreis (104) enthält, der erste Datensignale erzeugt, durch die die vorbestimmten Daten in dem genannten Selbsttaktcode dargestellt werden und daß sie einen zweiten Schaltkreis (124) enthält, der mit dem ersten Schaltkreis (104) verbunden ist, und daß wahlweise die Synchronisation der ersten Datensignale verändert werden kann, wodurch zweite Datensignale gebildet werden, die die genannten Testdatensignale darstellen.

3. Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die genannten Verbindungsschaltungen Auswahlkreise (20) 'enthalten, deren Eingänge mit der Leseschaltung (12, 16), mit der Testdatenerzeugungsschaltung (40) und mit der Modussteuerschaltung (22) verbunden sind, wodurch die gelesenen Datensignale oder die Testdatensignale wahlweise an dem Ausgang (36) des Auswahlkreises entstehen in Abhängigkeit von einem durch die Modussteuerschaltung (22) gelieferten Befähigungssignal.

4. Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem nach Anspruch 3, dadurch gekennzeichnet, daß das Ausgangssignal der Torschaltung (20) mit der Zeitsteuerschaltung (74,182) verbunden ist und daß die Zeitsteuerschaltung eine Verzögerungsschaltung (74) aufweist, die eine Vielzahl von Ausgängen enthält und daß ein Multiplexerschaltkreis (182) mit den genannten Ausgingen verbunden ist und auf die genannten Steuersignale (STRBO—2) anspricht um einen ausgewählten Ausgang mit der

Datendetektorschaltung (50) zu verbinden.

5. Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem nach Anspruch 4, dadurch gekennzeichnet, daß die Verzögerungsschaltung eine Verzögerungsleitung (74) enthält

6. Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Takterzeugungsschaltung eine phasenstarre Schleife (84, 46,88) enthält

7. Zeitkorrekturschaltung für ein Datenwiedergewinnungssystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Selbsttaktcode ein modifizierter Frequenzmodulationscode ist und daß die Datendetektorschaltung eine bistabile Kippstufe (160) enthält, die ]n_Reaktion auf die Taktsignale abwechselnd erste (TA) und zweite (Ta) Rastersignale erzeugt, durch die entsprechende erste und zweite Rasterintervalle definiert werden, in denen erste und zweite Arten von Binärdaten auftreten bzw. deren Auftritt erwartet wird.