DE2555591A1

DE2555591A1 - Bit rate converter for data multiplexers - uses nest signals from clock pulse generator to reduce total number of signals needed (BE110676)

Info

Publication number: DE2555591A1
Application number: DE19752555591
Authority: DE
Inventors: Marcel Clement Rene Natens
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1974-12-13
Filing date: 1975-12-10
Publication date: 1976-06-16
Also published as: BE836517A; NL7416233A; ES443437A1

Abstract

The bit rate converter for data multiplexers has a shift register whose first and second clock pulse trains are also the first and second test signals from a clock pulse generator, that determine the first and second read points or the first and second write points. The repetition frequency of the write points is equal to the first frequency and the first and second read points are equal to the test points whose repetition frequency is equal to the second frequency. The advantage lies in the reduced number of signals needed to write into the shift register, to test the phase, and to read out from the register.

Description

Bitratenwandler Die Erfindung betrifft eine Anordnung zur Umwandlung einer Eingangsbitfolge mit einer ersten Frequenz in eine Ausgangsbitfolge mit einer zweiten Frequenz insbesondere für Datenmultiplexer und Datendemultiplexer durch Einfügen von Steuerbits, falls die zweite Frequenz höher als die erste ist, oder durch Ausblenden von Steuerbits, falls die zweite Frequenz niedriger als die erste ist, mit einem Schieberegister zur Speicherung der Eingangsbitfolge, mit einem Taktgenerator, der ein erstes PrUfsignal liefert, das eine periodische Folge von ersten Prüfzeitpunkten bestimmt, und der ein zweites Prüfsignal liefert, das eine periodische Folge-von zweiten Prüfzeitpunkten bestimmt, wobei die ersten und zweiten Prüfzeitpunkte um einen festen Wert gegeneinander phasenverschoben sind, ferner mit Mitteln zum Einschreiben der Eingangsbitfolge in das Schieberegister zu Schreibezeitpunkten, und mit Mitteln zum Auslesen der Eingangsbitfolge aus einer der Stufen des Schieberegisters zu Lesezeitpunkten, mit Mitteln zum PrUfen der Phasenvershiebung zwischen den ersten und zweiten PrüfzeitDunkten einerseits und vorbestimmten Zeitpunkten andererseits, welche durch die Eingangsbitfolge bestimmt sind, und deren Folgefrequenz jeeils von der der ersten und zweiten Prüfzeitpunkte verschieden ist, und zum Feststellen, ob diese Phasenverschiebung kritisch ist, ferner mit Mitteln, die, gesteuert von den Prüfmitteln, den Takt des Schieberegisters von einer ersten auf eine zweite Taktpulsfolge und umgekehrt umschalten, wenn die Prüfmittel eine kritische Phasenverschiebung feststellen, wobei die erste und zweite Taktpulsfolge gegeneinander phasenverschoben sind, und mit einer Steuerschaltung, die Steuerblts in die Eingangsbitfolge einfügt oder aus dieser ausblendet, derart daß die Ausgangsbitfolge eine höhere oder eine niedrigere Frequenz als die Eingangsbitfolge hat. Bit rate converter The invention relates to an arrangement for conversion an input bit sequence with a first frequency into an output bit sequence with a second frequency in particular for data multiplexers and data demultiplexers Insertion of control bits if the second frequency is higher than the first, or by masking out control bits if the second frequency is lower than the first is, with a shift register for storing the input bit sequence, with a clock generator, which supplies a first test signal which is a periodic sequence of first test times determined, and which supplies a second test signal which is a periodic sequence of second test times determined, the first and second test times around are out of phase with one another by a fixed value, furthermore with means for writing the input bit sequence into the shift register at the times of writing, and with means for reading out the input bit sequence from one of the stages of the shift register at reading times, with means for checking the phase shift between the first and second test time points on the one hand and predetermined times on the other, which are determined by the input bit sequence, and their repetition frequency each is different from that of the first and second test times, and to determine whether this phase shift is critical, further with means controlled by the test means, the clock of the shift register from a first to a second Switch clock pulse train and vice versa if the test equipment has a critical phase shift determine, the first and second clock pulse trains phase-shifted from one another and with a control circuit that inserts control blts into the input bit sequence or fades out from this in such a way that the output bit sequence has a higher or a has a lower frequency than the input bit sequence.

Ein derartiger Bitratenwandler ist bereits bekannt aus der deutschen Auslegeschrift 2 121 660 und ist sowohl in den Sendern als auch in den Empfängern eines Zeitmultiplexsystems verwendet, bei dem die Sender und Empfänger durch einen gemeinsamen Obertragungskanal verbunden sind. Die von den Taktgeneratoren der Bitratenwandler der verschiedenen Sender erzeugten Signale sind untereinander asynchron, Die Bitratenwandler jedes Senders haben Phasenprüfmittel, die andauernd die Phasenverschiebung zwischen vorbestimmten Zeitpunkten der Eingangsbitfolge und ersten und zweiten Prüfzeitpunkten prüfen, die durch erste und zweite Prüfsignale der zweiten Frequenz bestimmt sind, damit nicht Bits verlorengehen oder zweifach gelesen werden. Abhängig von dieser Phasenprüfung wird die Eingangsbitfolge zu ersten oder zweiten Zeitpunkten, die durch ein erstes und ein zweites Schrelbsignal der zweiten Frequenz bestimmt werden, welches von dem Taktgenerator geliefert wird, in das Schieberegister eingespeichert. Die auf diese Weise gespeicherte Eingangsbitfolge wird zu Lesezeitpunkten, die durch das Lesesignal mit der zweiten Frequenz bestimmt sind, gelesen und Steuerbits, wie z.B. Rahmensynchronlsationsblts, Stopfbits oder Stopf-Code-Bits, die anzeigen, ob gestopft wird oder nicht, in die gelesene Bitfolge eingefügt.Such a bit rate converter is already known from the German Auslegeschrift 2 121 660 and is in both the senders and the receivers a time division multiplex system is used in which the transmitter and receiver by a common transmission channel are connected. The ones from the clock generators of the bit rate converters The signals generated by the various transmitters are asynchronous with one another, the bit rate converters each transmitter have phase checking means that continuously check the phase shift between predetermined times of the input bit sequence and first and second test times test, which are determined by first and second test signals of the second frequency, so that bits are not lost or read twice. Depending on this Phase check is the input bit sequence at first or second points in time, the through a first and a second shrink signal of the second frequency can be determined which is supplied by the clock generator into the shift register stored. The input bit sequence stored in this way is used at reading times, which are determined by the read signal with the second frequency, read and control bits, such as frame synchronization blts, stuffing bits or stuffing code bits that indicate whether it is stuffed or not, inserted into the read bit sequence.

Die auf diese Weise synchronisierten Bitfolgen der verschiedenen Sender werden dann im Zeitmultiplex Uber den gemeinsamen Obertragungskanal übertragen. Auf der Empfangsseite befindet sich ein Demultiplexer, der die verschiedenen Bitfolgen den entsprechenden Empfängern zuführt. Im Bitratenwandler jedes Empfängers wird die Eingangsbitfolge ähnlich wie Im Sender verarbeitet, so daß nach Entfernen der Steuerbits aus der Eingangsbitfolge wieder die ursprüngliche Bitfolge mit der ursprünglichen Frequenz erhalten wird.The bit sequences of the various transmitters that are synchronized in this way are then transmitted in time division multiplex over the common transmission channel. On the receiving side there is a demultiplexer that handles the various bit sequences to the appropriate recipients. In the bit rate converter of each receiver the input bit sequence is processed similarly as in the transmitter, so that after removing the Control bits from the input bit sequence return the original bit sequence with the original Frequency is obtained.

In jedem bekannten Bitratenwandler muB also die Signalquelle fünf Signale erzeugen, zwei Prüfsignale, zwei Schreibsignale und ein Lesesignal. Falls vier Eingangsbitfolgen im Zeitmultiplex auf dem gemeinsamen Obertragungskanal Ubertragen sollen, kann eintgemeinsame Signalquelle verwendet werden, die acht verschiedene Signale liefert, wie bereits beschrieben wurde, Es ist daher die Aufgabe der Erfindung einen Bitratenwandler der genannten Art anzugeben, der weniger Signale benötigt; um die Eingangsbitfolge in das Schieberegister einzuschreiben, die Phasenprüfung durchzufUhren und die Bitfolge aus dem Schieberegister auszulesen.In every known bit rate converter, the signal source must be five Generate signals, two test signals, two write signals and one read signal. If transmit four input bit sequences in time division multiplex on the common transmission channel one common signal source can be used, the eight different Provides signals, as has already been described, It is therefore the object of the invention to specify a bit rate converter of the type mentioned which requires fewer signals; to write the input bit sequence into the shift register, the phase test and read out the bit sequence from the shift register.

Die Aufgabe wird mit den in den Patentansorüchen angegebenen Mitteln gelöst.The task is with the means indicated in the patent claims solved.

Dadurch, daß die Prufsignale entweder'als Lesesignale oder als Schreibsignale verwendet werden, wird die Gesamtzahl der Signale, die der Bitratenwandler braucht, um die Eingangsbitfolge korrekt zu schreiben, zu prüfen und zu lesen, gegenüber dem bekannten Bitratenwandler vermindert. Wenn diese Signale durch Pulsfolgen gebildet sind, kann daher die Länge dieser Pulse vergrößert werden, ohne daß die Pulsperiode vergrößert wird. Dies ist besonders wichtig, wenn die erste und zweite Frequenz relativ hoch sind, so daß die Grenzen einer speziellen Technologie erreicht werden.Because the test signals are either read signals or write signals are used, the total number of signals the bit rate converter needs is to write, check and read the input bit sequence correctly, opposite the known bit rate converter. When these signals are formed by pulse trains are, therefore, the length of these pulses can be increased without reducing the pulse period is enlarged. This is especially important when the first and second frequencies are relatively high, so that the limits of a particular technology are reached.

Von den Werten der Pulslängen hängt es nämlich ab, ob eine mehr oder weniger aufwendige Logik notwendig ist.It depends on the values of the pulse lengths whether one is more or less complex logic is necessary.

In einer bevorzugten Ausführungsform wandelt der erfindungsgemäße Bitratenwandler für einen Sender oder einen Empfänger eine Eingangsbitfolge mit einer ersten Frequenz von z.B.In a preferred embodiment, the inventive converts Bit rate converter for a transmitter or a receiver with an input bit sequence a first frequency of e.g.

2,048 Megabitsls in eine Ausgangsbitfolge mit einer zweiten Frequenz von z,B. 2,112 Megabits/s um. dazu verwendet er ein Schieberegister, in das die Eingangsbitfolge mit ihrer ersten Frequenz geschrieben wird, Phasenprüfmittel, die die Phasenverschiebung zwischen den Vorderflanken (Sender) oder den Hinterflanken (Empfänger) der Eingangsbitfolge und ersten und zweiten Prüfzeitpunkten, die durch ein erstes und ein zweites Prüfsignal mit der zweiten Frequenz bestimmt sind, prüfen, und die ein Ausgangssignal erzeugen, wenn die Phasenverschiebung kritisch wird. Es sind Mittel vorgesehen, die die Eingangsbitfolge aus dem Schieberegister zu ersten oder zweiten PrUfzeitpunkten auslesen. Dabei wird von den ersten auf die zweiten Lesezeitpunkte oder umgekehrt umgeschaltet, wenn die Prüfmittel ein Ausgangssignal erzeugt haben. Außerdem enthält der Bitratenwandler Mittel, um Steuerbits in die Eingangsbitfolge einzufügen oder aus dieser zu entfernen, so daß die Ausgangsbltfolge entsteht.2.048 megabitsls into an output bit sequence at a second frequency from e.g. 2.112 megabits / s around. for this he uses a shift register into which the Input bit sequence is written with its first frequency, phase checking means that the phase shift between the leading edges (transmitter) or the trailing edges (Receiver) of the input bit sequence and the first and second test times, which are carried out by a first and a second test signal with the second frequency are determined, check, and which generate an output signal when the phase shift becomes critical. Means are provided which the input bit sequence from the shift register to first or read out second test times. Included will be from the first switched to the second reading times or vice versa when the test equipment have generated an output signal. In addition, the bit rate converter contains means to To insert or remove control bits from the input bit sequence so that the output sequence arises.

Der erfindungsgemäße Bitratenwandler läßt sich im Sender eines Nachrichtenübertragungssystems verwenden um eine Eingangsbitfolge mit einer Eingangsfrequenz in eine Ausgangsbltfolge mit einer Ausgangsfrequenz, die höher als die Eingangsfrequenz ist, umzuwandeln. Ebenso läßt sich der Bitratenwandler in einem Empfänger eines solchen Nachrichtenübertragungssystems verwenden, um eine Eingangsbitfolge mit der Senderausgangsfrequenz in eine Ausgangsbitfolge mit der Sendereingangsfrequenz umzuwandeln. Der Sender und der Empfänger sind,dabei durch einen gemeinsamen Obertragungskanal miteinanderverbunden. Die Eingangsfrequenz des senderseitigen Bitratenwandlers ist die erste Frequenz, die Ausgangsfrequenz die zweite Frequenz, die Eingangs.The bit rate converter according to the invention can be installed in the transmitter of a communication system use to convert an input bit sequence with an input frequency into an output sequence with an output frequency that is higher than the input frequency. The bit rate converter can also be used in a receiver of such a message transmission system use to convert an input bit sequence with the transmitter output frequency into an output bit sequence to convert with the transmitter input frequency. The sender and the receiver are there interconnected by a common transmission channel. The input frequency of the transmitter-side bit rate converter is the first frequency, the output frequency the second frequency, the input.

frequenz des empfangsseitigen Bitratenwandlers ist die zweite Frequenz, und seine Ausgangsfrequenz ist die erste Frequenz.frequency of the bit rate converter at the receiving end is the second frequency, and its output frequency is the first frequency.

Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen: Fig. 1 ein Blockschaltbild des erfindungsgemäßen Bitratenwandl ers, Fig. 2 den Rahmenaufbau einer Ausgangsbitfolge des Bitratenwandlers nach Fig. 1, Fig. 3, 4 und 5 Signal formen zu Fig. 1, Fig. 6 ein Blockschaltbild eines anderen Bitratenwandlers gemäß der Erfindung, Fig. 7 und 8 Signalformen zu Fig. 6.The invention will now be explained in more detail with reference to the drawings, for example explained. 1 shows a block diagram of the bit rate converter according to the invention ers, Fig. 2 shows the frame structure of an output bit sequence of the bit rate converter according to Fig. 1, 3, 4 and 5 signal form a block diagram for FIG. 1 and FIG. 6 of another bit rate converter according to the invention, Figs. 7 and 8 apply waveforms Fig. 6.

Die Erfindung wird im folgenden im Zusammenhang mit einem Zeitmultiplex-Nachrichtenübertragungssystem beschrieben, das beispielsweise aus vier identischen Sendern und vier identischen Empfängern besteht, die durch einen gemeinsamen Obertragungskanal miteinander verbunden sind. Jeder der Sender enthält einen Bitratenwandler nach Fig.1, und jeder der Empfängern einen nach Fig.The invention is described below in connection with a time division multiplex communication system described, for example, from four identical transmitters and four identical Receivers consists, which are connected to each other by a common transmission channel are. Each of the transmitters contains a bit rate converter according to FIG. 1, and each of the receivers one according to Fig.

6.6th

Der in Fig. 1 gezeigte Bitratenwandler wandelt eine Eingangsbitfolge mit einer ersten Frequenz oder Bitrate von 2,048 Megabits pro Sekunde (elb/s) in eine Ausgangsbitfolge einer zweiten Frequenz oder Bitrate von 2.112 Mb/s um, Die Eingangsbitfolge wird mit einer Geschwindigkeit von 2,048 Mb/s mittels eines Schreibsignals in ein Schieberegister geschrieben und danach aus diesem, gesteuert von einem ersten oder einem zweiten Lesesignal ,- zu ersten oder zu zweiten Lesezeitpunkten mit einer Geschwindigkeit von 2,112 Mb/s wieder ausgelesen. Die P¢;enverschiebung zwischen den Vorderflanken der Bits der Eingangsbitfolge mit einer Bitrate von 2,048 Mb/s und den ersten und zweiten Prüfzeitpunkten, die mit den ersten und den zweiten Lesezeitpunkten, deren Folgefrequenz jeweils 2,112 MHz ist, zusammenfallen, wird von Phasenprüfmitteln fortwährend geprüft. Abhängig vom Ergebnis dieser Phasenprüfung wird das Auslesen aus dem Schieberegister entweder vom ersten oder vom zweiten Lesesignal gesteuert. Eine Phasenverbung geht nicht nur auf den Unterschied zwischen den Lese-und Schreibgeschwindigkeiten zurück, sondern kann auch durch Schwankungen dieser Geschwindigkeiten hervorgerufen werden. Um diese stetig wachsende Phasenverschiebung zu kompensieren, werden Steuerbits in die Eingangsbitfolge eingefügt. Pro Rahmen von 212 Bits der Eingangsbitfolge werden 6 und möglicherweise auch 7 Steuerblts in die aus dem Schieberegister gelesene Bitfolge eingefügt. Dies sind 3 Synchronisationsbits, 3 Stopf-Code-Bits, die anzeigen ob gestopft wird oder nicht, und möglicherweise ein Stopfbit oder ein zusätzliches Informationsbit, Aufgrund des Unterschieds zwischen der Ausgangsbitrate (2,112 Mbis) und der Eingangsbitrate (2,048 Mb/s) müssen 64 Steuerbits zu jeder Serie von 2,048 Eingangsbits hinzugefügt werden.The bit rate converter shown in FIG. 1 converts an input bit sequence with a first frequency or bit rate of 2.048 megabits per second (elb / s) in an output bit sequence of a second frequency or bit rate of 2.112 Mb / s around, Die Input bit sequence is generated at a speed of 2.048 Mb / s by means of a write signal written into a shift register and then out of this, controlled by a first or a second read signal, - at first or at second reading times with a Speed of 2.112 Mb / s read out again. The P ¢; en shift between the leading edges of the bits of the input bit sequence with a bit rate of 2.048 Mb / s and the first and second test times, which correspond to the first and second read times, whose repetition frequency is 2.112 MHz each coincide, is checked by phase testing equipment continuously checked. The readout is dependent on the result of this phase test controlled from the shift register either by the first or by the second read signal. A phase connection is not just about the difference between the read and write speeds back, but can also be due to fluctuations these speeds are caused. About this steadily growing phase shift To compensate, control bits are inserted into the input bit sequence. Per frame of the 212 bits of the input bit sequence are 6 and possibly 7 control blts inserted into the bit sequence read from the shift register. These are 3 synchronization bits, 3 stuffing code bits that indicate whether stuffing or not, and possibly a stuff bit or an additional information bit, due to the difference between the output bit rate (2.112 Mbis) and the input bit rate (2.048 Mb / s) must be 64 Control bits can be added to each series of 2,048 input bits.

Die so erhaltene Ausgangsbitfolge mit einer Bitrate von 2,112 Mb/s wird darauf auf dem gemeinsamen Obertragungskanal zusammen mit den Ausgangbitfolgen der anderen Sender in Zeitmultiplex auf die Empfangsseite übertragen. Dort werden die einzelnen Bitfolgen in einem Demultiplexer wieder voneinander getrennt und jeweils einen entsprechenden Empfänger zugeführt.The output bit sequence obtained in this way with a bit rate of 2.112 Mb / s is thereupon on the common transmission channel together with the output bit sequences of the other transmitters in time division multiplex on the receiving side. There will be the individual bit sequences in a demultiplexer again separated from each other and each fed to a corresponding receiver.

Der Bitratenwandler nach Flg. 6 jedes der Empfänger wandelt die ihm zugeführte Eingangsbitfolge, die eine Frequenz oder Bitrate von 2,112 Mb/s hat, in eine Ausgangsbitfolge mit einer Frequenz oder Bitrate von 2,048 Mbis um. In diesem Bitratenwandler gelangt die Eingangsbitfolge mit einer Bitrate von 2,112 Mb/s auf ein Schieberegister, jedoch werden nur die Informationsbits in dieses Schieberegister geschrieben und die Steuerbits davon ferngehalten. Die im Schieberegister gespeicherte Bitfolge wird darauf mit einer Geschwindigkeit von 2,048 b/s zu ersten oder zu zweiten Lesezeitpunkten unter der Steuerung eines ersten oder eines zweiten Lesesignais wieder ausgelesen. Dies ist abhängig vom Ergebnis der Phasenprlifung durch Phasenprüfmittel. Diese prüfen fortwährend die Phasenverschiebung zwischen den Vorderflanken der Bits der Eingangsbitfolge und ersten und zweiten Prüfzeitpunkten, die mit den ersten und zweiten Lesezeitpunkten zusammenfallen und die eine Folgefrequenz von 2,048 MHz haben. Die aus dem Schieberegister gelesene Bitfolge ist die Ausgangsbitfolge des Bitratenwandlers.The bit rate converter according to Flg. 6 each of the recipients converts the him supplied input bit sequence, which has a frequency or bit rate of 2.112 Mb / s, into an output bit sequence with a frequency or bit rate of 2.048 Mbis µm. In this Bit rate converter receives the input bit sequence with a bit rate of 2.112 Mb / s a shift register, but only the information bits are in this shift register written and the control bits kept away from it. The one stored in the shift register Bit sequence is followed by a speed of 2,048 fps first or second reading times under the control of a first or a second read signal read out again. This depends on the result of the phase test by phase test agent. These continuously check the phase shift between the leading edges of the bits of the input bit sequence and the first and second test times, which coincide with the first and second reading times and the one repetition frequency of 2.048 MHz. The bit sequence read from the shift register is the output bit sequence of the bit rate converter.

Im folgenden wird anhand der Figuren bis 5 der senderseitige Bitratenwandler beschrieben. Wie bereits erwähnt, wandelt dieser Bitratenwandler eine Eingangsbitfolge mit einer Bitrate von 2,048 b/s in eine Ausgangsbitfolge mit einer Bitrate von 2,112 Mb/s um, wobei die Ausgangsbitfolge Steuerbits enthält, d.h. Rahmensynchronisationsbits, Stopf-Code-Bits, und möglicherweise Stopfbits oder zusätzliche Informationsbits.The bitrate converter at the transmitter end is described below with reference to FIGS described. As already mentioned, this bit rate converter converts an input bit sequence with a bit rate of 2.048 b / s into an output bit sequence with a bit rate of 2.112 Mb / s, where the output bit sequence contains control bits, i.e. frame synchronization bits, Stuffing code bits, and possibly stuffing bits or additional information bits.

Fig. 2 zeigt den Rahmenaufbau FF der Bitfolge mit 2,112 Mb/s.Fig. 2 shows the frame structure FF of the bit sequence with 2.112 Mb / s.

Der Rahmen enthält 4 Unterrahmen SF1 bis SF4. Jeder dieser Unterrahmen hat 53 Zeitschlitze. Die Zeitschlitze GI, G2 und G3 des Unterrahmens SF1 werden dazu verwendet, Rahmensynchronisationsbits FS1, FS2 und FS3 zu speichern.The frame contains 4 subframes SF1 to SF4. Any of these subframes has 53 time slots. The time slots GI, G2 and G3 of the subframe become SF1 used to store frame synchronization bits FS1, FS2 and FS3.

Die Zeitschlitze G1, der Unterrahmen SF2, SF3 und SF4 werden für Stopf-Code-Bits SC1, SC32 und SC3 verwendet.The time slots G1, the subframe SF2, SF3 and SF4 are used for stuffing code bits SC1, SC32 and SC3 used.

Der Zeitschlitz G2 des Unterrahmens SF4, der ein Stopfzeitschlitz ist, wird entweder für ein normales Informationbit oder ein Stopfbit JB verwendet, Falls gestopft werden muß, kann statt eines Stopfbits JB auch ein zusätzliches Informatlonsbit JI während des Stopfzeitschlltzes eingefügt werden. Im folgenden werden diese Steuerzeitschlitze für Steuerbits mit G1.SF1, G2.SF1, G3.SF1, G1.SF2, G1.SF3, G1.SF4 und 2.SF4 bezeichnet, Die Rahmensynchronisationsbits FS1, FS2 und FS3 sind Bestandteil eines Synchronlsatlons codes, und die Stopfbits SC1, SC2 und SC3 sind alle 1 oder alle 0, abhängig davon, ob gestopft wird oder nicht. Wie in Fig. 3 wird auch in der folgenden Beschreibung das Steuersignal, das den Binärwert 1 während der Steuerzeitschlitze G1.SF1, G2.SF1, G3.SF11 S1,SF2, A1.SF3 und A1.SF4 hat, mit AG bezeichnet, wogegen das Steuersignal, das den Wert 1 während dieser Steuerzeitschlitze hat, und den Wert 0 oder 1 während des Stopfzeltschlitzes 2.SF4 hat, abhängig davon, ob das Stopfbit JB 0 oder 1 ist, mit 4G' bezeichnet wird. Die Binärwerte 1 und 0 entsprechen Spannungen von 5 Volt und D Volt.The time slot G2 of the subframe SF4, which is a stuffing time slot is used for either a normal information bit or a stuffing bit JB, If stuffing has to be done, an additional stuffing bit JB can be used instead of one Information bit JI can be inserted during the stuffing time protection. The following are these control time slots for control bits designated with G1.SF1, G2.SF1, G3.SF1, G1.SF2, G1.SF3, G1.SF4 and 2.SF4, The frame synchronization bits FS1, FS2 and FS3 are part of a Synchronlsatlons codes, and the stuffing bits SC1, SC2 and SC3 are all 1 or all 0, depending on whether it is stuffed or not. As in Fig. 3 is also in the following description the control signal which has the binary value 1 during the control time slots G1.SF1, G2.SF1, G3.SF11 S1, SF2, A1.SF3 and A1.SF4, labeled AG, whereas the control signal, which has the value 1 during these control timeslots, and the value 0 or 1 during of the stuffing tent slot 2.SF4, depending on whether the stuffing bit JB is 0 or 1, denoted by 4G '. The binary values 1 and 0 correspond to voltages of 5 volts and D volts.

Der in Fig. 1 gezeigte Bitratenwandler enthält eine Leitungsanschlußschaltung LIC, eine Steuereinheit CU, einen digitalen Multiplexer DMC, ein Markierregister in Form eines Vorwärts-Rückwärts-Zählers UDC, ein Schieberegister SR, eine monostabile Kippschaltung MS, bistabile Kippschaltungen BS1 bis BS5, Torschaltungen GA, UND-Schaltungen G1 bis G8, ODER-Schaltungen Ml bis M6 und Invertierstufen I1 bis I3, Die Leitungsanschlußschaltung LIC erhält auf ihrem Eingang die Eingangbitfolge mit 2,048 Mb/s und decodiert diese Eingangsbitfolge in eine Eingangbltfolge TS und in eine Taktpulsfolge TC (Fig. 4, 5), die an den gleich bezeichneten Ausgängen TS und TC der Leltungsanschluf3schaltung LIC auftreten. Die Eingangbitsfolge TS gelangt auf den Dateneingang D des Schieberegisters SR und auf die Steuereinheit CU, die Taktpulsfolge TC gelangt auf den Takteingang Cl dieses Schieberegisters SR, zum 1-Eingang der monostabilen Kippschaltung MS und auf die Steuereinheit CU.The bit rate converter shown in Fig. 1 includes a line connection circuit LIC, a control unit CU, a digital multiplexer DMC, a marking register in the form of an up / down counter UDC, a shift register SR, a monostable Trigger circuit MS, bistable trigger circuits BS1 to BS5, gate circuits GA, AND circuits G1 to G8, OR circuits Ml to M6 and inverting stages I1 to I3, the line connection circuit LIC receives the input bit sequence at 2.048 Mb / s on its input and decodes it Input bit sequence into an input sequence TS and a clock pulse sequence TC (Fig. 4, 5) at the identically labeled outputs TS and TC of the Leltungsanschluf3 circuit LIC occur. The input bit sequence TS reaches the data input D of the shift register SR and on the control unit CU, the clock pulse sequence TC arrives the clock input Cl of this shift register SR, to the 1 input of the monostable multivibrator MS and on the control unit CU.

Die Steuereinheit CU enthält einen nicht gezeigten Takt -generator, der folgende Signale liefert: - Steuerbits FS1 bis FS3, SC1 bis SC3 (nach Empfang von JC) und das zusätzliche Informationbit J-I; - Taktpulsfolgen D1 bis D4, die jeweils eine Frequenz von 2,112 MHz haben und deren Pulse gegeneinander um ein Viertel eines Zeitschlitzes verschoben sind. Die Figuren 4 und 5 zeigen nur die Taktpulsfolgen Dl, D2 und D4; - eine Taktpulsfolge D4' (Fig. 4, 5), deren Pulse mit den rückwärtigen Hälften der Pulse der Taktpulsfolge D4 zusammenfallen. Die Vorderflanken dieser Pulsfolgen bestimmen die Zeitschlitze der Ausgangsbitfolge; - die zur Taktpulsfolge D4' inverse Taktpulsfolge D4'.The control unit CU contains a clock generator, not shown, which delivers the following signals: - Control bits FS1 to FS3, SC1 to SC3 (after receipt from JC) and the additional information bit J-I; - Clock pulse trains D1 to D4, the each have a frequency of 2.112 MHz and their pulses against each other by a quarter of a time slot are shifted. Figures 4 and 5 only show the clock pulse trains D1, D2 and D4; - A clock pulse sequence D4 '(Fig. 4, 5), the pulses of which with the rear Halves of the pulses of the clock pulse train D4 coincide. The leading flanks of this Pulse sequences determine the time slots of the output bit sequence; - the one for the clock pulse train D4 'inverse clock pulse sequence D4'.

Diese Taktpulsfolge ist in den Fig. 4 und 5 nicht gezeigt; - das Steuersignal AG (Fig. 3), das während der Steuerzeitschlitze G1.SF1, G2.SF1, G3.SF1, G1.SF2, G1.SF3 und Gl.SF4 den Wert 1 hat; - Steuersignale G2.SF1 und G2.SF4, die während der entsprechenden Zeitschlitze G2.SF1 und G2.SF4 den Wert 1 haben; - ein Steuersignal SW (Fig. 3), das nur innerhalb des Unterrahmens SF1 und dort außerhalb der Steuerzeitschlitze G1.SF1, G2.SF1 und G3.SFl den Wert 0 und sonst den Wert 1 hat, Das Schieberegister SR, das acht Stufen hat, hat die erwähnten Daten-und Takteingänge D und Cl und Ausgänge SO bis S7> die mit dem digitalen tlultiplexer DMC verbunden sind. Dieser verbindet wahlweise irgendeinen seiner Eingänge SO bis 57 mit seinem Ausgang S unter der Steuerung des Markierregisters oder Vorwärts-Rückwärts-ZWhlers UDC. This clock pulse sequence is not shown in FIGS. 4 and 5; - the Control signal AG (Fig. 3), which during the control time slots G1.SF1, G2.SF1, G3.SF1, G1.SF2, G1.SF3 and Gl.SF4 has the value 1; - Control signals G2.SF1 and G2.SF4, the have the value 1 during the corresponding time slots G2.SF1 and G2.SF4; - a Control signal SW (Fig. 3), which is only inside the subframe SF1 and there outside of the control time slots G1.SF1, G2.SF1 and G3.SFl the value 0 and otherwise the value 1 The shift register SR, which has eight stages, has the data and clock inputs mentioned D and Cl and outputs SO to S7> which are connected to the digital multiplexer DMC are. This optionally connects any of its inputs SO to 57 with its output S under the control of the marking register or forward-backward counter UDC.

Dieser Zähler UDC hat drei Stufen mit Ausgängen CNO bis CN2, mit denen irgendeiner der Ausgänge SO bis 57 ausgewählt werden kann. Der Zähler UDC hat ferner einen Vorwärts-Zähleingang Up, einen RlAckwärts-Zähleflngang Dn und einen Ausgang CN2, der 1 ist, wenn der Zähler eine der Stellungen O bis 3 aufweist.This counter UDC has three stages with outputs CNO to CN2 with which any one of the outputs SO to 57 can be selected. The counter UDC also has an up count input Up, a down count input Dn and an output CN2, which is 1 when the counter has one of the positions 0 to 3.

Die monostabile Kippschaltung MS hat einen 1-Eingang, der von der Taktpulsfolge TC gesteuert wird, die von der Leitungsanschlußschaltung LIC geliefert wird, und einem I-Ausgang PI. Diese monostabile Kippschaltung hat eine Zeitkonstante, die gleich der halben Dauer der Pulse der Taktpulsfolge D1 bis D4 ist, und liefert eine Prüfpuls folge PI (Fig. 4, 5) an ihrem Ausgang PI, wenn an ihrem 1-Eingang die Taktpuls folge TC anliegt.The monostable multivibrator MS has a 1 input that is connected to the Clock pulse train TC is controlled, which is supplied by the line connection circuit LIC and an I output PI. This monostable multivibrator has a time constant which is equal to half the duration of the pulses in the clock pulse train D1 to D4, and delivers a test pulse sequence PI (Fig. 4, 5) at its output PI, if at its 1 input the clock pulse sequence TC is present.

Die bistabile Kippschaltung BS1 ist ein 3K-Flip-Flop, dessen J-Eingang mit dem Ausgang H der bistabilen Kippschaltung BS2 verbunden ist, dessen K-Eingang mit dem Ausgang der UND-Schaltung G1 verbunden tst, deren Einganges signale die Prufpulsfolge PI und die Taktpulsfolge D2 ist. Der Takteingang Cl wird von der Taktpulsfolge D1 angesteuert. Der Q-Ausgang ist mit CS bezeichnet, der Q-Ausgang mit CS. Dieses JK-Flip-Flop BS1 hat die folgende Wahrheitstafel: tn tn+1 J H Q 0 1 0 1 0 1 11 - J und K sind die Eingänge der 1- und O-Stufen des Flip-Flop, und Q und 4 sind dessen entsprechende Ausgänge. Diese Wahrheitstafel gibt den Zustand des Q-Ausgangs des Flip-Flop zum Zeitpunkt tn+1 an, d.h. nachdem sich der Takteingang von 1 auf 0 geändert hat, wobei der J-Eingang und der K-Eingang zum Zeitpunkt tn in den angegebenen Zuständen sind. Qn ist der Zustand des Q-Ausgangs zum Zeitpunkt tns und Qn ist dessen Inverses.The bistable trigger circuit BS1 is a 3K flip-flop whose J input is connected to the output H of the bistable trigger circuit BS2, whose K input is connected to the output of the AND circuit G1, whose input signals the test pulse sequence PI and the Clock pulse train is D2. The clock input Cl is controlled by the clock pulse train D1. The Q output is labeled CS, the Q output CS. This JK flip-flop BS1 has the following truth table: tn tn + 1 JHQ 0 1 0 1 0 1 11 - J and K are the inputs to the 1 and 0 stages of the flip-flop, and Q and 4 are its corresponding outputs. This truth table indicates the state of the Q output of the flip-flop at time tn + 1, ie after the clock input has changed from 1 to 0, the J input and the K input being in the specified states at time tn . Qn is the state of the Q output at time tns and Qn is its inverse.

Die bistabilen Kippschaltungen BS2, BS3 und BS5 sind sogenannte D-Flip-Flops mit der folgenden Warheitstafel: tn tn+1 D Q Mi D ist dabei der Dateneingang, Q ist der Informationsausgang dieses Flip-Flop. Diese Wahrheitstafel gibt den Zustand des Q-Ausgangs des Flip-Flop zum Zeitpunkt tn+1 an, wenn sich der Takteingang von 0 auf 1 ändert, Somit erscheint die Eingangsinformation am D-Eingang zu diesem Zeitpunkt am Q-Ausgang, jedoch nur, wenn der Rückwärtseingang des Flip-Flop ein 1-Signal hat. Ein O-Signal auf diesem £eingang setzt den Takteingang außer Kraft und hält den Q-Ausgang auf 0.The bistable multivibrators BS2, BS3 and BS5 are so-called D flip-flops with the following truth table: tn tn + 1 DQ Wed D is the data input, Q is the information output of this flip-flop. This truth table indicates the state of the Q output of the flip-flop at time tn + 1 when the clock input changes from 0 to 1 the reverse input of the flip-flop has a 1 signal. An O signal on this £ input overrides the clock input and keeps the Q output at 0.

Die bistabile Kippschaltung BS2 ist ein D-Flip-Flop mit einem Dateneingang D, der von der Prüfpulsfolge PI, die die monostabile Kippschaltung MS liefert, gesteuert wird, mit einem von der Taktpulsfolge D4 gesteuerten Takteingang Cl, einem Q-Ausgang H, einem Q-Ausgang H und einem Rücksitz Eingang R, der mit detn Q-Ausgana CS des JK-Flip-Flop BS1 verbunden ist.The bistable multivibrator BS2 is a D flip-flop with a data input D, which is controlled by the test pulse sequence PI which the monostable multivibrator MS delivers will, with a clock input controlled by the clock pulse sequence D4 Cl, a Q output H, a Q output H and a rear seat input R, which is connected to detn Q-Ausgana CS of the JK flip-flop BS1 is connected.

Die bistabile Kippschaltung BS3 ist ein D-Flip-Flop mit einem Dateneingang D, der mit dem Ausgang S des digitalen Multiplexers DMC verbunden ist, mit einem Takteingang Cl, der mit dem Ausgang der ODER-Schaltung M3 verbunden ist, und mit einem Q-Ausgang IS. Die Eingangssignale der ODER-Schaltung M3 sind die Ausgangssignale der UND-Schaltungen G2 und G3, die von den Signalen CS, D2 und CS und D4 gesteuert werden, die an den gleich bezeichneten Ausgängen von BS1 und CU erscheinen.The bistable multivibrator BS3 is a D flip-flop with a data input D, which is connected to the output S of the digital multiplexer DMC, with a Clock input Cl, which is connected to the output of the OR circuit M3, and with a Q output IS. The input signals to the OR circuit M3 are the output signals of AND circuits G2 and G3 controlled by signals CS, D2 and CS and D4 appear at the identically labeled outputs of BS1 and CU.

Die bistabile Kippschaltung BS5 ist ein D-Flip-Flop mit einem Dateneingang D, der mit dem Ausgang der ODER-Schaltung M6 verbunden ist, mit einem Takteingang Cl, der die Taktpulsfolge D1 erhält und mit einem Q-Ausgang 0 der gleichzeitig der Ausgang des gesamten Bitratenwandlers ist.The bistable multivibrator BS5 is a D flip-flop with a data input D, which is connected to the output of the OR circuit M6, with a clock input Cl, which receives the clock pulse sequence D1 and with a Q output 0 which at the same time the Output of the entire bit rate converter is.

Der Eingang der bistabilen Kippschaltung BS4 erhält das Steuersignal G2.SF1, das die Steuereinheit CU an ihrem gleich bezeichneten Ausgang liefert, Der 1-Eingang ist mit dem Ausgang der UND-Schaltung G4 verbunden, die das Signal CN2 des Vorwärts-Rückwärts-Zählers UDC und das Steuersignal SW von der Steuereinheit CU erhält Der 1-Ausgang ist mit JC bezeichnet. Normalerweise ist der Ausgang JC auf 0, aber wenn der Eingang über die UND-Schaltung G4 das 1-Signal erhält, kippt das Flip-Flop BS4 in seinen 1-Zustand, und das Ausgangssignal JC ist 1.The input of the bistable multivibrator BS4 receives the control signal G2.SF1, which the control unit CU supplies at its output with the same designation, Der 1 input is connected to the output of the AND circuit G4, which sends the signal CN2 of the up-down counter UDC and the control signal SW from the control unit CU receives The 1 output is labeled JC. Usually the output is JC to 0, but if the input receives the 1 signal via the AND circuit G4, it toggles the flip-flop BS4 in its 1 state and the output signal JC is 1.

Der Vorwärts-Zähleingang Up des ZählersUDC ist mit dem Ausgang der ODER-Schaltung M1 verbunden, deren Eingangssignale AG', H und D4' sind. Der Rückwärtszähleingang Dn ist mit dem Ausgang der ODER-Schaltung M2 verbunden, deren Eingangssignale AG', un D4' sind. H und H sind dabei Signale, die an den gleich bezeichneten Ausgängen der bistabilen Kippschaltung BS2 auftreten. Der Zähler UDC dient dazu, Phasenverschiebungen zwischen der in das Schieberegister SR geschriebenen Bitfolge und der daraus ausgelesenen Bitfolge zu registrieren.The up count input Up of the counter UDC is connected to the output of the OR circuit M1 connected whose input signals are AG ', H and D4'. The down count input Dn is connected to the output of the OR circuit M2, whose input signals AG ', un D4 'are. H and H are signals that are sent to the outputs with the same designation the bistable trigger circuit BS2 occur. The counter UDC is used to measure phase shifts between the bit sequence written into the shift register SR and the bit sequence read out therefrom Register bit sequence.

Der Q-Ausgang IS des D-Flip-Flop BS3 ist mit einem Eingang der UND-Schaltung G5 verbunden, deren anderer Eingang mit dem Ausgang der UND-Schaltung G6 über die Invertierstufe I1 verbunden ist. Die UND-Schaltung G6 erhält das Steuersignal G2.SF4 vom gleich bezeichneten Ausgang der Steuereinheit CU und das Ausgangssignal JC des Flip-Flop BS4. Das Ausgangssignal dieser UND-Schaltung GG gelangt außerdem auf die UND-Schaltung G7 und die ODER-Schaltung M5. Als zweites Eingangssignal erhält die UND-Schaltung G7 das zustäzliche Informationsbit JI und die ODER-Schaltung M5 das Steuersignal AG von den gleich bezeichneten Ausgängen der Steuereinheit CU. Die Ausgänge der UND-Schaltungen G5 und G7 sind über die ODER-Schaltung M4, die UND-Schaltung G8 und die ODER-Schaltung M6 mit dem Dateneingang D des D-Flip-Flop BS5 verbunden. Der zweite Eingang der UND- Schaltung G8 ist mit dem Ausgang AG der Steuereinheit CU über die Invertierstufe t2 verbunden, und der zweite Eingang der ODER-Schaltung M6 wird vom Ausgangssignal der Torschaltung GA gesteuert, die dazu dient die Steuerbits FSl bis FS3 und SC1 bis SC3 während der entsprechenden Zeitschlitze des Steuersignals AG in die bistabile Kippschaltung BS5 einzuspeichern.The Q output IS of the D flip-flop BS3 is connected to an input of the AND circuit G5 connected, the other input to the output of the AND circuit G6 via the Inverter I1 is connected. The AND circuit G6 receives the control signal G2.SF4 from the output of the same name of the control unit CU and the output signal JC of the Flip-flop BS4. The output signal of this AND circuit GG also reaches the AND circuit G7 and the OR circuit M5. The receives the second input signal AND circuit G7 the additional information bit JI and the OR circuit M5 das Control signal AG from the identically designated outputs of the control unit CU. the Outputs of the AND circuits G5 and G7 are via the OR circuit M4, the AND circuit G8 and the OR circuit M6 are connected to the data input D of the D flip-flop BS5. The second input of the AND circuit G8 is connected to the output AG of the control unit CU connected via the inverting stage t2, and the second input of the OR circuit M6 is controlled by the output signal of the gate circuit GA, which is used for the control bits FS1 to FS3 and SC1 to SC3 during the corresponding time slots of the control signal AG to be stored in the bistable multivibrator BS5.

Bevor die Arbeitsweise des Bitratenwandlers beschrieben wird, sei folgendes bemerkt: - Die Taktpulsfolge TC ist ein Schreibesignal, das mit seinen ansteigenden Pulsflanken eine periodische Folge von Schreibzeitpunkten mit einer Folgefrequenz von 2,048 MHz bestimmt; - die Taktpulsfolge D4 ist ein erstes Lesesignal, dessen Pulsanstiegsflanken eine periodische Folge von ersten Lesezeitpunkten mit einer Folgefrequenz von 2,112 MHz bestimmen. In den Fig. 4 und 5 sind diese ersten Lesezeitpunkte mit D4(1), D4(2), usw. bezeichnet; - die Taktpulsfolge D2 ist ein zweites Lesesignal, dessen Pulsanstiegsflanken eine periodische Folge von zweiten Lesezeitpunkten mit einer Folgefrequenz von 2,112 MHz bestimmen. In den Fig. 4 und 5 sind diese zweiten Lesezeitpunkte mit D2(1), D2(2), usw. bezeichnet; - die Taktpulsfolgen D1 und D1 sind Steuersignale, deren ansteigende Puisfianken (für D1) bzw. deren abfallende Pulsflanken jeweils eine periodische Folge von ersten Steuerzeltpunkten mit einer Folgefrequenz von 2,112 MHz bestimmen. Diese ersten Steuerzeitpunkte liegen jeweils mitten zwischen zwei aufeinanderfolgenden ersten und zweiten Lesezeitpunkten; - die Taktpulsfolge PI ist eine Prüfpulsfolge mit einer Folgefrequenz von 2,048 MHz, deren einzelne Impulse jeweils PrUffenster bilden; - die Taktpulsfolgen D4' und D4' sind Steuersignale mit einer Frequenz von 2,112 MHz; - die bistabile Klppschaltung BS3 dient zum Auslesen aus dem Schieberegister SR; - die UNO-Schaltungen G2 und G3 dienen zum Umschalten der Lesesteuerung der bistabilen Kippschaltung BS3; - die ODER-Schaltungen Ml und tt2 schalten den Zähler UDC-vorwärts oder rückwärts; - die bistabilen Kippschaltungen BS1 und BS2 und die dazugehörigen Schaltungen sind die Mittel, die die Phasenverschiebung zwischen den Vorderflanken der Eingangsbitfolge TS und den ersten und den zweiten Prüfzeitpunkten, die mit den ersten und zweiten Lesezeitpunkten zusammenfallen, prüfen. Im folgenden werden die Prüfzeitpunkte immer als Lesezeitpunkte bezeichnet; - die Schaltung, die die Torschaltungen G5 bis G8 und M4 bis M6 und die bistabilen Schaltkreise BS4 und BS5 enthält, ist die Steuerschaltung zum Einfügen von Steuerbits.Before describing the operation of the bit rate converter, let us know noted the following: - The clock pulse sequence TC is a write signal, which with its rising pulse edges a periodic sequence of writing times with a Repetition frequency of 2.048 MHz determined; - the clock pulse sequence D4 is a first read signal, whose pulse rising edges have a periodic sequence of first reading times determine a repetition rate of 2.112 MHz. In Figs. 4 and 5 these are first Reading times denoted by D4 (1), D4 (2), etc.; - The clock pulse sequence D2 is a second read signal, the pulse rising edges of which are a periodic sequence of second Determine reading times with a repetition rate of 2.112 MHz. In Figs. 4 and 5, these second reading times are denoted by D2 (1), D2 (2), etc.; - the clock pulse trains D1 and D1 are control signals, their increasing Puisfianken (for D1) and their falling pulse edges each have a periodic sequence of first control tent points with a repetition rate of 2.112 MHz. These first tax times are in the middle between two consecutive first and second reading times; - The clock pulse train PI is a test pulse train with a repetition frequency of 2.048 MHz, the individual pulses of which form test windows; - the clock pulse trains D4 ' and D4 'are control signals with a frequency of 2.112 MHz; - the bistable folding circuit BS3 is used to read from the shift register SR; - the UNO circuits G2 and G3 are used to switch the read control of the bistable multivibrator BS3; - the OR circuits Ml and tt2 switch the counter UDC forwards or backwards; - The bistable multivibrators BS1 and BS2 and the associated circuits are the means that the phase shift between the leading edges of the input bit sequence TS and the first and the second test times that coincide with the first and second Reading times coincide, check. In the following, the test times are always referred to as reading times; - the circuit that the gates G5 to G8 and M4 to M6 and the bistable circuits BS4 and BS5 is the control circuit for inserting control bits.

Es sei bemerkt, daß die Zeitschlitze G1.SF1, 2.SF1, usw.It should be noted that the time slots G1.SF1, 2.SF1, etc.

für die Ausgangsbitfolge IS des Flip-Flop BS3 gelten, Die Zeitschlitze können auch als diejenigen der am Ausgang O des Bitratenwandlers erscheinenden Bitfolge betrachtet werden, da diese Bitfolge mit der Ausgangsbitfolge IS synchron ist. Die Arbeitsweise des Bitratenwandlers ist wie folgt. Eine an die Leitungsanschlußschaltung LIC gelangende Eingangsbitfolge mit einer Bitrate von 2,048 Mb/s wird dort decodiert in eine Eingangsbitfolge TS mit einer Bitrate von 2,048 Mb/s und eine Taktpulsfolge TC mit einer Frequenz von 2,048 MHz (Fig. 4, 5). Die Bits der Bitfolge TS werden zu Schreibezeitpunkten, die die Taktpulsfolge TC bestimmt, in das Schieberegister SR geschrieben, so daß die Bits dieser Eingangsbitfolge an jedem der Ausgänge SO bis 57 dieses Schieberegisters SR mit einer Bitrate von 2,048 Mb/s auftreten, Einer dieser Ausgänge So bis S7 wird unter der Steuerung des Vorwärts-RUckwärts-Zählers UDC ausgewählt, dessen jeweilige Stellung einem betimmten Ausgang und damit einer bestimmten Stufe des Schieberegisters SR entspricht. Die am gewählten Ausgang des Schieberegisters SR auftretenden Bits werden zu ersten oder zu zweiten Lesezeitpunkten, die durch die Taktpulsfolgen D4 oder D29 die an den Takteingang Cl des Flip-Flop BSS gelangen, in diesem gespeichert, Somit erscheint am Ausgang IS des Flip-Flop BS3 eine Bitfolge mit einer Bitrate von 2,112 Mb/s und wird über die UND-Schaltung G5, die ODER-Schaltung M4, die UND-Schaltung G8 und die ODER-Schaltung M6 zum D-Eingang des Flip-Flop BS5 übertragen. Diese Bitfolge wird zu den ersten Steuerzeitpunkten, die durch die Taktpulsfolge D1 bestimmt sind, in das Flip-Flop BS5 eingespeichert, wenn keine Steuerbits auf die Empfangsseite übertragen werden müssen.for the output bit sequence IS of the flip-flop BS3, the time slots can also be used as those of the bit sequence appearing at the output O of the bit rate converter be considered, since this bit sequence is synchronous with the output bit sequence IS. the The bit rate converter works as follows. One to the line termination circuit LIC incoming bit sequence with a bit rate of 2.048 Mb / s is decoded there into an input bit sequence TS with a bit rate of 2.048 Mb / s and a clock pulse train TC with a frequency of 2.048 MHz (Figs. 4, 5). The bits of the bit sequence TS are at writing times, which are determined by the clock pulse sequence TC, into the shift register SR written so that the bits of this input bit sequence at each of the outputs SO to 57 of this shift register SR occur at a bit rate of 2.048 Mb / s, one this Outputs So to S7 are under the control of the up-down counter UDC selected, the respective position of which corresponds to a certain output and thus to a corresponds to a certain stage of the shift register SR. The at the selected output of the Bits occurring in the shift register SR are read at the first or at the second reading times, the by the clock pulse sequences D4 or D29 to the clock input Cl of the flip-flop BSS arrive, stored in this, thus appears at the output IS of the flip-flop BS3 a bit sequence with a bit rate of 2.112 Mb / s and is via the AND circuit G5, the OR circuit M4, the AND circuit G8 and the OR circuit M6 to the D input of the flip-flop BS5. This bit sequence is used at the first control times which are determined by the clock pulse sequence D1, stored in the flip-flop BS5, if no control bits have to be transmitted to the receiving side.

Sobald aber eines oder mehrere Steuerbits in die zu über tragenden Bits eingefügt werden müssen, wird die Ausgangsbitfolge IS des Flip-Flop BS3 vom D-Eingang des Flip-Flop BS5 ferngehalten und diesem stattdessen die Steuerbits zugeführt und zu ersten Steuerzeitpunkten, die durch die Taktpulsefolge DI bestimmt sind, in das Flip-Flop BS5 eingespeichert. Aufgrund des Unterschiedes zwischen der Eingangs- und der Ausgangsbitrate tritt pro Rahmen von 212 Bits der Ausgangsbitfolge eine Phasenverschiebung von 6 bis 7 mal 3600 auf. Um diese zu kompensieren, werden 6 bis 7 Steuerbits in die Bitfolge eingefügt, wobei jedes Steuerbit eine Phasenverschiebung von 3600 bewirkt. Die Phasenprüfmittel BS1, BS2 und G1 prüfen fortwährend die Phasenverschiebung zwischen der Eingangsbitfolge TS und ersten und zweiten Lesezeitpunkten, die gegeneinander um 1800 phasenverschoben sind. Jedesmal, wenn eine Phasenverschiebung von 1800 festgestellt wird für einen dieser Lesezeitpunkte, wird die Lesesteuerung des Schieberegisters SR auf die jeweils anderen Lesezeitpunkte umgeschaltet. Außerdem wird jede für einen ersten Lesezeitpunkt festgestellte Phasenverschiebung von 1800 im Zähler UDC registriert, indem dieser um einen Schritt rückwärts gesteuert wird, wogegen eine für einen zweiten Lesezeitpunkt festgestellte Phasenverschiebung von 1800 nicht in diesem Zähler registriert wird. Somit registriert dieser Zähler jede festgestellte Phasenverschiebung von 3600. Andererseits registriert dieser Zähler auch das Einfügen jedes Steuerbits, indem er jeweils einen Schritt in die Vorwärtsrichtung geschaltet wird, so daß er im Mittel auf einem vorbestimmten Stand bleibt. But as soon as one or more control bits in the to be transmitted Bits have to be inserted, the output bit sequence IS of the flip-flop BS3 from The D input of the flip-flop BS5 is kept away and the control bits are fed to it instead and at first control times which are determined by the clock pulse sequence DI, stored in the flip-flop BS5. Due to the difference between the input and the output bit rate occurs one per frame of 212 bits of the output bit sequence Phase shift of 6 to 7 times 3600. To compensate for this, 6 Up to 7 control bits are inserted into the bit sequence, each control bit being a phase shift of 3600 causes. The phase checking means BS1, BS2 and G1 continuously check the phase shift between the input bit sequence TS and first and second reading times that are opposite to one another around 1800 are out of phase. Every time a phase shift of 1800 is detected is for one of these read times, the read control of the shift register SR switched to the other reading times. In addition, each will be for one phase shift of 1800 detected at the first reading time registered in the UDC counter, by steering this one step backwards, while one for a second The phase shift of 1800 determined at the time of reading is not registered in this counter will. This counter therefore registers every phase shift of 3600. On the other hand, this counter also registers the insertion of each control bit, by switching it one step at a time in the forward direction so that it remains on average at a predetermined level.

Im folgenden werden vier spezielle Beispiele der Arbeitsweise des Bitratenwandlers nach Fig. 1 genau beschrieben.The following are four specific examples of how the Bit rate converter according to Fig. 1 described in detail.

Die beiden ersten Beispiele sind links und rechts in Fig. 4 gezeigt, und die anderen links und rechts in Fig. 5.The first two examples are shown on the left and right in Fig. 4, and the others on the left and right in FIG. 5.

In allen diesen Beispielen wird eine Eingangsbitfolge mit einer Bitrate von 2,048 Mb/s in der Leitungsanschlußschaltung LIC in eine Eingangsbitfolge TS mit einer Bitrate von 2,048 b/s und eine Taktpulsfolge TC mit einer Frequenz von 2,048 MHz codiert. Die Eingangbitfolge TS wird zu Schreibzeitpunkten, die durch die Taktpulsfolge TC bestimmt sind, in das Schieberegister SR geschrieben.In all of these examples, an input bit sequence is used at a bit rate of 2.048 Mb / s in the line connection circuit LIC into an input bit sequence TS with a bit rate of 2.048 b / s and a clock pulse train TC with a frequency of 2.048 MHz encoded. The input bit sequence TS is at writing times that by the clock pulse sequence TC are determined, written into the shift register SR.

Im auf der linken Seite der Fig, 4 gezeigten Beispiel werden die Bits der Eingangsbitfolge TS nacheinander in die Stufe SO des Schieberegisters SR geschrieben, so daß z.B, die Stufen SO bis S5 dieses Schieberegisters nacheinander die gezeigten Bits speichern. Der Vorwärts- Rückwäres-Zähler UDC sei eingangs in der Stellung 3, bei der nur seine Ausgänge CNO und CN1 ein 1Signal haben (CN2 = O, CNl = 1 und CNO = 1). Daher wählt der digitale Multiplexer DMC den Ausgang S3 aus und verbindet ihn mit seinem Ausgang S und mit dem Dateneingang D des Flip-Flop BS3. Der Takteingang dieses Flip-Flop BS3 wird über die UND-Schaltung 63 vom ersten Lesesignal, das durch die Taktpulsfolge D4 bestimmt ist, angesteuert, da angenommen wird, daß das Ausgangssignal CS des JK-Fllp-Flop BS1 gleich 1 ist. Somit werden die nacheinander mit einer Bitrate von 2,048 Mb/s in die Stufe des Schieberegisters mit dem Ausgang S3 eingespeicherten Eingangsbits von dort zu den ersten Lesezeitpunkten, die durch die Lesetaktpulsfolge D4 bestimmt werden, mit einer Frequenz von 2,112 MHz ausgelesen und in das Flip-Flop BS3 Ubernommen.In the example shown on the left-hand side of FIG. 4, the bits the input bit sequence TS written one after the other into the stage SO of the shift register SR, so that, for example, the stages SO to S5 of this shift register successively those shown Save bits. The forward Reverse counter UDC is at the beginning in position 3, in which only its outputs CNO and CN1 have a 1 signal (CN2 = O, CNl = 1 and CNO = 1). Therefore the digital multiplexer DMC selects the output S3 off and connects it to its output S and to the data input D of the flip-flop BS3. The clock input of this flip-flop BS3 is via the AND circuit 63 from the first Read signal, which is determined by the clock pulse sequence D4, driven, as assumed it becomes that the output signal CS of the JK-Fllp-Flop BS1 is equal to 1. Thus become one after the other at a bit rate of 2.048 Mb / s into the stage of the shift register input bits stored with output S3 from there to the first reading times, which are determined by the reading clock pulse sequence D4, with a frequency of 2.112 MHz read out and transferred to the flip-flop BS3.

Diese Bits erscheinen dann am Ausgang IS des D-Flip-Flop BS3 und gelangen von dort zu der UND-Schaltung G5 und möglicherweise zum D-Eingang des D-Flip-Flop BS5, was vom Zustand der UND-Schaltungen G5 und G8 abhängt.These bits then appear at the output IS of the D flip-flop BS3 and arrive from there to the AND circuit G5 and possibly to the D input of the D flip-flop BS5, which depends on the state of the AND circuits G5 and G8.

So werden die Eingangsbits n-3 und n-2, die am Ausgang S von DMC erscheinen, nacheinander zu den ersten Lesezeitpunkten D4(1) und D4(2) in das Flip-Flop BS3 eingespeichert, Die Bits n-3 und n-2, die darauf am Ausgang IS von BS3 erscheinen,werden darauf nacheinander zu den ersten Steuer-Zeitpunkten D1(1) und D1(2) in das D-Flip-Flop BS5 eingespeichert. Sie erscheinen nacheinander am Ausgang O von BS5 und sind ein Teil der Ausgangsbitfolge MS.So the input bits n-3 and n-2, which appear at the output S of DMC, one after the other at the first reading times D4 (1) and D4 (2) into the flip-flop BS3 The bits n-3 and n-2, which then appear at the output IS of BS3, are stored then one after the other at the first control times D1 (1) and D1 (2) in the D flip-flop BS5 stored. They appear one after the other at output O of BS5 and are a Part of the output bit sequence MS.

Da die Eingangsbitfolge TS, die eine Bitrate von 2,048 Mb/s hat, mit einer Bitrate von 2,112 Mbts aus dem Schleberegister SR ausgelesen wird, nimmt die Phasenverschiebung zwischen dem Zeitpunkt, zu dem ein Bit der Eingangsbitfolge in das Schieberegister SR geschrieben wird und dem Zeitpunkt, zu dem dieses Bit wieder ausgelesen wird, stetig zu und kann so klein werden, daß dieses Bit zweimal ausgelesen wird und zweimal am Ausgang 0 des Bitratenwandlers auftritt, falls keine Vorkehrungen getroffen sinde Um dies zu vermeiden, prüfen die PhasenprUfmittel fortwährend den Wert dieser Phasenverschiebung für jedes Bit der Eingangsbitfolge, indem sie prüfen, ob der Lesezeitpunkt eines Bits in ein Prüffenster fällt, das zum Schreibezeitpunkt dieses Bits beginnt, oder nicht. Diese Prüffenster sind die Pulse der Prüfpulsfolge PI, Anders ausgedrückt, prüfen die Phasenprüfmittel fortwährend, ob ein Bit zu früh aus dem Schieberegister SR ausgelesen wird, nachdem es in dieses eingeschrieben wurde, Im betrachteten Beispiel fällt der Lesezeitpunkt D4(1), zu dem das Bit n-3 aus dem Schieberegister SR gelesen wird, nicht in das durch den Prufpuls PI(1) definierte Fenster, so daß die Gefahr dieses Bit n-3 zweimal zu lesen nicht besteht. Jedoch besteht diese Gefahr für das Bit n-2, da der erste Lesezeitpunkt D4(2) dieses Bits in das durch den Prüfpuls BI(2) definierte Fenster fällt, so daß die Phasenverschiebung kritisch ist.Since the input bit sequence TS, which has a bit rate of 2.048 Mb / s, with a bit rate of 2.112 Mbts is read from the bad register SR, takes the Phase shift between the point in time at which one bit of the input bit sequence is written into the shift register SR and the time at which this bit is read out again, steadily and can be so small that this bit twice is read out and occurs twice at output 0 of the bit rate converter, if none Precautions have been taken to avoid this, check the phase test equipment continuously the value of this phase shift for each bit of the input bit sequence by adding check whether the reading time of a bit falls within a test window that occurs at the time of writing this bit starts or not. These test windows are the pulses of the test pulse train In other words, the phase checking means continuously check whether a bit is too early is read from the shift register SR after it has been written into it In the example under consideration, reading time D4 (1), at which bit n-3 is read from the shift register SR, not into the one defined by the test pulse PI (1) Window so that there is no danger of reading this bit n-3 twice. However there is this risk for the bit n-2, since the first reading time D4 (2) of this bit falls into the window defined by the test pulse BI (2), so that the phase shift is critical.

Um dies zu verhindern, wird die Lesesteuerung des Schieberegisters SR von den ersten auf die zweiten Lesezeitpunkten umgeschaltet, wobei die letzteren gegenüber den ersteren um 1800 phasenverschoben sind. Die Tatsache, daß eine solche kritische Phasenverschiebung für den ersten Lesezeitpunkt D4(2) festgestellt wurde, muß im Zähler UDC registriert werden, da zwei aufeinanderfolgende kritische Phasenverschiebungen insgesamt einer Phasenverschiebung von 3600 entsprechen. Deshalb wird' wie nachstehend erläutert, der Zeitpunkt, zu dem die Lesesteuerung des Schieberegisters SR umgeschaltet wird, und der Zeitpunkt, zu dem der Zähler UDC geschaltet, und dir Richtung, in die er geschaltet wird, so gewählt, daß das Bit n-2 nur einmal gelesen wird.To prevent this, the read control of the shift register SR switched from the first to the second reading times, the latter are out of phase with the former around 1800. The fact that such critical phase shift was determined for the first reading time D4 (2), must be registered in the counter UDC because two successive critical phase shifts a total of a phase shift of 3600 correspond. That's why becomes' as explained below, the point in time at which the read control of the shift register SR is switched, and the time at which the counter UDC switched, and dir The direction in which it is switched is selected so that bit n-2 is only read once will.

Die kritische Phasenverschiebung wird von den Phasenprüfmitteln, genauer vom Flip-Flop BS2 festgestellt, da dieses zum ersten Lesezeitpunkt D4(2) in seinen 1-Zustand kippt.The critical phase shift is made more precise by the phase checking means detected by the flip-flop BS2, since this is in its at the first reading time D4 (2) 1 state flips.

Bei einem 1-Signal am Ausgang H des Flip-Flop BS2 hat auch der J-Eingangs-Flip- Flop BS1 ein 1-Signal, so daß er in seinen 1-Zustand kippt und ein 1-Signal am Ausgang CS liefert, sobald eine abfallende Flanke eines Pulses der Taktpulsfolge D1 auftritt, d,h. zum erwähnten ersten Steuerzeitpunkt, der gegenüber dem darauffolgenden ersten Lesezeitpunkt, für den die kritische Phasenverschiebung festgestellt wurde, um 900 oder um ein Viertel eines Zeitschlitzes verschoben ist. Bei einem Auspangssignal CS des Flip- Flop BS1 yon 1 wird die Lesesteuerung durch die UND-Schaltungen G2wndG3von der Taktpulsfolge D4 auf die Taktpulsfolge D2 umgeschaltet, da die UND-Schaltung G2 geöffnet und die UND-Schaltung G3 gesperrt wird. Infolgedessen werden die im Schieberegister SR gespeicherten Eingangsbits nun zu den zweiten Lesezeitpunkten ausgelesen.With a 1 signal at the output H of the flip-flop BS2, the J input flip- Flop BS1 a 1 signal so that it toggles into its 1 state and a 1 signal at the output CS delivers as soon as a falling edge of a pulse of the clock pulse sequence D1 occurs, d, h. at the mentioned first tax point in time, the opposite of the first one that follows Reading time for which the critical phase shift was determined, around 900 or is shifted by a quarter of a time slot. With an exit signal CS of the flip-flop BS1 of 1 becomes the read control by the AND circuits G2wndG3von the clock pulse sequence D4 switched to the clock pulse sequence D2, since the AND circuit G2 is opened and the AND circuit G3 is blocked. As a result, the im Shift register SR stored input bits now at the second reading times read out.

Da diese Zeitpunkte gegenüber den ersten Lesezeitpunkten um 1800 oder einen halben Zeitschlitz verschoben sind, jeden diese Bits, wenigstens zeitweise, im wesentlichen in der Mitte der Periode ausgelesen, während der sie im Schieberegister SR gespeichert sind.Since these points in time are around 1800 or half a time slot are shifted, each of these bits, at least temporarily, read out essentially in the middle of the period during which they are in the shift register SR are stored.

Nachdem das Flip-Flop BS1 in seinen 1-Zustand gekippt ist, wird das Flip-Flop BS2 in seinen Zustand zurückgesetzt mittels des Signals CS von 0 und kann nicht wieder gesetzt werden, solange dieses Signal bleibt, Dies hat ur Folge, daß nur die erste Oberlappung von PI und D4 im Flip-Flop BS2 registriert wird, und daß deshalb dessen Ausgangssignal H nur vorübergehend gleich 1 ist. Der Puls Hs der am gleichnamigen Ausgang des Flip-Flop BS2 austritt, hat die in Fig. 4 gezeigte Form.After the flip-flop BS1 has flipped into its 1 state, that becomes Flip-flop BS2 is reset to its state by means of the signal CS from 0 and can cannot be set again as long as this signal remains, this only has the consequence that only the first overlap of PI and D4 is registered in the flip-flop BS2, and that therefore its output signal H is only temporarily equal to 1. The pulse Hs the exits at the output of the same name of the flip-flop BS2, has the one shown in FIG Shape.

Da zwischen dem zweiten Lesezeltpunkt D2(2), auf den Lesesteuerung umgeschaltet wird, und dem ersten Lesezeitpunkt D4(2) kein Schreibezeltpunkt, der von der Taktpulsfolge TC bestimmt ist, liegt, würde das Umschalten der Lesesteuerung von den ersten auf die zweiten Lesezeitpunkte bewirken, daß das Bit n-2, das gerade zum ersten Lesezeitpunkt D4(2) gelesen wurde, nochmals zum zweiten Zeitpunkt D2(2) gelesen wird0 Jedoch wird das Bit n-2 durch das darauffolgende Bit n-1 ersetzt, bevor dieser Zeitpunkt D2(2) auftritt. Der RUckwärts-Zähleingang Dn des Zählers UDC wird nämlich von einem Signal gesteuert* das durch die Boole'sche Funktion H + AG' + D4 darstellbar ist. AG' und H sind gleich 0, so daß der Zähler UDC bei der ansteigenden Flanke des Pulses 94't2) der Taktpulsfolge D4' rückwärts zählt. Dadurch daß der Zähler vor dem zweiten Lesezeitpunkt D2(2) in die Stellung 2 gebracht wurde, erscheint das Eingangsbit n-1 am Ausgang S des digitalen Multiplexers DMC und wird zu diesem zweiten Lesezeitpunkt D2(2) in das Flip-Flop BS3 eingespeichert.Since between the second reading tent point D2 (2), on the reading control is switched, and the first reading time point D4 (2) no writing point in time, the is determined by the clock pulse sequence TC, the read control would be switched from the first to the second reading times cause the bit n-2, which is just was read at the first reading time D4 (2), again at the second time D2 (2) is read 0 However, the bit n-2 is replaced by the following bit n-1, before this point in time D2 (2) occurs. The downward counter input Dn of the counter UDC is controlled by a signal * that is generated by the Boolean function H + AG '+ D4 can be represented. AG 'and H are equal to 0, so that the counter UDC at the rising edge of the pulse 94't2) of the clock pulse sequence D4 'counts down. Through this that the counter was set to position 2 before the second reading time D2 (2), the input bit n-1 appears at the output S of the digital multiplexer DMC and becomes stored in the flip-flop BS3 at this second reading time D2 (2).

Dieses Bit n-1 erscheint nun am Ausgang IS dieses Fllp-Flop.This bit n-1 now appears at the output IS of this fllp-flop.

Die Umschaltung der Lesesteuerung von D4 auf D2 zusammen mit dem Abwärtszhlvorgang bewirkt also, daß die Bits, die auf das Bit n-2, für das eine kritische Phasenverschiebung festgestellt wurde, folgen0 nun im wesentlichen in der Mitte der Zeitintervalle ausgelesen werden* während derer sie im Schieberegister gespeichert sind. Damit ist die Gefahr, daß diese Bits zweimal gelesen werden, wenigstens zeitweise ausgeschaltet.Switching the read control from D4 to D2 together with the down counting process thus causes the bits that point to bit n-2 for a critical phase shift was found, now follow 0 essentially in the middle of the time intervals are read out * while they are stored in the shift register. In order to the risk of these bits being read twice is at least temporarily switched off.

Obwohl die Blts n-1 und n nacheinander am Ausgang IS des Flip-Flop BS3 zu den Lesezeitpunkten D2(2) und D2(3) auftreten, wird nur das Bit n-1 Uber die Torschaltung G5, M4, G8 und M6 zum Steuerzeitpunkt D1(3) in das D-Flip-Flop BS5 eingespeichert und erscheint in der Ausgangsbitfolge am Ausgang 0 des Bitratenwandlers. Dies wird im folgenden erklärt.Although the Blts n-1 and n one after the other at the output IS of the flip-flop BS3 occur at read times D2 (2) and D2 (3), only bit n-1 is Uber the gate circuit G5, M4, G8 and M6 at the control time D1 (3) in the D flip-flop BS5 and appears in the output bit sequence at output 0 of the bit rate converter. This is explained below.

Es wird angenommen, daß die Steuereinheit CU entschieden hat, daß ein oder mehrere Steuerbits in die Ausgangsbitfolge am Ausgang IS des D-Flip-Flop BS3 eingefügt werden müssen. Genauer gesagt wird angenommen, daß die Steuereinheit CU während des Stopf-Code-Zeitschlitzes Gl.SF2 ein Steuersignal AG = 1 herausgibt, damit ein Stopf-Code-Bit SC1, das am Ausgang SC1 von CU erscheint, in die Ausgangsbitfolge IS eingefügt wird. Infolgedessen wird die UND-Schaltung G8 während dieses Zeitschlitzes G1 . SF2, von dem angenommen wird, daß er von der Hinterflanke des Taktpulses D4'(3) bis zur Hinterflanke des Taktpulses D4'(4) dauert, Uber die Invertierstufe I2 gesperrt. Daher wird das Bit n, das am Ausgang IS des Flip-Flop BS3 9m zweiten Lesezeitpunkt D2(3) erscheint, vom Eingang des Flip-Flop BS5 ferngehalten, in das das Bit n-1 gerade zuvor eingespeichert wurde. Stattdessen wird infolge des Ausgangssignals AG = 1 der Steuereinheit CU das Steuerbit SC1 dem D-Eingang der bistabilen Kippschaltung BS5 über die Torschaltung GA und die ODER-Schaltung M6 zugeführt und in dieses Flip-Flop BS5 zum Steuerzeitpunkt dz(4) eingespeichert. Dieses Steuerbit SC1 erscheint daher in der Ausgangsbitfolge S am Ausgang 0 des Flip-Flop BS5.It is assumed that the control unit CU has decided that one or more control bits in the output bit sequence at the output IS of the D flip-flop BS3 must be inserted. More specifically, it is assumed that the control unit CU issues a control signal AG = 1 during the stuffing code time slot Gl.SF2, thus a stuffing code bit SC1, which appears at the output SC1 of the CU, in the output bit sequence IS is inserted. As a result, the AND circuit becomes G8 during this time slot G1. SF2, which is assumed to have originated from the trailing edge of the clock pulse D4 '(3) lasts until the trailing edge of the clock pulse D4 '(4), blocked by the inverting stage I2. Therefore, the bit n, which is at the output IS of the flip-flop BS3 9m, becomes the second reading time D2 (3) appears, kept away from the input of the flip-flop BS5, into which the bit n-1 has just been saved. Instead, as a result of the output signal AG = 1 of the control unit CU das Control bit SC1 to the D input of the bistable trigger circuit BS5 via the gate circuit GA and the OR circuit M6 and stored in this flip-flop BS5 at control time dz (4). This control bit SC1 therefore appears in the output bit sequence S at output 0 of the Flip-flop BS5.

Es sei bemerkt, daß der Wert des Stopf-Code-Bits SC1, das in die Bitfolge einzufügen ist, davon abhängt, ob gestopft werden muß oder nicht, d.h. ob JC gleich 0 gleich 1 ist, wie später erklärt wird.It should be noted that the value of the stuffing code bit SC1 which is included in the bit sequence is to be inserted, depends on whether it has to be stuffed or not, i.e. whether JC is the same 0 is 1 as will be explained later.

Da ein eingefügtes Steuerbit eine Phasenverschiebung von 360b in eine Richtung bewirkt, die entgegengesetzt zu der list, die von den Phasenprüfmitteln festgestellt werden kann,muß der Zähler UDC für jedes Steuerbit um eine Einheit vorwärtszählen. Der Zeitpunkt dieses Vorwärtszähtens ist nun so gewählt, daß das Auslesen des Schieberegisters SR nicht unterbrochen werden muß, wie nun erklärt wird.Since an inserted control bit causes a phase shift of 360b into a Direction causes the opposite of the list given by the phase checking means can be determined, the counter UDC has to increase one unit for each control bit count up. The time of this counting forward is now chosen so that the Reading out the shift register SR does not have to be interrupted, as will now be explained will.

Während des Zeitschlitzes Gl.SF2 wird das Einspeichern der Eingangsbitfolge in das Schieberegister SR und das Auslesen dieses Schieberegisters fortgesetzt, so daß dem Eingangsbit n, das am Ausgang S von DMC erscheint und noch nicht in das Flip-Flop BS5 eingespeichert worden ist, noch vor dem Ende des Zeitschlitzes G1.SF2 das Eingangsbit n+1 folgt. Ohne Vorkehrungen würde das Bit n nicht in das Flip-Flop BS5 eingespeichert und daher vor loren werden. Jedoch zählt der Vorwärts-Rückwärts-Zähler UDC am Ende des Ausgangszeitschlitzes G1.SF2 und vor dem Lesezeitpunkt D2(4) einen Schritt vorwärts, so daß das Bit n wieder am Ausgang S von DMC erscheint. Der Vorwärtszählschritt des Zählers erfolgt mit der ansteigenden Flanke des Pulses D4'(4), weil sein Vorwärtszähleingang Up von einem Signal angesteuert wird, das durch die Boole'sche Funktion H+AG+D4' darstellbar ist. Bei der Zählerstellung 3 liefert der Ausgang S von DMC die Eingangsbits n und n+1 nacheinander, die darauf nacheinander zuerst zu den Lesezeitpunkten D2(4) und D2(5) (nicht gezeigt) in das Flip-Flop BS3 und dann zu den Steuerzeltpunkten D1(5) und D1(6) (nicht gezeigt) in das Flip-Flop BS5 eingespeichert werden.During the time slot Gl.SF2 the storage of the input bit sequence into the shift register SR and the reading of this shift register continued, so that the input bit n, which appears at the output S of DMC and not yet in the Flip-flop BS5 has been stored before the end of time slot G1.SF2 the input bit n + 1 follows. Without precautions, bit n would not go into the flip-flop BS5 stored and therefore be looted. However, the up-down counter counts UDC at the end of the output time slot G1.SF2 and before the reading time D2 (4) Step forward so that bit n appears again at output S of DMC. Of the Count up of the counter takes place with the rising edge of pulse D4 '(4), because its up-counting input Up is controlled by a signal that is generated by the Boolean function H + AG + D4 ' can be represented. When the counter is set to 3, output S from DMC supplies the input bits n and n + 1 one after the other, which then follow one after the other first at reading times D2 (4) and D2 (5) (not shown) into flip-flop BS3 and then to the control tent points D1 (5) and D1 (6) (not shown) are stored in the flip-flop BS5.

Dies läßt sich verallgemeinern: Falls m aufeinanderfolgende Steuerbits in die Ausgangsbitfolge einzufügen sind, wird das Auslesen des Schieberegisters SR nicht unterbrochen, sondern der Zähler UDC zählt m Schritte vorwärts, damit das gleiche Eingangsbit während m+1 aufeinanderfolgender Zeitschlitze In das Flip-Flop BS3 eingespeichert wird und m+1 gleiche Bits an dessen Ausgang IS auftreten.This can be generalized: If m consecutive control bits are to be inserted into the output bit sequence, the readout of the shift register SR is not interrupted, but the UDC counter counts up m steps so that the same input bit during m + 1 consecutive time slots in the flip-flop BS3 is stored and m + 1 identical bits occur at its output IS.

Während der ersten m Ausgangszeitschlitze wird das Einspeichern der entsprechenden m ersten gleichen Bits in das Fiip-Flop BS5 unterbunden und stattdessen die m Steuerbits In dieses Flip-Flop eS5 eingespeichert, Erst während des letzten der m+1 Ausgangszeitschlitze wird das letzte der m+1 gleichen Bits in das Flip-Flop BS5 eingespeichert.During the first m output time slots, the storage of the corresponding m first identical bits in the fiip-flop BS5 and prevented instead the m control bits are stored in this flip-flop eS5, only during the last of the m + 1 output timeslots becomes the last of the m + 1 same bits in the flip-flop BS5 stored.

Im beschriebenen Beispiel ist das in die Bitfolge IS einzufügende Bit ein Stopf-Code-Bit SC1, Die Arbeitsweise ist die gleiche, wenn eines der Rahmensynchronisationsbits FS1 bis FS3 einzufUgen ist, ist jedoch leicht davon abweichend, wenn gestopft werden muß und ein Stopfbit JB oder ein zusätzliches Informationsbit JI während des Stopfzeitschlitzes G2.SF4 in die Bitfolge einzufügen ist. Die Arbeitsweise ist dann wie folgt: Die Entscheidung zu stopfen oder nicht zu stopfen wird am Ende des ersten Unterrahmens SF1 getroffen, indem der Stand des Zählers UDC zu diesem Zeitpunkt berücksichtigt wird. Diese Entscheidung ist positiv, wenn der Zähler in einer seiner Stellungen 0 bis 3 ist, d.h. wenn sein Ausgangssignal CN2 = O ist (CN2 = 1), am Ende des Zeitschlitzes G53.SF1, wenn das Steuersignal SW wieder gleich 1 wird (Fig. 3). In diesem Falle gibt die UND-Schaltung G4 ein 1-Signal ab, so daß das Flip-Flop BS4 in seinen 1-Zustand kippt und sein Ausgangssignal JC = 1 wird.In the example described, this is to be inserted into the bit sequence IS Bit a stuffing code bit SC1, the operation is the same if one of the frame synchronization bits FS1 to FS3 is to be inserted, but it differs slightly from this when stuffing must and a stuffing bit JB or an additional information bit JI during the stuffing time slot G2.SF4 is to be inserted in the bit sequence. The working method is then as follows: the Decision to cram or not to cram is made at the end of the first subframe SF1 is taken by taking into account the status of the UDC counter at this point in time will. This decision is positive if the counter is in one of its positions 0 to 3, i.e. when its output signal CN2 = 0 (CN2 = 1), at the end of the time slot G53.SF1 when the control signal SW becomes 1 again (Fig. 3). In this case the AND circuit G4 outputs a 1 signal so that the flip-flop BS4 is in its 1 state flips and its output signal becomes JC = 1.

Wenn die Steuereinheit CU dieses Signal JC = 1 erhält, liefert sie Synchronisationsbits SCl = 1, SC2 = 1 und SC3 = 1 während der entsprechenden Stopf-Code-Zeitschlltze G1.SF2, G1.SF3 und G1.SF4. AuRerdem liefert sie während des Stopf-Zeitschlitzes G2.SF4 ein Stopfbit JB oder ein zusätzliches Informationsbit JI.When the control unit CU receives this signal JC = 1, it delivers Synchronization bits SCl = 1, SC2 = 1 and SC3 = 1 during the corresponding stuffing code time slots G1.SF2, G1.SF3 and G1.SF4. It also delivers during the stuffing time slot G2.SF4 a stuffing bit JB or an additional information bit JI.

Zunächst wird der Fall betrachtet, daß ein zusätzliches Informationsbit JI in die am Ausgang des Flip-Flop BS3 erscheinende Bitfolge 3S einzufügen Ist. Während des Stopfzeitschlitzes G2.SF4 ist das Ausgangssignal der UND- Schaltung G6 = 1, da JC = 1, so daß über die Invertierstufe I1 die UND-Schaltung G5 gesperrt ist, die UND-Schaltung G7 geöffnet ist und das Ausgangssignal AG' der ODER-Schaltung M5 = 1 ist. Da während des Zeitschlitzes G2.SF4 AG = 0 ist,erhalten diese entsprechenden Eingänge der ODER-Schaltung M5 und MG kein 1-Signal, und das zusätzliche Informationsbit JI gelangt über die UND-Schaltung G7, die ODER-Schaltung M4, die UND-Schaltung G8 und die ODER-Schaltung M6 zum D-Eingang des Flip-Flop BS5. Statt allein über die ODER-Schaltung M6, wie im vorstehend beschriebenen Beispiel, gelangt hier das einzufügende Bit 3I über die Torschaltungen G7, M4, G8 und M6 zum Flip-Flop BS5. Die Ubrige Arbeitsweiseist wie vorstehend beschrieben.First, consider the case that an additional information bit JI is to be inserted into the bit sequence 3S appearing at the output of the flip-flop BS3. The output signal of the AND circuit is during the stuffing time slot G2.SF4 G6 = 1, since JC = 1, so that the AND circuit G5 is blocked via the inverting stage I1 is, the AND circuit G7 is open and the output signal AG 'of the OR circuit M5 = 1. Since AG = 0 during the time slot G2.SF4, these receive the corresponding Inputs of the OR circuit M5 and MG no 1 signal, and the additional information bit JI comes through the AND circuit G7, the OR circuit M4, the AND circuit G8 and the OR circuit M6 to the D input of the flip-flop BS5. Instead of alone about that OR circuit M6, as in the example described above, arrives here the to be inserted Bit 3I via the gates G7, M4, G8 and M6 to the flip-flop BS5. The rest of the way of working is how described above.

Nun wird der Fall beschrieben, daß das Stopfbit JB in die am Ausgang IS des Flip-Flop B53 erscheinende Bitfolge während des Stopf-Zeitschlitzes G2.SF4 einzufügen ist.The case where the stuffing bit JB is in the output IS of the flip-flop B53 appearing bit sequence during the stuffing time slot G2.SF4 is to be inserted.

In diesem Fall sollte die Torschaltung G7 Ubergangen und der Ausgang der UND-Schaltung GG, der während G2.SF4 das Bit JB liefert, direkt mit einem Eingang der ODER-Schaltung M4 verbunden werden. Die Arbeitsweise ist dann ähnlich der im ersten Falle, bei dem das Bit JI in die Eingangsbitfolge einzufügen war.In this case the gate circuit G7 should be ignored and the output the AND circuit GG, which supplies the bit JB during G2.SF4, directly with an input the OR circuit M4. The way of working is then similar to that of the im first case in which the JI bit had to be inserted into the input bit sequence.

Im zweiten Beispiel in Fig. 4 wird der Fall betrachtet, daß sowohl die Prüfmittel eine kritische Phasenverschiebung feststellen als auch ein Steuerbit in die Ausgangsbitfolge MS einzufUgen ist. Es wird angenommen, daß ein zusätzliches Informationsbit JI statt eines Stopfbits JB in diese Bitfolge eingefügt werden muß, und daß während des Stopf-Zeitschlitzes G2.SF4, der durch die Hinterflanken der Pulse D4'(1) und D4'(2) bestimmt sei, eine Koinzidenz von PI(2) und D4(2} festgestellt wird. Der Zähler UDC habe anfangs die Stellung 3.In the second example in FIG. 4, the case is considered that both the test equipment detect a critical phase shift as well as a control bit is to be inserted in the output bit sequence MS. It is believed that an additional Information bit JI must be inserted into this bit sequence instead of a stuffing bit JB, and that during the stuffing time slot G2.SF4, which is caused by the trailing edges of the Pulse D4 '(1) and D4' (2) is determined, a coincidence of PI (2) and D4 (2} is found will. The UDC counter is initially at position 3.

In analoger Weise, wie fUr das erste Beispiel in Fig. 4 beschrieben, wird das Bit n-3, das am Ausgang S3 des Schieberegisters SR auftritt, dem Dateneingang D des Flip-Flop BS3 über den digitalen Multiplexer DMC und dessen Ausgang S zugeführt. Dieses Bit n-3 wird zum Lesezeitpunkt D4(1) in das Flip-Flop BS3 eingespeichert und erscheint an dessen Ausgang IS. Von dort gelangt dieses Bit zum Dateneingang D des Flip-Flop BS5 Uber die Torschaltungen G5, M4, G8 und M6 und wird darauf zum Steuerzeitpunkt D1(1) im BS5 gespeichert. Es erscheint in der Ausgangsbltfolge MS am Ausgang 0 des Flip-Flop BS5.In a manner analogous to that described for the first example in Fig. 4, the bit n-3, which occurs at the output S3 of the shift register SR, becomes the data input D of the flip-flop BS3 via the digital multiplexer DMC and its output S supplied. This bit n-3 is stored in the flip-flop BS3 at the time of reading D4 (1) and appears at its output IS. From there this bit is sent to the data input D of the flip-flop BS5 via the gates G5, M4, G8 and M6 and is on to the Control time D1 (1) stored in BS5. It appears in the Output sequence MS at the output 0 of the flip-flop BS5.

Das folgende Bit n-2, das am Ausgang S von DMC erscheint5 wird zum Lesezeitpunkt D4(2) in das Flip-Flop BS3 eingespeichert, Wie aus dem beschriebenen Beispiel folgt, muß der Zähler UDC normalerweise, während das Bit n-2 am Ausgang IS des Flip-Flop BS3 vorliegt, um eine Einheit rtickwärts geschaltet werden, nachdem die Koinzidenz zwischen den Pulsen D4(2) und PI(2) festgestellt worden ist und muß darauf am des Zeitschlitzes G2.SF4 wieder um einen Schritt in die Vorwärtsrlchtung geschaltet werden. Aus diesem Grunde wird der Zähler in seiner ursprünglichen Stellung gehalten, wie aus dem folgenden klar wird0 Nachdem die Koinzidenz zwischen den Pulsen D4(2) und PI(2) festgestellt worden ist, wird die Lesesteuerung des Flip-Flop BS3 vom Lesezeitpunkt D4(2) auf den Lesezeitpunkt D2(2) umgeschaltet, so daß dieses Bit zum Lesezeitpunkt D2(2) erneut gelesen wird und ein zweites Mal am Ausgang IS des Flip-Flop BS3 erscheint. Das erste dieser beiden Bits n-2 wird nicht den Flip-Flop BS5 zugeführt, sondern stattdessen das zusätzliche Informationsbit JI. Während des Stopf-Zeitschlitzes G2.SF4 wird nämlich die UND-Schaltung G5 gesperrt und die UND-Schaltung G7 geöffnet. Das Bit JI wird zum Steuerzeitpunkt D1(2) in das Flip-Flop BS5 eingespeichert, wogegen das zweite Bit n-2 zum Steuerzeitpunkt D1(3) in dieses Flip-Flop eingespeichert wird.The following bit n-2, which appears at output S of DMC5, becomes Reading time D4 (2) stored in the flip-flop BS3, as described in the Example follows, the counter UDC must normally, while the bit n-2 at the output IS of the flip-flop BS3 is present to be switched backward by one unit after the coincidence between the pulses D4 (2) and PI (2) has been and must be established then on the time slot G2.SF4 again by one step in the forward direction be switched. For this reason the counter is in its original position held, as will be clear from the following0 after the coincidence between the pulses D4 (2) and PI (2) has been established, the read control of the flip-flop BS3 switched from reading time D4 (2) to reading time D2 (2), so that this Bit is read again at read time D2 (2) and a second time at output IS of the flip-flop BS3 appears. The first of these two bits n-2 does not become the flip-flop BS5, but instead the additional information bit JI. During the Stuffing time slot G2.SF4 namely the AND circuit G5 is blocked and the AND circuit G7 open. The bit JI is stored in the flip-flop BS5 at control time D1 (2), whereas the second bit n-2 is stored in this flip-flop at control time D1 (3) will.

Zum Vorstehenden sei folgendes bemerkt: Obwohl die Umschaltung der Leseschaltung normalerweise ein Rückwärtszählen und das EinfUgen eines Steuerbits ein Vorwärtszählen des Zählers UDC erfordert, wird der Zähler UDC nicht betätigt, wenn diese Leseumschaltung und dieses Einfügen eines Steuerblts zusammen erfolgen müssen. Dies läßt sich verallgemeinern: Falls m aufeinanderfolgende Steuerbits in die Ausgangsbitfolge einzufügen sind und während eines dieser Steuerbits eine Koinzidenz zwischen PI und D4 festgestellt wird, wird das Auslesen aus dem Schieberegister SR nicht unterbrochen, sondern stattdessen zählt der Zähler UDC um m Schritte vorwärts, damit ein und dasselbe Eingangsbit während m+1 aufeinanderfolgender Zeitschlitze in das Flip-Flop BS3 eingespeichert wird und m+1 gleiche Bits an dessen Ausgang IS er echelnen.The following should be noted about the above: Although the switching of the Read circuit normally a countdown and the insertion of a control bit requires the counter UDC to be counted up, the counter becomes UDC not actuated when this read switch and this insertion of a control sheet together must be done. This can be generalized: If m consecutive control bits are to be inserted into the output bit sequence and during one of these control bits a If a coincidence between PI and D4 is detected, the readout from the shift register is carried out SR is not interrupted, but instead the counter UDC counts up by m steps, thus one and the same input bit during m + 1 successive time slots is stored in the flip-flop BS3 and m + 1 identical bits at its output IS he angry.

Während der m ersten Zeitschlitze wird das Einspeichern der m ersten Bits in das Flip-Flop BS5 unterbunden und stattdessen die m Steuerbits in dieses Flip-Flop eingespeichert.During the m first time slots, the storage of the m first Bits in the flip-flop BS5 suppressed and instead the m control bits in this Flip-flop stored.

Erst während des letzten der m+1 Zeitschlitze wird das letzte der m+1 Bits in das Flip-Flop BS5 eingespeichert und erscheint in der Ausgangsbitfolge MS an dessen Ausgang 0. Zusammengefaßt folgt aus den in Fig. 4 gezeigten Beispielen, daß nach Feststellen einer kritischen Phasenverschiebung fUr einen ersten Lesezeitpunkt die Lesesteuerung des Schieberegisters SR von den ersten auf die zweiten Lesezeitpunkte umgeschaltet wird und der Zähler um einen Schritt rückwärts zählt und daß der Zähler, wenn Steuerbits in die Ausgangsbitfolge MS einzufügen sind, um eine Anzahl von Schritten vorwärts zählt, die gleich der Anzahl der Steuerblts ist. Wenn ein Steuerbit in die Ausgangsbitfolge MS einzufügen ist und dazu ein kritische Phasenverschiebung festgestellt wird, bleibt der Zähler in seiner Anfangsstellung.Only during the last of the m + 1 time slots does the last become the m + 1 bits are stored in the flip-flop BS5 and appear in the output bit sequence MS at its output 0. In summary, it follows from the examples shown in FIG. 4, that after determining a critical phase shift for a first reading time the read control of the shift register SR from the first to the second reading times is switched and the counter counts down by one step and that the counter, if control bits are to be inserted into the output bit sequence MS, by a number of steps counts forward, which is equal to the number of control blts. If a control bit is in the output bit sequence MS is to be inserted and, in addition, a critical phase shift is determined, the counter remains in its initial position.

Im auf der rechten Seite gezeigten Beispiel wird die Eingangsbitfolge TS in die erste Stufe des Schleberegisters SR geschrieben,so daß die Stufen SO bis S5 dieses Registers nacheinander die gezeigten Bits speichern. Der Zähler UDC habe den Zählerstand 5, bei der digitale Multiplexer DMC den Ausgang S5 auswählt und mit seinem Ausgang S und mit dem Dateneingang D des Flip-Flop BS3 verbindet. Dessen Takteingang C1 sei über die UND-Schaltung G2 von der Taktpulsfolge D2 angesteuert* da angenommen wird, daß das Ausgangssignal CS des JK-F1ip-Flop BS1 zuvor in der im Zusammenhang mit Fig. 4 beschriebenen Weise den Wert l angenommen hat, Die Eingangsbits n-5, n-4, n-3, usw., die mit einer Bitrate von 2,048 Mb/s in die Stufe des Schieberegisters SR mit dem Ausgang S5 gespeichert werden, zu den zweiten Lesezeitpunkten, die durch die Taktpulsfolge D2 bestimmt sind, werden von dieser Schieberegisterstufe ausgelesen und in das Flip-FIop BS3 eingespeichert. Diese Bits erscheinen darauf am Ausgang IS des Flip-Flop B53 und gelangen von dort zu der UNDI Schaltung G5 und möglicherweise bis zum D-Eingang des Flip-Flop BS5, was vom Zustand der UND-Schaltungen G5 und G8 abhängt. Das Eingangsbit n-5 wird zum Lesezeitpunkt D2(1) in das Flip-Flop BS3 eingespeichert und darauf zum Steuerzeitpunkt Dz(2) in das Flip-Flop BS5.In the example shown on the right, the input bit sequence is TS is written in the first stage of the sloping register SR, so that the stages SO to S5 of this register the bits shown one after the other to save. The counter UDC has the counter reading 5, the output of the digital multiplexer DMC S5 selects and with its output S and with the data input D of the flip-flop BS3 connects. Its clock input C1 is from the clock pulse train via the AND circuit G2 D2 driven * because it is assumed that the output signal CS of the JK-F1ip-flop BS1 previously assumed the value l in the manner described in connection with FIG has, the input bits n-5, n-4, n-3, etc., which have a bit rate of 2.048 Mb / s are stored in the stage of the shift register SR with the output S5, to the second reading times, which are determined by the clock pulse sequence D2, are from read out of this shift register stage and stored in the flip-flop BS3. These bits then appear at the output IS of the flip-flop B53 and arrive from there to the UNDI circuit G5 and possibly to the D input of the flip-flop BS5, which depends on the state of the AND circuits G5 and G8. The input bit becomes n-5 stored in flip-flop BS3 at reading time D2 (1) and then at control time Dz (2) into the flip-flop BS5.

Um Lesefehler zu vermeiden, wird wieder die Koinzidenz der Pulse Pl und D2 geprüft. Im betrachteten Beispiel fällt der Lesezeitpunkt D2(1) in das vom Prüfpuls PI(1) gebildete Prüffenster, so daß die Phasenverschiebung kritisch ist und die Gefahr besteht, das Bit n-5 zweimal zu lesen. Um dies zu vermeiden, wird die Lesesteuerung des Schieberegisters SR von den zweiten auf die ersten Lesezeitpunkte umgeschaltet, wobei die letzteren um 1800 gegenüber den ersteren phasenverschoben sind, Jedoch muß diese für den zweiten Lesezeitpunkt D2(1) festgestellte kritische Phasenverschiebung im Zähler UDC nicht registriert werden, Wie aus dem folgenden klar wird, wird der Zeitpunkt, zu dem die Lesesteuerung des Schieberegisters SR umgeschaltet wird, so gewählt, daß das Bit n-5 nur einmal gelesen wird.To avoid reading errors, the coincidence of the pulses Pl and D2 checked. In the example under consideration, reading time D2 (1) falls on from Test pulse PI (1) formed test window, so that the phase shift is critical and there is a risk of reading bit n-5 twice. To avoid this, will the read control of the shift register SR from the second to the first reading times switched, the latter being out of phase with the former by 1800 However, this must be critical as determined for the second reading time point D2 (1) Phase shift in the counter UDC can not be registered, As from the following becomes clear, the timing at which the read control of the shift register SR switched is chosen so that bit n-5 is read only once.

Infolge der Koinzidenz PI(1) und D2(1) hat das dem K-Eingang des JK-Flip-Flop BS1 zugeführte Signal zeitweise den Wert 1, so daß dieses Flip-Flop BS1 in seinen Zustand kippt, wenn der Taktpuls D1 den Wert 0 annimmt, d.h.As a result of the coincidence PI (1) and D2 (1) this has the K input of the JK flip-flop BS1 supplied signal temporarily the value 1, so that this flip-flop BS1 in its The state changes when the clock pulse D1 assumes the value 0, i.e.

um drei Viertel eines Zeitschlitzes später als der zweite Lesezeitpunkt D2(1), für den die kritische Phasenverschlebung festgestellt wurde. Da das Ausgangssignal CS des Flip-Flop BS1 den Wert 1 hat, erhält der Takteingang Cl des D-Flip-Flop BS3 nun über die UND-Schaltung G3 die Taktpulsfolge D4 anstatt der Taktpulsfolge D2. Infolgedessen werden die im Schieberegister SR gespeicherten Eingangsbits nun zu den ersten Lesezeitpunkten, die von der Taktpulsfolge D4 bestimmt sind, ausgelesen und in das D-Flip-Flop BS3 eingespeichert. Da diese ersten Lesezeitpunkte gegenüber den zweiten Lesezeitpunkten um 1800 oder einen halben Zeitschlitz phasenverschoben sind, werden die Bits wenigstens zeitweise ungefähr in der Mitte der Zeitintervalle, während derer sie im Schieberegister gespeichert sind, aus diesem ausgelesen.three quarters of a time slot later than the second reading time D2 (1) for which the critical phase shift was determined. Because the output signal CS of the flip-flop BS1 has the value 1, the clock input Cl of the D-flip-flop BS3 receives now via the AND circuit G3 the clock pulse sequence D4 instead of the clock pulse sequence D2. As a result, the input bits stored in the shift register SR are now closed the first reading times, which are determined by the clock pulse sequence D4, read out and stored in the D flip-flop BS3. As opposed to these first reading times the second reading times shifted by 1800 or half a time slot are, the bits are at least temporarily approximately in the middle of the time intervals, while they are stored in the shift register, read out from it.

Der erste Lesezeitpunkt D4(2), auf den die Lesesteuerung umgeschaltet wird, ist vom zweiten Lesezeitpunkt D2(1) durch einen Schreibezeitpunkt getrennt, zu dem das Bit n-4 in das Schieberegister eingespeichert wird. Daher stört die Umschaltung der Lesesteuerung vom zweiten auf den ersten Lesezeitpunkt die normale Schreib-Lese-Schreib-Folge des Schieberegisters nicht, so daß keine weitern Maßnahmen notwendig sind. Der Zähler UDC braucht also nicht geschaltet zu werden.The first reading time D4 (2) to which the reading control switched is separated from the second reading time D2 (1) by a writing time, at which bit n-4 is stored in the shift register. Therefore the switchover interferes the read control from the second to the first reading time the normal write-read-write sequence of the shift register, so that no further measures are necessary. The counter So UDC does not need to be switched.

Im links in der Fig. 5 gezeigten Beispiel ist angenommen, daß eine Koinzidenz zwischen den Pulsen Pt und D2 während eines Zeitschlitzes festgestellt wird, während dessen eines oder mehrere Steuerbits in die Ausgangsbitfolge MS einzufügen sind. Genauer gesagt, wird angenommen, daß drei aufeinanderfolgende Rahmensynchronisationsbits FS1, FS2 und FS3 in diese Bitfolge während dreier aufeinanderfolgender Zeitschlitze G1.SF1, G2.SF1 und G3.SF1 einzufügen sind, und daß während des Zeltschlitzes G2.SF1 die Koinzidenz festgestellt wird. Der Zähler UDC sei anfangs in der Stellung 2 und das Q-Ausgangssignal des Flip-Flop BSI habe bereits den Wert 1 angenommen, wie im Zusammenhang mit Fig. 4 beschrieben wumde.In the example shown on the left in FIG. 5, it is assumed that a Coincidence between the pulses Pt and D2 detected during a time slot during which one or more control bits are to be inserted into the output bit sequence MS are. More specifically, it is assumed that three consecutive frame synchronization bits FS1, FS2 and FS3 in this bit sequence during three consecutive time slots G1.SF1, G2.SF1 and G3.SF1 are to be inserted, and that during the tent slot G2.SF1 the coincidence is established. The counter UDC is initially in position 2 and the Q output signal of the flip-flop BSI has already assumed the value 1, as in Connection with FIG. 4 is described.

Bei der Zählerstellung 2 wähit der digitale Multiplexer DMC den Ausgang S2 des Schieberegisters und verbindet Ihn mit seinem Ausgang S und mit dem Dateneingang D des Flip-Flop BS3, an dessen Tatkeingang Cl die Taktpulsfolge D2 liegt. Zum Lesezeitpunkt D2(1) wird das Bit n-2 in das Fl-ip-Flop BS3 eingespeichert und erscheint an dessen Ausgang IS, jedoch wird dieses Bit nicht in das Flip-Flop BS5 eingespeichert, weil das Ausgangssignal AG der Steuereinheit CU zum Steuerzeitpunkt D1(1) den Wert 1 hat und somit die UND-Schaltung G8 sperrt.When the counter is set to 2, the digital multiplexer DMC selects the output S2 of the shift register and connects it to its output S and to the data input D of the flip-flop BS3, at whose clock input Cl the clock pulse sequence D2 is located. At the time of reading D2 (1) the bit n-2 is stored in the Fl-ip-Flop BS3 and appears on it Output IS, however, this bit is not stored in the flip-flop BS5 because the output signal AG of the control unit CU at control time D1 (1) has the value 1 has and thus blocks the AND circuit G8.

Aufgrund der Tatsache, daß während der Zeitschlitze G1.SF1 bis G3.SF1 das Steuersignal AG1 gleich 1 und deshalb AG' gleich 0 und das Ausgangssignal H des Flip-Flop BS2 gleich 0 ist, erscheinen die Taktpulse D4'(2), Dz(3) und D4'(4) nacheinander am Vorwärtszähleingang Up des Zählers UDC gegen Ende dieser drei Zeitschlitze. Der Zähler UDC wird also schrittweise jeweils zum Ende der drei Zeitschlitze von seiner Stellung 2 in seine Stellungen 3, 4 und 5 geschaltet, so daß am Ausgang S von DMC nacheinander die Bits n-3, n-2, n-3, n-2, n-3, n-2 auftreten.Due to the fact that during the time slots G1.SF1 to G3.SF1 the control signal AG1 equals 1 and therefore AG 'equals 0 and the output signal H of the flip-flop BS2 equals 0, the clock pulses D4 '(2), Dz (3) and D4' (4) appear one after the other at the up count input Up of the counter UDC towards the end of these three time slots. The counter UDC is therefore incrementally at the end of each of the three time slots its position 2 in its positions 3, 4 and 5, so that at the output S of DMC the bits n-3, n-2, n-3, n-2, n-3, n-2 appear one after the other.

Nachdem die Phasenprüfmittel festgestellt haben, daß der Lesezeitpunkt D2(2) in das Prüffenster PI(2) fällt, erhält der K-Eingang des Flip-Flop BS1 zeitweise ein 1-Signal, so daß diesesFlip-Flop BS1 zu dem Zeitpunkt, zu dem der Taktpuls D1 gleich O wird, d.h. drei Viertel eines Zeitschlltzes nach dem Lesezeitpunkt D2(2), für den die kritische Phasenverschiebung festgestellt wird, in seinen Zustand kippt.After the phase checking means have determined that the reading time D2 (2) falls into the test window PI (2), the K input of the flip-flop BS1 receives temporarily a 1 signal, so that this flip-flop BS1 at the time at which the clock pulse D1 equals O, i.e. three quarters of a time slot after the reading time D2 (2), for which the critical phase shift is determined, flips into its state.

Darauf wird die Lesesteuerung des Flipflop BS3 und der Puls folgte D2 auf die Pulsfolge T4 umgeschaltet und dabei eine Leseverzagerung von einem halben Zeitschlitz bewirkt.This is followed by the read control of the flip-flop BS3 and the pulse D2 switched to the pulse train T4 and a read delay of half a time Time slot causes.

Wiederum werden die Bits daher wenigstens zeitweise in der Mitte der Zeitintervalle gelesen, während der sie im Schieberegister gespeichert sind.Again, the bits are therefore at least temporarily in the middle of the Read time intervals during which they are stored in the shift register.

Wie gezeigt werden die 3 Bits n-2, die auftreten, nachdem der Zähler UDC seine Anfangsstellung 2 verlassen hat, zu den Lesezeitpunkten D2 (2), D4 (3) und D4 (4) in das Flipflop BS3 eingespeichert, wogegen die diesen Bits n-2 jeweils vorausgehenden Bits n-3 nicht in diesem Flipflop gespeichert werden. Die beiden ersten dieser Bits n-2 und das vorausgehende Bit n-2 werden vom Flipflop BS5 fern-*erhalten weil dieVWfrSchaltung G8 während der Zeitschlitze G1.SFt bis G3.SF1 gesperrt ist. Jedoch werden während dieser Zeitschlitze die Steuerbits FS1 bis 53 zu den Steuerzeitpunkten Dl (1) bis Dl (3) jeweils in dieses Flipflop BS5 eingespeichert.As shown, the 3 bits are n-2 that occur after the counter UDC has left its starting position 2, at reading times D2 (2), D4 (3) and D4 (4) are stored in the flip-flop BS3, whereas these bits n-2, respectively previous bits n-3 are not stored in this flip-flop. The two The first of these bits n-2 and the preceding bit n-2 are obtained from the flip-flop BS5 remote- * because the VWfr circuit G8 is blocked during the time slots G1.SFt to G3.SF1. However, during these time slots, the control bits FS1 to 53 become the control timings Dl (1) to Dl (3) are each stored in this flip-flop BS5.

Zusammengefaßt folgt aus den in Fig.5 gezeigten Beispielen, daß die Lesesteuerung des Schieberegisters SR nach Feststellung einer kritischen Phasenverschiebung für einen zweiten Lesezeitpunkt von den zweiten auf die-ersten Lesezeitpunkte umgeschaltet wird, daß der Zähler UDC in seiner Stellung bleibt, und daß, wenn eines oder mehrere Steuerbits in die Ausgangsbitfolge MS7einzufügen sind, der Zähler UDC um eine Anzahl von Schritten vorwärts zählt, die gleich der Anzahl dieser Steuerbits ist.In summary, it follows from the examples shown in FIG Read control of the shift register SR after detection of a critical phase shift switched from the second to the first reading times for a second reading time that the counter UDC remains in its position and that if one or more Control bits are to be inserted into the output bit sequence MS7, the counter UDC by a number of steps counts up, which is equal to the number of these control bits.

Wie bereits erwähnt wird angenommen, daß der beschriebene Bitratenwandler Teil eines Zeitmultiplex-Nachrichtenübertragungssystems mit 4 solchen Bitratenwandlern ist.As already mentioned, it is assumed that the bit rate converter described Part of a time division multiplex communication system with 4 such bit rate converters is.

Die Flipflops BS5 dieser vier Bitratenwandler sind untereinander verbunden, derart, daß sie ein Schieberegister (nicht gezeigt) bilden, dessen Ausgang mit dem erwähnten gemeinsamen zu den Empfängern führenden Ubertragungskanal verbunden ist. Diese Bitratenwandler sind identisch und werden von den gleichen Signalen gesteuert. Um die Ausgangsbitfolgen MS dieser 4 Bitratenwandler auf den gemeinsamen Übertragungskanal zu bringen, werden zu jedem gemeinsamen Steuerzeitpunkt, der durch das Steuersignal D1 bestimmt ist, 4 zu jeweils verschiedenen Ausgangsbitfolgen MS der 4 Bitratenwandler gehörende Bits gleichzeitig entsprechenden Stufen BS5 dieses Schieberegisters zugefithrt. Danach wird während der zwischen zwei solchen Steuerzeitpunkten liegenden Periode das Schieberegister so angesteuert, daß die 4 in den 4 Schieberegisterstufen gespeicherten Bits nacheinander am Ausgang des Schieberegisters auftreten.The flip-flops BS5 of these four bit rate converters are interconnected, in such a way that they form a shift register (not shown), the output of which is connected to the mentioned common to the receivers leading transmission channel is connected. These bit rate converters are identical and are controlled by the same signals. To the output bit sequences MS of these 4 bit rate converters on the common transmission channel to bring will be at each common control point in time determined by the control signal D1 is intended to have 4 different output bit sequences MS of the 4 bit rate converters associated bits are simultaneously fed to the corresponding stages BS5 of this shift register. Thereafter, during the period between two such control times the shift register is controlled in such a way that the 4 stored in the 4 shift register stages Bits appear one after the other at the output of the shift register.

Auf diese Weise entsteht eine Zeitmultiplex-Bitfolge mit einer Bitrate von 8,448 MbXs.This creates a time-division multiplex bit sequence with one bit rate of 8.448 MbXs.

Auf der Empfangsseite wird diese Zeitmultiplex-Bitfolge in klassischer Weise wieder zerteilt, sodaß 4 verschiedene Bitfolgen MS mit Bitraten von 2,112 Nb/s erhalten werden.On the receiving side, this time-division multiplex bit sequence is more traditional Way again, so that 4 different bit sequences MS with bit rates of 2.112 Nb / s can be obtained.

Diese gelangen dann zu verschiedenen Empfängern, d.h.These then reach different recipients, i.e.

auf deren Bitratenwandler-Eingänge.on their bit rate converter inputs.

Der in Fig.6 gezeigte Bitratenwandler hat die Aufgabe eine Eingangsbitfolge MS (fig.7 8) mit einer Bitratevon 2,112 Mb/s in eine Ausgangsbitfolge mit einer Bitrate von 2,048 Mb/s durch Ausblenden der Steuerbits umzuwandeln, die in der Eingangsbitfolge MS enthalten sind, die am Ausgang des in Fig.l gezeigten Bitratenwandlers auftritt.The bit rate converter shown in Figure 6 has the task of an input bit sequence MS (fig. 7 8) with a bit rate of 2.112 Mb / s into an output bit sequence with a Convert bit rate of 2.048 Mb / s by hiding the control bits that are in the input bit sequence MS are included at the output of the shown in Fig.l. Bit rate converter occurs.

Der gezeigte Bitratenwandler enthält eine Steuereinheit CU1, einen digitalen Multiplexer DMCl, einen Vorwärts-Rückwärtszähler UCl, ein Schieberegister SR1, eine Steuerschaltung CC, eine monostabile Kippschaltung MS1, Zähler C01 und C02,bistabile Kippschaltungen BS6 bis BSll, UND-Schaltungen G9 bis G19, ODER-Schaltungen M8 bis M12 und eine Invertierstufe I4. Dabei sind die bistabilen Kippschaltungen BS7 und BS8 Bestandteile des Zählers C01.The bit rate converter shown contains a control unit CU1, a digital multiplexer DMCl, an up-down counter UCl, a shift register SR1, a control circuit CC, a monostable multivibrator MS1, counters C01 and C02, flip-flops BS6 to BS11, AND circuits G9 to G19, OR circuits M8 to M12 and an inverting stage I4. The bistable flip-flops are here BS7 and BS8 components of the counter C01.

Die Steuerschaltung CU1, die die Eingangsbitfolge MS empfängt, liefert das Steuersignal AG und die Taktpulsfolgen D1, D4' und D4', die identisch mit den von CU erzeugten sind. Dazu leitet die Steuerschaltung CUl von der Eingangsbitfolge das Steuersignal G1.SF1 ab, das während des Zeitschlitzes G1 der Unterrahmen SF2 bis SF4 den Wert 1 hat, und die Steuersignale G2.SF1 und G2.SF4, die jeweils während der Zeitschlitze G2 der Unterrahmen SF1 und SF4 der Eingangsbitfolge MS den Wert 1 haben.The control circuit CU1, which receives the input bit sequence MS, supplies the control signal AG and the clock pulse sequences D1, D4 'and D4', which are identical to the are generated by CU. For this purpose, the control circuit CUl derives from the input bit sequence the control signal G1.SF1, which during the time slot G1 of the subframes SF2 to SF4 has the value 1, and the control signals G2.SF1 and G2.SF4, respectively during of the time slots G2 of the subframes SF1 and SF4 of the input bit sequence MS has the value 1 have.

Das Schieberegister SR1 hat 8 Stufen, einen Dateneingang D, einen Takteingang Cl und Ausgänge SO bis S7. Die Eingangsbitfolge MS gelangt zum Dateneingang D von SR1, wogegen dessen Takteingang Cl mit dem Ausgang der ODER-Schaltung M8 verbunden ist, die die Taktpulsfolge D4' und das Steuersignal AG' als Eingangssignale erhält.The shift register SR1 has 8 stages, one data input D, one Clock input Cl and outputs SO to S7. The input bit sequence MS arrives at the data input D of SR1, whereas its clock input Cl is connected to the output of the OR circuit M8 which receives the clock pulse sequence D4 'and the control signal AG' as input signals.

Die Ausgänge SO bis S7 des Schieberegisters SR1 sind mit dem digitalen Multiplexer DMC1 verbunden, der unter der Steuerung des Vorwärts-Rückwärtszählers UDC1 irgendeinen seiner Eingänge SO bis S7 mit seinem Ausgang S verbindet. Dieser Zähler UDC1 ha' 3 Stufen mit Ausgängen CNO bis CN2, mittels derer einer der Ausgänge SO bis 57 ausgewählt werden kann. Der Vorwärtswähleingang Up des Zählers UDC1 ist mit dem Ausgang der ODER-Schaltung M9 verbunden, die von Signalen AG', H und D4' gesteuert wird. Der Rückwärtszähleingang Dn ist mit dem Ausgang der ODER-Schaltung M10 verbunden, die von Signalen AG', H und D4' gesteuert wird. Dabei sind H und Hdie Steuersignale, die an den gleich bezeichnten Ausgängen der bistabilen Kippschaltung BS10 auftreten, wie später erklärt wird.The outputs SO to S7 of the shift register SR1 are connected to the digital one Multiplexer connected to DMC1, which is under the control of the up-down counter UDC1 connects any of its inputs SO to S7 to its output S. This Counter UDC1 ha '3 levels with outputs CNO to CN2, by means of which one of the outputs SO to 57 can be selected. The forward selection input Up of the counter UDC1 is connected to the output of the OR circuit M9, which is of signals AG ', H and D4' is controlled. The down counting input Dn is connected to the output of the OR circuit M10 connected, which is controlled by signals AG ', H and D4'. Included H and H are the control signals that are sent to the identically labeled outputs of the bistable Flip-flop BS10 occur, as will be explained later.

Die Steuerschaltung CC enthält einen Rnalog-DiqitaL-Wandler, der aus einem Netzwerk aus Widerständen Rl bis R9 besteht. Der Verbindungspunkt der Widerstände R1 und R5 ist geerdet, wogegen die Verbindungspunkte der Widerstandspaare R1, R2; R2, R3; R3, R4 und R4, R5 über den Widerstand R6 mit dem Ausgang CS der bistabilen Kippschaltung BS9 bzw. über den Widerstand R7 mit cem Ausgang CNO, bzw. über den Widerstand R8 mit dem Ausgang CWl bzw. über den Widerstand R9 mit dem Ausgang CN2 des Zählers UDC1 verbunden sind. Parallel zum Widerstand R5 ist ein aus der Reihenschaltung des Widerstandes S7 und des Kondensators C1 bestehender TiefPars geschaltet. Der Verbindungspunkt des Widerstandes R5 und R7 ist mit der Basis eines aus einem NPN-Transistor T gebildeten Verstärken verbunden, dessen Emitter am Verbindungspunkt der Widerstände R12 und R13 liegt. Ein Widerstand R11 und die Widerstände R12 und R13 liegen zwischen 5 Volt und Masse in Reihe. Der Kollektor des Transistors T liegt über einen Widerstand R14 am Verbindungspunkt der Widerstände R11 und R12. Dieser Verbindungspunkt der Widerstände Ril, R12 und R14 ist über einen Kondensator C2 an Masse gelegt. Der Kollektor des Transistors T ist mit dem Eingang eines spannungsgesteuerten Oszillators VCO verbunden, der auf einer Nennfrequenz von 8,192 MHz arbeitet und über den Widerstand R11 an der Versorgungsspannung von 5 Volt liegt.The control circuit CC contains a Rnalog-DiqitaL converter, which from a network of resistors Rl to R9. The connection point of the resistors R1 and R5 are grounded, whereas the connection points of the resistor pairs R1, R2; R2, R3; R3, R4 and R4, R5 through the resistor R6 to the output CS of the bistable Toggle circuit BS9 or via resistor R7 with output CNO, or via the Resistor R8 with the output CWl or via the resistor R9 with the output CN2 of the counter UDC1 are connected. Parallel to resistor R5 is one from the series circuit of the resistor S7 and the capacitor C1 of existing low pars switched. Of the The connection point of the resistor R5 and R7 is with the base of an NPN transistor T formed reinforcing connected, its emitter at the junction of the resistors R12 and R13 lies. A resistor R11 and resistors R12 and R13 are between 5 volts and ground in series. The collector of the transistor T is connected to a resistor R14 at the junction of resistors R11 and R12. This connection point of the Resistors Ril, R12 and R14 are grounded through a capacitor C2. Of the The collector of the transistor T is connected to the input of a voltage controlled oscillator VCO connected to a Nominal frequency of 8.192 MHz is working and is connected to the supply voltage of 5 volts via the resistor R11.

Vorzugsweise werden die Bauelemente R1 bis R14 und Cl bis C3 wie folgt bemessen: Rl, R5, R6, R7, R8, R9: 68 kilo-ohm R2, R3, R4 : 33 kilo-ohm R7 : 3.9 kilo-ohm RIl : 10 ohm R12 : 7.5 kilo-ohm R13 : 1 kilo-ohm R14 : 10 kilo-ohm Cl : 3.3 micro-Farad C2 : 0.1 micro-Farad Der Ausgang des spannungsgesteuerten Oszillators VCO ist mit dem Takteingang des sogenannten Johnson-Zählers CO1 verbunden. Dieser Zähler besteht aus den JK-Flipflops BS7 und BS8. Die J- und K-Eingänge des Flipflop BS7 erhalten die Q- und Q-Ausgangssignale 3 und ß des Flipflop-BS8, dessen J- und K-Eingänge die Q- und Q-Ausgangssignale 0k und α des Flipflop BS7 erhalten. Die Ausgangssignale α, α und /3 , /3 der Flipflops BS7 und Bs8 steuern die Umschaltungen G9 bis G12. Im einzelnen werden die UND Schaltungen G9, G10, G11 und G12 von Signalpaaren α, ß ; α, ß; α, ß und αß gesteuert und liefern Taktpulsfolgen TC1, TC2, TC3 und TC4 jeweils mit einer Frequenz von 2,048 MHz an ihren ebenso bezeichneteiAusgängen.Preferably, the components R1 to R14 and Cl to C3 are as follows dimensioned: Rl, R5, R6, R7, R8, R9: 68 kilo-ohm R2, R3, R4: 33 kilo-ohm R7: 3.9 kilo-ohm RIl: 10 ohm R12: 7.5 kilo-ohm R13: 1 kilo-ohm R14: 10 kilo-ohm Cl: 3.3 micro-Farad C2: 0.1 micro-Farad The output of the voltage controlled oscillator VCO is connected to the clock input of the so-called Johnson counter CO1. This The counter consists of the JK flip-flops BS7 and BS8. The J and K inputs of the flip-flop BS7 receive the Q and Q output signals 3 and β of the flip-flop BS8, its J and K inputs receive the Q and Q output signals 0k and α of the flip-flop BS7. The output signals α, α and / 3, / 3 of the flip-flops BS7 and Bs8 control the switchovers G9 to G12. In detail, the AND circuits G9, G10, G11 and G12 of signal pairs α, ß; α, ß; α, ß and αß controlled and deliver clock pulse trains TC1, TC2, TC3 and TC4 each with a frequency of 2.048 MHz at their also labeled i outputs.

Diese Taktpulsfolgen sind gegeneinander um 1/4 einer Bitfolgeperiode verschoben. Die Figuren 7 und 8 zeigen nur die Taktpulsfolgen ,» und die Taktpulsfolgen TC2 und TC4.These clock pulse trains are against each other by 1/4 of a bit train period postponed. FIGS. 7 and 8 only show the clock pulse trains and the clock pulse trains TC2 and TC4.

Die monostabile Kippschaltung MS1 hat einen 1-Eingang, der mit dem Q-Ausgang α des Flipflop BS7 verbunden ist und 1- und O-Ausgänge TC4' und TC4'. Die Zeitkonstante T dieser monostabilen Kippschaltung ist gleich der halben Dauer der Pulse der Taktpulsfolge TC4. Die an den Ausgängen TC4' und TC4' auftretenden Taktpulsfolgen sind ebenso bezeichnet. Nur TC4' ist in den Figuren 7 und 8 gezeigt. Die bistabile Kippschaltung BS9 ist ein JK-Flipflop mit einem J-Eingang, der mit dem Ausgang der UND-Schaltung verbunden ist, die die Taktpulsfolge D4' und die Taktpulsfolge TC2 erhält, und einem K-Eingang, der mit dem Ausgang der UND-Schaltung G14 verbunden ist, die die Taktpulsfolgen D4' und TC4 erhält. Das Flipflop BS9 hat auch einen Takteingang Cl, an dem die Taktpulsfolge TEW' anliegt, die am gleichbezeichneten Ausgang der monostabilen Kippschaltung MS1 auftritt, und Ausgänge Q und Q, die die Signale CS und CS liefern.The monostable multivibrator MS1 has a 1 input that is connected to the Q output α of the flip-flop BS7 is connected and 1 and O outputs TC4 'and TC4 '. The time constant T of this monostable multivibrator is half that Duration of the pulses of the clock pulse train TC4. The ones occurring at the outputs TC4 'and TC4' Clock pulse trains are also designated. Only TC4 'is shown in FIGS. The bistable multivibrator BS9 is a JK flip-flop with a J input that is connected to the output of the AND circuit is connected, which the clock pulse train D4 'and the clock pulse train TC2 receives, and a K input, which is connected to the output of the AND circuit G14 which receives the clock pulse trains D4 'and TC4. The flip-flop BS9 also has one Clock input Cl, at which the clock pulse sequence TEW 'is applied, the one with the same name Output of the monostable multivibrator MS1 occurs, and outputs Q and Q, which the Deliver signals CS and CS.

Die bistabile Kippschaltung BSiOist ein D-Flipflop mit einem Dateneingang D, der immer im 1-Zustand ist, mit einem Takteingang Cl, dem das Ausgangssignal CS des Flipflop BS9 zugeführt wird, mit Ausgängen H und H und mit einem Rücksetzeingang R, der die Taktpulsfolge Dt erhält.The bistable multivibrator BSiO is a D flip-flop with a data input D, which is always in the 1 state, with a clock input Cl to which the output signal CS of the flip-flop BS9 is supplied, with outputs H and H and with a reset input R, which receives the clock pulse train Dt.

Die bistabile Kippschaltung BS1? ist ein D-Flipflop mit einem Dateneingang D, der mit dem Ausgang S des digitalen Multiplexers DMC1 verbunden ist, mit einem Takteingang Cl, der mit dem Ausgang der ODER-Schaltung M11 verbunden ist, und mit einem Q-Ausgang IS. Die Eingänge der ODER-Schaltung M11 sind mit den Ausgängen der UND-Schaltungen G15 und G16 verbunden, die durch die Signale CS, TC1 und CS, TC3 gesteuert werden.The bistable multivibrator BS1? is a D flip-flop with a data input D, which is connected to the output S of the digital multiplexer DMC1, with a Clock input Cl, which is connected to the output of the OR circuit M11, and with a Q output IS. The inputs of the OR circuit M11 are connected to the outputs of the AND circuits G15 and G16 connected by the signals CS, TC1 and CS, TC3 being controlled.

Die bistabile Kippschaltung BS6 ist ein D-Flipflop mit einem Dateneingang D, an den die Eingangsbitfolge MS gelangt, mit einem Takteingang Cl, der mit dem Ausgang der UND-Schaltung G17 verbunden ist, die durch die Steuersignale G2.SF4, das am gleichbezeichneten Ausgang der Steuereinheit CuI auftritt, das Stopf-Steuersignal JC, das am Ausgang des Zählers C02 auftritt, und das Taktsignal D4' gesteuert wird.The bistable multivibrator BS6 is a D flip-flop with a data input D, to which the input bit sequence MS arrives, with a clock input Cl, which is connected to the Output of the AND circuit G17 is connected, which is controlled by the control signals G2.SF4, which occurs at the output of the same name of the control unit CuI, the stuffing control signal JC, which occurs at the output of the counter C02, and the clock signal D4 'is controlled.

Das Flipflop BS6 hat auch einen Ausgang JI und wird nur verwendet, wenn zusätzliche Informationsbits JI zu empfangen sind.The flip-flop BS6 also has an output JI and is only used when additional information bits JI are to be received.

Das Stopf-Steuersignal JC wird zusammen mit dem Steuersignal G2.SF4 der UND-Schaltung G18 zugeführt deren Ausgangssignal zusammen mit dem Steuersignal AG zu der ODER-Schaltung M13 gelangt. Am Ausgang dieser ODER-Schaltung tritt das Steuersignal AG' auf.The stuffing control signal JC, together with the control signal G2.SF4 the AND circuit G18 is fed its output signal together with the control signal AG comes to the OR circuit M13. This occurs at the output of this OR circuit Control signal AG '.

Der Zähler C02 ist ein zweistufiger Zähler mit der Endstellung 4 und hat einen Takteingang, derer die Invertierstufe I4 mit dem Ausgang der UND-Schaltung G19 verbunden ist, einen Ausgang JC, an dem das 1-Signal erscheint, wenn der Zähler in seiner Stellung 3 ist, und einen Rücksetzeingang R, an dem das Steuersignal.The counter C02 is a two-stage counter with the end position 4 and has a clock input, which the inverter I4 with the output of the AND circuit G19 is connected, an output JC at which the 1-signal appears when the counter is in its position 3, and a reset input R, at which the control signal.

Gt$SP1 liegt. Die UND-Schaltung G19 wird vom Steuersignal Gl.S7F von der Eingangsbitfolge MS und von der Taktpulsfolge D4' gesteuert.Gt $ SP1 is located. The AND circuit G19 is controlled by the control signal Gl.S7F from the input bit sequence MS and controlled by the clock pulse sequence D4 '.

Bevor die Arbeitsweise dieses Bitratenwandlers beschrieben wird sei folgendes bemerkt: - die Arbeitsweise der Steuerschaltung CC, des Zählers C01 -und der monostabilen Xippschaltung M51 wird später beschrieben; -die Taktpulsfolge D4' (nicht gezeigt) ist ein Schreibsignal, das mit seinen Pulsanstiegsflanken eine periodische Folge von Schreibezeitpunkten mit einer Folgefrequenz von 2,112 MHz bestimmt; -die Taktpulsfolge D4' ist das inverse der Taktpulsfolge D4', und jeder ihrer Pulse bildet ein Prüffenster; -die Taktpulsfolge D1 ist ein Steuersignal mit einer Frequenz von 2,112 MHz; -die Taktpulsfolge TC3 ist ein erstes Lesesignal, das mit seinen Pulsanstiegsflanken eine periodische Folge von ersten Lesezeitpunkten mit einer Folgefrequenz von 2,048 MHz bestimmt. In den Figuren 7 und 8 werden diese erstenLesezeitpunkte mit TC3 (1), TC3 (2), usw.Before the mode of operation of this bit rate converter is described the following notes: the operation of the control circuit CC, the counter C01 -and the one-shot multivibrator M51 will be described later; -the clock pulse sequence D4 ' (not shown) is a write signal that has a periodic pulse rising edge Sequence of writing times determined with a repetition frequency of 2.112 MHz; -the Clock pulse sequence D4 'is the inverse of the clock pulse sequence D4', and each of its pulses forms a test window; -the clock pulse sequence D1 is a control signal with a frequency of 2.112 MHz; -The clock pulse sequence TC3 is a first read signal, which with its pulse rising edges a periodic sequence of first reading times with a repetition frequency of 2.048 MHz determined. In FIGS. 7 and 8, these first reading times are indicated with TC3 (1), TC3 (2), etc.

bezeichnet; -die Taktpulsfolge TC1 ist ein zweites Lesesignal, das mit seinen Pulsanstiegsflanken eine periodische Folge von zweiten Lese zeitpunkten mit einer Folgefrequenz von 2,048 MHz bestimmt. In den Figuren 7 und 8 sind diese Pulse sowie die zweitenLesezeitpunkte mit TC4 (1), TC4 (2), usw. bezeichnet. designated; -the clock pulse train TC1 is a second read signal that with its pulse rising edges a periodic sequence of second reading times determined with a repetition rate of 2.048 MHz. In Figures 7 and 8, these are Pulse and the second reading times are designated with TC4 (1), TC4 (2), etc.

-die Taktpulsfolge TC2 ist ein erstes Prüfsignal, das mit seinen abfallenden Pulsflanken eine periodische Folge von ersten Prüf zeitpunkten mit einer Folgefrequenz von 2,048 MHz bestimmt. Diese ersten Prüfzeitpunkte fallen mit den ersten Lesezeitpunkten zusammen. In den Figuren 7 und 8 sind diese ersten Lesezeitpunkte sowie diese ersten Prüfzeitpunkte mit TC2 (1), TC2 (2), usw. bezeichnet.-the clock pulse sequence TC2 is a first test signal that is falling with its Pulse edges a periodic sequence of first test times with a repetition frequency of 2.048 MHz. These first test times coincide with the first read times together. In FIGS. 7 and 8, these are the first reading times as well as these first Test times designated with TC2 (1), TC2 (2), etc.

-die Taktpulsfolge TC4 ist ein zweites Prüfsignal, das mit seinen abfallenden Puls flanken eine periodische Folge von zweiten Prüfzeitpunkten mit einer Folgefrequenz von 2,048 MHz bestimmt. Diese zweiten Prüfzeitpunkte fallen mit den zweiten Lesezeitpunkten zusammen. In Fig.7 und 8 sind diese zweite Lesezeitpunkte und die zweiten Prüfzeitpunkte mit TC4 (1), TC4 (2) usw.-The clock pulse sequence TC4 is a second test signal, which with his falling pulse flank a periodic sequence of second test times a repetition rate of 2.048 MHz. These second test times fall together with the second reading times. In FIGS. 7 and 8, these are second reading times and the second test times with TC4 (1), TC4 (2) etc.

bezeichnet; -das Flipflop BS11 dient zum Auslesen des Schieberegisters SR; -die UND-Schaltungen G15 und G16 dienen dazu, die Lesesteuerung des Flipflop BS11 umzuschalten; -die ODER-Schaltungen M9 und M10 steuern den Vorwärts-Rückwärtszähler UDC1; -die bistabilen Kippschaltungen BS9 und BSIO und die damit verbundene Schaltung prüfen die Phasenvexschiebung zwischen den Vorderflanken der Eingangsbitfolge MS unter den ersten und zweiten Prüfzeitpunkten, die mit den ersten und zweiten Lesezeitpunkten zusammenfallen; - die ODER-Schaltung M8 dient dazu, die Steuerbits aus der Eingangsbitfolge MS auszublenden.designated; -The flip-flop BS11 is used to read out the shift register SR; -The AND circuits G15 and G16 are used to read control of the flip-flop To switch BS11; -Or circuits M9 and M10 control the up-down counter UDC1; -the bistable flip-flops BS9 and BSIO and the associated circuit check the phase vex shift between the leading edges of the input bit sequence MS among the first and second check times, those with the first and second read times collapse; - The OR circuit M8 is used to control bits to be hidden from the input bit sequence MS.

Die Arbeitsweise dieses Bitratenwandlers ist wie folgt.The operation of this bit rate converter is as follows.

Wenn die Eingangsbitfolge MS mit einer Bitrate von 2,112 Mb/S zum Dateneingang 5) des Schieberegisters SR1 gelangt, werden die Eingangsbits zu den von den Vorderflanken des Schreibsignals D4' bestimmten Schreibezeitpunkten in das Schieberegister SR1 geschrieben, jedoch nicht wenn das Bit ein Steuerbit ist, in welchem Fall AG' gleich 1 ist. Die Bits der Eingangsbitfolge MS erscheinen also mit einer Bitrate von 2,112 r/s an jedem der Ausgänge SO bis S7 des Schieberegisters SR1. Unter der Steuerung des Vorwärts-Rückwärtszählers UDC1, dessen jeweilige Stellung einem Ausgang und damit einer Stufe des Schieberegisters SR1 entspricht, wird einer dieser Ausgänge SO bis 87 ausgewählt. Die am ausgewählten Ausgang des Schieberegisters SR1 auftretenden Bits werden von dort zu den ersten oder zweiten Lesezeitpunkten, die durch die Taktpulsfolgen ru13 oder TC? bis Flipflop BS11 bestimmt sind, ausgelesen und in dieses Flipflop BS11 eingespeichert. Am Ausgang IS des Flipflop BS11 erscheint also eine Bitfolge mit einer Bitrate von 2,048 Mb/s. Dieser Ausgang IS ist der Ausgang des gesamten Bitratenwandlers. Aufgrund des Unterschiedes zwischen den Bitraten der Eingangs- und Ausgangsbitfolgen tritt pro Rahmen von 212 Bits der Eingangsbitfolge eine Phasenverschiebung von 6 bis 7 Mal 3600 auf. Um diese Phasenverschiebung zu kompensieren, werden die 6 bis 7 Steuerbits aus der Eingangsbitfolge ausgeblendet, wobei jedes Steuerbit eine Phasenverschiebung von300 bewirkt.If the input bit sequence MS with a bit rate of 2.112 Mb / S to the Data input 5) of the shift register SR1 arrives, the input bits become the by the leading edges of the write signal D4 'determined writing times into the Shift register SR1 written, but not if the bit is a control bit, in in which case AG 'equals 1. The bits of the input bit sequence MS thus appear with a bit rate of 2.112 r / s at each of the outputs SO to S7 of the shift register SR1. Under the control of the up / down counter UDC1, its respective position corresponds to an output and thus to a stage of the shift register SR1, becomes a these outputs SO to 87 are selected. The ones at the selected output of the shift register SR1 occurring bits are from there at the first or second reading times, by the clock pulse trains ru13 or TC? until flip-flop BS11 are determined, read out and stored in this flip-flop BS11. At the output IS of the flip-flop BS11 appears a bit sequence with a bit rate of 2.048 Mb / s. This output IS is the output of the entire bit rate converter. Due to the difference between the bit rates of the input and output bit sequences occurs per frame of 212 bits of the input bit sequence a phase shift of 6 to 7 times 3600. To this phase shift too compensate, the 6 to 7 control bits are hidden from the input bit sequence, each control bit causing a phase shift of 300.

Die Phasenprüfmittel BS9, BS10, G13 und G14 prüfen fortwährend diese Phasenverschiebung, indem sie die Phasenverschiebung zwischen der Eingangsbitfolge und den ersten und zweiten tesezeitpunkten, die gegeneinander um 1800 phasenverschoben sind, prüfen. Jedesmal wenn eine Phasenverschiebung von 1800 für einen dieser Lesezeitpunkte festgestellt wird, wird die Lesesteuerung des Schieberegisters SR1 auf die jeweils anderen Lesezeitpunkte umgeschaltet. Im Zähler UDC1 wird nicht jede für einen ersten Lesezeitpunkt festgestellte Phasenverschiebung von 1800 registriert, wogegen jede für einen zweiten Lesezeitpunkt festgestellte Phasenverschiebung von 1800 in diesem Zähler registriert wird, indem er einen Schritt in die Vorwärtsrichtung gesteuert wird. Dieser Zähler registriert somit jede festgestellte Phasenverschiebung von 360°. Andererseits registriert dieser Zähler auch das Ausblenden jedes Steuerbits, indem er um einen Schritt rückwärts gesteuert wird. Infolgedessen bleibt der Zähler UDC1 im Mittel in einer vorbestimmten Stellung, die gleich der des Zählers UDC ist.The phase checking means BS9, BS10, G13 and G14 check these continuously Phase shift by taking the phase shift between the input bit sequence and the first and second tesis times, which are phase-shifted by 1800 with respect to one another are, check. Every time a phase shift from 1800 for one of these read times is detected, the read control of the shift register is activated SR1 switched to the other reading times. In the counter UDC1 is not registers every phase shift of 1800 determined for a first reading time, whereas each phase shift of 1800 is registered in this counter by taking a step in the forward direction is controlled. This counter thus registers every phase shift that is detected of 360 °. On the other hand, this counter also registers the fading out of each control bit, by steering it one step backwards. As a result, the counter remains UDC1 on average in a predetermined position which is equal to that of the counter UDC.

Im folgenden werden 4 Beispiele der Arbeitsweise des in Fig.6 gezeigten Bitratenwandlers genau beschrieben, von denen die beiden ersten links und rechts in Fig.7 und die beiden anderen links und rechts in Fig.8 gezeigt sind.The following are 4 examples of the operation of the one shown in FIG Bit rate converter described in detail, of which the first two left and right are shown in Fig.7 and the other two left and right in Fig.8.

Im ersten Beispiel auf der linken Seite der Fig.7 werden beispielsweise Bits n, n+1, SC3, JB, n+2 usw. der Eingangsbitfolge MS nacheinander dem Schieberegister SR1 zugeführt und dort gespeichert, wenn nicht AG'=1 ist.In the first example on the left-hand side of Fig. 7, for example Bits n, n + 1, SC3, JB, n + 2 etc. of the input bit sequence MS successively to the shift register SR1 supplied and stored there if AG '= 1 is not.

Die Speicherung erfolgt zu den Schreibezeitpunkten, die durch die Pulsanstiegsflanken des am Ausgang der ODER-Schaltung M8 auftretenden Schreibsignals D4' bestimmt sind.The storage takes place at the time of writing, which is determined by the Rising pulse edges of the write signal appearing at the output of the OR circuit M8 D4 'are determined.

Infolgedessen enthalten die Schieberegisterstufen SO bis S4 dann nacheinander die gezeigten Eingangsbits, und die Steuerbits SC3 und JB werden vom Schieberegister SR1 ftngehalten, da der Ausgang der ODER-Schaltung M8 zu diesem Zeitpunkt durch das 1-Signal AG' ebenfalls ein 1-Signal liefert, wie später erklärt wird.As a result, the shift register stages SO to S4 then contain one after the other the input bits shown, and the control bits SC3 and JB are taken from the shift register SR1 held because the output of the OR circuit M8 at this point through the 1-signal AG 'also supplies a 1-signal, as will be explained later.

Beispielsweise sei der Vorwärts-Rückärtszähler UDC1 anfangs in der Stellung 3, sodaß der Ausgang s3 vom digitalen Multiplexer DMC1 ausgewählt und mit dessen Ausgang S und dem Dateneingang D des Flipflop BS11 verbunden ist. Der Eingang dieses Flipflop BS11 erhält die Taktpulsfolge TC3 über die Umschaltung G16, da angenommen wird, daß der Ausgang CS des JK-Flipflop BS9 das Ausgangssignal 1 abgibt. Es werden also nackeinander die Bits n-4, n-3 usw. mit einer Bitrate von 2,112 Mb/s in die Schieberegisterstufe mit dem Ausgang 53 gespeichert und von dort zu den ersten Lesezeitpunkten, die durch die Taktpulsfolge TC3 mit einer Frequenz von 2,048 MHz bestimmt sind, in das Flipflop BS11 gelesen.For example, the up-down counter UDC1 is initially in the Position 3, so that the output s3 of the digital multiplexer DMC1 is selected and with whose output S and the data input D of the flip-flop BS11 is connected. The entrance this flip-flop BS11 receives the clock pulse sequence TC3 via the switchover G16, as assumed is that the output CS of the JK flip-flop BS9 emits the output signal 1. It will so the bits n-4, n-3 etc. with a bit rate of 2.112 Mb / s in the naked Shift register stage is stored with output 53 and from there to the first reading times, which are determined by the clock pulse sequence TC3 with a frequency of 2.048 MHz, read into the flip-flop BS11.

Diese Bits erscheinen dann am Ausgang IS des Flipflop BS11, der gleichzeitig der Ausgang des gesamten Bitratenwandlers ist.These bits then appear at the output IS of the flip-flop BS11, which simultaneously is the output of the entire bit rate converter.

Zum ersten Lesezeitpunkt TC3 (1) wird das Bit n-4 in das Flipflop BS11 eingespeichert, sodaß es am Ausgang IS des Bitratenwandlers erscheint. Nacheinander werden die Bits n-3 und n-2 der Eingangsbitfolge MS zu den Schreibezeitpunkten D4 zu und D4' (2) über die ODER-Schaltung M8 in die Stufe des Schieberegisters SR1 mit dem Ausgang S3 übernommen.At the first reading time TC3 (1), bit n-4 is in the flip-flop BS11 stored so that it appears at the output IS of the bit rate converter. After another bits n-3 and n-2 of the input bit sequence MS become at the writing times D4 to and D4 '(2) via the OR circuit M8 into the stage of the shift register SR1 accepted with output S3.

Da die Eingangsbitfolge MS, deren Bitrate 2,112 Mb/s beträgt, aus dem Schieberegister SR1 mit einer Bitrate von 2,048 Mb/s ausgelesen wird, nimmt die Phasenverschiebung zwischen dem Zeitpunkt, zu dem ein Bit der Eingangsbitfolge in das Schieberegister SR1 geschrieben wird, und dem Zeitpunkt, zu dem dieses Bit von dort ausgelesen wird, stetig zu und kann so groß werden, daß dieses Bit nicht gelesen wird, wenn keine Vorkehrungen getroffen sind. Um dies zu vermeiden, prüfen die Prüfmittel fortwährd jedes der im Schieberegister gespeicherten BitsYaen Wert dieser Phasenverschiebung, in dem sie prüfen, ob der Lesezeitpunkt eines Bits innerhalb oder außerhalb eines Prüffensters liegt, das mit dem Ende des Zeitschlitzes zusammenfällt, während dessen dieses Bit in einer Stufe des Schieberegisters gespeichert ist. Diese Prüf fenster sind die Pulse der Prüfpulsfolge D4'. Die Prüfmittel prüfen also, ob ein Bit frühzeitig genug aus einer Schieberegisterstufe ausgelesen wird, bevor es diese wieder verläßt Im betrachteten Beispiel fällt der Lesezeitpunkt TC2 (1) innerhalb des durch den Prüfpuls D4 (1) definierten Prüffensters, sodaß die Phasenverschiebung kritisch wird und die Gefahr besteht, daß das Bit n-4 nicht gelesen wird. Um dies zu vermeiden, wird die Leseste des Schieberegisters SR1 von den ersten auf die zweiten Lesezeitpunkten umgeschaltet, wobei die letzteren gegenüber den ersteren um 1800 phasenverschoben sind. Andererseits muß diese für den zweiten Lesezeitpunkt TC2 (1) festgestellte kritische Phasenverschiebung nicht im Zähler UDC1 registriert werden. Wie aus dem folgenden klar wird, wird der Zeitpunkt, zu dem die Lesesteuerung des Schieberegisters SR1 umgeschaltet wird, so gewählt, daß dieses Bit n-4 nicht verloren wird.Since the input bit sequence MS, whose bit rate is 2.112 Mb / s, from the shift register SR1 is read out at a bit rate of 2.048 Mb / s, takes the phase shift between the point in time at which one bit of the input bit sequence is written into the shift register SR1, and the time at which this bit is read from there, steadily increasing and can become so large that this bit is not read if no precautions are taken. To avoid this, check the checking means continuously each of the BitsYaen values stored in the shift register this phase shift in which they check whether the reading time of a bit is within or lies outside a test window that coincides with the end of the time slot, during which this bit is stored in a stage of the shift register. These The test windows are the pulses of the test pulse train D4 '. The test equipment therefore checks whether a bit is read out early enough from a shift register stage before it leaves this again In the example under consideration, the reading time TC2 (1) falls within of the test window defined by test pulse D4 (1), so that the phase shift becomes critical and there is a risk that bit n-4 will not be read. To this To avoid this, the read most of the shift register SR1 is shifted from the first to the second Reading times switched, with the latter compared to the former around 1800 are out of phase. On the other hand, this must be for the second reading time TC2 (1) Detected critical phase shift not registered in counter UDC1 will. As will be clear from the following, the timing at which the read control of the shift register SR1 is switched over, selected so that this bit n-4 is not is lost.

nie Phasenverschiebung wird von den Prüfmitteln, genauer von der Umschaltung G13 festgestellt, deren Ausgang in diesem Falle ein 1-Signal abgibt. Der J-Eingang des Flipflop B59 erhält also auch ein 1-Signal, jedoch geht dieses Flipflop erst mit einer abfallenden Flanke eines Pulses der Taktpulsfolge TC4' in seinen 1-Zustand, d.h. zu einem ersten Steuerzeitpunkt, der um 9oo oder ein Viertel eines Zeitschlitzes gegenüber dem ersten Lesezeitpunkt, für den die kritische Phasenverschiebung festgestellt wurde, phasenverschoben ist.Phase shift is never caused by the test equipment, more precisely by the switchover G13 detected, the output of which emits a 1 signal in this case. The J input of flip-flop B59 also receives a 1-signal, but this flip-flop only works with a falling edge of a pulse of the clock pulse sequence TC4 'in its 1 state, i.e. at a first control time which is around 900 or a quarter of a time slot opposite to the first reading time for which the critical phase shift was found to be out of phase.

Aufgrund des somit am Ausgang C des Flipflop BS9 auftretenden 1 Signal schalten dieUt»%chaltungen G13, G14 die Lesesteuerung von der Taktpulsfolge TC3 auf die Taktpulsfolge TC1 um. Mit einem Signal CS vom Wert 1 ist nämlich die UND Schaltung G15 geöffnet und dieu chaltung G16 gesperrt. Infolgedessen werden die im Schieberegister SR1 gespeicherten Eingangsbits nun zu den zweiten Lesezeitpunkten ausgelesen, und da diese Zeitpunkte gegenüber den ersten Lesezeitpunkten um 1800 oder um einen halben Zeitschlitz phasenverschoben sind, werden diese Bits wenigstens zeitweise ungefähr in der Mitte der Periode ausgelesen, während der sie im Schieberegister gespeichert sind.Due to the 1 signal thus occurring at output C of flip-flop BS9 The switching circuits G13, G14 switch the read control of the clock pulse train TC3 to the clock pulse train TC1. With a signal CS of the value 1, the AND is namely Circuit G15 open and circuit G16 blocked. As a result, the input bits stored in shift register SR1 now at the second reading times read out, and since these times are around 1800 compared to the first reading times or are phase shifted by half a time slot, these bits are at least temporarily read out approximately in the middle of the period during which it is in the shift register are stored.

Zwischen dem zweiten Lesezeitpunkt TC1 (1), auf den die Lesesteuerung umgeschaltet wird, und dem ersten Lesezeitpunkt TC3 (1) liegt ein Schreibezeitpunkt D4' (1) sodaß die Umschaltung bewirkt, daß ohne weitere Maßnahmen die Bits n-3, n-2 usw. wenigstens zeitweise korrekt ausgelesen werden. Diese Bits n-3 und n-2 werden zu den Lesezeitpunkten TCl (1) und TC1 (2) im wesentlichen in der Mitte der entsprechenden Perioden aus dem Schieberegister SR1 gelesen.Between the second reading time TC1 (1) to which the reading control is switched, and the first read time TC3 (1) is a write time D4 '(1) so that the switchover causes bits n-3, n-2 etc. can be read out correctly at least at times. These bits n-3 and n-2 are essentially in the middle of the reading times TCl (1) and TC1 (2) corresponding periods are read from the shift register SR1.

Das während des Zeitschlitzes G1.SF4 über die ODER-Schaltung M8 in das Schieberegister SR1 gelangende Steuerbit wird nicht in dieses Schieberegister eingespeichert. Während des Zeitschlitzes G1.SF4 hat nämlich das Steuersignal AG, das die Steuereinheit CU1 liefert, den Wert 1, sodaß auch das Steuersignal AG' am Ausgang der ODER-Schaltung M12 diesen Wert hat.The during the time slot G1.SF4 via the OR circuit M8 in the control bit reaching the shift register SR1 is not in this shift register stored. During the time slot G1.SF4 the control signal AG, that the control unit CU1 delivers the value 1, so that the control signal AG 'at the output of the OR circuit M12 has this value.

Ebenso wird das während des Zeitschlitzes G2.SF4 an das Schieberegister SR gelangende Stopf-Bit JB nicht in dieses Schieberegister eingespeichert. Aufgrund der Tatsache, daß gestopft wird, sind die Stopf-Code-Bits SC1 bis SC3 alle gleich 1, sodaß der Zähler C02 vorwärts geschaltet wird, wenn die Eingangsbitfolge MS ihm über dieU#chaltung G9, die durch das Steuersignal G1.SF1 während der Zeitschlitze G1.SF2, G1.SF3 und G1.SF4 geöffnet ist, zugeführt wird. Genauer gesagt wird der Zähler C02 mit den Pulsyorderflanken der Puisfolge D4' von seiner Stellung O in seine Stellung 3 geschaltet, bei der sein Ausgang JC ein 1-Signal abgibt. Wenn das Signal JC während des Zeitschlitzes G2.SF4 den Wert 1 hat, so gibt auch die UND-Schaltung G18 dieses 1-Signal ab, sodaß das Steuersignal AG'= 1 ist und das Bit JB vom Schieberegister SR1 ferngehalten wird.This is also sent to the shift register during time slot G2.SF4 Stuff bit JB arriving at SR is not stored in this shift register. Because of the fact that stuffing is taking place, the stuffing code bits SC1 to SC3 are all the same 1, so that the counter C02 is switched forward when the input bit sequence MS is sent to it via the U # circuit G9, which is generated by the control signal G1.SF1 during the time slots G1.SF2, G1.SF3 and G1.SF4 is open, is supplied. To be more precise, the Counter C02 with the pulse order edges of the pulse sequence D4 'from its position O in its position 3 is switched, at which its output JC emits a 1-signal. If that Signal JC has the value 1 during time slot G2.SF4, the AND circuit is also there G18 outputs this 1-signal so that the control signal AG '= 1 and the bit JB from the shift register SR1 is kept away.

Wenn die Eingangsbitfolge MS während des Zeitschlitzes G2.SF4 statt eines Stopf-Bits JB ein zustäzliches Informationsbit JI enthält, so wird auch dieses Bit JI in der für das Bit JB beschriebenen Weise vom Schieberegister SR1 ferngehalten und aus der Eingangsbitfolge MS, die dann dem Dateneingang D des D-Flipflop BS6 zugeführt wird, wiedergewonnen. Wenn nämlich ein Bit JI empfangen wird, so wurde gestopft, sodaß das Ausgangssignal JC des Zählers C02=1 ist und daher während des Zeitschlitzes G2.SF4 mit den Pulsçorderflanken der Taktpulsfolge D4' der Takteingang Cl des Flipflop BS6 angesteuert wird.If the input bit sequence MS takes place during time slot G2.SF4 of a stuffing bit JB contains an additional information bit JI, this will also be Bit JI kept away from shift register SR1 in the manner described for bit JB and from the input bit sequence MS, which is then transferred to the data input D of the D flip-flop BS6 is supplied, recovered. Namely, when a JI bit is received, it has been stuffed so that the output signal JC of the counter C02 = 1 and therefore during the Time slot G2.SF4 with the pulse front edges of the clock pulse sequence D4 'the clock input Cl of the flip-flop BS6 is controlled.

Infolgedessen erscheint das zusätzliche Informationsbit JI darauf am gleichbezeichnten Ausgang JI des Flipflop BS6. Wenn nicht gestopft wurde, wird das während des Zeitschlitzes G2.SF4 empfangene normale Informationsbit im Schieberegister SR gespeichert, da in diesem Falle AG' r O ist. Weil ein ausgeblendetes Steuerbit eine Phasenverschiebung von 360° se eine Richtung bewirkt, die entgegengesetzt zu der ist, die von den Phasenprüfmitteln festgestellt werden kann, muß der Zähler UDC1 für jedes empfangene Steuerbit um eine Einheit rückwärts zählen. Der Zeitpunkt, zu dem rückwärts gezählt wird, ist nun so gewählt, daß das Auslesen aus dem Schieberegister SR1 nicht unterbrochen werden muß, wie nun erklärt wird.As a result, the additional information bit JI appears thereon at the output JI of the flip-flop BS6 with the same name. If not stuffed becomes the normal information bit received during time slot G2.SF4 stored in the shift register SR, since AG 'r O in this case. Because a hidden one Control bit causes a phase shift of 360 ° se a direction that is opposite to that which can be determined by the phase checking means, the counter must UDC1 count down by one unit for each received control bit. Point of time, to which is counted down is now selected so that the read out from the shift register SR1 need not be interrupted, as will now be explained.

Aufgrund der Tatsache, daß die Einspeicherung der Steuerbits SC3 und JB in das Schieberegister SR1 während der Zeitschlitze Ç1.SF4 und G2.SF4 vermieden wird, weil das Steuersignal AG' während dieser Zeitschlitze den Wert 1 hat, wird das diesenSteuerbits SC3 und JB vorausgehende Informationsbit n+1 während der drei aufeinanderfolgenden Zeitschlitze G53.SF3, G1.SF4 und G2.SF4 in der Stufe des Schieberegisters mit dem Ausgang SO gespeichert. Daher wird während des gleichen Intervals in der Stufe des Schieberegisters mit dem Ausgang S3 das Informationsbit n-2 gespeichert, sodaß ohne Vorkehrungen es nicht nur zum Lesezeitpunkt TC1(2), sondern auch zu den Lesezeitpunkten TC1 (3) und TC1 (4) gelesen würde. Jedoch wird während der Zeitschlitze G1.SF4 und G2.SF4, während deretdas Steuersignal AG'=1 ist und gleichzeitig das Steuersignal H=O ist der Zähler UDC1 mit den Pulsanstiegsflanken der Taktpulse D4' (3) und T4' (4) in seine Stellungen 2 und 1 zurückgeschaltet, sodaß nacheinander die Bits n-1 und nam Ausgang S des digitalen Multiplexers DMC1 erscheinen und dann zu den zweiten Lesezeitpunkten TC1 (3) und TCl (4) in das Flipflop B511 eingespeichert werden. Sie erscheinen darauf am Ausgang IS dieses Flipflop.Due to the fact that the storage of the control bits SC3 and JB in the shift register SR1 during the time slots Ç1.SF4 and G2.SF4 avoided because the control signal AG 'has the value 1 during these time slots the information bit n + 1 preceding these control bits SC3 and JB during the three successive time slots G53.SF3, G1.SF4 and G2.SF4 in the stage of the shift register saved with the SO output. Therefore, during the same interval in the Stage of the shift register with the output S3 the information bit n-2 is stored, so that without precautions it is not only at the reading time TC1 (2), but also at the Read times TC1 (3) and TC1 (4) would be read. However, during the time slots G1.SF4 and G2.SF4, during which the control signal AG '= 1 and at the same time the Control signal H = O is the counter UDC1 with the pulse rising edges of the clock pulses D4 ' (3) and T4 '(4) switched back to its positions 2 and 1, so that one after the other the bits n-1 and nam output S of the digital multiplexer DMC1 appear and then at the second reading times TC1 (3) and TCl (4) into the Flip-flop B511 can be saved. They then appear at the IS output of this flip-flop.

Im zweiten Beispiel der Fig.7 wird der Fall betrachtet, daß wieder zwischen den Pulsfolgen D4' und TC2 koinzidenz festgestellt wird, wobei jedoch die Eingangsbitfolge keine Steuerbits enthält0 Nachdem die Koinzidenz von D4' (1) und TC2 (1) durch dieW haltung G13 festgestellt wurde, kippt das Flipflop BS9 mit der abfallenden Flanke von TC4' (1) in seinen Nullzustand.In the second example of FIG. 7, the case is considered that again between the pulse trains D4 'and TC2 coincidence is determined, but the Input bit sequence does not contain any control bits 0 After the coincidence of D4 '(1) and TC2 (1) was determined by the position G13, the flip-flop BS9 toggles with the falling edge of TC4 '(1) to its zero state.

somit wird der Takteingang Cl des Flipflop B511 statt von der Taktpulsfolge TC3 von der Taktpulsfolge TCl angesteuert. Dies bedeutet, daß, wenn der Zähler UDC1 anfangs in seiner Stellung 1 ist, die Bits n-2, n-1, n und n+1 nacheinander unter der Steuerung der Taktpulse TC3 (1), TC1 (1), TC1 (2), TC1 (3), usw. in das Flipflop BSl1 eingespeichert werden, sodaß diese Bits nacheinander an dessen Ausgang IS erscheinen.thus the clock input Cl of the flip-flop B511 is instead of the clock pulse train TC3 controlled by the clock pulse train TCl. This means that when the counter is UDC1 is initially in its 1 position, bits n-2, n-1, n and n + 1 below one another the control of the clock pulses TC3 (1), TC1 (1), TC1 (2), TC1 (3), etc. into the flip-flop BSl1 are stored so that these bits appear one after the other at its output IS.

Aus den beschriebenen Beispielen der Fig.7 folgt, daß nach Feststellung einer kritischen Phasenverschiebung für einen ersten Prüf zeitpunkt die Lesesteuerung von den ersten auf die zweiten Lesezeitpunktet umgeschaltet wird und daß der Zähler UDC1 in seiner Stellung bleibt und daß, wenn die Eingangsbitfolge MS eines oder mehrere Steuerbits enthält, der Zähler UDC1 eine Anzahl von Schritten rückwärts zählt, die gleich der Anzahl der Steuerbits ist.From the examples described in FIG. 7 it follows that after finding a critical phase shift for a first test time the read control is switched from the first to the second reading times and that the counter UDC1 remains in its position and that if the input bit sequence MS one or contains several control bits, the counter UDC1 a number of steps backwards that is equal to the number of control bits.

Nun werden nacheinander die in Fig.8 links und rechts gezeigten Beispiele betrachtet. Dabei wird angenommen, daß der Takteingang Cl des Flipflop BS11 über dieV Schaltung G16 und die ODER-Schaltung M11 von der Taktpulsfolge TC3 angesteuert wird, da vorausgesetzt wird, daß das Ausgangssignal CS des Flipflop BS9 in der im Zusammenhang mit Fig.7 beschriebenen Art bereits den Wert 1 angenommen hat. Im auf der linken Seite der Fig.8 gezeigten Beispiel habe der Zähler UDC1 anfangs die Stellung 3, bei der das am Ausgang S von DMC1 erscheinende Bit n-4 zum zweiten Lesezeitpunkt TC1 (1) in das Flipflop BS11 gespeichert wird. Die Phasenprüfmittel stellen fest, daß der zweite Prüfzeitpunkt TC4 (1) in das Prüffenster D4' (1) fällt, sodaß die Phasenverschiebung kritisch ist und die Gefahr besteht, daß das Bit n-4 nicht gelesen wird. Um dies zu vermeiden, wird die Lesesteuerung des Schieberegisters SR1 vom zweiten auf den ersten Lese zeitpunkt umgeschaltet, wobei der letztere gegenüber dem ersteren um 1800 phasenverschoben ist. Andererseits muß diese für den zweiten Prüfzeitpunkt TC4 (1) festgestellte kritische Phasenverschiebung im Zähler UDC1 registriert werden. Wie im folgenden erklärt wird der Zeitpunkt, zu dem die Lesesteuerung des Schieberegisters SR1 umgeschaltet wird, und der Zeitpunkt, zu dem der Zähler UDC1 geschaltet wird, und die Richtung, in die er geschaltet wird, so gewählt, daß dieses Bit n-4 nicht verloren geht. Bei der Koinzidenz von TC4 (1) und D4' (1) erhält der K-Eingang des JK-Flipflop BS9 zeitweise ein 1-Signal, und dieses Flipflop BS9 kippt zu dem Zeitpunkt in seinen Nullzustand, zu dem der Taktpuls C4' (2) gleich Null wird, d.h.The examples shown on the left and right in FIG considered. It is assumed that the clock input Cl of the flip-flop BS11 over the V Circuit G16 and the OR circuit M11 from the clock pulse train TC3 is controlled, since it is assumed that the output signal CS of the flip-flop BS9 has already assumed the value 1 in the manner described in connection with FIG Has. In the example shown on the left-hand side of FIG. 8, the counter initially has UDC1 position 3, in which the bit n-4 appearing at output S of DMC1 becomes the second Reading time TC1 (1) is stored in the flip-flop BS11. The phase test equipment determine that the second test time TC4 (1) falls in the test window D4 '(1), so that the phase shift is critical and there is a risk that bit n-4 is not read. To avoid this, the read control of the shift register SR1 switched from the second to the first reading time, with the latter opposite the former is out of phase by 1800. On the other hand, this must be for the second Test time TC4 (1) critical phase shift determined in counter UDC1 be registered. As explained below, the point in time at which the read control of the shift register SR1 is switched, and the time at which the counter UDC1 is switched, and the direction in which it is switched selected so that this bit n-4 is not lost. When TC4 (1) and D4 '(1) coincide the K input of the JK flip-flop BS9 temporarily has a 1 signal, and this flip-flop BS9 switches to its zero state at the point in time at which the clock pulse C4 '(2) equals Becomes zero, i.e.

um 3/4 eines Zeitschlitzes nach dem zweiten Prüf zeitpunkt TC4 (1), für den die kritische Phasenverschiebung festgestellt wurde, d.h. nach dem ersten Lesezeitpunkt, der unmittelbar auf diesen zweiten Prüfzeitpunkt folgt.by 3/4 of a time slot after the second test time TC4 (1), for which the critical phase shift was determined, i.e. after the first Reading time that immediately follows this second test time.

Da der Q-Ausgang des Flipflop BS9 ein 1-Signal abgibt, wird der Takteingang Cl des D-Flipflop BS11 über die UND-Siatmg G16 von der Taktpulsfolge TC3 angesteuert anstatt von der Taktpulsfolge TC1. Daher werden die im Schieberegister gespeicherten Eingangsbits n-3, n-2 usw. nun aus diesem Register zu den ersten Lesezeitpunkten, die durch die Taktpulsfolge TC3 bestimmt sind, ausgelesen und in das D-Flipflop BS11 eingespeichert.Since the Q output of the flip-flop BS9 emits a 1 signal, it becomes the clock input Cl of the D flip-flop BS11 is controlled by the clock pulse train TC3 via the AND signal G16 instead of the clock pulse train TC1. Therefore, the stored in the shift register Input bits n-3, n-2 etc. now from this register at the first reading times, which are determined by the clock pulse sequence TC3, read out and into the D flip-flop BS11 stored.

Da diese Zeitpunkte gegenüber den zweiten Lese zeitpunkten um 1800 phasenverschoben sind, werden diese Bits, wenigstens zeitweise, um einen halben Zeitschlitz, nachdem sie in das Schieberegister eingeschrieben werden, aus diesem ausgelesen. Zwischen dem zweiten Lesezeitpunkt TC3 (1), auf den die Lesesteuerung umgeschaltet wird, und dem ersten Lesezeitpunkt TCl (1) liegen zwei Schreibezeitpunkte D4' (1) und D4' (2), die nicht durch einen Lesezeitpunkt voneinander getrennt sind, sodaß die Schreib-Lese-Schreib-Folge des Schieberegisters gestört ist und die Umschaltung der Lese steuerung von den zweiten zu den ersten Lesezeitpunkten bewirken würde, falls andere Maßnahmen nicht getroffen würden, daß von den am Ausgang s von DMC1 nacheinander auftretenden Bits n-3 und n-2 erst das Bit n-2 zum ersten Lesezeitpunkt TC3 (1) gelesen würde und das Bit n-3 verloren ginge. Jedoch wird der Zähler UDC1 von 3 auf 4 geschaltet, und das Bit n-3 erscheint zreimaI nacheinander am Ausgang S von DMC1, vor dem Lesezeitpunkt TC3 (1). Aufgrund der Tatsache daß der Q'-Ausgang des Flipflop Bs9 ein 1-Signal liefert, kippt das Flipflop BS10 in seinen 1-Zustand und liefert ein Ausgangssignal H=1, bis es durch eine abfallende Pulsflanke der seinem Rücksetzeingang R zugeführten Taktpulsfolge D1 zurückgesetzt wird. Da der Vorwärtszähleingang Up des Zählers UDC1 von einem Signal gesteuert wird, das durch die Boole'sche Funktion AG + H + D4' darstellbar ist, wird der Zähler mit der ansteigenden Flanke des Pulses D4' (2) in die Stellung 4 geschältet. Somit erscheint das Bit n-3 am Ausgang S von DMC1 zweimal hintereinander.Since these times compared to the second reading times are around 1800 are out of phase, these bits are, at least temporarily, by half Time slot after they are written into the shift register from this read out. Between the second reading time TC3 (1) to which the reading control is switched, and the first read time TCl (1) are two write times D4 '(1) and D4' (2), which are not separated from each other by a reading time, so that the write-read-write sequence of the shift register is disturbed and the switchover the read control would cause the second to the first read times, if other measures would not be taken that of those at the output s of DMC1 bits n-3 and n-2 appearing one after the other, only bit n-2 at the first reading time TC3 (1) would be read and bit n-3 would be lost. However, the counter becomes UDC1 switched from 3 to 4, and bit n-3 appears three times in succession at the output S from DMC1, before reading time TC3 (1). Due to the fact that the Q 'output of the flip-flop Bs9 supplies a 1-signal, the flip-flop BS10 toggles into its 1-state and delivers an output signal H = 1 until it is through a falling pulse edge of the its reset input R supplied clock pulse sequence D1 is reset. Since the Up count input Up of the counter UDC1 is controlled by a signal that is transmitted by the Boolean function AG + H + D4 'can be represented is, will be Counter switched to position 4 with the rising edge of pulse D4 '(2). Bit n-3 thus appears twice in succession at output S of DMC1.

Aus dem bisher Gesagten folgt, daß durch die Umschaltung der Lesesteuerung von TC1 (1) TC3 (1) zusammen mit dem Vorwärtszählen die Bits, die dem Bit n-4 folgen, fü-rdsseine kritische Phasenverschiebung festgestellt wurde, nun im wesentlichen in der Mitte ihrer Zeitschlitze ausgelesen værdeB sodaß sichergestellt ist, daß die Gefahr, das Bit n-3 und die folgenden Bits zu verlieren, wenigstens zeitweise ausgeschaltet sind. Auf die gleiche Art wie bereits im Zusammenhang mit der Fig.7 beschrieben, wenn Steuerbits dem Schieberegister 5R1 zugeführt werden, zählt der Zähler UDC1 wieder um eine Anzahl von Schritten rckwärt dieleich der Anzahl der Steuerbits ist.From what has been said so far, it follows that by switching the read control from TC1 (1) TC3 (1) together with the up counting the bits that follow the bit n-4, for its critical phase shift was found, now essentially read out in the middle of their time slots so that it is ensured that the risk of losing bit n-3 and the following bits, at least temporarily are turned off. In the same way as in connection with FIG. 7 described, when control bits are supplied to the shift register 5R1, the counts Counter UDC1 back down by a number of steps equal to the number of Control bits is.

Im gezeigten Beispiel enthält die Eingangsbitfolge MS ein Steuerbit, und deshalb zählt der Zähler UDC1 um einen Schritt zurück und erreicht so wieder die Stellung 3.In the example shown, the input bit sequence MS contains a control bit, and therefore the counter counts UDC1 down by one step and thus reaches again the position 3.

Nun wird das auf der rechten Seite der Fig.8 gezeigte Beispiel betrachtet. Dabei ist angenommen, daß eine Koinzidenz zwischen den Pulsen TC4 (1) und D4' (1) festgestellt wird, aufgrund derer der Ausgang H des Flipflop BS10 ein 1-Signalabgibt, und daß das Steuersignal H während eines Teils des Zeitintervalls gleich 1 ist, in dem auch das Steuersignal AG' gleich 1 ist.The example shown on the right-hand side of FIG. 8 will now be considered. It is assumed that a coincidence between the pulses TC4 (1) and D4 '(1) it is determined, on the basis of which the output H of the flip-flop BS10 emits a 1 signal, and that the control signal H is equal to 1 during part of the time interval, in which the control signal AG 'is also 1.

Wie auch im letzten beschriebenen Beispiel wird nach Feststellen der Koinzidenz die Lesesteuerung des Schieberegisters SR1 von der Puls folge TC1 auf die Pulsfolge TC3 umgeschaltet, jedoch bleibt der Zähler UDC1 in seiner Stellung. Die Fesstellung der Koinzidenz würde nämlich normalerweise ein Rückwärtszählen um einen Schritt verlangen, wogegen aufgrund eines Signals AG' vom Wert 1 um einen Schritt vorwärtsgezählt werden müßte, sodaß beide Schritte einander aufheben müssen0 Zusammengefaßt folgt aus den in Fig.8 gezeigten Beispielen, daß nach Feststellung einer kritischen Phasenverschiebung für einen zweiten Lesezeitpunkt die Lesesteuerung des Schieberegisters SR1 von den zweiten Lese zeitpunkten auf die ersten Lesezeitpunkte umgeschaltet und der Zähler UDC1 um einen Schritt vorwärtsgeschaltet wird, und daß, wenn die Eingangsbitfolge MS eine Anzahl von Steuerbits enthält, der Zähler UDC1 um eine Anzahl von Schritten rückwärtszählt, die gleich der Anzahl der Steuerbits ist. Wenn aber gleichzeitig die Eingangsbitfolge ein Steuerbit enthält und eine kritische Phasenverschiebung festgestellt wird, so bleibt der Zähler in seiner Anfangsstellung.As in the last example described, after determining the Coincidence of the read control of the shift register SR1 from the pulse sequence TC1 the pulse train TC3 switched over, but the counter UDC1 remains in its position. The determination of the coincidence would normally be a countdown require a step, whereas on the basis of a signal AG 'of the value 1 by one Step up would have to be counted up so that both steps have to cancel each other0 In summary, it follows from the examples shown in FIG a critical phase shift for a second reading time the read control of the shift register SR1 from the second reading times to the first reading times switched over and the counter UDC1 is switched forward by one step, and that, if the input bit sequence MS contains a number of control bits, the counter UDC1 counts down a number of steps equal to the number of control bits is. But if at the same time the input bit sequence contains a control bit and a critical phase shift is detected, the counter remains in its initial position.

Im Zusammenhang mit einem sendeseitigen Bitratenwandler wurde bereits erwähnt, daß durch Einfügen von Steuerbits die Phasenverschiebung zwischen der Eingang und Ausgangsbitfolge im wesentlichen kompensiert wird, sodaß der Zähler UDC, der diese Phasenverschiebungen und diese Steuerbits registriert, über eine relativ lange Zeit betrachtet1 eine vorbestimmte mittlere Zählerstellung hat. Andererseits folgt aus der vorstehenden Beschreibung des Empfangsseitigen Bitratenwandlers, daß der Zähler UDC1 das Auftreten von Phasenverschiebungen zwischen den Eingangs- und Ausgangsbitfolgen und von Steuerbits, die in der Eingangsbitfolge enthalten sind, registriert. Ebenfalls über eine relativ lange Zeit betrachtet bleibt daher auch der Zähler UDC1 in einer vorbestimmten mittleren Zählerstellung, wenn die Bitrate von 2,048 Mb/s diesevAusgangsbitfolge genau gleich der Bitrate der dem sendeseitigen Bitratenwandler zugeführten Eingangsbitfolge ist. Falls also über eine relativ lange Zeit betrachtet der Zähler UDC1 von dieser vorbestimmten Stellung abweicht, so muß dies auf einen Unterschied zwischen diesen beiden Bitraten zurückqehen.In connection with a bit rate converter on the transmission side, mentioned that by inserting control bits the phase shift between the input and output bit sequence is substantially compensated, so that the counter UDC, the registered these phase shifts and these control bits over a relatively long period Time considers 1 a predetermined mean Counter has. On the other hand, it follows from the above description of the bit rate converter on the receiving side, that the counter UDC1 the occurrence of phase shifts between the input and output bit sequences and control bits contained in the input bit sequence are registered. It is therefore also considered over a relatively long period of time also the counter UDC1 in a predetermined middle counter position when the bit rate of 2.048 Mb / s this output bit sequence is exactly the same as the bit rate of the transmission side Bit rate converter supplied input bit sequence is. So if over a relatively long time If the time the counter UDC1 deviates from this predetermined position, then it must this is due to a difference between these two bit rates.

Diese Erkenntnis wird folgendermaßen dazu benutzt, den empfangsseitigen Bitratenwandler zu steuern.This knowledge is used as follows for the receiving side Control bit rate converter.

Eine der Abweichung s von der vorbestimmten Stellung, die beispielsweise die Mittelstellung des Zählers UDC1 ist, proportionale Spannung wird zur Steuerung eines spannungsgesteuerten Oszillators VCO verwendet, derart daß dieser seine Frequenz so einstellt, daß der erwähnte Unterschied zwischen der sendeseitigen Eingangsbitrate und der empfangsseitigen Ausgangsbitrate kompensiert wird. Der Digital-Analog-Wandler R1 bis R9 wird nämlich von den Ausgangssignalen CNO bis CN2 des Zählers UDC1 gesteuert, der jede Phasenverschiebung von 3600 registriert, und vom Ausgangssignal CS des Flipflop BS9, das Phasenverschiebungen von 1800 registriert, sodaß die Ausgangsspannung des Digital-Analog-Wandlers R1 bis R9 ein Maß für die relative Phasenverschiebung zwischen der sendeseitigen Eingangsbitfolge und der empfangsseitigen Ausgangsbitfolge mit der Bitrate von 2,048 Mb/s ist. Diese Ausgangsspannung wird nach Filtern im Tiefpaß R7, C1 der Basis des NPN-Transistors Tzugeführt, dessen Emitter auf einen Bezugswert vorgespannt ist, der der Mittelstellung des Zählers UDC1 entspricht. Wenn daher der Zähler UDC1 von seiner-Mittelstellung abweicht, erscheint am Kollektor des Transistors T eine Steuerspannung und steuert den spannungsgesteuerten Oszillator VCO, der dementsprechend seine Frequenz einstellt. Die Ausgangsspannung bei der eingestellten. Frequenz des VCO wird dem Takteingang des Zählers CUi zugeführt, der Ausgangspulsfolgen 4 , ã, α Rund ß mit einer Bitrate von 2,048 Mb/s liefert, die genau gleich der Bitrate dem tigen Bitratenwandler zugeführten Bitfolge ist. In den UND-Schaltungen G9 bis G12 werden diese Puls folgen in die Taktpulsfolgen TC1 bis TC4 umgewandelt, und durch Anlegen der Taktpulsfolge f ah den 1-Eingang der monostabilen Kippschaltung MS1 entstehen die Taktpulsfolge TC4' und TC4'. Infolgedessen wird der K- Zähler UDC1, der durch diese Signale gesteuert wird, in seine Mittelstellung zurüdgebracht.One of the deviation s from the predetermined position, for example the middle position of the counter is UDC1, proportional voltage is used for control a voltage controlled oscillator VCO is used, so that this its frequency so that the mentioned difference between the transmission-side input bit rate and the output bit rate at the receiving end is compensated. The digital-to-analog converter R1 to R9 is controlled by the output signals CNO to CN2 of the counter UDC1, which registers every phase shift of 3600, and from the output signal CS of the Flip-flop BS9, which registers phase shifts of 1800, so that the output voltage of the digital-to-analog converter R1 to R9 is a measure of the relative phase shift between the sending side Input bit sequence and the receiving end Output bit sequence with a bit rate of 2.048 Mb / s. This output voltage becomes after filtering in the low-pass filter R7, C1 to the base of the NPN transistor T, its Emitter is biased to a reference value which is the center position of the counter UDC1 corresponds. Therefore, if the counter UDC1 deviates from its middle position, appears at the collector of the transistor T a control voltage and controls the voltage-controlled Oscillator VCO, which adjusts its frequency accordingly. The output voltage at the set. The frequency of the VCO is fed to the clock input of the counter CUi, the output pulse trains 4, ã, α round ß with a bit rate of 2.048 Mb / s, which is exactly the same as the bit rate fed to the bit rate converter. In the AND circuits G9 to G12, these pulses are followed by the clock pulse trains TC1 to TC4 converted, and by applying the clock pulse sequence f ah the 1 input the monostable multivibrator MS1 produces the clock pulse sequence TC4 'and TC4'. Consequently the K counter UDC1, which is controlled by these signals, is in its middle position brought back.

Bei allen bisher beschriebenen Beispielen wird die Eingangsbitfolge zu Schreibezeitpunkten, die durch ein einziges Schreibesignal mit der ersten Frequenz bestimmt sind, in das Schieberegister eingeschrieben, wogegen diese Bitfolge zu;ersten oder zu zweiten Lesezeitpunkten, die durch ein erstes oder ein zweites Prüfsignal mit der zweiten Frequenz bestimmt sind, wieder aus dem Schieberegister ausgelesen wird. Stattdessen kann man auch in der folgenden Weise verfahren: Die Eingangsbitfolge wird zu ersten oder zu zweiten Schreibezeitpunkten, die durch ein erstes oder ein zweites Prüfsignal mit der ersten Frequenz bestimmt sind, in das Schieberegister eingespeichert und zu Lesezeitpunkten, die durch ein einziges Lesesignal mit der zweiten Frequenz bestimmt sind ausgelesen.In all of the examples described so far, the input bit sequence is at write times that are triggered by a single write signal with the first frequency are determined, written into the shift register, whereas this bit sequence to; first or at second reading times, which are indicated by a first or a second Test signal are determined with the second frequency, read out again from the shift register will. Instead, you can proceed in the following way: The input bit sequence is at first or at second writing times, which are indicated by a first or a second test signal with the first frequency are determined in the shift register stored and at reading times, which by a single read signal with the second frequency determined are read out.

In allen diesen Fällen werden die Prüfsignale als Lesesignale oder als Schreibesignale verwendet, sodaß die Gesamtzahl der Signale, um die Eingangsbitfolge in das Schieberegister einzuspeichern, sie zu prüfen und sie wieder auszulesen, vermindert wird.In all of these cases, the test signals are read as read signals or used as write signals, so the total number of signals to make up the input bit sequence store them in the shift register, check them and read them out again, is decreased.

Auch im vorstehend beschriebenen Beispiel prüfen die Phasenprüfmittel die Phasenverschiebung zwischen Prüfzeitpunkten und vorbestimmten Zeitpunkten, die durch die Pulsvorderflanken(Fig. 4,5) oder Pulshinterflanken (Fig.7,8) einer Bitfolge, genauer der Eingangsbitftlge, bestimmt sind, fle nachdem,ob deren Frequenz niedriger (Fig. 4,5) oder höher (Fig.7,8) als die Folgefrequenz der Prüfzeitpunkte ist. Die Phasenprüfung erfolgt durch Prüfen der Koinzidenz zwischen den Prüfzeitpunkten und Pulsen oder Prüffenstern einer PrUfpulsfolge PI, D4'.In the example described above, the phase test equipment also test the phase shift between test times and predetermined times that by the pulse leading edges (Fig. 4,5) or pulse trailing edges (Fig. 7,8) of a bit sequence, more precisely the input bit length, are determined according to whether their frequency is lower (Fig. 4,5) or higher (Fig. 7,8) than the repetition frequency of the test times. the The phase test is carried out by checking the coincidence between the test times and Pulses or test windows of a test pulse train PI, D4 '.

Diese Pulse haben Vorderflanken, die mit den trorbestimmten Zeitpunkten zusammenfallen, wenn die Frequenz der Eingangsbitfolge geringer als die Folgefrequenz der Prüfzeitpunkte ist (Fig.4,5), und sie haben Hinterflanken, die mit den vorbestimmten Zeitpunkten zusammenfallen, wenn die Frequenz der Eingangsbitfolge höher (Fig.7,8) als die Folgefrequenz der Prüfzeitpunkte ist.These pulses have leading edges that correspond to the times determined by the gate coincide if the frequency of the input bit sequence is less than the repetition frequency the test times is (Fig.4,5), and they have trailing edges that match the predetermined Points in time coincide if the frequency of the input bit sequence higher (Fig. 7,8) than the repetition frequency of the test times.

Anstatt so zu verfahren, kann die Phasenprüfung offensichtlich auch dadurch erfolgen, daß die Koinzidenz zwischen den vorbestimmten Zeitpunkten und den Pulsen oder Prüffenstern einer Prilfpulsfolge geprüft wird.Instead of doing this, the phase check can obviously also take place in that the coincidence between the predetermined times and the pulses or test windows of a test pulse train is tested.

Diese Pulse sollten dann Vorderflanken oder Hinterflanken haben, die mit den Prüfzeitpunkten zusammen fallen, wenn die Folgefrequenz der Prüfzeitpunkte niedriger bzw. höher als die der vorbestimmten Zeitpunkte ist.These pulses should then have leading edges or trailing edges that coincide with the test times if the repetition frequency of the test times is lower or higher than that of the predetermined times.

Claims

Arrangement for converting an input bit sequence with a first frequency into an output bit sequence with a second frequency, in particular for data multiplexers and data demultiplexer by inserting control bits if the second frequency higher than the first, or by fading out control bits if the second Frequency is lower than the first, with a shift register for storage the input bit sequence, with a clock generator which supplies a first test signal periodic sequence of first test times determined, and a second test signal supplies which determines a periodic sequence of second test times, wherein the first and second test times are phase-shifted from one another by a fixed value are, furthermore with means for writing the input bit sequence into the shift register at writing times, and with means for reading out the input bit sequence from a of the stages of the shift register at reading times, with means for checking the phase shift between the first and second test times on the one hand and predetermined times on the other hand, which are determined by the input bit sequence, and their repetition frequency is different from that of the first and second Prd £ times, and for Determine whether this phase shift is critical, furthermore with Means controlled by the test means, the clock of the shift register from a first switch to a second clock pulse train and vice versa when the test equipment determine a critical phase shift, the first and the second clock pulse train are out of phase with each other, and with a control circuit, the control bits inserts or fades out from the input bit sequence in such a way that the output bit sequence has a higher or a lower frequency than the input bit sequence, that the first and the second clock pulse sequence for the shift register (SR or SR1) is the first and the second test signal, the first (D4 or TC3) and the second (D2 or TC1) reading times or first and second writing times are determined.

2. Arrangement according to claim 1, characterized in that the repetition frequency the writing times is the same as the first frequency and the first (D4 or TC3) and second (D2 or TCl) read times are the same as the check times, whose Repetition frequency is the same as the second frequency (Fig. 1,4,5 and Fig. 6,7,8).

3. Arrangement according to claim 1, characterized in that the first and second writing times are the same as the first and second checking times, whose repetition frequency is equal to the first frequency / and the repetition frequency the Reading times is equal to the second frequency.

4. Arrangement according to claim 2 or 3, characterized in that im In the case of the bit rate increase (Fig.1,4,5) the predetermined times through the leading edges the input bit sequence are defined, f the clock generator a third test signal (PI, Fig.1,4,5), whose pulse leading edges with the leading edges of the input bit sequence (TS) coincide and that in the case of the bit rate lowering (Fig. 6, 7, 8) the predetermined Times are determined by the trailing edges of the input bit sequence (MS) and the clock generator generates a third test signal (D4 ', Fig. 6, 7, 8) whose pulse trailing edges coincide with the trailing edges of the input bit sequence (MS).

5, arrangement according to one of the preceding claims, characterized in that that an up / down counter (UDC or UDC1) is provided, depending on a digital multiplexer (DMC or DMC1) can be seen from its counter stand a certain stage of the shift register (SR or SR1) at the output (S).

6. Arrangement according to one of the preceding claims, characterized in that that it is used as the n transmitters or receivers of a time division multiple system, the n primary time division multiple systems on the transmission path to a time division higher order, with the respective bit rates of the primary time division multiple systems increased by system-related additional information on the transmission path have to.

L e r s e i t e