DE2525533A1 - Decoder for code with two or more valves - is used for ternary biphase level code without direct current and pulses are evaluated - Google Patents
Decoder for code with two or more valves - is used for ternary biphase level code without direct current and pulses are evaluatedInfo
- Publication number
- DE2525533A1 DE2525533A1 DE19752525533 DE2525533A DE2525533A1 DE 2525533 A1 DE2525533 A1 DE 2525533A1 DE 19752525533 DE19752525533 DE 19752525533 DE 2525533 A DE2525533 A DE 2525533A DE 2525533 A1 DE2525533 A1 DE 2525533A1
- Authority
- DE
- Germany
- Prior art keywords
- code
- pulse
- pulses
- level
- time interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
Einrichtung zum Decodieren eines Code Die Erfindung bezieht sich auf eine Einrichtung zum Decodieren eines Code mit zwei oder mehr Zustandswerten, von denen mindestens ein Zustandswert eine Pegeländerung innerhalb eines Schrittzeitintervalls darstellt, insbesondere eines gleichstromfreien, ternären Bi-Phase-Level-Code, bei der jeder innerhalb des Schrittzeitintervalls durch die Pegeländerung erzeugte Impuls ausgewertet wird. Device for Decoding a Code The invention relates to to a device for decoding a code with two or more state values, of which at least one status value is a level change within a step time interval represents, in particular a DC-free, ternary bi-phase level code each pulse generated by the level change within the step time interval is evaluated.
Die Decodierung solcher Codes, bei denen dieIngrmation und häufig auch der Takt durch eine Pegeländerung innerhalb eines Schrittzeitintervalls dargestellt ist , erfolgt im allgemeinen durch Differenzieren der durch die Pegeländerung innerhalb des Schrittzeitintervalls entstehenden Impulsflanke. Insbesondere bei Verwendung dieser Codes in Übertragungssystemen, die elektromagnetischen Störungen unterworfen sind, kann es geschehen, daß durch Einkoppeln von Störfeldern innerhalb eines Schrittzeitintervalls zum einen zusätzliche Impuls flanken und zum anderen Deformierungen der informationstragenden Impulsflanke auftreten können, die zu einer fehlerhaften Decodierung des Code führen. Zwar können durch einen entsprechenden Aufbau des Übertragungssystems und insbesondere der Übertragungskanäle derartige Störungen verringert werden. Abgesehen davon, daß die Störungen nicht vollständig zu beseitigen sind, ist ein derartiger Aufbau auch aufwendig und teuer.The decoding of such codes where theIngrmation and often the clock is also represented by a level change within a step time interval is generally done by differentiating the level change within of the step time interval resulting pulse edge. Especially when using these codes in transmission systems subject to electromagnetic interference are, it can happen that by coupling in interference fields within a step time interval on the one hand, additional impulse flanks and, on the other hand, deformations of the information-carrying ones Pulse edge can occur, which lead to incorrect decoding of the code. Admittedly, through a corresponding structure of the transmission system and in particular the transmission channels such interference be reduced. Apart from that of the fact that the disturbances cannot be completely eliminated is one such Construction is also complex and expensive.
Aufgabe der Erfindung ist es, eine Decodiereinrichtung zu schaffen, die eine durch Störungen des zu decodierenden Signals möglichst nicht beeinflußte Decodierung gestattet. Zudem soll die Einrichtung einen möglichst einfachen und billigen Aufbau geringen Bauvolumens besitzen.The object of the invention is to create a decoding device, one of which was not influenced as much as possible by interference in the signal to be decoded Decoding allowed. In addition, the facility should be as simple and as possible have cheap low-volume construction.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine Integrationsstufe vorgesehen ist, die jeden der innerhalb eines Schrittzeitintervalls auftretenden Impulse integriert, von dieser Stufe gesteuerte Mittel vorhanden sind, die jeweils während des Vorhandenseins eines bestimmten vorgegebenen Integrationswertes oder eines darüber liegenden Wertes im Ausgang der Integrationsstufe einen Impuls erzeugen, und Mittel vorhanden sind, die aus jedem dieser Impulse ein Signal mit einem dem jeweiligen Impuls zugeordneten Pegel bilden.This object is achieved according to the invention in that an integration stage is provided that each of the occurring within a step time interval Integrated impulses, means controlled by this stage are present, each during the presence of a certain predetermined integration value or a value above this generate a pulse in the output of the integration stage, and means are present which from each of these pulses a signal with one of the form the level assigned to the respective pulse.
Die Erfindung geht von der Tatsache aus, daß im ungestörten Fall jeder einen Zustandswert darstellenden Pegeländerung innerhalb eines Schrittzeitintervalls ein Impuls bestimmter Polarität und bestimmter Pegel-Zeit-Fläche voran- oder nachgeht - bei einem binären Code - oder voran- und nachgeht - bei einem ternären Code. Wird nun jeder dieser Impulse im Schrittzeitintervall einer Integrationsstufe zugeführt und jeweils während des Vorhandenseins eines bestimmten vorgegebenen Integrationswertes oder einem darüber liegenden Wert ein zur weiteren Auswertung vorgesehener Impuls erzeugt, so wird erreicht1 daß eingekoppelte, kurzzeitige Störungen im wesentlichen nur einen im allgemeinen geringen zeitlichen Versatz des zur weiteren Auswertung vorgesehenen Impulses gegenüber der den Zustandswert darstellenden Pegeländerung erzeugen, sich jedoch nicht oder nur in geringem Umfange auf die Signalauswertung auswirken. Da keine Versatzaddition auftritt, sind die hierdurch entstehenden Fehler von nachrangiger Bedeutung.The invention is based on the fact that in the undisturbed case everyone a level change representing a state value within a step time interval an impulse of a certain polarity and a certain level-time area precedes or lags - in the case of a binary code - or precedes and follows - in the case of a ternary code. Will now each of these pulses is fed to an integration stage in the step time interval and in each case during the presence of a specific predetermined integration value or a value above a pulse intended for further evaluation generated, it is achieved1 that coupled-in, short-term interference is essentially only a generally small time delay for further evaluation provided impulse opposite the one representing the state value Generate level change, but not or only to a small extent on the signal evaluation impact. Since there is no offset addition, the resulting errors are of secondary importance.
In einer bevorzugten'Auzführungsform ist als von der Integrationsstufe angesteuertes Mittel am zweckmäßigsten für jeden durch eine Pegeländerung dargestellten Zustandswert ein an einem Eingang mit einer konstanten Referenzspannung beaufschlagter Komparator vorgesehen.In a preferred embodiment, it is from the integration level controlled means most appropriate for each represented by a level change State value an applied to an input with a constant reference voltage Comparator provided.
Zur Decodierung des eingangs erwähnten gleichstromfreien, ternären Bi-Phase-Level-Code sind also bei Realisierung dieser Ausführungsform zwei Komparatoren vorhanden, da bei einem derartigen Code der eine-Zustandswert durch eine Pegeländerung in der einen Potentialrichtung -beispielsweise von positivem zu negativem Potential -und der andere Widerstandswert durch eine Rgeländerung in der entgegengesetzten Potentialänderung - von negativem zu positivem Potential - dargestellt ist.For decoding the DC-free, ternary Bi-phase level code are therefore two comparators when this embodiment is implemented present, since with such a code the one-state value is caused by a change in level in one potential direction - for example from positive to negative potential -and the other resistance value by a rule change in the opposite one Change in potential - from negative to positive potential - is shown.
Die Größe des vorgegebenen Integrationswertes wird mit Vorteil zu etwa 2/3 des maximalen Integratorausgangssignales gewählt. Zwar werden mit wachsendem vorgegebenen Integrationswert die auf die Auswertung sich auswirkenden Störungen immer mehr ausgeschaltet, jedoch kann es bei hohen vorgegebenen Integrationswerten geschehen, daß bereits bei einem geringen Absinken des Pegels, wie es bei Betriebsspannungsschwankungen in Erscheinung treten kann, der vorgegebene Integrationswert nicht erreicht wird und infolge dessen eine einen Zustandswert darstellende Pegeländerung nicht ausgewertet wird.The size of the predetermined integration value increases with advantage selected about 2/3 of the maximum integrator output signal. Admittedly, with growing predetermined integration value the disturbances affecting the evaluation more and more switched off, but it can be with high predetermined integration values happen that even with a slight drop in level, as is the case with operating voltage fluctuations can appear, the specified integration value is not reached and as a result, a level change representing a state value is not evaluated will.
Bei einem Ansteigen des Pegels beispielsweise aufgrund von Betriebsspannungsschwankungen kann es darüber hinaus geschehen, daß der vorgegebene Integrationswert innerhalb eines Schrittzeitintervalls zu rasch erreicht wird und infolge dessen die Anstiegsflanke des dadurch erzeugten Impulses zeitlich in der Nähe des Schrittzeitintervallbeginna liegt, was im Hinblick auf die nachfolgende Auswertung dieses Impulses unerwünscht ist, dies um so mehr, wenn die einen Zustandswert darstellende Pegeländerung gleichzeitig zur Taktkennzeichnung benutzt wird. Dies kann nach einem weiteren Gedanken der Erfindung dadurch vermieden werden, daß jeder Ausgang der von der Integrationsstufe angesteuerten Mittel an ein ihm zugeordnetes logisches Verknjipfungsglied angeschlossen ist, dessen anderer Eingang mit einem mit einer Referenzspannung beaufschlagten und von jedem der innerhalb eines Schrittzeitintervalls auftretenden Impulse angesteuerten Komparator in Verbindung steht.If the level rises, for example due to fluctuations in the operating voltage can it beyond that happen that the predetermined integration value is reached too quickly within a step time interval and as a result the rising edge of the pulse thus generated in the vicinity of the start of the step time interval lies, which is undesirable with regard to the subsequent evaluation of this pulse is, all the more so if the level change representing a state value is simultaneous is used for clock marking. This can according to a further concept of the invention can thereby be avoided that each output of the controlled by the integration stage Means is connected to a logical connection element assigned to it, of which other input with a reference voltage applied to and from each the comparator controlled by the pulses occurring within a step time interval communicates.
In einer bevorzugten Ausführungsform der Erfindung ist als pegelbildendes Mittel ein über einen zweiten Eingang rücksBtzbares Flip-Flop vorgesehen, dessen et- und reset-Eingang mit den erzeugten Impulsen beaufschlagt sind.In a preferred embodiment of the invention, as level-forming Means a flip-flop which can be reset via a second input is provided, whose The generated pulses are applied to the et and reset input.
Die Erfindung sei anhand der Zeichnung, die ein Ausführungsbeispiel enthält, näher erläutert. Es zeigen Figur 1 ein Blockschaltbild der Einrichtung und Figur 2 den zeitlichen Verlauf der Signale an verschiedenen Punkten des Blockschaltbilds nach Figur 1.The invention is based on the drawing, which shows an embodiment contains, explained in more detail. FIG. 1 shows a block diagram of the device and FIG. 2 shows the time profile of the signals at various points in the block diagram according to Figure 1.
Die Einrichtung, die zum Decodieren eines selbsttaktenden, gleichstromfreien, ternären Bi-Phase-Level-Code, wie er in Figur 2a dargestellt ist, dient, enthält einen Transformator 1, dessen Primärwicklung 2 mit dem codierten Signal beaufschlagt ist und an dessen Sekundärwicklung 3 die Integrationsstufe 4 angeschlossen ist.The device used to decode a self-clocking, DC-free, ternary bi-phase level code, as shown in Figure 2a, contains a transformer 1, the primary winding 2 of which receives the coded signal and on its secondary winding 3 integration level 4 is connected is.
Der Ausgang der Integrationsstufe 4 steht mit zwei Komparatoren 5 und 6 in Verbindung und zwar ist er einmal an den negativen Eingang des Komparators 5 und zum anderen an den positiven Eingang des Komparators 6 angeschlossen. Die beiden anderen Eingänge der Komparatoren 5 und 6 sind jeweils mit einer konstanten Referenzspannung UR beaufschlagt. Jeder Komparatorausgang ist mit dem einen Eingang eines ihm zugeordneten Oder-Gatters 7 bzw. 8 verbunden. Der Ausgang des Oder-Gatters 7 ist an den reset-Eingang und der des Oder-Gatters 8 an den set-Eingang eines Flipflops 9 angeschlossen, an dessen Normal ausgang das decodierte Signal erscheint.The output of the integration stage 4 is connected to two comparators 5 and 6 in connection and that it is once to the negative input of the comparator 5 and on the other hand connected to the positive input of the comparator 6. the the other two inputs of the comparators 5 and 6 are each with a constant Reference voltage UR applied. Each comparator output is with one input an OR gate 7 or 8 assigned to it. The output of the OR gate 7 is to the reset input and that of the OR gate 8 to the set input of a flip-flop 9 connected, at whose normal output the decoded signal appears.
An einer zweiten Sekundärwicklung 10, die eine auf Nullpotential liegende Mittelanzapfung besitzt, sind zwei weitere Komparatoren 11 und 12 angeschlossen und zwar sind die Wicklungsenden Jeweils mit dem negativen Eingang der beiden Komparatoren 11 und 12 verbunden. Die anderen beiden Eingänge liegen auf einer konstanten Referenzspannung UR Der Ausgang des Komparators 11 ist mit dem anderen Eingang des Oder-Gatters 7 und der des Komparators 12 mit dem des Oder-Gatters 8 verbunden.On a second secondary winding 10, the one lying at zero potential Has center tap, two further comparators 11 and 12 are connected the winding ends are each connected to the negative input of the two comparators 11 and 12 connected. The other two inputs have a constant reference voltage UR The output of the comparator 11 is connected to the other input of the OR gate 7 and that of the comparator 12 is connected to that of the OR gate 8.
Zur Ableitung des Taktes stehen die beiden Ausgänge der Oder-Gatter 7 und 8 des weiteren mit einem NAND-Gatter 13 in Verbindung, das ein Monoflop 14 ansteuert. Der Normalausgang des Monoflops 14 ist mit dem Löscheingang eines Zählers 15 verbunden, an dessen Zähleingang ein Quarzoszillator 16 angeschlossen und an dessen Ausgang das Taktsignal abgenommen werden kann.The two outputs of the OR gates are used to derive the clock 7 and 8 further connected to a NAND gate 13, which is a monoflop 14 drives. The normal output of the monoflop 14 is connected to the clear input of a counter 15 connected, to whose counting input a crystal oscillator 16 is connected and to whose output the clock signal can be picked up.
Die Wirkungsweise der Einrichtung sei anhand der Figur 2 erläutert.The mode of operation of the device is explained with reference to FIG.
Das in Form eines selbsttaktenden, gleichstromfreien, ternären B i-Phase-Level-Code vorliegende Signal ist in Figur 2a dargestellt. Bei diesem Code liegen Takt und Zustandswert bzw. Information jeweils mittig in den einzelnen Schrittzeitintervallen A, B, C D, E und F, wo -bei die Lage der Flanke 17 den Taktzeitpunkt und das Potentialgefälle im Bereich der Flanke den Zustandswert angibt. So liegt im Schrittzeitintervall A der Zustandswert 11011 vor - Flankensprung von positivem zu negativem Potential - und im Schrittzeitintervall C der Zustandswert "L" - Flankensprung von negativem zu positivem Potential. Dieses am Eingang des Transformators 1 bei Punkt a anliegende Signal wird in der Integrationsstufe 4 integriert. Am Ausgang der Integrationsstufe 4 in Punkt b liegt somit ein Signal vor, wie es in Figur 2b dargestellt ist. Dieses Signal wird den beiden Kompaatoren 5 und 6 zugeleitet. Der Komparator 5 bildet aus den positiven Spannung-Zeit-Flächen des Integratorausgangssignals jeweils einen Impuls und ebenso der Komparator 6 aus den negativen Spannung-Zeit-Flächen des Integratorausgangssignals, und zwar schalten sie bei Überschreiten von 2/3 des maximalen Integrationswertes und danach bei Unterschreiten dieses Wertes. Die so erzeugte, am Ausgang des Komparators 5 in Punkt c bzw. des Komparators 6 in Punkt d erscheinenden Signale sind in den Figuren 2c und 2d abgebildet.This in the form of a self-clocking, DC-free, ternary bi-phase level code present signal is shown in Figure 2a. With this code there are clock and Status value or information in the middle of the individual step time intervals A, B, C D, E and F, with the position of the flank 17, the cycle time and the potential gradient indicates the status value in the area of the edge. So lies in the step time interval A the status value 11011 before - edge jump from positive to negative potential - and in the step time interval C the status value "L" - edge jump from negative to positive potential. This lying at the input of the transformer 1 at point a Signal is integrated in integration level 4. At the exit of the integration stage 4 at point b there is thus a signal as shown in FIG. 2b. This Signal is fed to the two comparators 5 and 6. The comparator 5 forms one each of the positive voltage-time areas of the integrator output signal Pulse and also the comparator 6 from the negative voltage-time areas of the integrator output signal, they switch when 2/3 of the maximum integration value is exceeded and afterwards when falling below this value. The one generated in this way at the output of the comparator 5 in point c and the comparator 6 in point d appearing signals are in the Figures 2c and 2d shown.
Mit den Signalen gemäß den Figuren 2c und 2d könnte nun bereits das rücksetzbare Flipflop 9 geschaltet werden.With the signals according to FIGS. 2c and 2d, this could already be achieved Resettable flip-flop 9 can be switched.
Da jedoch, wie bereits oben erwähnt, aufgrund von Betriebsspannungsschwankungen die Schaltflanke der einzelnen Impulse noch in einem relativ breiten zeitlichen Bereich schwanken kann, was insbesondere bei der Ableitung des Taktes recht störend ist, erfolgt eine zusätzliche Zeitfixierung mittels der beiden Komparatoren 11 und 12.However, as already mentioned above, due to operating voltage fluctuations the switching edge of the individual impulses still in a relatively broad time Area can fluctuate, which is quite annoying, especially when deriving the clock is an additional Time fixation by means of the two comparators 11 and 12.
Wie aus Figur 1 ersichtlich, liegt am Eingang jedes der beiden Komparatoren 11 und 12 jeweils das zu decodierende Signal nach Figur 2a an und an den Ausgängen der Komparatoren 11 und 12 erscheinen demzufolge die Signale gemäß den Figuren 2e und 2f. Durch Verknüpfung jedes dieser Signale mit einem der Ausgangssignale der Komparatoren 5 und 6 - Figuren 2c und 2d - in einem Oder-Gatter 7 bzw. 8 entstehen am Ausgang der Oder-Gatter 7 und 8 Flipflop-Steuerimpulse - Figuren 2g und 2h -, deren Schaltflanke nur noch in geringem Umfang zeitlich schwankt. Durch die se Impulse angesteuert, erscheint im Ausgang des Flipflops das in Figur 2i dargestellte Signal.As can be seen from FIG. 1, each of the two comparators is present at the input 11 and 12 each have the signal to be decoded according to FIG. 2a at and at the outputs the comparators 11 and 12 consequently appear the signals according to FIGS. 2e and 2f. By combining each of these signals with one of the output signals of the Comparators 5 and 6 - Figures 2c and 2d - arise in an OR gate 7 and 8, respectively at the output of the OR gates 7 and 8 flip-flop control pulses - Figures 2g and 2h -, whose switching edge only fluctuates over time to a small extent. Through these impulses driven, the signal shown in Figure 2i appears in the output of the flip-flop.
Zur Ableitung des Takts werden die am Ausgang der beiden Oder-Gatter 7 und 8 erscheinenden Signale - Figuren 2g und 2h - des weiteren einem NAND-Gatter 13 zugeführt, das das Monoflop 14 jedesmal in seinen quasistabilen Zustand schaltet, wenn an einem der beiden Ausgänge der Oder-Gatter 7 und 8 ein Impuls erscheint. Das Monoflop 14 löscht seinerseits dann den Zähler 15, der nach dem Zurückkippen des Monoflops 14 in seinen stabilen Zustand wieder zu zählen beginnt. Kommt nun infolge eines extrem gestörten Signals der Steuerimpuls am Ausgang des Monoflops 14 nicht zustande, so setzt sich nach Erreichen eines bestimmten Zählerinhalts der Zähler selbst zurück und erzeugt so den fehlenden Taktsignalimpuls.To derive the clock, the at the output of the two OR gates 7 and 8 appearing signals - Figures 2g and 2h - also a NAND gate 13 supplied, which switches the monoflop 14 each time into its quasi-stable state, if a pulse appears at one of the two outputs of OR gates 7 and 8. The monoflop 14 for its part then clears the counter 15 after the tilting back of the monoflop 14 begins to count again in its stable state. Come on now as a result of an extremely disturbed signal, the control pulse at the output of the monoflop 14 does not materialize, the Counter itself back and thus generates the missing clock signal pulse.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19752525533 DE2525533C2 (en) | 1975-06-07 | 1975-06-07 | Device for decoding a code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19752525533 DE2525533C2 (en) | 1975-06-07 | 1975-06-07 | Device for decoding a code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2525533A1 true DE2525533A1 (en) | 1976-12-16 |
| DE2525533C2 DE2525533C2 (en) | 1985-12-05 |
Family
ID=5948583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19752525533 Expired DE2525533C2 (en) | 1975-06-07 | 1975-06-07 | Device for decoding a code |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2525533C2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3245845A1 (en) * | 1982-12-10 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | CMI DECODER |
| DE4427885A1 (en) * | 1994-08-08 | 1996-02-15 | Telefunken Microelectron | Noise-reduced data reconstruction method for data transmission system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1169039B (en) * | 1980-02-28 | 1987-05-20 | Rca Corp | DETECTOR FOR IMPULSIVE MODULATION IN CODE |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1207958B (en) * | 1963-06-28 | 1965-12-30 | Nippon Electric Co | Regenerator for rectangular code pulses |
| DE1762541B1 (en) * | 1968-07-04 | 1970-05-27 | Fernseh Gmbh | Method and circuit arrangement for the selection or elimination of pulses from a pulse train with intervals of different lengths |
-
1975
- 1975-06-07 DE DE19752525533 patent/DE2525533C2/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1207958B (en) * | 1963-06-28 | 1965-12-30 | Nippon Electric Co | Regenerator for rectangular code pulses |
| DE1762541B1 (en) * | 1968-07-04 | 1970-05-27 | Fernseh Gmbh | Method and circuit arrangement for the selection or elimination of pulses from a pulse train with intervals of different lengths |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3245845A1 (en) * | 1982-12-10 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | CMI DECODER |
| US4556868A (en) * | 1982-12-10 | 1985-12-03 | Siemens Aktiengesellschaft | CMI Decoder |
| DE4427885A1 (en) * | 1994-08-08 | 1996-02-15 | Telefunken Microelectron | Noise-reduced data reconstruction method for data transmission system |
| US5727022A (en) * | 1994-08-08 | 1998-03-10 | Temic Telefunken Microelectronic Gmbh | Method for improving the signal-to-noise ratio in a transmission system by the formation of area equivalents |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2525533C2 (en) | 1985-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2608902C3 (en) | Code converter device | |
| DE2801468A1 (en) | DECODING CIRCUIT FOR DIGITAL SIGNALS | |
| DE1499842C3 (en) | Device for code conversion of a simple NRZ signal into a self-clocking NRZ signal | |
| DE3230836A1 (en) | BI-PHASE DECODER | |
| EP0019821B1 (en) | Method and device for transmitting a binary sequence | |
| DE3202437C2 (en) | Reproduction circuit for a data signal in Biphase Mark format | |
| DE2525533A1 (en) | Decoder for code with two or more valves - is used for ternary biphase level code without direct current and pulses are evaluated | |
| DE3329808A1 (en) | CIRCUIT ARRANGEMENT FOR GENERATING A PULSE SERIES WITH A CONSTANT KEY RATIO AT ALTERNATING PULSE SEQUENCE FREQUENCY | |
| DE1294438B (en) | Binary signal detector | |
| DE1919871C3 (en) | Circuit arrangement for generating clock pulses from an input signal | |
| DE1449427C3 (en) | Circuit arrangement for the evaluation of phase-modulated recorded data | |
| DE1762120A1 (en) | Device for decoding | |
| DE3007294C2 (en) | Circuit arrangement for demodulating frequency-shift keyed signals | |
| DE3042761C2 (en) | Circuit arrangement for obtaining an electrical reference clock pulse sequence for the decoding of a multi-length writing read from a recording medium and recorded thereon | |
| DE2840555A1 (en) | CIRCUIT ARRANGEMENT FOR MEASURING THE PERIOD DURATION OF A PULSE SEQUENCE, THE USE THEREOF AND CIRCUIT ARRANGEMENT AFTER THIS USE | |
| DE2150930C3 (en) | Alarm input circuit for a data processing system | |
| DE1936244C (en) | Circuit arrangement for converting an input signal that changes between two oscillation frequencies into a signal that changes between two voltage levels | |
| DE2145886C2 (en) | Voice-protected, frequency-selective signal receiver for telecommunications, in particular telephone systems | |
| DE2834818C2 (en) | Circuit arrangement for the optional generation of a read signal or a write signal | |
| DE2811753C2 (en) | Digital demodulator on semiconductor basis | |
| DE2449341A1 (en) | Binary signal train keying ratio - method detects whether train exceeds or falls short of set keying ratio | |
| DE2147919A1 (en) | Transmitter for the transmission of non-linear pulse code modulated samples of analog signals | |
| DE2145955C (en) | Voice-protected, frequency-selective signal receiver for telecommunications, in particular telephone systems | |
| DE2029622C3 (en) | Pulse shaping circuit | |
| DE2141714C3 (en) | Device for recognizing data |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| 8125 | Change of the main classification |
Ipc: H03K 13/00 |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |