DE2505475C3 - Method and device for checking errors in a programmable logic unit for the execution of logical operations - Google Patents
Method and device for checking errors in a programmable logic unit for the execution of logical operationsInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Fehlerprüfung bei einem programmierbaren Logikwerk für die Ausführung logischer Operationen, wobei eine Mehrzahl von Eingangs- und Ausgangsschaltungen, die jeweils Speicher enthalten, mit dem Logikwerk verbunden ist, das einen ersten adressierbaren Festwertspeicher aufweist, wobei die Adressierung das Ergebnis einer vorausgehendenThe invention relates to a method and a device for error checking in a programmable Logic mechanism for the execution of logical operations, with a plurality of input and Output circuits, each containing memory, is connected to the logic unit, which is a first having addressable read-only memory, the addressing being the result of a preceding
Verarbeitung sein kann und in dem die jeweils einer Adresse zugeordneten Daten mit Paritätsdaten versehen sind, die beim Auslesen der Daten geprüft werden. Processing can be and in which the data assigned to an address are provided with parity data, which are checked when the data is read out.
Es ist bereits eine Fehlerprüfung bei einem programmierbaren Logikwerk bekannt, mit iiem logische Operationen ausgeführt werden. Dieses Logikwerk ist mit einer Mehrzahl von Eingangs- und Ausgangsschal- tungsn verbunden, die jeweils Speicher enthalten. Das Logikwerk enthält einen adressierbaren Festwertspeicher, wobei die Adressierung das Ergebnis einer vorausgehenden Verarbeitung sein kann. Neben den jeweils einer Adresse zugeordneten Daten sind im Festwertspeicher Paritätsdaten enthalten, die beim Auslesen der Daten geprüft werden (IEEE Transactions on Computers, Vol. C-19, No. 12, December 1970, Seiten 1153 bis !159). Das der bekannten Fehlerprüfung zugrunde liegende Prinzip besteht darin, zugleich mit der Dekodierung von Daten eine Paritätsprüfung durchzuführen. Um Mehrfachfehler erfassen zu können, werden bei der bekannten Fehlerprüfung i.uch mehrere Paritätsbits verwendet. An error check is already known in a programmable logic unit with which logical operations are carried out. This logic unit is connected to a plurality of input and output circuits, each of which contains memories. The logic unit contains an addressable read-only memory, whereby the addressing can be the result of a previous processing. In addition to the data assigned to each address, the read-only memory contains parity data that is checked when the data is read out (IEEE Transactions on Computers, Vol. C-19, No. 12, December 1970, pages 1153 to! 159). The principle on which the known error check is based is to carry out a parity check at the same time as the decoding of data. In order to be able to detect multiple errors, several parity bits are also used in the known error check.
Bekannt sind auch programmierbare Steuersysteme (Brown Boverie Mitteilungen, April/Mai 1966, Seiten 365—371: »Das Zentras — ein programmierbares Universalsteuersystem«). Bei einem solchen bekannten Steuersystem werden Befehle, die sich auf die Verknüpfung logischer Variabler beziehen, in einen Speicher eingegeben, aus dem sie nach einer durch ein Programm festgelegten Reihenfolge ausgelesen wer den. Es handelt sich um Dreiadreßbefehle, wobei zwei Adressen jeweils die Speicherplätze zweier Operanden und die dritte Adresse einen Speicherplatz angeben, zu dem das Ergebnis nach Ausführung des Befehls übertragen wird. In der Grundausführung des bekannten Universalsteuersystems stehen vier Befehle: Dis- junktion, binäre Addition, bedingter Sprung und Repetition zur Verfügung. Es können Programme für Schaltfunktionen die sich mittels Gleichungen der Booleschen Algebra ausdrücken lassen, verarbeitet werden. Das Ergebnis der Verarbeitung einer solchen Schaltfunktion, eine binäre »0« oder »1«, wird einer zu steuernden Anordnung zugeführt.Also known programmable control systems (Brown Boveri releases, April / May 1966, pp 365-371: "The Zentras - a programmable universal control system"). In such a known control system , commands relating to the combination of logical variables are entered into a memory from which they are read out according to a sequence established by a program . These are three-address commands, two addresses each specifying the memory locations of two operands and the third address specifying a memory location to which the result is transferred after the command has been executed . In the basic version of the well-known universal control system, four commands are available: Disjunction , binary addition, conditional jump and repetition . Programs for switching functions that can be expressed using equations of Boolean algebra can be processed . The result of the processing of such a switching function, a binary "0" or "1", is sent to an arrangement to be controlled.
Der Erfindung liegt die Aufgabe zugrunde, ein programmierbares Logikwerk der eingangs erwähnten Gattung derart weiterzuentwickeln, daß die für die Ausführung der Verknüpfung logischer Variabler verwendeten Steuersignale des Logikwerks in die Fehlerprüfung einbezogen werden und das Ergebnis der Verknüpfung oder die für eine Verknüpfung im Logikwerk übertragene Variable bis zum Abschluß der Übertragung zu bzw. von Eingangs- bzw. Ausgangsspeichern auf Fehler überwacht werden. The invention is based on the object of further developing a programmable logic unit of the type mentioned at the beginning in such a way that the control signals of the logic unit used to execute the linkage of logic variables are included in the error check and the result of the linkage or the variable transmitted for a link in the logic unit up to are monitored for errors at the end of the transfer to or from the input or output memory.
Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß die für die Steuerung der Ausführung einer logischen Operation während eines Befehlizyklus in einem weiteren adressierbaren Festwertspeicher abge speicherten Daten unter jeweils benachbarten Adressen abwechselnd auf geradzahlige bzw. ungeradzahlige Parität ergänzt sind und bei jeder Adrersenerhöhung innerhalb eines Befehlszyklus der Wechsel zwischen geradzahliger und ungeradzahliger Parität überwacht wird, und daß vor der Eingabe des Ergebnisses einer logischen Operation aus dem Akkumulator in einen ausgewählten Datenspeicher einer ausgewählten Eingangs- und Ausgangsschaltung zunächst geprüft wird, ob die Parität des gesamten Datenspeicherinhalts der ausgewählten Eingangs- und Ausgangsschaltung noch mit der im Speicher enthaltenen Parität übereinstimmt und bei Übereinstimmung dann geprüft wird, ob der Inhalt des ausgewählten Datenspeichers von dem Inhalt des Akkumulators abweicht wobei bei Übereinstimmung der Inhalt des ausgewählten Datenspeichers und die zum gesamten Datenspeicherinhalt gehörige Parität im Speicher unverändert bleiben, während bei Nichtübereinstimmung der Inhalt des Akkumulators in den ausgewählten Datenspeicher übertragen wird und die zum gesamten Datenspeicher gehörige Parität im Speicher den geänderten Daten angepaßt wird und anschließend der Inhalt des ausgewählten Datenspeichers erneut mit dem Inhalt des Akkumulators auf Übereinstimmung geprüft wird. The object is achieved in that the data stored for controlling the execution of a logical operation during a command cycle in a further addressable read-only memory are alternately supplemented under adjacent addresses to even-numbered or odd-numbered parity and the change with each address increase within a command cycle between even and odd parity is monitored , and that before entering the result of a logical operation from the accumulator in a selected data memory of a selected input and output circuit is first checked whether the parity of the entire data memory content of the selected input and output circuit is still with the Parity contained in the memory matches and, if they match, a check is then carried out to determine whether the content of the selected data memory differs from the content of the accumulator, with the content of the selected one in the event of a match Data memory and the parity associated with the entire data memory content in the memory remain unchanged, while if they do not match, the content of the accumulator is transferred to the selected data memory and the parity associated with the entire data memory in the memory is adapted to the changed data and then the content of the selected data memory again with the Contents of the accumulator is checked for conformity.
Mit diesem Verfahren können mit geringem Aufwand in entsprechend aufgebauten Logikwerken Fehler festgestellt werden. Es wird die richtige Aufeinanderfolge der Steuersignale aus dem weiteren Festwertspeicher überwacht, in dem ein Mikroprogramm enthalten ist, durch das die für den Ablauf der Datenverarbeitung erforderlichen Signalkombinationen erzeugt werden. Bei fehlerhafter Signalausgabe kann somit verhindert werden, daß weitere Steuerschritte eingeleitet werden, die unerwünschte Wirkungen im Steuerungsablauf hervorrufen. Weiterhin wird nach der Durchführung einer logischen Verknüpfung geprüft, ob nicht der gleiche Wert in dem für die Ausgabe des Ergebnisses bestimmten Ausgabespeicher schon enthalten ist. Falls das Ergebnis einer Verknüpfung mit dem im Ausgabespeicher schon enthaltenen Wert übereinstimmt, unterbleibt eine Übertragung vom Akkumulator zum Ausgabespeicher, so daß Störeinflüsse auf dem Übertragungsweg entfallen. Falls eine Übertragung wegen unterschiedlicher Werte des Ergebnisses und im Speicher sich nicht vermeiden läßt, wird nach der Übertragung noch einmal die Parität geprüft. Die Sicherheit gegen fehlerhafte Signalverarbeitung wird daher wesentlich erhöht. Trotz Anwendung von Halbleiterschaltelementen und Betriebsspannungen, die kleiner als die bei Relais- und Schützensteuerungen üblichen Betriebsspannungen sind, ist die Zuverlässigkeit des Logikwerks durch das Fehlerprüfverfahren nicht geringer als die mit Relais- und Schützensteuerungen erzielbare Zuverlässigkeit. Programmierbare Logikwerke können deshalb auch eingesetzt werden, wenn an die Sicherheit einer Steuerung große Anforderungen gestellt werden. Durch das oben erläuterte Verfahren werden den programmierbaren Logikwerken weitere Verwendungsmöglichkeiten erschlossen, bei denen die mit Logikwerken erzielbaren Vorteile, geringerer Raumbedarf, geringeres Gewicht, kleiner Energieverbrauch und schnellere Signalverarbeitung, zur Geltung kommen können.With this method, errors can be made in appropriately structured logic works with little effort to be established. It is the correct sequence of the control signals from the further read-only memory monitored, in which a microprogram is contained, through which the data processing required signal combinations can be generated. In the event of a faulty signal output, this can be prevented that further control steps are initiated, the undesirable effects in the control process cause. Furthermore, after a logical link has been carried out, a check is carried out to determine whether the the same value is already contained in the output memory intended for the output of the result. If the result of a link matches the value already contained in the output memory, is omitted a transfer from the accumulator to the output memory, so that disturbances on the transmission path omitted. If a transfer occurs because of different values of the result and in the Memory cannot be avoided, the parity is checked again after the transfer. the Security against incorrect signal processing is therefore significantly increased. Despite the use of Semiconductor switching elements and operating voltages that are lower than those for relay and contactor controls normal operating voltages, the reliability of the logic mechanism is determined by the error checking procedure no less than the reliability achievable with relay and contactor controls. Programmable logic works can therefore also be used when the safety of a control system is very demanding be asked. The process explained above adds additional logic to the programmable logic units Possible uses opened up in which the advantages that can be achieved with logic works are less Space requirements, lower weight, low energy consumption and faster signal processing come into their own can come.
Eine Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens ist derart ausgebildet, daß der Festwertspeicher über einen Zwischenspeicher in Verbindung mit Ausgangssignalen eines Ein-Bit-Speichers, eines Vor/Rückwärtszählers und eines Ein-Bit-Akkumulators, in dem der Wert jeweils einer logischen Variablen speicherbar ist, adressierbar und mit Hilfe der Steuersignale aus dem weiteren Festwertspeicher auslesbar ist, daß der Ausgang des Festwertspeichers für die Paritätsdaten über einen Pufferspeicher an eine Paritätsprüfschaltung angeschlossen ist, daß ein Paritätsgenerator mit den Datensignalen der Speicher der Eingangs- und Ausgangsschaltungen beaufschlagbar ist, daß das Ausgangssignal des Paritätsgenerators mit Signalen von Paritätsspeichern der Eingangs- und Ausgangsschaltungen vergleichbar ist und daß eineAn apparatus for performing the method according to the invention is designed such that the Read-only memory via an intermediate memory in connection with output signals of a one-bit memory, an up / down counter and a one-bit accumulator, in which the value is a logical Variables can be stored, addressed and with the help of the control signals from the further read-only memory It can be read that the output of the read-only memory for the parity data is sent to a Parity check circuit is connected, that a parity generator with the data signals of the memory Input and output circuits can be acted upon so that the output signal of the parity generator with Signals from parity memories of the input and output circuits is comparable and that one
Adressenansteuerschaltung für die Speicher der Eingangs- und Ausgangsschaltungen und einen Vergleicher vorgesehen ist, der an den Akkumulator und über eine Sammelleitung an die Speicher der Eingangs- und Ausgangsschaltungen anschließbar ist und durch den bei Abweichung des Akkumulatorinhalts vom Inhalt des adressierten Speichers eine Änderungen des Inhalts des Paritätsspeichers und die Übertragung des Akkumulatorinhalts von und zu dem adressierten Speicher steuerbar ist.Address control circuit for the memories of the input and output circuits and a comparator is provided, which is to the accumulator and via a collecting line to the memory of the input and Output circuits can be connected and by the deviation of the accumulator contents from the contents of the addressed memory, a change in the content of the parity memory and the transfer of the accumulator content can be controlled from and to the addressed memory.
Die Anordnung erlaubt eine weitgehende Erfassung von Einfachfehlern bei geringem schaltungstechnischem Aufwand für die Prüfung.The arrangement allows extensive detection of single faults with little circuitry Effort for the exam.
Bei einer zweckmäßigen Ausführungsform ist der Ausgang für die Paritätsdaten des weiteren Festwertspeichers mit einer retriggerbaren monostabilen Kippstufe verbunden, deren Zeitkonstante länger als die Periode des Wechsels der Paritätssignale ist. Durch diese Anordnung werden mit einfachen Mitteln Fehler festgestellt, die beim Überspringen einzelner Schritte des Mikroprogramms auftreten. Es wird also sichergestellt, daß auch bei schneller Aufeinanderfolge der einzelnen Schritte kein Schritt ohne Fehlermeldung verlorengeht. Durch die Meldung eines derartigen Fehlers können Maßnahmen zum Anhalten des Logikwerkes eingeleitet werden.In an expedient embodiment, the output is for the parity data of the further read-only memory connected to a retriggerable monostable multivibrator whose time constant is longer than the Is the period of the change of the parity signals. This arrangement leads to errors with simple means that occur when skipping individual steps of the microprogram. So it is ensured that even with quick succession of the individual steps, no step without an error message get lost. Reporting such an error can result in actions to stop the Logic work are initiated.
Vorzugsweise ist der weitere Festwertspeicher über einen Zähler adressierbar, der von einem Taktgeber weiterschaltbar ist, dessen Taktsignale einer retriggerbaren monostabilen Kippstufe zuführbar sind, deren Zeitkonstante länger als die Periode der Taktsignale eingestellt ist. Diese Anordnung überwacht die äquidistanten Zeitabstände für die Verarbeitung.The further read-only memory can preferably be addressed via a counter that is generated by a clock is switchable, whose clock signals can be fed to a retriggerable monostable multivibrator, whose Time constant is set longer than the period of the clock signals. This arrangement monitors the equidistant Processing time intervals.
Bei einer günstigen Ausführungsform ist vorgesehen, daß im Festwertspeicher Adreßzellen vorhanden sind, deren Inhalt beim Auftreten fehlerhafter Adreßsignalkombinationen auslesbar ist und durch deren Ausgangssignale eine Fehleranzeige und/oder Abschaltung auslösbar ist. Mit dieser Anordnung ist es möglich, für bestimmte Fehlerkombinationen gezielte Maßnahmen einzuleiten. Für manche Fehler kann es ausreichend sein, einen optischen oder akustischen Alarm auszulösen. Bei anderen Fehlern ist eine Abschaltung oder Stillsetzung des Logikwerks notwendig, um Schaden bei den angeschlossenen Geräten oder der gesteuerten Anlage zu vermeiden. Die vorstehend erwähnte Anordnung erlaubt eine flexible Anpassung des Logikwerks an verschiedene Fehlerarten.In a favorable embodiment it is provided that address cells are present in the read-only memory, the content of which can be read out when faulty address signal combinations occur and through their output signals an error display and / or shutdown can be triggered. With this arrangement it is possible for to initiate specific measures for certain combinations of errors. It can be sufficient for some errors be able to trigger an optical or acoustic alarm. In the case of other errors, a shutdown or Shutdown of the logic unit necessary to avoid damage to the connected devices or the controlled ones Avoid attachment. The above-mentioned arrangement allows flexible adaptation of the Logic work to different types of errors.
Vorzugsweise sind zwei Befehlszähler vorgesehen, die mit einer Vergleichsschaltung verbunden sind, die bei Abweichungen zwischen den Ausgangssignalen der Befehlszähler ein Fehiersignai abgibt. Durch diese Anordnung wird die Verarbeitung falscher Befehle bei fehlerbehafteten Befehlszählern vermieden.Preferably, two command counters are provided which are connected to a comparison circuit which in the event of deviations between the output signals, the command counter issues a fault signal. Through this Arrangement, the processing of incorrect commands in the case of faulty command counters is avoided.
Es ist zweckmäßig, beim Ausbleiben eines Taktsignals, bei einem Paritätsfehler in einem Befehl, bei einem nicht vollzogenen Wechsel der Paritätssignale des weiteren Festwertspeichers oder bei einem Paritätsfehler des Festwertspeichers in die Speicher für die Ausgabe in den Ausgangsschaltungen logische »O«-Signale einzugeben und das Logikwerk stillzusetzen. Die Ausführung fehlerhafter Verarbeitungsschritte wird dadurch verhindertIf there is no clock signal, if there is a parity error in an instruction, it is useful to at an incomplete change of the parity signals of the further read-only memory or in the case of a Parity error of the read-only memory in the memory for the output in the output circuits logical Enter "O" signals and shut down the logic mechanism. This prevents incorrect processing steps from being carried out
Wenn ein von der Paritätsprüfschaltung an der Sammelleitung abgegebenes Fehlersignal anliegt kann vorteilhafterweise ein Befehl aus dem programmierbaren Befehlsspeicher ausgelesen werden, mit dem eine der Art des Fehlers angepaßte Prüffoige eingeleitetIf an error signal issued by the parity check circuit on the bus can be present advantageously a command can be read from the programmable command memory with the one Test files adapted to the type of error are initiated
wird. Diese Prüffolge richtet sich nach der Art des an die Eingangs-, Ausgangsschaltung angeschlossenen Gerätes und dessen Aufgabe in bezug auf die anderen zu steuernden Einheiten.will. This test sequence depends on the type of the Input, output circuit connected device and its task in relation to the other controlling units.
Die Erfindung wird im folgenden an Hand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert.The invention is described below with reference to an embodiment shown in a drawing explained in more detail.
Bei der Analyse der Steuerungsaufgabe, die von einem programmierbaren Logikwerk gelöst werden soll, werden für die zu steuernden Geräte die erforderlichen Bedingungen ermittelt, die in Form von Booleschen Funktionen niedergelegt werden. Diese Bedingungen können sich z. B. auf das Ein- und Ausschalten eines Motorschützes, eines magnetisch betätigbaren Ventils, einer optischen oder akustischen Anzeige oder das Abfragen von Schaltern beziehen. An Hand der ermittelten Booleschen Funktionen werden Befehle erstellt, die logische Variable und deren Verknüpfung enthalten. Die Befehle umfassen neben einem Operationsteil einen Adreßteil.When analyzing the control task, which is solved by a programmable logic unit , the necessary conditions are determined for the devices to be controlled, in the form of Boolean functions are laid down. These conditions can e.g. B. on the one and Switching off a motor contactor, a magnetically operated valve, an optical or acoustic one Obtaining display or querying of switches. On the basis of the determined Boolean functions Creates commands that contain logical variables and their links. The commands include besides an operation part an address part.
Die einzelnen Befehle werden in Zellen eines programmierbaren Befehlsspeichers 1 eingegeben. Die Befehle werden durch Adressierung der Speicherzellen ausgelesen, wobei nach der Verarbeitung eines Befehls die Speicheradresse jeweils um eins erhöht wird. Die Speicheradressen sind in Befehlszählern 2,3 enthalten, deren Inhalte gemeinsam nach Ausführung eines Befehls um den Wert eins erhöht werden. Beide Befehlszähler 2,3 enthalten die gleiche Befehlsspeicheradres^e. The individual commands are entered into cells of a programmable command memory 1. the Commands are read out by addressing the memory cells, after which a command has been processed the memory address is increased by one each time. The memory addresses are contained in command counters 2, 3, the contents of which are increased by the value one after a command has been executed. Both Instruction counters 2, 3 contain the same instruction memory address.
Zur Adressierung des programmierbaren Befehlsspeichers 1 dient nur der Befehlszähler 2. Only the command counter 2 is used to address the programmable command memory 1.
Die Ausgänge des Befehlsspeichers 1 sind mit einem Zwischenspeicher 4 verbunden, in den der Inhalt der jeweils adressierter» Zelle des Befehlsspeichers 1 eingegeben wird. In dem Zwischenspeicher 4 wird ein Befehlswort gespeichert und dekodiert Die Ausgänge des Zwischenspeichers 4 sind an Adreßeingänge eines Festwertspeichers und an eine Adressenansteuerschaltung 6 angeschlossen. Die Ausgänge des Zwischenspeichers 4 sind so auf den Festwertspeicher 5 und die Adressenansteuerschaltung 6 aufgeteilt daß der Befehlsteil eines Befehlsworts als Adresse am Festwertspeicher 5 und der Adreßteil an der Adressenansteuerschaltung 6 verfügbar sind. Die im Befehlsspeicher 1 enthaltenen Daten sind durch Paritätsdaten ergänzt die beim Auslesen ebenfalls in den Zwischenspeicher 4 eingegeben werden. An die für die Aufnahme der Paritätsdaten bestimmte, nicht näher dargestellte Speicherzelle des Zwischenspeichers 4 ist eine Paritätsprüfschaltung 7 angeschlossen, in der die Paritätsdaten für den jeweils ausgelesenen Befehl geprüft werden.The outputs of the instruction memory 1 are connected to a buffer 4 in which the content of the respectively addressed »cell of the instruction memory 1 is entered. In the buffer 4 is a Command word stored and decoded The outputs of the buffer 4 are connected to the address inputs of a Read-only memory and connected to an address control circuit 6. The outputs of the buffer 4 are so divided between the read-only memory 5 and the address control circuit 6 that the command section a command word as an address on the read-only memory 5 and the address part on the address control circuit 6 are available. The data contained in the instruction memory 1 are supplemented by parity data can also be entered into the buffer 4 when reading out. To those for the inclusion of the A parity check circuit 7 is connected, in which the parity data be checked for the command read out.
Weitere Adreßeingänge des Festwertspeichers 5 sind an jeweils einen Ausgang eines Akkumulators 8, eines Speichers 9 und eines Zählers 10 angeschlossen. Der Akkumulator 8 und der Speicher 9 sind für die Speicherung von je einem Bit ausgelegt Bei dem ZählerFurther address inputs of the read-only memory 5 are each connected to an output of an accumulator 8, one Memory 9 and a counter 10 connected. The accumulator 8 and the memory 9 are for Storage of one bit each designed for the counter
10 handelt es sich um einen Vor/Rückwärtszähler. Der Akkumulator 8, der Speicher 9 und der Zähler 10 sind mit Ausgängen eines Pufferspeichers 12 verbunden, dessen Eingänge an die Ausgänge des Festwertspeichers 5 angeschlossen sind.10 is an up / down counter. The accumulator 8, the memory 9 and the counter 10 are connected to the outputs of a buffer memory 12, the inputs of which are connected to the outputs of the read-only memory 5 are connected.
Der Akkumulator 8 ist über eine Leitung 32 mit einem Vergleicher 11 verbunden. Ober die Leitung 32 können Daten wahlweise vom Akkumulator 8 zum VergleicherThe accumulator 8 is connected to a comparator 11 via a line 32. Over the line 32 can Data optionally from the accumulator 8 to the comparator
11 und in umgekehrter Richtung übertragen werden. Der Vergleicher 11 ist an einzelne parallele Leitungen 12, 13, 14 einer Sammelleitung 17 anschaltbar, die11 and are transmitted in the opposite direction. The comparator 11 can be connected to individual parallel lines 12, 13, 14 of a collecting line 17, which
weitere parallele Leitungen 15, 16 enthält. Die Sammelleitung 17 kann auch mehr als die fünf angegebenen parallelen Leitungen aufweisen. An die parallelen Leitungen 12 bis 16 sind Eingänge von Eingangs-, Ausgangsschaltungen 18 angeschlossen. In den Eingangs-, Ausgangsschaltungen 18 sind nicht näher dargestellte Ein-Bit-Speicher vorgesehen, die an einzelne Leitungen 12, 13, 14, 16 anschaltbar sind. Die Leitungen 12, 13, 14 dienen beispielsweise für den Datenaustausch zwischen dem Vergleicher und den ,0 Speichern in den Eingangs-, Ausgangsschaltungen. Die Leitung 15 ist für die Übertragung von Taktsignalen zu den Eingangs-, Ausgangsschaltungen 18 bestimmt. Die Ein- und Ausgangsschaltungen 18 enthalten je einen weiteren Ein-Bit-Speicher 19, der an die Leitung 16 angeschlossen ist. In den Speichern i9 sind die Paritätsdaten für die an die Sammelleitung 17 anschaltbaren Speicher der Eingangs-, Ausgangsschaltungen 18 vorhanden.further parallel lines 15, 16 contains. The collecting line 17 can also have more than the five specified parallel lines. Inputs of input and output circuits 18 are connected to the parallel lines 12 to 16. One-bit memories (not shown in greater detail) are provided in the input and output circuits 18 and can be connected to individual lines 12, 13, 14, 16. The lines 12, 13, 14 are used, for example, for the exchange of data between the comparator and the, 0 memories in the input and output circuits. The line 15 is intended for the transmission of clock signals to the input, output circuits 18. The input and output circuits 18 each contain a further one-bit memory 19 which is connected to the line 16. The parity data for the memories of the input and output circuits 18 that can be connected to the bus 17 are present in the memories i9.
Die Eingangs-, Ausgangsschaltungen 18 sind über Leitungen 20 mit externen Geräten verbunden, bei denen es sich um Schalter, photoelektrische oder magnetische Geber, Relais- oder Schützspulen usw. handeln kann. Auf den Leitungen 20 werden Steuersignale von und zu den Eingangs-, Ausgangsschaltungen übertragen. Neben der Speicherung von Daten ermöglichen die Eingangs-, Ausgangsschaltungen 18 die Pegelanpassung zwischen den Signalen auf der Sammelleitung 17 und den externen Geräten, beispielsweise eines zu steuernden Prozesses.The input, output circuits 18 are connected to external devices via lines 20, at which are switches, photoelectric or magnetic sensors, relay or contactor coils, etc. can act. Control signals from and to the input and output circuits are on lines 20 transfer. In addition to the storage of data, the input, output circuits 18 enable Level adjustment between the signals on the bus 17 and the external devices, for example of a process to be controlled.
Den Eingangs-, Ausgangsschaltungen 18 sowie den Speichern in diesen Schaltungen sind Adressen zugeordnet, die in der Adressenansteuerung 6 gespeichert werden. Über die Adressenansteuerung 6 können die Eingangs-, Ausgangsschaltungen 18 und deren Speicher ausgewählt werden.The input and output circuits 18 as well as the memories in these circuits are assigned addresses, which are stored in the address control 6. Via the address control 6, the Input, output circuits 18 and their memories are selected.
Ein Taktgeber 21 speist einen Zähler 22, der voreinstellbar ausgebildet ist. Die Ausgänge des ZählersA clock 21 feeds a counter 22 which can be preset. The outputs of the counter
22 sind mit einem weiteren Festwertspeicher 23 verbunden, in dem ein Mikroprogramm gespeichert ist. 4P Durch die Adressierung des weiteren Festwertspeichers22 are connected to a further read-only memory 23 in which a microprogram is stored. 4P By addressing the additional read-only memory
23 über den Zähler 22 werden an Ausgängen des Festwertspeichers 23 Steuersignale hervorgerufen, die das Auslesen und die Durchführung der in Befehlsspeicher 1 enthaltenen Befehle in Verbindung mit den Befehlszählern 2, 3, dem Zwischenspeicher 4, dem Festwertspeicher 5, dem Akkumulator 8, dem Speicher 9, dem Zähler 10, dem Vergleicher 11, und den Eingangs-, Ausgangsschaltungen 18 steuern. Die Anzahl der vom Zähler 22 erzeugten Adressen bestimmt dabei die Dauer eines Befehlsauslese- bzw. Ausführungszyklus. 23 via the counter 22 control signals are generated at the outputs of the read-only memory 23, which the reading out and the implementation of the commands contained in the command memory 1 in connection with the Command counters 2, 3, the intermediate memory 4, the read-only memory 5, the accumulator 8, the memory 9, the counter 10, the comparator 11, and the input, output circuits 18. The number the addresses generated by the counter 22 determine the duration of an instruction readout or execution cycle.
Die Art der Verknüpfung der logischen Variablen geht aus dem jeweiligen Befehl hervor, der im Zwischenspeicher 4 während der Ausführung der Verknüpfungsoperation enthalten ist Der Befehl wird in einem mehrere Schritte umfassenden Zyklus ausgeführt, der vom Mikroprogramm im Festwertspeicher 23 abhängt Die Schritte können sich z. B. auf das Einlesen eines Befehls in den Zwischenspeicher 4, die Adressie- ω rung einer Eingangs-, Ausgangsschaltung bzw. eines Speichers in einer derartigen Schaltung, die Übertragung der Variablen aus der Eingangs-, Ausgangsschaltung 18 über den Vergleicher 11 in den Akkumulator 8 oder die Adressierung des Festwertspeichers 5 über den Zwischenspeicher 4, den Akkumulator 8, den Speicher 9 und den Zähler 10 beziehen. Das Ergebnis wird dann im Akkumulator 8 gespeichert, wobei in den Speicher 9 und in den Zähler 10 Daten über die Operation, z. B. die Zahl der Klammern eingegeben werden, die bei der Ausführung des nächsten Befehls berücksichtigt werden. Die zu einer Operation gehörigen Variablen werden in der durch die Boolesche Funktion vorgegebenen Reihenfolge nacheinander verknüpft. Die Verknüpfung erfolgt durch Ausgangssignale des Festwertspeichers 5, der unter Einbeziehung der Ausgangssignale des Akkumulators 8, des Speichers 9 und des Zählers 10 über den Zwischenspeicher 4 adressiert wird. Die Variable ist im Akkumulator 8 als Binärwert enthalten, der entweder eine logische »0« oder »1« aufweisen kann.The type of linkage of the logical variables can be seen from the respective command, which is included in the Buffer 4 is included during the execution of the link operation The instruction is in executed a cycle comprising several steps, which is carried out by the microprogram in the read-only memory 23 The steps can vary B. on reading of a command in the buffer 4, the addressing of an input, output circuit or a Memory in such a circuit, the transfer of the variables from the input, output circuit 18 via the comparator 11 into the accumulator 8 or the addressing of the read-only memory 5 via the Reference buffer 4, the accumulator 8, the memory 9 and the counter 10. The result is then saved in Accumulator 8 is stored, and in the memory 9 and in the counter 10 data about the operation, e.g. B. the number of the brackets that will be taken into account when the next command is executed. The variables belonging to an operation are specified in the by the Boolean function Sequence linked one after the other. The link is made using output signals from the read-only memory 5, which takes into account the output signals of the accumulator 8, the memory 9 and the counter 10 is addressed via the buffer 4. The variable is contained in the accumulator 8 as a binary value, which can have either a logical "0" or "1".
Das Ergebnis einer Booleschen Operation befindet sich nach der Verarbeitung der letzten Variablen im Akkumulator 8 und wird über den Vergleicher ίί und die Sammelleitung 17 mittels eines Ausgabebefehls an eine adressierte Ausgabeschaltung 18 übertragen. Boolesche Funktionen enthalten neben den Variablen Angaben über UND- bzw. ODER-Verknüpfungen sowie Klammern, die offen oder geschlossen sein können. Es ist zweckmäßig, Befehle für Variable, für offene und geschlossene Klammern, für die ODER-Verknüpfung und für eine neue Operation vorzusehen. Bei Befehlen, die sich auf eine offene oder geschlossene Klammer beziehen, wird der Inhalt des Zählers 10 um Eins erhöht oder erniedrigt. Das Ergebnis einer Befehlsverarbeitung wird im Akkumulator 8 und im Speicher 9 gespeichert, der ebenfalls für ein Bit ausgelegt ist. Bei Verarbeitung eines eine Variable betreffenden Befehls wird im Falle einer logischen »1« im Speicher 9 auf den folgenden Befehl in der durch die Boolesche Operation vorgegebenen Reihenfolge übergegangen. Befindet sich im Speicher 9 eine logische »0«, dann wird die Variable aus der Eingabeschaltung in den Akkumulator 8 übertragen. Wenn die Variable im Akkumulator 8 den Wert einer logischen »1« aufweist, wird der nächste Befehl ausgeführt Hat die Variable im Akkumulator 8 den Wert einer logischen »0«, so wird in den Speicher 9 eine logische »1« übertragen, bevor der nächstfolgende Befehl ausgeführt wird. Betrifft ein Befehl eine ODER-Verknüpfung, dann wird bei von nuil verschiedenem Zählerstand der in der Booleschen Operation folgende Befehl oder beim Zählerstand Null im Falle einer logischen »1« im Akkumulator 8 eine logische »1« in den Speicher 9 eingegeben und im Falle einer logischen »0« im Akkumulator 8 dessen Inhalt invertiert und eine logische »0« in den Speicher 9 eingegeben, bevor der in der Operation nächstfolgende Befehl verarbeitet wird. Bei Entschlüsselung einer sich auf eine neue Boolesche Operation beziehenden Befehls wird der inhalt des Akkumulators 1 zu der adressierten Ausgabeschaltung 18 übertragen.After the last variable has been processed, the result of a Boolean operation is in the Accumulator 8 and is via the comparator ίί and the bus 17 is transmitted to an addressed output circuit 18 by means of an output command. In addition to the variables, Boolean functions contain information on AND or OR links as well as brackets, which can be open or closed. It is useful to use commands for variables, for open and closed brackets, to be provided for the OR link and for a new operation. at Instructions relating to an open or closed parenthesis will be the contents of the counter 10 µm One raises or lowers. The result of command processing is stored in the accumulator 8 and in the Memory 9 is stored, which is also designed for one bit. When processing a one variable In the case of a logical "1" in memory 9, the relevant command is followed by the following command in the Boolean operation ignored the specified order. If there is a logical "0" in memory 9, then the variable is transferred from the input circuit to the accumulator 8. If the variable in Accumulator 8 has the value of a logical "1", the next instruction is executed. If the variable is im Accumulator 8 has the value of a logical "0", then a logical "1" is transferred to memory 9 before the the next command is executed. If a command concerns an OR link, then from nuil different counter reading of the command following in the Boolean operation or when the counter reading is zero in the case of a logical "1" in the accumulator 8 a logical "1" is entered into the memory 9 and in the case of a logical “0” in the accumulator 8 inverts its content and a logical “0” in the memory 9 entered before the next command in the operation is processed. When decrypting a yourself the content of accumulator 1 becomes the one addressed to an instruction relating to a new Boolean operation Output circuit 18 transmitted.
Die Bedingungen für die Erzeugung von Steuersignalen, mit denen die oben erwähnten Vorgänge durchgeführt werden, sind im Festwertspeicher 5 unter Adressen enthalten. Die in den Adressen des Speichers 5 gespeicherten Daten weisen überdies Angaben auf, die sich auf die Parität beziehen. Die Parität der aus dem Festwertspeichers ausgelesenen Daten wird geprüftThe conditions for the generation of control signals, with which the above-mentioned operations are carried out, are in the read-only memory 5 under Addresses included. The data stored in the addresses of the memory 5 also have information that refer to parity. The parity of the data read from the read-only memory is checked
Hierfür ist eine Paritätsprüfschaltung 24 vorgesehen, die an eine Speicherstufe des Zwischenspeichers 12 angeschlossen ist in den die Paritätsdaten aus dem Festwertspeicher 5 eingegeben werden. Durch die Erzeugung der für die Verknüpfung erforderlichen Signale mit Hilfe eines Festwertspeichers und die Hinzufügung von Daten, mit denen sich Fehler bei diesen Signalen feststellen lassen, ist es mit geringemFor this purpose, a parity check circuit 24 is provided which is connected to a storage stage of the intermediate memory 12 is connected into which the parity data from the read-only memory 5 are entered. Through the Generation of the signals required for the link with the aid of a read-only memory and the Adding data to identify errors in these signals does little
Aufwand möglich, die Zuverlässigkeit des programmierbaren Logikwerks zu verbessern.Effort possible to improve the reliability of the programmable logic unit.
Nach der Ermittlung des Ergebnisses einer Operation, das sich zu diesem Zeitpunkt im Akkumulator 8 befindet, werden die Inhalte der Speicher in derjenigen Eingangs-, Ausgangsschaltung, die den adressierten Speicher enthält, auf Parität geprüft. Gleichzeitig wird geprüft, ob der Inhalt des adressierten Speichers mit dem Inhalt des Akkumulators 8 übereinstimmt. Dies geschieht im Vergleicher 11. Liegt Übereinstimmung vor, dann werden der Inhalt des adressierten Speichers und die Paritätsdaten im Speicher 19 nicht geändert. Weicht der Inhalt des adressierten Speichers in der jeweils ausgewählten Eingangs-, Ausgangsschaltung 18 vom Akkumulatorinhalt ab, dann wird der Akkumulatorinhalt über den Vergleicher 11 und die Sammelleitung 17 in den adressierten Speicher übertragen. Die Paritätsdaten im Speicher 19 werden der geänderten Information in den Speichern der Eingangs-, Ausgangsschaltung angepaßt. Nach der Übertragung des Akkumulatorinhalts in den adressierten Speicher findet ein erneuter Vergleich zwischen dem Speicherinhalt und dem Akkumulatorinhalt statt. Wenn der Vergleicher 11 Übereinstimmung der Inhalte feststellt, dann bedeutet dies, daß die Datenübertragung zwischen Akkumulator 8 und adressiertem Speicher fehlerfrei abgelaufen ist. Es wird anschließend die Verarbeitung des nächsten Befehls freigegeben. Mit diesen Maßnahmen können die Informationswege zwischen dem Akkumulator 8 und den Speichern der Eingangs-, Ausgangsschaltungen 18 auf Einfachfehler überwacht werden. Die Sicherheit gegen Fehler in der Signalverarbeitung wird dadurch wesentlich erhöhtAfter determining the result of an operation that is in the accumulator 8 is located, the contents of the memory in that input, output circuit that the addressed Contains memory, checked for parity. At the same time it is checked whether the content of the addressed memory with the content of the accumulator 8 matches. This is done in comparator 11. If there is agreement before, then the content of the addressed memory and the parity data in memory 19 are not changed. If the content of the addressed memory differs in the respectively selected input, output circuit 18 from the accumulator content, then the accumulator content via the comparator 11 and the bus 17 in the addressed memory. The parity data in the memory 19 becomes the changed one Adjusted information in the memories of the input, output circuit. After the Accumulator content in the addressed memory finds a new comparison between the memory content and the contents of the accumulator. If the comparator 11 finds agreement of the contents, then this means that the data transfer between the accumulator 8 and the addressed memory is error-free has expired. Processing of the next command is then released. With these measures the information paths between the accumulator 8 and the memories of the input, Output circuits 18 are monitored for simple errors. The security against errors in signal processing is thereby increased significantly
Die im Festwertspeicher 23 unter den Adressen erreichbaren Daten enthalten Angaben über die Parität dieser Daten. In benachbarten Adressen sind die Daten jeweils auf geradzahlige und ungeradzahlige Parität ergänzt Über die Ausgangssignale des Zählers 22 werden nacheinander jeweils um den Wert eins verschiedene Adressen ausgewählt Bei den ausgelesenen Daten ändert sich somit die Parität von Adresse zu Adresse. Die sich ändernden Signale werden über eine nicht näher dargestellte Paritätsprüfschaltung einer retriggerbaren monostabilen Kippstufe 25 zugeführt, deren Zeitkonstante länger als die Periode eines Wechsels der Paritätssignale ist Der Wechsel des Paritätssignals wird somit bei jedem Adressenwechsel überwacht Tritt kein Wechsel des Paritätssignals auf, dann wird eine Fehlermeldung mit Hilfe der monostabilen Kippstufe 25 erzeugt Mit dieser Maßnahme wird verhindert, daß durch Fehler in den Adressensignalen einzelne für die Ausführung des Befehls erforderliche Bearbciiungsschritte übersprungen werden.The data which can be reached in the read-only memory 23 under the addresses contain information about the parity this data. In neighboring addresses, the data is on even-numbered and odd-numbered parity The output signals of the counter 22 are supplemented one after the other by the value one different addresses selected The parity of the data read out changes from address to Address. The changing signals are via a parity check circuit, not shown in detail retriggerable monostable flip-flop 25 supplied whose time constant is longer than the period of a The parity signal changes with every change of address monitored If the parity signal does not change, an error message is generated using the monostable Flip-flop 25 generated This measure prevents errors in the address signals individual processing steps required to execute the command are skipped.
Mit der Sammelleitung 17 ist ein Paritätsgenerator 26 verbunden, dem die auf den Leitungen 12, 13, 14 anstehenden Signale zugeführt werden können. Der Paritätsgenerator 26 erzeugt aus diesen Signalen einen Paritätswert Dieser wird einer Paritätsprüfschaltung 27 zugeführt, deren zweiter Eingang an die Leitung 16 angeschlossen ist, die zur Übertragung der Paritätsda- ω ten von und zu den Speichern 19 dient Bei Abweichung der Signale, die der Paritätsprüfschaltung 27 vorgegeben werden, entsteht eine Fehlermeldung am Ausgang der Paritätsprüfschaltung 27.A parity generator 26 is connected to the collecting line 17, to which the data on the lines 12, 13, 14 pending signals can be fed. The parity generator 26 generates one from these signals Parity value This is fed to a parity check circuit 27, the second input of which is connected to line 16 connected to the transmission of the Paritätsda- ω th from and to the memories 19 is used an error message occurs at the output of the parity check circuit 27.
Die Prüfung der Parität für die Speicherdaten in einer ausgewählten Eingabe-, Ausgabeeinheit erfolgt selbsttätig unter der Kontrolle des im Festwertspeicher 23 enthaltenen Mikroprogramms mit der Prüfung aufChecking the parity for the stored data in a The selected input and output unit takes place automatically under the control of the in read-only memory 23 contained microprogram with the test
Übereinstimmung der Inhalte des Akkumulators und des adressierten Speichers. Wenn kein Paritätsfehler vorhanden ist, können die oben erläuterten Vorgänge ablaufen, die sich auf den Vergleich des Akkumulatorinhalts und des Inhalts des adressierten Speichers beziehen und je nach dem Vergleichsergebnis zu einer Datenübertragung zwischen Akkumulator und Speicher über den Vergleicher 11 und die Sammelleitung 17 führen. Dadurch können die Speicher der Eingangs-, Ausgangsschaltungen ebenso wie die Übertragungsstrecke zwischen Akkumulator und dem Speicher, der durch eine Adresse ausgewählt wurde, auf Einfachfehler mit geringem schaltungstechnischem Aufwand überwacht werden.Correspondence between the contents of the accumulator and the addressed memory. If not a parity error is present, the processes explained above, which relate to the comparison of the contents of the accumulator, can take place and refer to the content of the addressed memory and, depending on the comparison result, to a Data transmission between the accumulator and the memory via the comparator 11 and the collecting line 17 to lead. This allows the memory of the input, output circuits as well as the transmission path between the accumulator and the memory, the was selected by an address, monitored for single errors with little circuitry effort will.
Der Taktgeber 21 ist mit einer retriggerbaren monostabilen Kippstufe 30 verbunden. Die monostabile Kippstufe 30 weist eine Zeitkonstante auf, die größer als eine Periode und kleiner als zwei Perioden der periodischen Taktsignale des Taktgebers 21 ist. Setzt der Taktgeber aus, so gibt die Kippstufe 30 eine Fehlermeldung ab. Diese Anordnung gewährleistet, daß die Abfrage von Eingangssignalen und die Verknüpfung in äquidistanten Zeitabständen erfolgt Bei Abweichungen vom äquidistanten Verarbeitungszyklus erfolgt eine Fehlermeldung.The clock generator 21 is connected to a retriggerable monostable multivibrator 30. The monostable Flip-flop 30 has a time constant that is greater than one period and less than two periods of the periodic clock signals of the clock generator 21 is. If the clock fails, the flip-flop 30 is a Error message. This arrangement ensures that the interrogation of input signals and the linkage takes place at equidistant time intervals. If there are deviations from the equidistant processing cycle, a Error message.
Im Festwertspeicher 5 sind adressierbare Speicherzellen vorgesehen, die bei Auftreten einer fehlerbehafteten Adressensignals angewählt werden. Die unter diesen Adressen gespeicherten Daten sind so ausgewählt, daß bestimmte Maßnahmen zur Fehlermeldung oder Beseitigung eingeleitet werden. Die Daten können beispielsweise für die Anwahl einer Eingangs-, Ausgangsschaltung 8 vorgesehen sein, von der eine optische oder akustische Meldung erzeugt wird. Durch eine andere Datenverschiüsseiung kann ein Ausgabespeicher ausgewählt werden, von dem die Abschaltung des Logikwerks gesteuert wird. Daher ist eine flexible Anpassung des Logikwerks an verschiedene Fehlerarten möglich. Ferner lassen sich mit dieser Anordnung Fehler im Zwischenspeicher dem Akkumulator 8, dem Speicher 9 und dem Zähler 10 erkennen.In the read-only memory 5, addressable memory cells are provided which, if an error-prone Address signal can be selected. The data stored under these addresses are selected in such a way that that certain measures for error message or elimination are initiated. The data can For example, be provided for the selection of an input, output circuit 8, of which an optical or acoustic message is generated. An output memory which controls the shutdown of the logic unit. Hence a flexible one The logic unit can be adapted to different types of errors. Furthermore, with this arrangement Detect errors in the intermediate memory of the accumulator 8, the memory 9 and the counter 10.
Die Ausgänge der Befehlszähler 2, 3 sind an eine Vergleichsschaltung 28 angeschlossen, die bei Abweichung der Zählerinhalte eine Fehlermeldung erzeugt Dadurch wird die Verarbeitung falscher Befehle bei Fehlern in einem der Befehlszähler 2,3 vermieden.The outputs of the command counters 2, 3 are connected to a comparison circuit 28, which in the event of a deviation the counter content generates an error message. This prevents incorrect commands from being processed Errors in one of the command counters 2,3 avoided.
Die Vergleichsschaltung 28, die monostabile Kippstufe 30, die Paritätsprüfschaltungen 7 und 24 sind an ein ODER-Glied 31 angeschlossen, dem ein nicht näher dargestelltes Element nachgeschaltet ist, durch das die Abschaltung des Logikwerks vorgenommen wird. Bei einem Ausbleiben eines Taktsignals, bei einem Fehler der Ausgangssignaie des Festwertspeichers 5, des Zwischenspeichers 4 bzw. des Befehlsspeichers 1, bei einem Fehler in einem der Befehlszähler 2, 3 und bei einem Fehler im Adressierungszyklus wird ein Signal an das ODER-Glied 31 abgegeben, über das ein Schaltzustand erzwungen wird, bei dem die Speicher für die Ausgabe in den Schaltungen 18 logische »0«-Signale erhalten.The comparison circuit 28, the monostable multivibrator 30, the parity check circuits 7 and 24 are on OR gate 31 connected, which is followed by an element not shown, through which the The logic unit is switched off. If there is no clock signal, if there is an error the output signal of the read-only memory 5, the intermediate memory 4 and the instruction memory 1, respectively an error in one of the command counters 2, 3 and an error in the addressing cycle, a signal is on the OR gate 31 released, via which a switching state is forced in which the memory for the Output in the circuits 18 received logic "0" signals.
Ein von der Paritätsprüfschaltung 25 abgegebenes Fehlersignal kann zum Aufruf eines Befehls dienen, mit dem im programmierbaren Befehlsspeicher 1 ein Unterprogramm zur Verarbeitung kommt, mit dem eine der Art des Fehlers angepaßte Arbeitsweise des Logikwerks eingeleitet wird. Dieses Unterprogramm kann beispielsweise die Wiederholung des letzten Befehls mit gleichzeitiger Paritätsprüfung durchführen.An error signal emitted by the parity check circuit 25 can be used to call up a command, with which comes in the programmable instruction memory 1 a subroutine for processing, with the one the mode of operation of the logic unit adapted to the type of error is initiated. This subroutine can, for example, repeat the last command with a simultaneous parity check.
Falls nach zwei oder mehrmaliger Wiederholung der Fehler noch vorhanden ist, können Maßnahmen zum S'illseizen des Logikwerks ausgelöst werden. Auf diese Weise ist es möglich, den Einfluß von sporadischen Fehlern auf das Logikwerk auszuschalten.If the error is still present after two or more repetitions, measures can be taken to S'illseizen of the logic mechanism are triggered. In this way it is possible to reduce the influence of sporadic ones To switch off errors on the logic unit.
Hierzu 1 Blatt Zeichnungen1 sheet of drawings
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19752505475 DE2505475C3 (en) | 1975-02-10 | 1975-02-10 | Method and device for checking errors in a programmable logic unit for the execution of logical operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19752505475 DE2505475C3 (en) | 1975-02-10 | 1975-02-10 | Method and device for checking errors in a programmable logic unit for the execution of logical operations |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2505475A1 DE2505475A1 (en) | 1976-08-19 |
| DE2505475B2 DE2505475B2 (en) | 1981-05-27 |
| DE2505475C3 true DE2505475C3 (en) | 1982-02-18 |
Family
ID=5938495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19752505475 Expired DE2505475C3 (en) | 1975-02-10 | 1975-02-10 | Method and device for checking errors in a programmable logic unit for the execution of logical operations |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2505475C3 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2029986B (en) * | 1978-09-13 | 1983-02-02 | Hitachi Ltd | Sequence control system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3404372A (en) * | 1964-04-29 | 1968-10-01 | Gen Electric | Inconsistent parity check |
| DE2135592A1 (en) * | 1971-07-16 | 1973-02-01 | Ibm Deutschland | DEVICE FOR ERROR DETECTION AND CORRECTION IN ELECTRONIC DATA PROCESSING SYSTEMS |
| US3805233A (en) * | 1972-06-28 | 1974-04-16 | Tymshare Inc | Error checking method and apparatus for group of control logic units |
-
1975
- 1975-02-10 DE DE19752505475 patent/DE2505475C3/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2505475A1 (en) | 1976-08-19 |
| DE2505475B2 (en) | 1981-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8220 | Willingness to grant licences (paragraph 23) | ||
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |