DE2443524C2 - DETERMINATION OF INCORRECT LOOP CLOSURE - Google Patents
DETERMINATION OF INCORRECT LOOP CLOSUREInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Ermittlung von fehlerhaften Schleifenschlüssen in den mit Regeneratoren versehenen Zwischenstellen eines mit PCM arbeitenden Übertragungssystems mit mindestens zwei Übertragungsrichtungen und auf eine Anordnung zur Durchführung dieses Verfahrens.The invention relates to a method for determining faulty loop closures in the with Regenerators provided intermediate points of a transmission system working with PCM with at least two directions of transmission and an arrangement for carrying out this method.
Zur abschnittsweisen Fehlerortung in PCM-Übcrtragungssystemen sind mehrere Verfahren vorgeschlagen worden. Aus der Zeitschrift »Der Fernmeldeingenieur«, Heft Nr. 12 vom 15. 12. 1973, S. 15, zweiter Absatz, ist ein Fehlerortungsverfahren bekannt, bei dem in den Zwischenregeneratoren eines Ortungsabschnittes ausgangsseitig ein Schleifenschluß hergestellt wird und anschließend durch ein ausgesendetes erstes Piilsimister diT erste /wischcngcncrator und darauf folgend die weiteren /wischeniegeiieratoren geprüft werden. Line umfassende Beschreibung eines derartigen Prüfverfahrens ist in der deutschen Patentschrift 12 48 55 3 enthalten. For section-by-section fault location in PCM transmission systems several methods have been proposed. From the magazine "Der Fernmeldeingenieur", No. 12 of December 15, 1973, p. 15, second paragraph a fault location method is known in which in the intermediate regenerators of a location section on the output side a loop closure is established and then sent out by a first Piilsimister diT first / wipe encoder and then the further / intermediate levers to be checked. Line A comprehensive description of such a test method is contained in German patent specification 12 48 55 3.
Durch einen technischen Defekt oder durch einen Bedienungsfehler kann es auch zum ungewollten, also fehlerhaften Schleifenschluß innerhalb eines PCM-Übertragungssystems kommen. Die Erkennung eines derartigen fehlerhaften Schleifenschlusses, beispielsweise am Ausgang eines Zwischenregeneiators, ist nicht ohne weiteres möglich, da der betreffende Zwischenregenerator weiterhin Synchronimpulse und einen Bittakt empfängt und nicht ohne weiteres erkennen kann, daß es sich um die von ihm in der anderen Übertragungsrichtung abgegebenen Impulse handelt. Auch in dem folgenden Zwischenregenerator wird kein Alarm ausgelöst, da dieser ebenfalls die vom fehlerhaft geschalteten ersten Zwischenregenerator abgegebenen impulse empfangen kann.Due to a technical defect or an operating error, it can also lead to unwanted, i.e. faulty loop closure within a PCM transmission system come. The detection of such a faulty loop closure, for example at the output of an intermediate regenerator is not easily possible, since the intermediate regenerator concerned continues to receive sync pulses and a bit clock and not easily recognize it can that it is the impulses emitted by him in the other transmission direction. No alarm is triggered in the following intermediate regenerator either, as this is also faulty switched first repeater can receive emitted pulses.
Der Erfindung liegt also die Aufgabe zugrunde, ein Verfahren der eingangs erwähnten Art zu entwickein. Diese Aufgabe wird erfindungsgemäß dadurch gelöst. daß mindestens ein Bit eines zusätzlich zum Nachrichtensignal übertragenen Überwachungs- und/oder Synchronisationssignals sendeseitig als Richtungsbit in der einer Übertragungsrichtung mit dem einen Binärwert und in der anderen Übertragungsrichtung mit dem anderen Binärwert abgegeben wird und empfangsseilig der Binärwert dieses Bits überwacht wird.The invention is therefore based on the object of developing a method of the type mentioned at the beginning. This object is achieved according to the invention. that at least one bit of one in addition to the message signal transmitted monitoring and / or synchronization signal on the transmit side as a direction bit in the one transmission direction with one binary value and in the other transmission direction with the other Binary value is output and the binary value of this bit is monitored on the receiving line.
De«- Hauptvorteil des erfindungsgemäßen Verfahrens liegt darin, daß sich ein derartiges automatisch arbeitendes Überwachungsverfahren mit recht geringem zusätzlichen Aufwand in das PCM-Übertragungssystern einfügen läßt. Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird als Überwachungsbit in einem System PCM 30 das Bit 8 des Meldeworts verwendet. In dem System PCM 30 werden bisher schon Teile des Meldeworts überwacht, so daß eine Ausdehnung der Überwachung auf das Bit 8 des Meldeworts mit vergleichsweise geringem Aufwand möglich ist.De «- main advantage of the method according to the invention lies in the fact that such an automatically working monitoring method with very little can insert additional effort into the PCM transmission system. In a preferred embodiment of the method according to the invention, as Monitoring bit in a PCM 30 system, bit 8 of the message word is used. In the PCM 30 system parts of the message word have already been monitored so far, so that monitoring can be expanded to include the bit 8 of the reporting word is possible with comparatively little effort.
In einer erfindungsgemäßen Anordnung wird deshalb in vorteilhafter Weise die ohnehin notwendige Anordnung zur Synchn <nüberwachung mit zur Überwachung des Richtungsi ..s herangezogen.In an arrangement according to the invention, the already necessary Arrangement for synchn <nmonitoring used to monitor the directioni ..s.
An Hand des in der Zeichnung dargestellten Ausführungsbeispiels soll die Erfindung im folgenden noch näher erläutert werden. Es zeigtWith reference to the embodiment shown in the drawing, the invention is to be described in more detail below explained. It shows
F i g. 1 die Empfangsseite undF i g. 1 the receiving side and
F i g. 2 die Sendeseite einer erfindungsgemäßen Anordnung zur Ermittlung von fehlerhaften Schleifenschlüssen jeweils in einer Funktionsschaltung in einem System PCM 30.F i g. 2 the transmission side of an arrangement according to the invention for determining faulty loop closures each in a functional circuit in a PCM 30 system.
so Die in der F i g. 1 gezeigte Empfangs.seite enthält ein erstes Schieberegister SR 1, eine Ausleselogik RKL für das Rühmenkennwort R, eine Ausleselogik MWL für das Meldewort, eine Synchronüberwachung SYNC, ein erstes Exklusiv-ODER-Gatter EXOR1, ein erstes NOR-Gatter NORl. eine erste Taktzentrale TZl. einer erste Taktüberwachung TU I sowie Verbindungen und Anschlüsse zwischen diesen Baugruppen. Der Eingang für das ankommende Impulssignal ist in der F i g. 1 mit PE und der Eingang für den ankommenden Streckentakt ist mit TE bezeichnet. Die beiden Eingänge PE und TE sind mit den beiden Eingängen des ersten Schieberegisters SR I verbunden, das im vorliegenden Falle wegen des Unsatzcs in einem System PCM 30 mit 8 Bit pro Codcworl über H einzelne Stufenso the in the fig. 1 receiving side shown contains a first shift register SR 1, a readout logic RKL for the boasting password R, a readout logic MWL for the message word, synchro -monitoring SYNC, a first exclusive OR gate EXOR 1, a first NOR gate NORl. a first clock center TZl. a first clock monitoring TU I as well as connections and connections between these modules. The input for the incoming pulse signal is shown in FIG. 1 with PE and the input for the incoming line cycle is designated with TE. The two inputs PE and TE are connected to the two inputs of the first shift register SR I, which in the present case, because of the inappropriateness in a PCM 30 system with 8 bits per Codcworl via H individual stages
()5 verfügt, die hintcrcinandergcschaltet sind und deren Ausgänge außerdem getrennt herausgeführt sind. Die ankommenden Impulssignalc durchlaufen das erste Schieberegister, und dabei wird an den einzelnen Slu- () 5, which are connected in series and whose outputs are also brought out separately. The incoming pulse signals pass through the first shift register, and at the individual slu
fenausgängen dieses Schieberegisters, sofern es sich um eine Zwischenstelle handelt, durch die erste Ausleselogik die Bits 2, 3, 4. 6, 7 und 8 des Rahmenkennwortes und durch die zweite Ausleselogik da.' Bit 2 des Meldeworts entnommen und der Synchronüberwachung < SYNCzugeführt. In einer Empfa !gsseite einer Endstelle werden in der Regel sämtliche Bits des Rahmenkennwortes und weitere Bits des Meldeworts ausgewertet.. Weiterhin wird an der zweiten Aubleselogik MWL das Bit 8 des Meldewortes entnommen und dem ic. ersten Eingang des Exklusiv-ODER-Gatters EXOR X zugeführt. Der zweite Eingang dieses Gatters enthält über den Anschluß MWSS das achte Bit des Meldewoites so, wie es sendeseitig in der Gegenrichtung abgegeben wird. Bei Übereinstimmung der beiden Bits ι ς gibt das erste Exklusiv-ODER-Gatter ein Alarmsignal an die Synchronüberwachung ab, die daraus den Alarmpegel A 1 erzeugt. An den Eingang TE für den empfangenen Streckentakt ist weiterhin der Eingang der ersten Taktzentrale 7Zl angeschlossen, die aus dem Streckentakt, also einem Bittakt, den Takt für das Rahmenkennwort und das Meldewort erzeug! und diesen an den Takteingang der ersten Ausieselogik RKL bzw. der zweiten Ausleselogik MWL abgibt. Die erste Taktzentrale ist außerdem mit der Synchronüberwachung SYNC und mit der ersten Taktüberwachung TlI 1 verbunden. Die erste Taktüberwachung erzeugt im Störungsfall einen zweiten Alarmpegel A 2, der für Steuerzwecke direkt entnehmbar ist und außerdem dem zweiten Anschluß eines ersten NOR-Gatters NOR 1 zugeführt wird. Das erste NOR-Gatter NOR I faßt den von der Synchronüberwachung SYNC stammenden ersten Alarmpegel A 1 und den zweiten Alarmpegel A 2 zu dem Alarmkriterium A zusammen und gibt dieses an den zweiten Verbindungspunkt b X ab. Der erste Verbindungspunkt a I erhält das durch das erste Schieberegister SR 1 durchlaufende Signal, während der dritte Verbindungspunkt c 1 von der ersten Taktzentrale 7Zl den Takt für das Meldewort und der vierte Verbindungspunkt d\ vom Eingang TE den empfangenen Streckentakt erhält.If it is an intermediate point, the outputs of this shift register, bits 2, 3, 4, 6, 7 and 8 of the frame password through the first readout logic and da through the second readout logic. ' Bit 2 of the message word taken and fed to the synchronization monitoring <SYNC. In a receiving end of a terminal, all bits of the frame password and other bits of the message word are evaluated. Furthermore, bit 8 of the message word is taken from the second reading logic MWL and transferred to the ic. first input of the exclusive OR gate EXOR X supplied. The second input of this gate contains the eighth bit of the message via the connection MWSS as it is transmitted in the opposite direction on the transmit side. If the two bits ι ς match, the first exclusive OR gate emits an alarm signal to the synchronous monitoring system, which uses it to generate the alarm level A 1. The input of the first clock center 7Zl is also connected to the input TE for the line clock received, which generates the clock for the frame password and the message word from the line clock, i.e. a bit clock! and outputs this to the clock input of the first readout logic RKL or the second readout logic MWL . The first clock center is also connected to the synchronization monitoring SYNC and to the first clock monitoring TlI 1. In the event of a fault, the first clock monitoring generates a second alarm level A 2, which can be taken directly for control purposes and is also fed to the second connection of a first NOR gate NOR 1. The first NOR gate NOR I combines the first alarm level A 1 and the second alarm level A 2 originating from the synchronous monitoring system SYNC to form the alarm criterion A and outputs this to the second connection point b X. The first connection point a I receives the signal passing through the first shift register SR 1, while the third connection point c 1 receives the clock for the message word from the first clock center 7Zl and the fourth connection point d \ receives the received line clock from the input TE.
In einer Endstelle sind die durch die Verbindungspunkte al... dl dargestellten Ausgänge der Empfangsseite mit den Eingängen eines Demultiplexers verbunden, da die Endstelle in der einen Übertragungsrichtung nur über eine Empfangsseite und in der anderen Übertragungsrichtung nur über eine Sendeseite verfügt.In a terminal, the outputs of the receiving side represented by the connection points al ... dl are connected to the inputs of a demultiplexer, since the terminal is in one transmission direction only via one receiving side and in the other transmission direction only via one sending side disposes.
In einer Zwischenstelle sind sowohl für die eine Übertragungsrichtung als auch für die Gegenrichtung jeweils eine Empfangsseite und eine Sendeseite vorgesehen, wobei jede Empfangsseite mit ihren Verbindungspunkten al d\ die in der gleichen Übertragungsrichtung angeordnete Sendeseite steuert.In an intermediate point, a receiving side and a transmitting side are provided both for one transmission direction and for the opposite direction, each receiving side controlling the transmitting side arranged in the same transmission direction with its connection points al d \.
Die in der F i g. 2 dargestellte Sendeseite einer Zwischenstelle der erfindungsgemäßen Anordnung ist über einen fünften Verbindungspunkt. a 2, einen sechsten Verbindungspunkt b2, einen siebenten Verbindungspunkt c2 und einen achten Verbindungspunkt t/2 an die entsprechenden Verbindungspunkte der Empfangsseite angeschlossen. Die Sendeseite ist analog der Empfangsseite aufgebaut, sie enthält ein zweites Schieberegister SR 2 mit acht Stufen, wobei die einzelnen Stufen hintcreinandergeschaltct sind und die Eingänge zusätzlich herausgeführt sind. Weiterhin enthält die Sendesei- <>> te zwei Logikeinheiten RKS und MWS, einen freilaufenden Taktgenerator TG mit einem Gatternetzwcrk, das aus zwei AND-Gattern AND 1 und AND2, einemThe in the F i g. The transmission side shown in FIG. 2 of an intermediate point of the arrangement according to the invention is via a fifth connection point. a 2, a sixth connection point b2, a seventh connection point c2 and an eighth connection point t / 2 are connected to the corresponding connection points on the receiving side. The transmitting side is constructed in the same way as the receiving side, it contains a second shift register SR 2 with eight stages, the individual stages being switched one behind the other and the inputs also being brought out. Furthermore, the transmission side contains two logic units RKS and MWS, a free- running clock generator TG with a gate network consisting of two AND gates AND 1 and AND2, one
NAND-Gatter NANDi und einem ODER-Gatter OR 1 besteht, eine zweite Taktzentrale 7Z2, eine zweite Überwachungseinheit TÜ2, einen Verwürfler SC, einen Umschalter U, ein zweites NOR-Gatter NOR 2 und ein zweites Exklusiv-ODER-Gatter EXOR 2. NAND gate NANDi and an OR gate OR 1, a second clock center 7Z2, a second monitoring unit TÜ2, a scrambler SC, a changeover switch U, a second NOR gate NOR 2 and a second exclusive OR gate EXOR 2.
Das zweite Schieberegister SR 2 erhält vom fünften Verbindungspunkt a 2 die Ausgangsimpulse des ersten Schieberegisters SR1. Das Alarmkriterium A wird über den sechsten Verbindungspunkt 62 an die jeweils ersten Eingänge des ersten ODER-Gatters OR 1, des ersten NAND Gatters NANDl,des ersten AND-Gatters ANDi, über den Umschalter U weiterhin dem ersten Eingang des zweiten NOR-Gatters NOR 2 und zur Einblendung des fünften Bits des Rahmenkennworts einem Eingang einer Sendelogik und von dieser dem Eingang der fünften Stufe des zweiten Schieberegisters SR 2 zugeführt. Der zweite Eingang des ersten AND-Gatters erhält über den siebenten Verbindungspunkt c2 den Meideworttakt von der ersten Taktzentrale 7Zl. Der zweite Eingang des ersten OR-Gatters OR 1 ist mit dem Ausgang des freilaufenden Taktgenerators TG verbunden, während dem zweiten Eingang des ersten NAND-Gatters NANDX über den achten Verbindungspunkt d2 der empfangene Streckentakt zugeführt wird. Die Ausgänge des ersten NAND-Gatters NAND\ und des ersten ODER-Gatters OR 1 sind jeweils mit einem Eingang des zweiten AND-Gatters AND2 verbunden, dessen Ausgang an einen Eingang der zweiten Taktzentrale 7Z2 angeschlossen ist.The second shift register SR 2 receives the output pulses of the first shift register SR 1 from the fifth connection point a 2. The alarm criterion A is sent via the sixth connection point 62 to the first inputs of the first OR gate OR 1, the first NAND gate NAND1, the first AND -Gate ANDi, via the switch U continue to the first input of the second NOR gate NOR 2 and to insert the fifth bit of the frame password to an input of a transmission logic and from this to the input of the fifth stage of the second shift register SR 2 . The second input of the first AND gate receives the avoid word clock from the first clock center 7Z1 via the seventh connection point c 2. The second input of the first OR gate OR 1 is connected to the output of the free-running clock generator TG , while the received line clock is fed to the second input of the first NAND gate NANDX via the eighth connection point d2. The outputs of the first NAND gate NAND \ and of the first OR gate OR 1 are each connected to an input of the second AND gate AND2 , the output of which is connected to an input of the second clock center 7Z2.
Im normalen Betrieb, also bei Fehlen des Alarmkriteriums A, wird der Meldeworttakt von der Empfangsseite über das erste AND-Gatter AND\ und der Strekkentakt über das erste NAND-Gatter NAND 1 und das zweite AND-Gatter ANDX der zweiten Taktzentrale zugeführt und diese dadurch synchronisiert. Im Störungsfall sperrt das Alarmkriterium A das erste AND-Gatter ANDX und das erste NAND-Gatter NANDX und öffnet das erste OÄ-Gatter, so daß nun das Ausgangssignal des freilaufenden Taktgenerators zum Eingang der zweiten Taktzentrale 7Z2 gelangt und diese steuert. Die zweite Taktzentrale ΓΖ2 gibt einen Rahmenkennworttakt an die erste Sendelogik RKS für das Rahmenkennwort und einen Meldeworttakt an die zweite Sendelogik MWS für das Meldewort ab. Durch die erste Sendelogik RKS werden die Bits 2, 3, 4, 6, 7, 8 des Rahmenkennworts in ihrem logischen Sollzustand an die getrennten ausgeführten Eingänge der einzelnen Stufen des zweiten Schieberegisters abgegeben und durch dieses in den durchlaufenden Impulszug eingeblendet. Im Alarmfall (niedriger Regel des Alarmkriteriums .4) wird ebenfalls über die Sendelogik RKS das fünfte Bit des Rahmenkennworts zu seinem logischen Sollpegel invertiert eingesetzt. Die zweite Sendelogik MVKSfUr das Meldewort erhält vom Anschluß MWS E das achte Bit des Meldeworts im Normzustand der jeweiligen Übertragungsrichtung und blendet dieses zusammen mit dem zweiten Bit des Meldeworts, das Synchronisationszwecken dient, über die Eingänge der zweiten bzw. achten Stufe des Schieberegisters SR 2 in den durchlaufenden Impulszug taktgerecht ein. Der Takt für das Rahmenkennwort und für das Meldewort wird außerdem noch zwei Eingängen eines auch als Scrambler bekannten Verwürflers SC zugeführt, der außerdem noch vom Eingang der zweiten Taktzentrale den Bittakt erhält und einen Scrambel-Text an den zweiten Eingang des /weiten NOR-Gatters NOR 2 und über dieses an den ersten Eingang eines als modulo-2-.Addicrer geschalteten zweiten Exklusiv-In normal operation, i.e. in the absence of alarm criterion A, the message word clock is fed from the receiving side via the first AND gate AND \ and the line clock via the first NAND gate NAND 1 and the second AND gate ANDX to the second clock center, which thereby synchronized. In the event of a malfunction, the alarm criterion A blocks the first AND gate ANDX and the first NAND gate NANDX and opens the first OÄ gate, so that the output signal of the free-running clock generator now reaches the input of the second clock center 7Z2 and controls it. The second clock center ΓΖ2 outputs a frame password clock to the first transmission logic RKS for the frame password and a message word clock to the second transmission logic MWS for the message word. The first transmission logic RKS outputs bits 2, 3, 4, 6, 7, 8 of the frame password in their logical target state to the separate inputs of the individual stages of the second shift register and fades them into the pulse train passing through. In the event of an alarm (lower rule of alarm criterion .4), the fifth bit of the frame password is also used inverted to its logical target level via the transmission logic RKS. The second transmission logic MVKS for the message word receives the eighth bit of the message word in the standard state of the respective transmission direction from the connection MWS E and fades this together with the second bit of the message word, which is used for synchronization purposes, via the inputs of the second or eighth stage of the shift register SR 2 in the impulse train running through at the right time. The clock for the frame password and for the message word is also fed to two inputs of a scrambler SC , also known as a scrambler, which also receives the bit clock from the input of the second clock center and a scramble text to the second input of the / wide NOR gate NOR 2 and via this to the first input of a second exclusive, connected as a modulo-2-addicrer
ODER-Gatters EXOR 2 abgibt. Der zweite Eingang des zweiten Exklusiv-ODER-Gatters ist mit dem Ausgang des zweiten Schieberegisters SR 2 verbunden und erhält so die durchlaufenden Impulse, die über den Ausgang des zweiten Exklusiv-ODER-Gatters dem Signalausgang PO zugeführt werden. An die zweite Taktzentrale TZ2 ist eine zweite Taktüberwachung TU 2 angeschlossen, die einen dritten Alarmpegel A 3 erzeugt, der für weitere Überwachungsaufgaben zur Verfügung steht. Der am Eingang der zweiten Taktzentrale anstehende Bittakt wird außerdem als neuer Streckentakt über den Ausgang TO dem nächsten Übertragungsabschnitt zugeführt.OR gate EXOR 2 emits. The second input of the second exclusive OR gate is connected to the output of the second shift register SR 2 and thus receives the pulses passing through, which are fed to the signal output PO via the output of the second exclusive OR gate. A second clock monitoring TU 2 is connected to the second clock center TZ2 , which generates a third alarm level A 3, which is available for further monitoring tasks. The bit clock pending at the input of the second clock center is also fed as a new line clock to the next transmission section via the output TO.
Der Scrambler oder Verwürfler ist so ausgeführt, daß zu den Zeiten, an denen das Rahmenkennwort bzw. das Meldewort aus dem Schieberegister SR 2 abgegeben wird, am zweiten Eingang des zweiten NOR-Gatters NOR 2 ein hoher Pegol anliegt. Damit isi sichergestellt, daß das ausgesendete Rahmenkennwori und das Meldewort nicht verwürfelt werden unabhängig vom Pegel am ersten Eingang 1 des zweiten NOR Gatters NOR 2.The scrambler or scrambler is designed so that a high level is applied to the second input of the second NOR gate NOR 2 at the times when the frame password or the message word is output from the shift register SR 2. This ensures that the transmitted frame code and the message word are not scrambled regardless of the level at the first input 1 of the second NOR gate NOR 2.
In Fällen einer gewollten Schleifenschaltung, z. B. be einer Fehlerortung, wird durch den im Ortungsgerä befindlichen Schalter ferngesteuert der Normzustanc des eingeblendeten achten Bits am Anschluß MWS I invertiert. Der für die Empfangsseite in der Gegenrich tung am Anschluß MW8 S vorgegebene Sollwert wire dabei nicht geändert und so eine Alarmauslösung ver mieden.In cases of a desired loop circuit, e.g. B. be a fault location, the Normstatus of the displayed eighth bit at the connection MWS I is remotely controlled by the switch located in the Ortungsgerä. The setpoint wire specified for the receiving end in the opposite direction at the connection MW8 S is not changed and an alarm is thus avoided.
Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings
Claims (4)
Priority Applications (1)
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|---|---|---|---|
| DE19742443524 DE2443524C2 (en) | 1974-09-11 | 1974-09-11 | DETERMINATION OF INCORRECT LOOP CLOSURE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742443524 DE2443524C2 (en) | 1974-09-11 | 1974-09-11 | DETERMINATION OF INCORRECT LOOP CLOSURE |
Publications (2)
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|---|---|
| DE2443524B1 DE2443524B1 (en) | 1976-01-22 |
| DE2443524C2 true DE2443524C2 (en) | 1976-09-23 |
Family
ID=5925474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19742443524 Expired DE2443524C2 (en) | 1974-09-11 | 1974-09-11 | DETERMINATION OF INCORRECT LOOP CLOSURE |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2746337C2 (en) * | 1977-10-14 | 1979-04-05 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Method and circuit arrangement for testing a data transmission system using a test loop |
-
1974
- 1974-09-11 DE DE19742443524 patent/DE2443524C2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2443524B1 (en) | 1976-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E77 | Valid patent as to the heymanns-index 1977 |