DE2332734A1 - DATA PROCESSING SYSTEM - Google Patents

DATA PROCESSING SYSTEM

Info

Publication number
DE2332734A1
DE2332734A1 DE2332734A DE2332734A DE2332734A1 DE 2332734 A1 DE2332734 A1 DE 2332734A1 DE 2332734 A DE2332734 A DE 2332734A DE 2332734 A DE2332734 A DE 2332734A DE 2332734 A1 DE2332734 A1 DE 2332734A1
Authority
DE
Germany
Prior art keywords
devices
address
data processing
interrupt
priority
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE2332734A
Other languages
German (de)
Inventor
Richard A Albright
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bull HN Information Systems Italia SpA
Original Assignee
Honeywell Information Systems Italia SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell Information Systems Italia SpA filed Critical Honeywell Information Systems Italia SpA
Publication of DE2332734A1 publication Critical patent/DE2332734A1/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

Dipl.-ing. Heinz BardehleDipl.-ing. Heinz Bardehle

8 München 22, Herrnstr. 158 Munich 22, Herrnstr. 15th

Hünchen, den 27. Juni 197;>Hünchen, June 27, 197;>

Hein Zeichen: P 173:5Hein sign: P 173: 5

Anmelder: Honeywell Information Systems Inc. 200 Smith Street
Waltham, Mass, V. St. ν. Α.
Applicant: Honeywell Information Systems Inc. 200 Smith Street
Waltham, Mass, V. St. ν. Α.

DatenverarbeitungasystemData processing system

Die Erfindung bezieht sich generell auf Datenverarbeitungssysteme und insbesondere auf Einrichtungen zur automatischen Unterbrechungsidentifizierung von Eingabe/Ausgabeeinrichtungen, die in dem System mit einer Datenverarbeitungseinrichtung verbunden sind.The invention relates generally to data processing systems and, more particularly, to devices for automatic Interrupt identification of input / output devices in the system with a data processing device are connected.

Bisher existieren verschiedene Verfahren zur Identifizierung von Unterbrechungszuständen. Dieses Problem wird jedoch kritischer, wenn jede Einrichtung der Einrichtungen über eine gemeinsame elektrische Sammelleitung bzw. Sammelschiene mit einer Datenverarbeitungseinrichtung verbunden ist. Ein Beispiel für diese Art des Systems ist in einem Artikel von D. Chertkow und R. Cady unter dem Titel "Unified Bus Maximises Minicomputer Flexibility", veröffentlicht am 21.12.70 in der Zeitschrift "Electronics Magazine", Seiten 47 bis 52 beschrieben.Various methods for identifying interruption states have hitherto existed. However, this problem becomes more critical when each facility of the facilities has a common electrical bus or busbar is connected to a data processing device. An example of this type of system is in one Article by D. Chertkow and R. Cady entitled "Unified Bus Maximises Minicomputer Flexibility" published on Dec. 21, 1970 in Electronics Magazine, pages 47 to 52.

309882/1190309882/1190

Die vorliegende Erfindung verbessert nun die bisher bekannten Systeme, und zwar zumindest, durch folgende Eigenschaften: Die Anzahl der Leitungen, die bezüglich der Sammelleitung bzw. Sammelschiene für die Einrichtungsadresse benötigt werden, wird vermindert. Der Einrichtungsadresse ist die Möglichkeit gegeben, vollständig unabhängig von dem Typ der Einrichtung zu sein und von der physikalischen Lage der Einrichtung an der Sammelleitung. Der Einrichtungsadresse ist ferner die Möglichkeit gegeben, verändert werden zu können, wodurch die Auswirkung auf die Verarbeitungszeit während der Entscheidung bzw. Auswahl der Einrichtungen für einen Zugriff zu der Sammelleitung vermindert ist. Schließlich wird die Ansprechgeschwindigkeit bezüglich der Unterbrechungsanforderung und der Abgabe der Binrichtungsadresse an die Sammelleitung gesteigert.The present invention improves the previously known systems, at least through the following properties: The number of lines that are required for the facility address in relation to the busbar or busbar, is diminished. The facility address is given the option of being completely independent of the type of facility and the physical location of the facility on the manifold. The facility address is also given the possibility of being able to be changed, thereby reducing the effect on the processing time during the Decision or selection of the facilities for access to the manifold is reduced. Finally will the speed of response with regard to the interrupt request and the delivery of the notification address to the Collective line increased.

Der Erfindung liegt dabei die Aufgabe zu Grunde, ein verbessertes Unterbrechungsidentifizierungsverfahren zu schaffen, welches die zuvor aufgeführten Vorteile mit sich bringt.The invention is based on the object of an improved To create interruption identification method, which brings the advantages listed above with it.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Datenverarbeitungssystem mit einer Datenverarbeitungseinrichtung, die über eine gemeinsame Sammelschiene mit einer Vielzahl von Einrichtungen verbunden ist, erfindungsgemäß dadurch,The above-mentioned object is achieved in a data processing system with a data processing device, which is connected to a large number of devices via a common busbar, according to the invention through this,

a) daß ein Speicher vorgesehen ist, der ein ünterbrechungsbedienungsteilprogramm für jede Einrichtung der genannten Einrichtungen enthält,a) that a memory is provided which an interrupt service subroutine for each facility of the above-mentioned facilities,

b) daß Feststelleinrichtungen vorgesehen sind, die die Einrichtung mit der höchsten Priorität, welche zur Vornahme einer Unterbrachungsanforderung bereit ist, festzustellen gestatten,b) that locking devices are provided, which the device with the highest priority, which to make an interrupt request is ready to determine allow,

309882/1199309882/1199

c) daß Übertragungseinrichtungen vorgesehen sind, die die.Einrichtungsadresse der die höchste Priorität besitzenden Einrichtung zu der Verarbeitungseinrichtung zu übertragen gestatten, undc) that transmission devices are provided which have the device address of the highest priority Allow device to be transferred to the processing device, and

d) daß Indizierungseinrichtungen vorgesehen sind, die von einer Basis-Unterbrechungsadresse ausgehend eine Indizierung durch die Zahl vornehmen, die durch die Einrichtungsadresse angezeigt ist, derart, daß das Unterbrechungsbedienungsteilprogramm für die die höchste Priorität besitzende Unterbrechungs~Einrichtung adressiert wird.d) that indexing devices are provided, which start from a base interrupt address an indexing by the number indicated by the facility address so that the interrupt service subroutine for the highest priority interrupt facility is addressed.

Die bevorzugte Ausführungsform der Erfindung enthält somit eine Datenverarbeitungseinrichtung, die über eine gemeinsame elektrische Sammelschiene mit einer Vielzahl von Einrichtungen verbunden ist, deren jede mit einer Anzeigeeinrichtung versehen ist, welche anzeigt, daß die betreffende Einrichtung für eine Unterbrechung bereit ist, wobei die VerarbeitungseinricKtung so geschaltet ist, daß sie ein Freigabesignal abgibt, welches anzeigt, daß eine Unterbrechungsanforderung zu bedienen ist. Jede der betreffenden Einrichtungen ist mit einer Antworteinrichtung versehen, die auf das Freigäbesignal antwortet, wobei das die Bereitschaft der Einrichtung anzeigende Bereitschaftssignal zur übertragung einer Unterbrechungsanforderung zu der Verarbeitungseinrichtung führt. Bei Fehlen einer Prioritätsoperation höheren Pegels, wie einem direkten Speieherzugriff für die Verarbeitungseinrichtung, gibt die Einrichtung höchster Priorität ihre -Jinrichtungsadresse an die Verarbeitungseinrichtung ab, die die betreffende Einrichtungsadresse dazu heranzieht, von einer Basisadresse ausgehend eine Indizierung vorzunehmen, wodurch ein der Unterbrechungs- ^inrichtung zugehöriges Unterbrechungsbedienungsteilprogramm adressiert wird.The preferred embodiment of the invention thus contains a data processing device that has a common electrical bus bar is connected to a plurality of devices, each of which is connected to a display device which indicates that the device in question is ready for an interruption, the processing device is switched so that it emits an enable signal, which indicates that an interrupt request is to use. Each of the devices concerned is provided with a response device that responds to the Release signal responds, whereby the readiness of the Ready signal indicating the device for transmitting an interrupt request to the processing device leads. In the absence of a higher-level priority operation, such as direct memory access for the processing device, the device with the highest priority gives its device address to the processing device which uses the device address in question, starting from a base address a Make indexing, whereby an interrupt service subprogram associated with the interruption device is addressed.

309882/1 1 99309882/1 1 99

An Hand, einer Zeichnung wird nachstehend ein Ausführungsbeispiel der Erfindung näher erläutert. An exemplary embodiment of the invention is explained in more detail below with reference to a drawing.

In der einzigen Figur ist eine Verarbeitungseinrichtung bzw. Zentraleinheit 10 gezeigt, die über eine gemeinsame elektrische Sammelschiene 11 mit einer Vielzahl von Einrichtungen 50-1 bis 50-N verbunden ist. Die Verarbeitungseinrichtung 10 enthält neben einer weiteren Verknüpfungsschaltung bzw. Logik noch ein Register 80, einen Addierer 60, ein Speicheradressenregister 62 und einen Speicher 64. Die Einrichtungen 50- sind solche des Eingabe/Ausgabe-Typs; es kann sich dabei um Einrichtungen, wie um eine Hagnetbandeinheit, eine Hagnetplattenspeichereinheit, einen Fernschreiber, eine Magnettrommelspeichereinheit, einen Zeilendrucker, einen Kartenleser oder einen Kartenlocher, etc. handeln. Jede dieser Einrichtungen enthält eine eigens für sie vorgesehene Logik, und außerdem ist eine der insbesondere in der Einrichtung 50-2 dargestellten Logik entsprechende Logik vorgesehen. Jede Einrichtung 50 ist ferner an einem Prioritätsnetzwerk 13 angeschlossen, welches als in einem Teil der Sammelschiene 11 enthaltend betrachtet werden kann.In the single figure, a processing device or central unit 10 is shown, which has a common electrical bus bar 11 is connected to a plurality of devices 50-1 to 50-N. The processing device 10 contains, in addition to a further logic circuit or logic still a register 80, an adder 60, a memory address register 62 and a memory 64. Die Devices 50- are of the input / output type; it can be devices such as a magnetic tape unit, a magnetic disk storage unit, a teleprinter, a magnetic drum storage unit, a line printer, a card reader or a card punch, etc. act. Each of these facilities has its own logic provided for them, and in addition, one corresponds to the logic shown in particular in device 50-2 Logic provided. Each device 50 is also connected to a priority network 13, which as can be considered contained in a part of the bus bar 11.

Die Sammelschiene 11 ist über Anschlüsse A, 3, C, D und E sowie über Anschlüsse F, G und H mit jeder Einrichtung verbunden. Dies bedeutet, daß jede Einrichtung 50 die Signale, auf den in Frage kommenden Leitungen der Sammelschiene bzw. Sammelleitung 11 aufnimmt und daß jede Einrichtung eine Information über dieselben Leitungen der Sammelleitung überträgt. Zum Zwecke des Betriebs ist die Leitung 18 so geschaltet, daß sie ein Anforderungsfreigabesignal aufnimmt, welches den Einrichtungen ermöglicht, eine Unterbrechungsanforderung (das heißt eine Anforderung zurThe busbar 11 is via terminals A, 3, C, D and E. and connected to each device via ports F, G and H. This means that each device 50 receives the signals on the lines in question on the busbar or Collecting line 11 and that each device receives information on the same lines of the collecting line transmits. For the purpose of operation, the line 18 is connected so that it receives a request release signal, which enables the facilities to request an interruption (i.e. a requirement for

309882/1199309882/1199

Informationsübertragung) auf der Leitung 16 der Sammelleitung 11 zu erzeugen. Bei Fehion eines einen direkten Speicherzugriff (DMA) betreffenden Anforderungssignals (das ist ein Signal höherer Priorität, welches einer Einrichtung über eine unterschiedliche Prioritatsstruktur ermöglicht, einen Zugriff zu dem Speicher 64 zu erhalten) auf der Leitung 20 der Sammelleitung 11 sind die Einrichtungen in den OtancL versetzt, ihre iSinrichtungsadresse oder Identifizierung an die Leitungen 12 der Sammelleitung 11 abzugeben. Die Erzeugung des Takt- bzw. Öffnungsimpulses auf der Leitung 14 über die Verarbeitungseinrichtung 10 verhindert jegliche weitere iinderung in der Sinrichtungsadresse, so daß zwischen der .erzeugung des Anforderungsfreigabesignals und des Taktsignals irgendeine Anzahl von Einrichtungsadressen auf den Leitungen 12 auftreten kann. Dies bedeutet, daß dann, wenn zum Zeitpunkt des Auftretens des Anforderungsfreigabesignals die Einrichtung 50-N die höchste Priorität besitzt, wie dies durch das Prioritätsnetzwerk 13 bestimmt wird, worauf nachstehend noch eingegangen wird, die Sinrichtungsadresse dieser Einrichtung an die Leitung 12 abgegeben wird, denn die Einrichtung 50-2 jedoch für eine Unterbrechung bereit ist und wenn dieser Zustand auftritt, bevor das Taktsignal erzeugt wird, dann wird deren Einrichtungsadresse an die Stelle jener der Einrichtung 50-N gesetzt, usw., bis das Taktsignal auf der Leitung 14 erzeugt wird. In diesem Fall würde die Einrichtungsadresse in dem Register 80 durch das Taktsignal festgehalten bzw. eingespeichert werden oder im Unterschied dazu in dem Register 62, womit die Forderung nach dem Register 8o vermieden ist.Information transfer) on the line 16 of the bus 11 to generate. In the absence of a request signal relating to direct memory access (DMA) (this is a signal of higher priority which enables a device to obtain access to the memory 64 via a different priority structure) on the line 20 of the bus 11, the devices are in the OtancL offset to submit their device address or identification to the lines 12 of the bus 11. The generation of the clock or opening pulse on the line 14 via the processing device 10 prevents any further change in the device address, so that any number of device addresses can occur on the lines 12 between the generation of the request release signal and the clock signal. This means that if the device 50-N has the highest priority at the time of the occurrence of the request release signal, as is determined by the priority network 13, which will be discussed below, the device address of this device is delivered to the line 12, because however, device 50-2 is ready to be interrupted, and if this condition occurs before the clock signal is generated, then its device address is substituted for that of device 50-N, and so on until the clock signal on line 14 is generated . In this case, the device address would be held or stored in register 80 by the clock signal or, in contrast to this, in register 62, thus avoiding the requirement for register 8o.

309882/1199309882/1199

Die' Einrichtungsadresse oder Identifizierung, die zum Zwecke der Darstellung eine 6-Bit-Adresse ist, welche anzeigt, daß bis zu 64 Einrichtungen in dem System verwendet werden können, wird dem einen Eingang eines Addierers 60 über Vielfachleitungen 12 (das sind sechs Leitungen) von dem Register 80 zugeführt. Der andere Eingang des Addierers erhält eine Unterbrechungs-Basis-Speicheradresse, die auf die Addition zu der Einrichtungsadresse hin zur Bildung der Adresse desjenigen Speicherplatzes in dem Speicher 64 führt, dessen Inhalt zu dem Unterbrechungsbedienungsteilprogramiia oder -programm zeigt, welches auf diese Unterbrechung anspricht. 64 derartige Speicherplätze sind dabei z.B. vorgesehen, und zwar beginnend mit der Unterbrechungs-BasisSpeicheradresse und fortlaufend über 64 aufeinanderfolgende Speicherplätze. Nachdem das Unterbrechungsbedienungsteilprogramm ausgeführt ist oder nachdem ein Teil dieses Teilprogramms ausgeführt ist, wird erneut ein Anforderungsfreigabesignal an die Leitung 18 abgegeben, und der Vorgang wird wiederholt. The 'facility address or identifier which, for purposes of illustration, is a 6-bit address which indicates that up to 64 devices can be used in the system, one input of an adder 60 supplied from register 80 via multiple lines 12 (that is, six lines). The other input of the adder receives an interrupt base memory address which, upon addition to the device address, is used to form the Address of that memory location in memory 64, the content of which leads to the interrupt service subprogramiia or program shows which responds to this interruption. 64 such memory locations are provided, for example, starting with the interrupt base memory address and continuing over 64 consecutive memory locations. After the interrupt service subroutine is executed or after a part of this subroutine is executed, a request release signal is again on line 18 and the process is repeated.

Das Prioritätsnetzwerk 13 wird an anderer Stelle näher beschrieben. Das betreffende Prioritätsnetzwerk ist so ausgelegt, daß die Einrichtung 50-1 am dichtesten bei der Verarbeitungseinrichtung 10 liegt, wie dies durch den physikalischen Anschluß an dem Prioritätsnetzwerk 13 angezeigt ist. Demgemäß besitzt die Einrichtung 50-N die niedrigste Priorität. Alternativ hierzu kann die am weitesten von der Verarbeitungseinrichtung 10 wegliegende Einrichtung 50-N die höchste Priorität besitzen, indem einfach die Richtung der Prioritätslogikgatter 46 und 48 und die Richtung, von der das Erdsignal ausgeht, wie dies durch die Symbole 70 angedeutet ist, umgedreht werden, wasThe priority network 13 is closer elsewhere described. The priority network in question is designed so that the device 50-1 is closest to the Processing device 10 is located on priority network 13, as indicated by the physical connection is. Accordingly, device 50-N has the lowest priority. Alternatively, the am The device 50-N furthest away from the processing device 10 have the highest priority in that simply the direction of the priority logic gates 46 and 48 and the direction the earth signal is coming from, like this is indicated by the symbols 70, what

309882/1199309882/1199

bedeutet, daß die Einrichtung 50—N als erste Einrichtung die Erdpotentialsignale bzw. Erdsignale erhalten bzw. erkennen wird. Bevor die Einrichtungsadresse einer bestimmten Einrichtung an die Leitungen 12 abgegeben werden kann,muß die betreffende Einrichtung eine Anzeige darüber erhalten, daß sie tatsächlich die höchste Priorität besitzt. Bei einer bestimmten Anordnung sind ODER-Glieder bzw. -Gatter 46 derart geschaltet, daß die Aufnahme eines Erdspannungspegels oder Null-Zustands anzeigt, daß die betreffende Einrichtung die höchste Priorität besitzt. Somit ist das Verknüpfungsglied 46-1 so geschaltet, daß es das dem Null-Zustand entsprechende Signal aufnimmt, welches durch Erdpotentialsymbole 70 angedeutet ist. Demgemäß wird die Einrichtung 50-1 freigegeben, um ihre Einrichtungsadresse an die Leitungen 12 abzugeben, es sei denn, daß tatsächlich keine Bereitschaft zur Vornahme einer Unterbrechung vorliegt. Es sei nunmehr angenommen, daß die Einrichtung 50-1 nicht bereit ist. In diesem Fall erhält das ODER-Glied 48-1 einen Erdspannungspegel bzw. ein dem Null-Zustand entsprechendes oi^nal von der Unterbrechungsidentifizierungslogik der : iinrichtunc 50-1, und außerdem erhält das betreffende ODEPt-Glied ein dem Null-Zustand entsprechendes Signal von dem ODER-Glied 46-1, wodurch am Ausgang des betreffenden ODER-Gliedes ein einem Null-Zustand entsprechendes Signal angezeigt wird. Die ODER-Glieder 48 der Einrichtungen 50 sind jeweils in einer derartigen Weise geschaltet. Demgemäß wird die Einrichtung 50-2 die Einrichtung mit der höchsten Priorität sein, wenn sie ein dem Null-Zustand entsprechendes Signal von dem ODER-Glied 48-1 aufnimmt; sie wJLjrd ihre Einrichtungsadresse an die Leitungen 12 abgeben, wenn das die Bereitschaft der Einrichtung 50-2 anzeigende Bereitcchnftssignal das Flipflop 30 setzt. Dies führt zu dermeans device 50-N will be the first device receive or recognize the earth potential signals or earth signals will. Before the device address of a particular device can be delivered to lines 12, the facility in question will receive an indication that it actually has the highest priority. At a certain arrangement OR gates or gates 46 are connected in such a way that the reception of a ground voltage level or zero state indicates that the facility in question has the highest priority. Thus, the logic element 46-1 is switched so that it is the corresponding to the zero state Receives signal, which is indicated by earth potential symbols 70. Accordingly, the device 50-1 is enabled to put its facility address on lines 12 unless actually none Willingness to undertake an interruption exists. Assume now that device 50-1 is not ready is. In this case, the OR gate 48-1 receives a ground voltage level or a level corresponding to the zero state oi ^ nal of the interrupt identification logic of the : iinrichtunc 50-1, and also receives the relevant ODEPt member a signal corresponding to the zero state from the OR gate 46-1, whereby the output of the relevant OR gate a signal corresponding to a zero state is displayed will. The OR gates 48 of the devices 50 are each connected in such a manner. Accordingly, will device 50-2 will be the device with the highest priority if it is a zero state Receives signal from OR gate 48-1; she wJLjrd yours Put the facility address on lines 12 if the ready signal indicating the readiness of device 50-2 the flip-flop 30 sets. This leads to the

309882/1199309882/1199

Vermutung, daß das DMA-Anforderungssignal nicht an dem Anschluß A aufgenommen worden ist.Assumption that the DMA request signal is not on the Port A has been added.

Das Prioritätsnetzwerk 13 kann eine Rückschaueigenschaft besitzen. In diesem Fall erstreckt sich zum Zwecke der Darstellung die Rückschaueigenschaft auf zwei Einrichtungen zurück, so daß die Ausbreitungsverzögerung auf die Hälfte der Anzahl von Einrichtungen herabgesetzt ist. Aus der folgenden Erläuterung wird ersichtlich werden, daß die Geschwindigkeit ferner dadurch gesteigert werden kann, daß eine noch weiter verlängerte Rückschau angewandt wird, wie eine Rückschau betreffend vier Einrichtungen, wie dies an der erwähnten anderen Stelle beschrieben wird. Auf diese Weise werden die Gatterverzögerungsseiten auf ein Viertel der Anzahl von Einrichtungen verringert. Somit dürfte ersichtlich sein, daß der Anschluß F der jeweiligen Einrichtung 50 an einer Einrichtung angeschlossen ist, die um zwei Einrichtungen näher bei der Verarbeitungseinrichtung 10 liegt. Dies läßt sich am besten hinsichtlich der Einrichtung 50-3 zeigen, deren Anschluß F mit dem Anschluß H der Einrichtung 50-1 verbunden ist. Darüber hinaus nimmt jede Einrichtung eine Rückschau zu der vorangehenden Einrichtung vor, was bezüglich des AnschlussesG der Einrichtung 50-3 gezeigt ist, der mit dem Anschluß H der Einrichtung 50-2 verbunden ist. Damit kann die Einrichtung 50-3 eine Information darüber liefern, ob sie die Einrichtung mit der höchsten Priorität ist, und zwar durch Aufnahme eines gleichzeitig an den Anschlüssen F und G auftretenden, dem Null-Zustand entsprechenden Signals am Eingang des ODER-Gliedes 46-3. Es dürfte ersichtlich sein, daß es zur Realisierung der zusätzlichen Einrichtungs-Rückschau lediglich erforderlich ist, daß die ODER-Glieder 46 zusätzliche Eingangssignale vonThe priority network 13 may have a look back feature own. In this case, for purposes of illustration, the review property extends to two devices back so that the propagation delay is reduced to half the number of devices. From the It will be seen from the following discussion that the speed can be further increased by an even more extended retrospective is applied, such as a retrospective of four institutions, such as this the other mentioned place is described. In this way the gate delay pages become a quarter the number of facilities decreased. Thus it should be apparent that the connection F of the respective device 50 is connected to a device which is two devices closer to the processing device 10. This can best be shown with respect to device 50-3, the F port of which is connected to the H port of the device 50-1 is connected. Additionally, each facility does a retrospective of the previous facility what with respect to port G of device 50-3 is shown, which is connected to terminal H of device 50-2. The device 50-3 can thus provide information about it whether it is the highest priority facility by including one at a time to the Connections F and G occurring, corresponding to the zero state Signal at the input of the OR gate 46-3. It should be seen that it is necessary to realize the additional Device review is only required that the OR gates 46 additional inputs from

309882/1199309882/1199

solchen zusätzlichen Einrichtungen erhalten, so daß keine weiteren Verknüpfungsglieder bzw. Gatter erforderlich sind. Hierdurch wird die Wirtschaftlichkeit und Geschwindigkeit des Systems noch weiter gesteigert.received such additional facilities, so that no further logic elements or gates are required. This increases the efficiency and speed of the system even further.

Vie oben angegeben, enthält jede Einrichtung 50 eine spezielle Logik zur Ausführung des automatischen Unterbrechungsldentifizierungsverfahrens gemäß der Erfindung. Bei der Einrichtung 50-2 ist die Logik im einzelnen dargestellt; die betreffende Logik ist dabei beispielhaft für die in jeder der anderen Einrichtungen 50 enthaltene Logik. Das Flipfiop 30 wird gesetzt, wenn die Einrichtung 50-2 bereit ist, eine Unterbrechung der Verarbeitungseinrichtung 10 zu fordern. Das Ausgangssignal des Flipflops 30 wird dem Setzeingang eines Flipflops 34 in dem Fall zugeführt, daß die Verarbeitungseinrichtung 10 ein Anforderungsfreigabesignal geliefert hat. Dadurch ist dann die Erzeugung einer Unterbrechungsanforderung bzw. eines entsprechenden Signals ermöglicht, welches über die Leitung 16 der Verarbeitungseinrichtung 10 zugeführt wird. Bei Fehlen einer DMA-Anforderung und bei im Setzzustand befindlichem Flipflop 34 sowie unter der Annahme, daß die Einrichtung 50-2 die Einrichtung höchster Priorität ist - dies bedeutet, daß die Einrichtung 50-1 nicht bereit ist hinsichtlich der Anforderung einer Unterbrechung - nimmt der dritte Eingang des UND-Gliedes 42 ein 1-Zustands-Signal über einen invertierenden Verstärker 44 auf, um am Ausgang ein Tastsignal zu erzeugen. Dieses Tastsignal wird dazu herangezogen, UND-Glieder 40 für die Abgabe der Einrichtungsadresse an die Leitungen 12 der Sammelleitung 11 freizugeben. Hat die Verarbeitungseinrichtung 10 das Taktsignal auf der Leitung 14 erzeugt, so führt dies zum Festhalten bzv/. Einspeicherung der Einrichtungsadresse in dem Register 80. Das Taktsignal wird dann mit dem TastsignalAs noted above, each device 50 includes one special logic to carry out the automatic interruption identification process according to the invention. For device 50-2, the logic is shown in detail; the logic in question is an example of the logic contained in each of the other devices 50. That Flip flop 30 is set when device 50-2 is ready is to request an interruption of the processing device 10. The output signal of the flip-flop 30 becomes the set input a flip-flop 34 in the event that the processing device 10 receives a request enable signal has delivered. This then enables the generation of an interrupt request or a corresponding signal, which is fed to the processing device 10 via the line 16. In the absence of a DMA request and when the flip-flop 34 is in the set state and below assuming that device 50-2 is the highest priority device - that is, device 50-1 is not ready with regard to the request for an interruption - takes the third input of the AND gate 42 1-state signal via an inverting amplifier 44 to generate a key signal at the output. This key signal is used for the purpose of AND gates 40 for the delivery the device address to the lines 12 of the bus 11 to release. If the processing device 10 has the Clock signal generated on line 14, this leads to the hold or v /. Storage of the facility address in the register 80. The clock signal is then matched with the key signal

309882/1199309882/1199

zur Freigabe des UND-Gliedes 38 weitergeleitet, wodurch ein Signal geliefert wird, welches sodann das Flipflop 30 löscht. Das Flipflop 30 löscht seinerseits das Flipflop 34, wodurch das UND-Glied 42 gesperrt wird. Nachdem die Verarbeitungseinrichtung das Unterbrechungsbedienungsteilprogramm für die Unterbrechungs-Einrichtung 50-2 bereitgestellt hat, wird wieder das Anforderungsfreigabesignal an die Leitung 18 abgegeben.forwarded to enable the AND gate 38, whereby a signal is supplied which then the flip-flop 30 clears. The flip-flop 30 in turn clears the flip-flop 34, whereby the AND gate 42 is blocked. After the processing facility the interrupt operation subroutine is provided to the interrupt device 50-2 has, the request release signal is sent to the Line 18 released.

Es dürfte somit ersichtlich sein, daß die Anordnung gemäß der Erfindung als vier Grundzustände enthaltend dargestellt worden ist, nämlich den Wartezustand, den Anforderungszustand, den aktiven Zustand und den inaktiven Zustand. Der Wartezustand ist als diejenige Zeitspanne definiert, die zwischen dem Zeitpunkt liegt, zu dem eine Einrichtung anzeigt, daß eine Unterbrechung vorzunehmen ist, und demjenigen Zeitpunkt, zu dem das Anforderungsfreigabesignal anzeigt, daß neue Anforderungen berücksichtigt werden. Der Anforderungszustand ist als diejenige Zeitspanne definiert, die zwischen dem Zeitpunkt liegt, zu dem das Anforderungsfreigabesignal eine neue Anforderung ermöglicht, und dem Zeitpunkt der Erzeugung des Taktsignals über die Verarbeitungseinrichtung 10. Der aktive Zustand ist als diejenige Zeitspanne definiert, die zwischen dem Zeitpunkt der Erzeugung des Taktsignals und der Erzeugung des Anforderungsfreigabesignals liegt. Der inaktive Zustand ist als diejenige Zeitspanne definiert, die zwischen der Erzeugung des Anforderungsfreigabesignals und dem Zeitpunkt der nächsten Unterbrechungsanforderung liegt.It should thus be seen that the arrangement according to the invention is shown as containing four basic states has been, namely the waiting state, the request state, the active state and the inactive state. The waiting state is defined as the period of time between the point in time at which a device indicates that an interruption is to be made, and the time at which the request release signal indicates that new Requirements are taken into account. The demand state is defined as the time span that elapses between The point in time at which the request release signal enables a new request and the point in time when it was generated of the clock signal via the processing device 10. The active state is defined as the period of time that lies between the time of generation of the clock signal and the generation of the request release signal. Of the inactive state is defined as the period of time between the generation of the request release signal and the time of the next interrupt request.

Es ist somit gezeigt worden, daß eine Anordnung gemäß der Erfindung eine minimale Anzahl von Leitungen verwendet, um das automatische UnterbrechungsidentifizierungsverfahrenIt has thus been shown that an arrangement according to the invention uses a minimum number of lines to the automatic interruption identification procedure

309882/1199309882/1199

gemäß, der Erfindung auszuführen. Die Einrichtungsadressenleitungen sind insbesondere auf diejenige Anzahl vermindert, die der Anzahl von bedienten Einrichtungen entspricht. Gemäß dem liier betrachteten Beispiel sind sechs .Leitungen für die Einrichtungsadresse zur Identifizierung von bis zu 64 Einrichtungen verwendet Worden. Es dürfte ferner einzusehen sein, daß die Einrichtungadresse unabhängig von dem besonderen Typ der Einrichtung sein kann. Ferner ist das Prioritätsnetzwerk der Anordnung gemäß der Erfindung derart realisiert worden, daß die Geschwindigkeit des Systems erhöht ist. Es ist ferner gezeigt worden, daß die Einrichtungsadresse in Kombination mit einer Basisadresse verwendet vrarden ist, um das Unterbrechungsbedienungsteilprogramm für die in Frage kommende unterbrechende Einrichtung, bzw. Unterbrochungs-Einrichtung zu adressieren.in accordance with the invention. The facility address lines are in particular reduced to the number that corresponds to the number of facilities served. According to In the example considered here, there are six lines for the device address to identify up to 64 devices Has been used. It should also be understood that the facility address, regardless of the particular Type of facility can be. Furthermore, the priority network of the arrangement according to the invention is such realized that the speed of the system is increased. It has also been shown that the device address used in combination with a base address is vrarden to the interrupt service subroutine for the in question incoming interrupting device or interruption device to address.

Es dürfte insbesondere ersichtlich sein, daß dio Einrichtungsadresse nicht nur von dem Typ der Einrichtung unabhängig ist, sondern auch von der Lage der betreffenden Einrichtung an der Sammelleitung 11 unabhängig ist. So braucht z.B. die Einrichtung 50-2 nicht die Einrichtungsadresse besitzen, deren Zahl zwei ist. Jede Adresse kann irgendeine Zahl von 64 Zahlen sein. Sollte demgemäß der Wunsch bestehen, die Priorität der Einrichtung 50-2 zu einer niederen Priorität hin zu ändern, so ist es lediglich erforderlich, die Einrichtung 50-2 an irgendeiner Stelle weiter weg von der Verarbeitungseinrichtung 10 an der Sammelleitung 11 anzuschließen bzw. in diese einzustecken. Dadurch ist die Auswirkung bzw. der Einfluß auf Systemänderungen minimisiert, die zusätzlich zu jedem Einfluß auf die der Verarbeitungseinrichtung 10 zugeordnete Software erforderlich sind. Ferner ist das PrioritätsnetzwerkIt should be particularly evident that the facility address is not only independent of the type of facility, but also on the location of the institution concerned at the Manifold 11 is independent. For example, device 50-2 need not have the device address whose Number is two. Each address can be any number from 64 digits. Accordingly, if there is a desire, the priority of To change device 50-2 to a lower priority, it is only necessary to switch device 50-2 on Any point further away from the processing device 10 to connect to the manifold 11 or in this to plug in. This minimizes the impact or influence on system changes, which in addition to each Influence on the software assigned to the processing device 10 are required. Furthermore, the priority network is

309882/1199309882/1199

insbesondere als Einrichtung gezeigt, die die Geschwindigkeit der lirzeugung der Anzeige höchster Priorität erhöht, und zwar durch Anwendung eines Rückschaumerkmals, welches der unterbrechenden Einrichtung ermöglicht, auf eine Vielzahl von Einrichtungen zufickzuschauen, um zu bestimmen, ob sie die Einrichtung höchster Priorität ist, die eine Unterbrechung anfordert. Bei einer Rückschau z.B. bis zu vier Einrichtungen in einem System mit 64 Einrichtungen, die an der Sammelleitung 11 und dem Prioritätsnetzwerk 13 angeschlossen sind, wären somit lediglich 16 Verknüpfungsgliedverzögerungen im Zuge der Weiterleitung des Erdspannungspegels oder Kull-Zustands über die gesamte Längs des Prioritätsnetzwerks 13 vorhanden· Ss hat sich ferner gezeigt, daß die Verarbeitungseinrichtung 10 nicht zu wissen braucht, welche Einrichtung tatsächlich die eine Unterbrechung anfordernde Einrichtung ist, bis die ilinrichtungsadresse der Einrichtung höchster Priorität in dem Register 80 auf die Sreeugung des Taktsignals hin festgehalten ist. Demgemäß ist die während der ünterbrechungsidentifizierung aufgewandte Verarbeitungseinrichtungszeit minimal, und zwar im Hinblick darauf, daß nur ein Anforderungsfreigabesignal zusätzlich zu dem Taktsignal erzeugt worden ist und daß es den einzelnen Einrichtungen überlassen ist zu bestimmen, welche Einrichtung die Einrichtung höchster Priorität ist und welche Einrichtung ihre Einrichtungsadresse an die Leitung 12 abzugeben hat. Alles, was die Verarbeitungseinrichtung weiß, besteht darin, daß eine Unterbrechungsanforderung auf der Leitung 16 vorhanden isti sie weiß jedoch nicht und achtet jedoch nicht darauf, welche Einrichtung eine Unterbrechung anfordert, bis das Taktsignal erzeugt wird.specifically shown as a device that increases the speed of generating the highest priority display, and by applying a foam-back feature that enables the interrupting device to a plurality of facilities to see if they are is the highest priority facility requesting an interruption. When looking back, e.g. up to four Devices in a system with 64 devices connected to the bus 11 and the priority network 13 there would be only 16 logic element delays in the course of forwarding the earth voltage level or Kull state over the entire length of the priority network 13 Ss has also been shown that processing device 10 need not know which device is actually requesting an interrupt Device is until the device address of the highest priority device in register 80 is set to the Sreeugung the clock signal is held. Accordingly, is that expended during the interrupt identification Processing set-up time is minimal, in view of the fact that only one request enable signal additionally has been generated to the clock signal and that it is left to the individual devices to determine which device the facility is the highest priority and which facility has to deliver its facility address to line 12. All the processor knows is that there is an interrupt request on line 16 isti, however, does not know and does not pay attention to which facility is requesting an interruption, until the clock signal is generated.

309882/1199309882/1199

Claims (1)

PatentansprücheClaims Datenverarbeitungssystem mit einer Datenverarbeitungseinrichtung, die über eine gemeinsame Sammelleitung mit einer Vielzahl von Einrichtungen verbunden ist, dadurch gekennzeichnet t Data processing system with a data processing device which is connected to a large number of devices via a common collecting line, characterized in that t a) daß ein Speicher (64) vorgesehen ist, der für jedea) that a memory (64) is provided for each der Einrichtungen ein Unterbrechungsbedienungsteilprogramm enthält,the facilities contain an interrupt service subroutine, b) daß Feststelleinrichtungen vorgesehen sind, die diejenige Einrichtung höchster Priorität zu bestimmen gestatten, die zur Vornahme einer Unterbrechungsanforderung bereit ist,b) that locking devices are provided which allow the device with the highest priority to be determined, that is ready to make an interrupt request, c) daß Übertragungseinrichtungen vorgesehen sind, die die Einrichtungsadresse der die höchste Priorität besitzenden Einrichtung (50) zu der Verarbeitungseinrichtung (10) hin übertragen, undc) that transmission facilities are provided which have the facility address of the highest priority Transfer device (50) to the processing device (10), and d) daß Indizierungseinrichtungen vorgesehen sind, die von einer Basisunterbrechungsadresse ausgehend eine Indizierung durch die Nummer" vornehmen, die durch die Einrichtungsadresse angezeigt ist, derart, daß das Unterbrechungsbedienungsteilprogramm für die die höchste Priorität besitzende, die Unterbrechung anfordernde Einrichtung adressiert ist.d) that indexing devices are provided which, starting from a base interrupt address, a Index by the number "indicated by the facility address" so that the Interrupt service routine for the highest priority requesting interrupt Facility is addressed. System nach Anspruch 1, dadurch gekennzeichnet, daß die Feststelleinrichtungen eine Prioritätsleitung enthalten, daß in jeder Einrichtung der genannten Einrichtungen eine. Anzeigeeinrichtung enthalten ist, die eine Anzeige darüber liefert, ob die betreffenden Einrichtungen zur Vornahme einer Unterbrechungsanforderung bereit sind, daß der jeweiligen Einrichtung eine Gattereinrichtung zugehörig ist,System according to claim 1, characterized in that the Detection devices contain a priority line that one in each device of said devices. Display device is included, which provides an indication of whether the facilities concerned to make are ready for an interrupt request that a gate device is associated with the respective device, 309882/1199309882/1199 die so geschaltet ist, daß sie ein erstes Signal von der Prioritätsleitung her aufnimmt und ein zweites Signal von der zugehörigen Anzeigeeinrichtung der jeweiligen Einrichtung, und daß die Prioritätsleitung zwischen aufeinanderfolgenden Gattereinrichtungen der genannten Einrichtungen derart geschaltet ist, daß ein bestimmter Zustand des ersten Signals anzeigt, daß eine vorhergehende Einrichtung die höchste Priorität besitzt.which is connected to receive a first signal from the priority line and a second Signal from the associated display device of the respective device, and that the priority line is connected between successive gate devices of said devices such that a certain state of the first signal indicates that a previous device has the highest priority. 3. System nach Anspruch 1, dadurch gekennzeichnet, daß3. System according to claim 1, characterized in that die Feststelleinrichtungen eine Vielzahl von Prioritätsleitungen enthalten, daß in jeder der genannten Einrichtungen eine Anzeigeeinrichtung vorgesehen ist, die eine Anzeige darüber zu liefern gestattet, ob die betreffenden Einrichtungen zur Vornahme einer Unterbrechungsanforderung bereit sind, daß ^,eder der genannten Einrichtungen eine Gattereinrichtung zugeordnet ist, die so geschaltet ist, daß sie erste Signale von jeder der Prioritätsleitungen aufnimmt und ein zweites Signal von der der jeweiligen Einrichtung zugeordneten Anzeigeeinrichtung, und daß eine der Prioritätsleitungen zwischen aufeinanderfolgenden Gattereinrichtungen der genannten Einrichtungen geschaltet ist, wobei zumindest eine weitere Prioritätsleitung der Prioritätsleitungen zwischen abwechselnd aufeinanderfolgenden Gattereinrichtungen geschaltet ist, derart, daß ein bestimmter Zustand eines der ersten Signale eine Anzeige darüber liefert, daß eine vorhergehende Einrichtung die höchste Priorität besitzt.the detection devices contain a plurality of priority lines that in each of said devices a display device is provided which allows an indication to be provided as to whether the respective devices are ready to make an interrupt request that ^, each of the above facilities a Gate device is assigned which is connected to receive first signals from each of the priority lines receives and a second signal from the display device associated with the respective device, and that one of the priority lines is connected between successive gate devices of said devices is, with at least one further priority line of the priority lines alternating between successive gate devices is switched, such that a certain state of one of the first Signals provides an indication that a previous facility has the highest priority. 4. System nahh Anspruch 3, dadurch gekennzeichnet, daß4. System nahh claim 3, characterized in that ein weiterer bestimmter Zustand eines der ersten Signaleanother specific state of one of the first signals 309882/1199309882/1199 anzeigt, daß diejenige Einrichtung, der die Gattereinrichtung zugeordnet ist, welche den weiteren bestimmten Zustand eines der ersten Signale aufnimmt, die höchste Priorität besitzt, und daß auf die Anzeige der höchsten Priorität hin ein Tastsignal erzeugt wird.indicates that the device to which the gate device is assigned which determines the further State one of the first signals picks up, the highest Has priority and that a key signal is generated in response to the display of the highest priority. 5. System nach Anspruch 4, dadurch gekennzeichnet,5. System according to claim 4, characterized in that a) daß Anzeigeeinrichtungen vorgesehen sind, die eine Anzeige darüber liefern, daß eine Operation höherer Priorität auf der Sammelleitung aktiviert ist, unda) that display devices are provided which provide an indication that an operation is higher Priority is activated on the bus, and b) daß Antworteinrichtungen vorgesehen sind, die auf das Fehlen der Operation höherer Priorität und das Tastsignal ansprechen und die die Einrichtungsadresse an die Sammelleitung abgeben.b) that response devices are provided which respond to the absence of the higher priority operation and the key signal address and submit the facility address to the bus. 6. System nach Anspruch 1, dadurch gekennzeichnet, daß die Indizierungseinrichtungen in dem Reicher (64) eine Tabelle von Adressen enthalten, deren jede die Adresse eines der Unterbrechungsbedienungsteilprogramme in dem betreffenden Speicher anzeigt, daß Adressenlieferungseinrichtungen vorgesehen sind, die eine Unterbrechungs-Basisspeicheradresse für die Anzeige des Speicherplatzes der Tabelle in dem Speicher abzugeben gestatten, daß Addiereinrichtungen (60) vorgesehen sind, die die betreffende Einrichtungsadresse zu der Unterbreehungs-Basisspeicheradresse hinzuaddieren und die dadurch eine Speicheradresse erzeugen, und daß Adressierungseinrichtungen vorgesehen sind, die das durch die betreffende Speicheradresse bezeichnete ühterbrechungsbedienungsteilprogramm adressieren.6. System according to claim 1, characterized in that the indexing means in the rich (64) a Contain table of addresses, each of which is the address of one of the interrupt service subroutines in the relevant memory indicates that address delivery means are provided which have an interrupt base memory address for displaying the location of the table in the memory to allow Adding devices (60) are provided which convert the device address in question to the interruption base memory address add and thereby generate a memory address, and that addressing devices are provided that the interrupt operation subprogram designated by the relevant memory address address. 309882/1199309882/1199 Datenverarbeitungssystem, insbesondere nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,Data processing system, in particular according to one of the Claims 1 to 6, characterized in that a) daß eine Datenverarbeitungseinrichtung (10) vorgesehen ist,a) that a data processing device (10) is provided is, b) daß eine Vielzahl von Einrichtungen (50) vorgesehen ißt,b) that a plurality of devices (50) is provided, c) daß eine gemeinsame elektrische Saiamelleitung (11) vorgesehen ist, die die Datenverarbeitungseinrichtung (10) für die Übertragung von Daten mit den betreffenden Einrichtungen (50) verbindet,c) that a common electrical Saiameline (11) is provided which the data processing device (10) for the transmission of data with the relevant devices (50) connects, d) daß in ,jeder der Einrichtungen (50) eine Anzeigeeinrichtung enthalten ist, die eine .anzeige darüber liefert, daß die jeweilige Einrichtung für eine Übertragung bereit ist,d) that in, each of the devices (50) has a display device is included, which provides an indication that the respective device is ready for transmission is, e) daß in der Datenverarbeitungseinrichtung (10) eine Freigabeeinrichtung enthalten ist, die eine Unter—
brechungsanforderung von den Einrichtungen (50) her
freigibt,
e) that the data processing device (10) contains a release device which is a sub-
break request from the devices (50)
releases,
f) daß Antworteinrichtungen vorgesehen sind, die durch die Anzeigeeinrichtungen und die Freigabeeinrichtungen gesteuert ein Untererechungsanforderungssignal an die Datenverarbeitungseinrichtung (10) zu übertragen gestatten, f) that response devices are provided by the display devices and the release devices controlled an investigation request signal to the Allow data processing device (10) to be transmitted, g) daß Antworteinrichtungen vorgesehen sind, die auf
die Priorität dor Unterbrechungsf-nforderungen hin die Adresse der die höchste Priorität besitzenden Einrichtung (50) zu der Datenverarbeitungseini'ichtung (10) hin zu übertragen gestatten, und
g) that response devices are provided that on
the priority of the interrupt requests to allow the address of the device (50) having the highest priority to be transmitted to the data processing device (10), and
h) daß in der Datenverarbeitungseinrichtung (10) eine Adressierungseinrichtung enthalten ist, die die Einrichtungsadresse dazu heranzieht, ein Unterbrechungsbedienungsteilprogramm für die die betreffende Unterbrechung anfordernde Einrichtung zu adressieren.h) that in the data processing device (10) a Addressing device is included, which uses the device address, an interrupt service subroutine for the facility requesting the interruption in question. 309882/1199309882/1199 BAD ORiGiNALBAD ORiGiNAL S. uatenverarbeitungssystem mit einer Datenverarbeituiigseinriclitung, die über eine gemeinsame Gammelleitung mit einer Vielzahl von Einrichtungen verbunden ist, und mit Feststelleinrichtungen zur Bestimmung der Priorität der betreffenden L'inrichtungen an Hand ihrer Nähe zu der Datenverarbeitungseinrichtung längs der Sammelleitung hin, insbesondere nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,S. data processing system with a data processing unit, which is connected to a large number of facilities via a common trunk line, and with Detection devices to determine the priority of the respective facilities on the basis of their proximity to the Data processing device along the collecting line, in particular according to one of Claims 1 to 6, characterized marked, a) daß in jeder der genannten Einrichtungen (50) eine Anzeigeeinrichtung vorhanden ist, die eine Anzeige darüber zu liefern gestattet, daß die jeweilige Einrichtung zur Vornahme einer Unterbrechungsanforderung bereit ist,a) that in each of said facilities (50) one Display device is present, which allows to provide an indication that the respective device for Is ready to make an interrupt request, b) daß Freigabeeinrichtungen vorgesehen sind, die die •weiterleitung einer Unterbrechungsanforderung auf der Sammelleitung zu der Datenverarbeitungseinrichtung (10) von jeder der genannten Einrichtungen (50) hin freigeben, welche zur Vornahme einer Unterbrechungsanforderung bereit sind,b) that release devices are provided which • forward an interrupt request on the Release the collecting line to the data processing device (10) from each of the said devices (50), who are ready to make an interrupt request, c) daß in der Datenverarbeitungseinrichtung (10) eine sin Tastsignal erzeugende Signalerzeugereinrichtung enthalten ist,c) that in the data processing device (10) a sin key signal generating signal generator device is included, α) daß an der Sammelleitung Verbindungseinrichtungen angeschlossen sind, die der Datenverarbeitungseinrichtung (10) die Einrichtungsadresse derjenigen Einrichtung höchster Priorität zuführen, die eine ünterbrechungsarforderung vorzunehmen imstande ist, und zwar zwischen dem Zeitpunkt, zu dem die Freigabeeinrichtungen die '.Weiterleitung freigeben, und dein Zeitpunkt, zu dem Signalerzeugereinrichtung das Tastsignal erzeugt, undα) that connecting devices on the manifold are connected, the data processing device (10) the device address of that device the highest priority that an interruption request is able to make, namely between the time at which the release devices the 'Share forwarding and your time at which Signal generating device generates the key signal, and e) daß Verriegelungseinrichtungcn vorgesehen sind, die in der Datenverarbeitungseinrichtung (10) die Einrich-e) that locking devices are provided which in the data processing device (10) the device angsadresse der die höchste Priorität besitzenden Einrichtung (50) zu dem Zeitpunkt festhalten, zu dem die Signalerzeugereinrichtung das Tastsignal erzeugt.address of the institution with the highest priority (50) at the point in time at which the signal generating device generates the key signal. 309882/1199309882/1199 BAO ORIGiNALBAO ORIGiNAL 9. System nach Anspruch 3, dadurch gekennzeichnet,9. System according to claim 3, characterized in that a) daß in dem Speicher (64) eine 7±ο1ιι?.':ϋ. von ünterbrechungsbedienungsprogranmeii enthalten ist, deren jedes einer entsprechenden Einrichtung (50) der Einrichtungen (50) zugeordnet ist,a) that in the memory (64) a 7 ± ο1ιι?. ': ϋ. is contained by interrupt service programs, each of which is assigned to a corresponding device (50) of the devices (50), b) daß in dem Speicher (64) eine Tabelle enthalten ist, die eine Ütartadresse iür die jeweiligen Programme enthält, b) that a table is contained in the memory (64), which contains a start address for the respective programs, c) daß Adressenabgabeeinrich-rangen vorgesehen sind, die die Adresse der Tabelle abgeben,c) that address delivery devices are provided that submit the address of the table, d) daß Addiereinrichtungen (60) vorgesehen sind, die die Einrichtungsadresse der die höclrte Priorität besitzenden, eine Unterbrechung anfordernden .einrichtung zu der Adresse der Tabelle unter Erzeugung einer Speicheradresse addieren, undd) that adding devices (60) are provided which the facility address of the highest priority, an interrupt requesting device to the address of the table with generation of a memory address add, and e) daß Adressierungseinrichtungen vorgesehen sind, die den Speicher (64) mit der Speicheraäresse derart adressieren, daß ein Zugriff zu dem Unterbrechungsbedienungsprogramm der die höchste Priorität besitzenden, eine Unterbrechung anfordernden Einrichtung (50) erfolgt.e) that addressing devices are provided, which the memory (64) with the Speicheraäresse in such a way address that access to the interrupt handler the interrupt requesting device (50) having the highest priority. 10. S3?"stein nach Anspruch 9, dadurch gekennzeichnet, daß die Feststelleinrichtungen in jeder der Einrichtungen (50) eine Einrichtung enthalten, die festzustellen gestattet, ob eine Einrichtung einer Vielzahl vorangehender Einrichtungen (50) in geringerer Nähe zu der Datenverarbeitung seinrichtung (10) an der Sammelleitung freigegeben und für die Vornahme einer Unterbrechungsanforderung bereit ist, und daß Freigabeeinrichtungen vorgesehen sind, die diejenige Einrichtung der Einrichtungen (50) zur Vornahme ihrer eigenen Unterbrechungsanforderung in dem Fall, daß sie dazu bereit ist, freigeben, welche Einrichtung keine Anzeige darüber aufgenommen hat, daß eine der Vielzahl vorangehender Einrichtungen (50) freigegeben und zur Vornahme einer Unterbrechungsanforderung bereit ist.10. S3? "Stone according to claim 9, characterized in that the Detection devices contain a device in each of the devices (50) which allows detection, whether a facility of a plurality of preceding facilities (50) in close proximity to the data processing facility (10) on the bus and released for making an interrupt request is ready, and that release devices are provided that the device of the devices (50) for Making its own interrupt request in case it is ready to release which facility has received no indication that any of the preceding plurality of devices (50) has been released and is ready to make an interrupt request. 309882/1199309882/1199 BAD ORIGINALBATH ORIGINAL
DE2332734A 1972-06-27 1973-06-27 DATA PROCESSING SYSTEM Pending DE2332734A1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US00266759A US3800287A (en) 1972-06-27 1972-06-27 Data processing system having automatic interrupt identification technique

Publications (1)

Publication Number Publication Date
DE2332734A1 true DE2332734A1 (en) 1974-01-10

Family

ID=23015888

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2332734A Pending DE2332734A1 (en) 1972-06-27 1973-06-27 DATA PROCESSING SYSTEM

Country Status (7)

Country Link
US (1) US3800287A (en)
JP (1) JPS5618976B2 (en)
AU (1) AU474031B2 (en)
CA (1) CA988215A (en)
DE (1) DE2332734A1 (en)
FR (1) FR2191778A5 (en)
GB (1) GB1418709A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2517170A1 (en) * 1974-04-19 1975-11-06 Digital Equipment Corp CONTROL DEVICE FOR SECONDARY MEMORY IN DATA PROCESSING SYSTEMS

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4024503A (en) * 1969-11-25 1977-05-17 Ing. C. Olivetti & C., S.P.A. Priority interrupt handling system
GB1442078A (en) * 1973-07-21 1976-07-07 Ibm Data handling system
JPS51233A (en) * 1974-06-19 1976-01-05 Nippon Electric Co
GB1505535A (en) * 1974-10-30 1978-03-30 Motorola Inc Microprocessor system
JPS522141A (en) * 1975-06-24 1977-01-08 Hitachi Ltd Interruption control system
US3983540A (en) * 1975-09-08 1976-09-28 Honeywell Inc. Rapid bus priority resolution
JPS5259534A (en) * 1975-11-11 1977-05-17 Panafacom Ltd Data transfer system
JPS5279744A (en) * 1975-12-26 1977-07-05 Hitachi Ltd Program control unit
US4034349A (en) * 1976-01-29 1977-07-05 Sperry Rand Corporation Apparatus for processing interrupts in microprocessing systems
US4090238A (en) * 1976-10-04 1978-05-16 Rca Corporation Priority vectored interrupt using direct memory access
US4209838A (en) * 1976-12-20 1980-06-24 Sperry Rand Corporation Asynchronous bidirectional interface with priority bus monitoring among contending controllers and echo from a terminator
US4096569A (en) * 1976-12-27 1978-06-20 Honeywell Information Systems Inc. Data processing system having distributed priority network with logic for deactivating information transfer requests
DE2744111A1 (en) * 1977-09-30 1979-04-05 Siemens Ag CIRCUIT ARRANGEMENT FOR THE INPUT OF INTERRUPTION COMMANDS AND OUTPUT OF INTERRUPTION CONFIRMATIONS FOR COMPUTER SYSTEMS
JPS5463634A (en) * 1977-10-03 1979-05-22 Nec Corp Bus controller
US4181941A (en) * 1978-03-27 1980-01-01 Godsey Ernest E Interrupt system and method
JPS54157049A (en) * 1978-05-31 1979-12-11 Fujitsu Ltd Interrupt address determination processing system
FR2428284A1 (en) * 1978-06-07 1980-01-04 Ibm France PRIORITY INTERFACE CIRCUIT SELECTION SYSTEM
US4240138A (en) * 1978-10-03 1980-12-16 Texas Instruments Incorporated System for direct access to a memory associated with a microprocessor
IT1100916B (en) * 1978-11-06 1985-09-28 Honeywell Inf Systems APPARATUS FOR MANAGEMENT OF DATA TRANSFER REQUESTS IN DATA PROCESSING SYSTEMS
US4225942A (en) * 1978-12-26 1980-09-30 Honeywell Information Systems Inc. Daisy chaining of device interrupts in a cathode ray tube device
GB2076191B (en) * 1978-12-26 1983-06-02 Honeywell Inf Systems Improvements in or relating to terminal systems for data processors
US4240140A (en) * 1978-12-26 1980-12-16 Honeywell Information Systems Inc. CRT display terminal priority interrupt apparatus for generating vectored addresses
US4334288A (en) * 1979-06-18 1982-06-08 Booher Robert K Priority determining network having user arbitration circuits coupled to a multi-line bus
IT1122890B (en) * 1979-08-30 1986-04-30 Honeywell Inf Systems Italia MICROPROCESSOR SYSTEM WITH MODULAR BUS STRUCTURE AND EXPANDABLE CONFIGURATION
US4320457A (en) * 1980-02-04 1982-03-16 General Automation, Inc. Communication bus acquisition circuit
JPS56121126A (en) * 1980-02-26 1981-09-22 Toshiba Corp Priority level assigning circuit
US4385350A (en) * 1980-07-16 1983-05-24 Ford Aerospace & Communications Corporation Multiprocessor system having distributed priority resolution circuitry
JPS56168853U (en) * 1981-04-30 1981-12-14
USRE33705E (en) * 1982-02-24 1991-10-01 Digital Equipment Corporation Interchangeable interface circuit structure
JPS596892U (en) * 1982-07-07 1984-01-17 日本電気株式会社 Equipment rack for communication equipment
JPS6122079U (en) * 1984-07-13 1986-02-08 北陽電機株式会社 liquid crystal display device
JPS6138685U (en) * 1984-08-10 1986-03-11 ホーチキ株式会社 LCD display device for disaster prevention panel
GB2173929A (en) * 1985-04-20 1986-10-22 Itt Ind Ltd Computer systems
WO1988008576A2 (en) * 1987-05-01 1988-11-03 Digital Equipment Corporation Apparatus and method for servicing interrupts utilizing a pended bus
KR930002791B1 (en) * 1987-05-01 1993-04-10 디지탈이큅먼트 코오포레이숀 Interrupting node for providing interrupt requests to a pended bus
US5274825A (en) * 1987-09-03 1993-12-28 Bull Hn Information Systems Inc. Microprocessor vectored interrupts
US5291603A (en) * 1991-03-14 1994-03-01 Westinghouse Electric Corp. Microprocessor system with multiple interrupts masked for use in electronic control or monitoring of various solid-state products
US5625800A (en) * 1994-06-30 1997-04-29 Adaptec, Inc. SCB array external to a host adapter integrated circuit
US5564023A (en) * 1994-06-30 1996-10-08 Adaptec, Inc. Method for accessing a sequencer control block by a host adapter integrated circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3473156A (en) * 1964-05-04 1969-10-14 Gen Electric Data processing unit for providing sequential memory access and record thereof under control of external apparatus
US3534339A (en) * 1967-08-24 1970-10-13 Burroughs Corp Service request priority resolver and encoder
US3599176A (en) * 1968-01-02 1971-08-10 Ibm Microprogrammed data processing system utilizing improved storage addressing means
US3599162A (en) * 1969-04-22 1971-08-10 Comcet Inc Priority tabling and processing of interrupts

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2517170A1 (en) * 1974-04-19 1975-11-06 Digital Equipment Corp CONTROL DEVICE FOR SECONDARY MEMORY IN DATA PROCESSING SYSTEMS

Also Published As

Publication number Publication date
GB1418709A (en) 1975-12-24
JPS5618976B2 (en) 1981-05-02
FR2191778A5 (en) 1974-02-01
AU5715573A (en) 1975-01-09
CA988215A (en) 1976-04-27
AU474031B2 (en) 1976-07-08
JPS4952944A (en) 1974-05-23
US3800287A (en) 1974-03-26

Similar Documents

Publication Publication Date Title
DE2332734A1 (en) DATA PROCESSING SYSTEM
DE2652303C2 (en) Data processing system consisting of several subsystems
DE3318829C2 (en) Output stage of an interface in a bus system
DE1285220C2 (en) Data processing system with several independent computing units
DE2635592A1 (en) MULTIPROCESSOR POLLING SYSTEM
DE3137627C1 (en) Arrangement for fast message transfer between computers
DE2612083A1 (en) METHOD AND DEVICE FOR INPUT / OUTPUT DATA PROCESSING
DE2755371A1 (en) INPUT / OUTPUT PROCESSING SYSTEM
DE2165767A1 (en) Data processing system
DE2755897A1 (en) INPUT / OUTPUT SYSTEM
DE2750721A1 (en) INPUT / OUTPUT SYSTEM
DE2363846A1 (en) PROCEDURE FOR CONTROLLING THE TRANSFER OF DATA BETWEEN A MEMORY AND ONE OR MORE PERIPHERAL DEVICES AND A DATA PROCESSING SYSTEM WORKING IN ACCORDANCE WITH THIS PROCESS
DE1524111C3 (en) Electronic data processing system
EP0062141B1 (en) Circuit arrangement for entering control commands into a microcomputer system
DE2148956B2 (en) Data transmission system
DE2218630C3 (en) Circuit arrangement for controlling interrupt signals in data processing systems
DE1237812B (en) Data processing device with several memories
EP0409330B1 (en) Memory access control circuit
DE1524127B2 (en) MULTIPLE COMPUTER SYSTEM WITH INTERNAL CONNECTION LINES BETWEEN THE DATA PROCESSING DEVICES
DE2713304A1 (en) Multiple computer control system - allows separate computers to correspond using tri-state interface circuits between address and data buses
DE2833048B2 (en) Circuit arrangement for the transmission of data via program-controlled data switching systems
DE1762205B2 (en) CIRCUIT ARRANGEMENT FOR AN ELECTRONICALLY CONTROLLED SELF DIALING OFFICE
DE19846914C2 (en) Data bus and method for communicating two modules using such a data bus
DE2917822A1 (en) CIRCUIT ARRANGEMENT FOR TWO-WAY TRANSMISSION OF SIGNALS
DE2217609A1 (en) Access unit for data processing systems

Legal Events

Date Code Title Description
OHA Expiration of time for request for examination