DE2313917B2 - Speicher mit redundanten Speicherstellen - Google Patents
Speicher mit redundanten SpeicherstellenInfo
- Publication number
- DE2313917B2 DE2313917B2 DE2313917A DE2313917A DE2313917B2 DE 2313917 B2 DE2313917 B2 DE 2313917B2 DE 2313917 A DE2313917 A DE 2313917A DE 2313917 A DE2313917 A DE 2313917A DE 2313917 B2 DE2313917 B2 DE 2313917B2
- Authority
- DE
- Germany
- Prior art keywords
- memory
- transistor
- redundant
- address
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Description
Die Erfindung betrifft einen Speicher zum Speichern von Daten in durch Adressen bestimmten Speicherstellen
mit redundanten Speicherstellen, die defekte Speicherstellen ohne Änderung der Adressierung
ersetzen, wobei ein bistabiler Schaltkreis vorgesehen ist, der die Adressignale in der einen Schaltlage in die
zugeordnete Speicherstelle und in der anderen Schaltlage in die redundante Speicherstelle leitet.
Redundante Speichersysteme werden einmal verwendet, um die Ausbeute beim Herstellungsprozeß zu
erhöhen. Vor allem die extrem hohe Packungsdichten aufweisenden Halbleiterspeicher können, auch wenn
sich bei der Prüfung nach der Herstellung defekte Speicherstellen herausstellen, dadurch verwendungsfähig
gehalten werden, daß von vorneherein redundante Speicherstellen als Ersatz für die defekten Speicherstellen
vorgesehen sind. Zum anderen zieht man redundante Speichersysteme vor, um auch während des Betriebes
nachträglich defekt werdende Speicherstellen durch funktionsfähige Speicherstellen ersetzen zu können.
Im weiteren und engeren Zusammenhang mit redundanten Speichersystemen sind bereits mehrere
Methoden zur Lösung des genannten Problems bekannt. Der US-Patentschrift 36 33 268 ist ein Verfahren
zur Herstellung integrierter Halbleiterschaltungen zu entnehmen, bei denen funktionsfähige Schaltungen &°
auf dem Halbleiterchip verbunden und die unbrauchbaren Schaltungen überbrückt werden. Diese Methode ist
bei Speichersystemen nicht ohne weiteres anwendbar, da dort die einzelnen Speicherzellen matrixförmig
angeordnet sind und damit eine Überbrückung einzel- t>5
ner Speicherzellen auf Schwierigkeiten stößt.
Das US-Patent 35 88 830 zeigt eine Methode, wie gruppenweise hergestellte Speicher, die defekte
Speicherzellen aufweisen, einsatzfähig gemacht werden können. Die Methode besteht darin, daß ein Fehlerkorrekturspeicher
vorgesehen wird, in welchem die Speicherstelle und die korrekte Information gespeichert
sind, so daß die defekte Speicherstelle im Hauptspeicherbereich ersetzt werden kann. Fehlerkorrekturspeicher
und Hauptspeicher sind dabei so angeordnet, daß der Zugriff zu beiden gleichzeitig erfolgt Es steht
außer Zweifel, daß diese Methode ziemlich aufwendig ist
In der US-Patentschrift 34 22 402 wird ein großer Festwertspeicher indirekt adressiert; in ihm befindet
sich ein Ein-Bitwort für jedes Hauptspeicherwort Das System besteht aus einem Hauptspeicher, einem ersten
Speicheradreßregister zur Auswahl der Speicherstellen im Hauptspeicher, einem zweiten Speicheradreßregister
mit mit dem Hauptspeicher verbundenen Austauschadressenstellen und einem Festwertspeicher für
den Austausch defekter Adressen im Hauptspeicher. Ein Decoder leitet eine Adresse mit defekten Bits in eine
Austauschposition des Austauschspeichers und überträgt sie in das zweite Register in die Austauschadressenstellen
für die berichtigte Abfrage des Hauptspeichers. Auch diese Methode hat unter anderem den
Nachteil, daß sie relativ aufwendig ist und insbesondere eine relativ große zusätzliche Speicherkapazität erfordert.
Dem IBM Technical Disclosure Bulletin, Vol. 14, Nr. 5, Oktober 1971 ist auf den Seiten 1513 und 1514 ein
weiteres redundantes Speichersystem zu entnehmen, das eine zusätzliche Rückstelleitung in den X- und
K-Richtungen und zwei speziell angepaßte Arten von Decodern erfordert, so daß eine defekte Speicherstellen
enthaltende Wort- oder Bitleitung einer gegebenen Adresse durch eine andere Wort- oder Bitleitung unter
Verwendung derselben Adresse ersetzt werden kann.
Es ist die der Erfindung zugrundeliegende Aufgabe, einen Speicher zum Speichern von Daten in durch
Adressen bestimmten Speicherstellen, mit redundanten Speicherstellen, die defekte Speicherstellen ohne
Änderung der Adressierung ersetzen anzugeben, der gegenüber den bekannten insbesondere den Vorteil
aufweist, einen automatischen, oder einen von außen gesteuerten dauernden oder aufhebbaren Ersatz defekter
Speicherstellen zu gewährleisten, wobei auch bei Abschaltung der Energieversorgung der jeweilige
Zustand, nämlich defekte Speicherstellen ersetzt oder nicht ersetzt, erhalten bleibt.
Die Lösung dieser Aufgabe ist im Hauptanspruch gekennzeichnet.
Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.
Weitere Einzelheiten der Erfindung ergeben sich aus der nachstehenden Beschreibung des in der Zeichnung
dargestellten Ausführungsbeispieles. Es zeigt
F i g. 1 das Blockschaltbild eines einfachen Speichersystems, bei dem die Erfindung Verwendung findet und
Fig.2 das Schaltbild eines erfindungsgemäßen Ausführungsbeispiels in MOS-Technologie.
Beim Halbleiterspeichersystem nach F i g. 1 besteht die Erfindung darin, daß jedem einen Speicherbereich
darstellenden Halbleiterchip eine zusätzliche Wortleitung und damit zusätzliche Speicherstellen hinzugefügt
werden. Diese zusätzlichen, redundanten Speicherstellen können dazu verwendet werden, eine Wortleitung
des Speichers, in der defekte Speicherstellen vorhanden sind, zu ersetzen. Zu diesem Zweck befindet sich auf
dem Halbleiterchip zusätzlich ein Schaltkreis, der die zu der Wortleitung mit defekter Speicherstelle führende
Adresse zur redundanten Wortleitung umleitet
Halbleiterspeichersysteme bestehen im allgemeinen aus einer Mehrzahl von Speicherkarten, die auf einer
Speicherplatte angeordnet sind. Der Speicher wird mit Hilfe einer in einem Adreßregister 10 gespeicherten s
Adresse adressiert Vom Adreßregister gehen so viele Adreßleitungen aus, daß jede Speicherkarte bedient
werden kann. Obwohl in der praktischen Ausführung vorzugsweise viele derartiger Speicherkarten auf einer
Speicherplatte vereinigt sind und jede Speicherkarte ι ο gewöhnlich eine Vielzahl von Monduln mit einer
bestimmten Anzahl von Speicherchips 11 enthält, reicht
es bei der Beschreibung der Erfindung aus, lediglich ein Halbleiterchip 11 zu betrachten. Ober die Adreßleitungen
werden alle Halbleiterchips in sämtlichen Moduln auf allen Karten in folgender Weise adressiert Die
selektierten Adreßleitungen 12 werden in einen Zeilendecoder 13 auf jeder Speicherkarte geführt Dort
werden die Signale decodiert, um eine Zeile der Halbleiterchips auf der Karte zu seleKtieren. Jede
Ausgangsleitung des Zeilendecoders ist nur einem Halbleiterchip in jeder Zeile von Moduln zugeordnet
Andere Adreßleitungen 14 führen zu einem Spaltendecoder 15, über den eine Spalte von Halbleiterchips auf
der Karte selektiert wird. Jede Ausgangsleitung des Spaltendecoders 15 ist allen Halbleiterchips der
entsprechenden Spalte von Moduln zugeordnet. Sobald eine Chip-Selektionsschaltung 17 eine Koinzidenz
zwischen der Zeilenadresse und der Spaltenadresse feststellt, wird lediglich eines, nämlich das adressierte
Halbleiterchip selektiert und an die erforderliche Betriebsspannung gelegt, um eine Schreib- oder
Leseoperation durchführen zu können.
Jedes Halbleiterchip 11 weist, wie aus Fig. 1 zu ersehen ist, einen Speicherbereich 18 auf, in welchem
eine Vielzahl von Speicherstellen oder Speicherzellen 19 angeordnet ist. Diese Speicherzellen sind in einem
durch Bitleitungen 21 und Wortleitungen 22 definierten Hauptspeicherbereich zusammengefaßt. Die Wortleitungen
22 sind mit einer Reihe von Wortdecodern und Treibern 23 verbunden. Die Bitleitungen 21 sind zu einer
Reihe von Bitdecodern und Lesevorverstärkern 24 geführt. Außerdem sind die Bitleitungen 21 über eine
Mehrzahl von Schaltkreisen 25, von denen lediglich zwei, nämlich die Schaltkreise 25 und 25' dargestellt
sind, mit einer redundanten Bitleitung 29 verbunden.
Die dieser redundanten Bitleitung 29 zugeordneten Speicherzellen sind erfindungsgemäß dafür vorgesehen,
eine infolge delekter Speicherstellen ausfallende Bitleitung im Hauptspeicherbereich zu ersetzen.
Im Anschluß an die Herstellung eines mit einer derartigen, redundanten Bitleitung ausgestatteten Halbleiterchips
erfolgt zunächst eine Ausprüfung des Halbleiterchips, bevor es auf dem zugeordneten Modul
befestigt und in einem Speichersystem verwendet wird. Bei diesem Prüfvorgang werden die Halbleiterchips in
solche mit defekten und in solche ohne defekte Speicherzellen sortiert. Zunächst werden die Speicherzellen
des Hauptspeicherbereichs geprüft Ist eine dieser Bitleitungen defekt oder enthält eine defekte Speicherzelle,
so muß sie durch die redundante Bitleitung 29 ersetzt werden. Die Zuschaltung der redundanten
Bitleitung geschieht dadurch, daß die Adresse der defekten Bitleitung auf die redundante Bitleitung
umgeleitet wird. Diese Umleitung besorgen die Schaltkreise 25, die mit jeder Bitleitung gekoppelt sind.
Es ergibt sich folgende Arbeitsweise des beschriebnen Speichersystems. Sobald durch Koinzidenz der
Zeilen- und Spaltenadressen ein bestimmtes Halbleiterchip selektiert und auf entsprechend höhere Betriebsspannung
umgeschaltet ist und außerdem in den Bitleitungen 21 keine defekten Speicherzellen enthält,
so werden die Wortdecoder und Treiber 23 durch Signale auf den Adreßleitungen 30,31 und 32 aktiviert
Gleichzeitig werden die Bitdecoder 24 durch Signale auf Adreßleitungen 33, 34 und 35 aktiviert Die den
Wortdecodern und Treibern 23 über die Adreßleitungen 30,31 und 32 zugeführten Signale '.verden decodiert, so
daß eine und nur eine der Wortleitungen 22 selektiert und aktiviert wird. Auch die dem Bitdecoder 24 über die
Adreßleitungen 33, 34 und 35 zugeleiteten Signale werden decodiert, so daß sie eine der Bitleitungen 21
aktivieren. Die Koinzidenz der der selektierten Wnrtleitung und der selektierten Bitleitung zugeführten
Signale hat zur Folge, daß nur die im Schnittpunkt der beiden Leitungen liegende Speicherzelle selektiert wird.
Die decodierte Bitadresse wird auch dem Schaltkreis 25 zugeführt Da jedoch in dem angenommenen Fall keine
defekte Speicherzelle vorhanden ist, werden die Schaltkreise 25 nicht aktiviert und der Speicherbereich
arbeitet normal.
In der selektierten Speicherzelle wird durch Koinzidenz eines Schreibimpulses am Eingang 40 einer
Schreib-Leseschaltung 41 und eines Datenimpulses am Dateneingang 42 die binäre Information gespeichert. 1st
lediglich ein Leseimpuls am Eingang 40 vorhanden, wird der Schaltzustand der selektierten Speicherzelle von
einem Vorverstärker im Bitdecoder 24 abgefühlt. Das daraus resultierende Signal wird einem Leseverstärker
43 zugeführt, der an seinem Ausgang das Datensignal abgibt.
Die weiteren Einzelheiten derartiger Speichersysteme und ihrer Schaltungen sind in der Fachwelt bekannt.
Befinden sich auf dem betrachteten Haibleiterchip eine oder mehrere defekte Speicherzellen im Hauptspeicherbereich,
der durch die Bitleitungen 21 und die Wortleitungen 22 definiert ist, so muß die redundante
Leitung 29 aktiviert werden. Dabei ergibt sich folgende Wirkungsweise: Nach der Aktivierung des Halbleiterchips
werden die Wortdecoder und Treiber 23 durch Signale auf den Adreßleitungen 30, 31 und 32 und
gleichzeitig die Bitdecoder 24 durch Signale auf den Adreßleitungen 33, 34 und 35 aktiviert Es wird also
wiederum eine einzelne Speicherzelle des Speicherbereiches auf dem Halbleiterchip in derselben Weise
adressiert wie es bei dem Halbleiterchip mit nur defektfreien Speicherzellen der Fall war. Die Signale auf
den Adreßleitungen 30, 31 und 32 werden gleichzeitig den Schaltkreisen 25 zugeleitet. Nun wird jedoch dann,
wenn die vom Adreßregister gelieferte Adresse mit einer bekannten zu einer Leitung mit defekten
Speicherzellen führenden Adresse übereinstimmt, der dieser Bitleitung zugeordnete Schaltkreis 25 aktiviert,
um diese Bitleitung 21 abzuschalten und dafür die redundante Leitung 29 zu aktivieren.
Die Daten können dann in die redundante Leitung eingeschrieben oder aus ihr ausgelesen werden, so als ob
es sich um die ursprünglich adressierte Bitleitung handeln würde.
Es wird also einem funktionsmäßig mit eigenen Decodern organisierten Speicherbereich eine zusätzliche,
redundante Bit- oder Wortleitung hinzugefügt. Die Eingangsadressen werden decodiert, so daß der Zugriff
zu einem Sektor des zuvor ausgeprüften Halbleiterchips erfolgt. Die Adresse eines defekten Sektors wird zu der
redundanten Leitung 29 weitergeschaltet, so daß ein
Zugriff zu der defekten Leitung niemals erfolgen kann.
F i g. 2 zeigt Einzelheiten des Schaltkreises 25, der die decodierte Bitadresse von der defekten Leitung zur
redundanten Leitung 29 umschaltet. Der Schaltkreis ist mit Feldeffektransistoren (FET) aufgebaut.
Das Kernstück des Schaltkreises besteht aus einem aus Transistoren 51, 52, 53 und 54 aufgebauten,
symmetrischen Flip-Flop. Die Feldeffekttransistoren 53 und 54 sind sogenannte Metall-Nitrid-Oxyd-Transistoren
(MNOS), die eine außerordentlich gute Langszeit-Speicherfähigkeit von beispielsweise über einem Monat
aufweisen, auch wenn die Betriebsspannung abgeschaltet wird.
Drain und Gate der beiden Transistoren 51 und 52 sind zusammengeführt, so daß jeder Transistor eine
Diode mit in Reihe geschaltetem Widerstand bildet. Die Gates der Transistoren 51 und 52 sind auch mit der
Source eines Transistors 55 verbunden, dessen Gate am Ausgang der Chip-Selektions-Schaltung 17 und dessen
Drain an der positiven Betriebsspannung + V liegt.
Die Source des Transistors 51 liegt am Gate des Transistors 54, an der Source des Transistors 56 und am
Gate des Transistors 57.
Die Source des Transistors 52 ist mit dem Gate eines Transistors 53, der Source des Transistors 58 und dem
Gate des Transistors 59 verbunden. Die Source der Transistoren 53 und 54 liegen an Masse. Die Drain des
Transistors 56 ist mit dessen Gate und mit der Source eines Transistors 60 gekoppelt, dessen Drain wiederum
an einem Eingang 61 liegt. Das Gate des Transistors 60 ist über einen als Diode geschalteten Transistor 62 mit
einem zweiten Eingang 63 verbunden und über einen ebenfalls als Diode geschalteten Transistor 64 mit der
Drain des Transistors 57 und dem Gate eines Transistors 65 verbunden, dessen Source mit der Drain
und dem Gate des Transistors 58 gekoppelt ist. Die Drain des Transistors 56 liegt an der Drain eines
Transistors 68, dessen Gate mit dem Eingang 61 und dessen Source mit Masse verbunden ist. Die Drain des
Transistors 65 liegt auch an der Source eines Transistors 67, dessen Drain und Gate zum Eingang 63 geführt ist.
Die Source des Transistors 57 ist mit einer bestimmten Bitleitung 21 gekoppelt. Die Drain des Transistors 57 ist
nicht nur mit dem Transistor 64 gekoppelt, sondern auch mit dem Ausgang des Bitdecoders 24 und der Drain
eines Transistors 59, dessen Source auf die redundante Leitung 29 geführt ist. Der beschriebene Schaltkreis 25
ermöglicht es, jederzeit die Bitleitung 21 durch die redundante Leitung 29 zu ersetzen. D.h. also, der
Einsatz kann sowohl während der Ausprüfung als auch später im Betrieb erfolgen. Außerdem ist der Vorgang
umkehrbar, die ursprüngliche Bitleitung kann also wieder in den Hauptspeicherbereich eingeordnet
werden, während die redundante Leitung frei wird und wieder für einen anderen Zweck zur Verfugung gestellt
werden kann. Die Entscheidung, ob auf die redundante Leitung umgeschaltet werden soll oder nicht, kann
zurückgehalten werden, bis sie zweckmäßigerweise durchzuführen ist Diese Zurückhaltung bedingt nicht,
daß das Halbleiterchip fortlaufend Leistung verbraucht, da der beschriebene Schaltkreis aus selbst speicherfähigen,
kreuzgekoppelten Transistoren 53 und 54 aufgebaut ist
Es ergibt sich folgende Funktionsweise des Schaltkreises. Zunächst wird von der Chip-Selektionsschaltung
17 ein Signal an das Gate des Transistors 55 gegeben, so daß dieser Transistor leitend wird. Bei
leitendem Transistor 55 erscheint die beispielsweise 3,6 Volt betragende Betriebsspannung + V an den
Kreuzkopplungspunkten A und B des Flip-Flops. Muß die redundante Leitung 29 nicht adressiert werden, wie
beispielsweise während der anfänglichen Ausprüfung ί der Bitleitungen, so wird an die Eingänge 61 und 63 eine
positive Spannung von etwa 3,6 Volt angelegt. Es werden über den Eingang 63 dann die Transistoren 62,
60, 64, 65 und 67 in den leitenden Zustand gebracht. Über den Eingang 61 werden bei adressierter Bitleitung
κι die Transistoren 56, 57 und 58 leitend. Damit wird der
Knoten A über einen niedrigeren Widerstand als der Knoten B angesteuert und der Transistor 54 wird
leitend. Bei leitendem Transistor 54 wird der Knoten B auf Masse gelegt. Das bedeutet aber, daß der Transistor
53 gesperrt wird, so daß die Spannung am Knoten A auf 3,6 Volt ansteigt. Während dieses Anstiegs wird
Transistor 57 leitend, so daß die Bitleitung 21 über den Transistor 57 mit dem Bitdecoder verbunden ist.
Nunmehr kann die Bitleitung 21 geprüft werden. Wird dabei entdeckt, daß eine defekte Bitstelle vorhanden ist,
so muß die Adresse auf die redundante Leitung umgeschaltet werden, es muß also die die defekten
Speicherstellen enthaltende Bitleitung durch die redundante Bitleitung ersetzt werden. Die Umschaltung auf
die redundante Leitung erfolgt dadurch, daß der Eingang 63 auf etwa 3,6 Volt gehalten wird, während der
Eingang 61 auf Masse gelegt wird. Dadurch erhält die Drain des Transistors 65 vom Eingang 63 über den
Transistor 67 eine Spannung von 3,6 Volt. Gleichzeitig
so wird Knoten A frei, da das Gate des Transistors 56
ebenfalls auf Massepotential gezogen wird. Nunmehr beginnt die Spannung am Knoten B anzusteigen. Am
Knoten A ist ein Spannungsanstieg dadurch verhindert, daß der Eingang 61 an Masse gelegt ist. Das bedeutet
aber, daß der Transistor 53 leitend und der Knoten A an Masse gelegt wird. Transistor 54 wird gesperrt, so daß
die Spannung am Knoten B positiver wird. Die Folge davon ist, daß der Transistor 59 leitend wird und
dadurch die redundante Leitung mit dem Bitdecoder 24 verbindet. Gleichzeitig wird die Verbindung zwischen
der Bitleitung 21 und dem Bitdecoder 24 unterbrochen, da der Transistor 57 gesperrt wird
Sobald die redundante Leitung mit dem Bitdecoder 24 verbunden ist, wird sie ausgeprüft. Stellt sich dabei
heraus, daß sie nur defektfreie Speicherstellen aufweist, so kann sie dadurch dauernd über den Transistor 59 mit
dem Bitdecoder gekoppelt werden, daß die Spannung am Eingang 63 von etwa 3,6 Volt auf etwa 22 Volt
angehoben wird. Bei dieser relativ hohen Spannung am Eingang 63 wandern Ladungen im Transistor 53 an die
Oberfläche des Halbleiterkörpers und verringern dadurch den Schwellwert des Transistors 53 im
Vergleich zu dem Schwellwert des Transistors 54. Durch diesen Unterschied erreicht man, daß der Transistor 53
nunmehr bereits bei einer wesentlich geringeren Spannung, beispielsweise bei 3,2 Volt, in den leitenden
Zustand umgeschaltet werden kann. Wenn auch immer der Transistor 55 aufgrund eines Eingangssignals von
der Chip-Selektionsschaltung 17 leitend wird, so wird stets der Transistor 53 leitend und der Knoten A auf
Masse gelegt Stellt es sich später heraus, daß die redundante Bitleitung defekte Speicherstellen aufweist
und es wünschenswert wäre, die ursprüngliche Bitleitung wieder in den Hauptspeicherbereich zu übernehmen,
so muß der Schwellwert des Transistors 54 wieder auf einen mit dem Schwellwert des Transistors 53
vergleichbaren Wert gebracht werden. Man kann das durch Anlegen einer relativ hohen Spannung, beispiels-
7 8
weise etwa 22 Volt, an den Eingang 61 erreichen. Der zusätzliche Schaltkreis bringt nur eine minimale
Die Zuschaltung der redundanten Leitung kann Erhöhung der Verlustleistung auf einem Halbleiterchip
natürlich durchgeführt werden, während das Speicher- mit sich, da er während des normalen Betriebes
system, wie beschrieben, auf Halbleiterchip-Ebene oder abgeschaltet ist. Wesentlich ist auch, daß die einmal
auf Modul- oder Kartenebene geprüft werden. Die r, vorgenommene Zuschaltung der redundanten Leitung
Zuschaltung kann auch im Betrieb mit Hilfe eines rückgängig gemacht werden kann, wenn es sich
Programmes oder einer Einrichtung vorgenommen herausstellen sollte, daß sie selbst Defekte aufweist,
werden, die dafür sorgt, daß die geeigneten Spannungen Selbstverständlich können auf einem Halbleiterchip
an die Eingänge 61 und 63 angelegt werden. mehr als eine redundante Leitung vorgesehen werden.
Hierzu 1 Blatt Zeichnungen
Claims (4)
1. Speicher zum Speichern von Daten in durch Adressen bestimmten Speicherstellen mit redundanten
Speicherstellen, die defekte Speicherstellen ohne Änderung der Adressierung ersetzen, wobei ein
bistabiler Schaltkreis vorgesehen ist, der die Adressignale in der einen Schaltlage in die
zugeordnete Speicherstelle und in der anderen Schaltlage in die redundante Speicherstelle leitet, ι ο
dadurch gekennzeichnet, daß der Schaltkreis zur Aufrechterhaltung der jeweiligen Schaltlage
energieunabhängig speicherfähige Elemente enthält
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der bistabile Schaltkreis aus einem
Flip-Flip besteht, dessen beide Verstärkerelemente in unterschiedliche, stabile Schwellwerte umschaltbar
sind.
3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Verstärkerelemente MNOS-Transistoren
sind.
4. Speicher nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die Adressignalquelle über
einen ersten Schalter mit der zugeordneten Speicherstelle und über einen zweiten Schalter mit
der redundanten Speicherstelle verbunden ist und daß der erste Schalter vom einen und der zweite
Schalter vom anderen Koppelpunkt des Flip-Flops gesteuert ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US25857272A | 1972-06-01 | 1972-06-01 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2313917A1 DE2313917A1 (de) | 1973-12-13 |
DE2313917B2 true DE2313917B2 (de) | 1980-05-22 |
DE2313917C3 DE2313917C3 (de) | 1981-02-05 |
Family
ID=22981157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2313917A Expired DE2313917C3 (de) | 1972-06-01 | 1973-03-21 | Speicher mit redundanten Speicherstellen |
Country Status (7)
Country | Link |
---|---|
US (1) | US3755791A (de) |
JP (1) | JPS5522880B2 (de) |
CA (1) | CA1017452A (de) |
DE (1) | DE2313917C3 (de) |
FR (1) | FR2186700B1 (de) |
GB (1) | GB1425766A (de) |
IT (1) | IT981605B (de) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1461245A (en) * | 1973-01-28 | 1977-01-13 | Hawker Siddeley Dynamics Ltd | Reliability of random access memory systems |
FR2256705A5 (de) * | 1973-12-27 | 1975-07-25 | Cii | |
US3872291A (en) * | 1974-03-26 | 1975-03-18 | Honeywell Inf Systems | Field repairable memory subsystem |
US4031374A (en) * | 1974-12-24 | 1977-06-21 | The Singer Company | Error correction system for random access memory |
US4007452A (en) * | 1975-07-28 | 1977-02-08 | Intel Corporation | Wafer scale integration system |
US4092733A (en) * | 1976-05-07 | 1978-05-30 | Mcdonnell Douglas Corporation | Electrically alterable interconnection |
US4156926A (en) * | 1976-06-01 | 1979-05-29 | Texas Instruments Incorporated | PROM circuit board programmer |
US4354253A (en) * | 1976-12-17 | 1982-10-12 | Texas Instruments Incorporated | Bubble redundancy map storage using non-volatile semiconductor memory |
GB2000407B (en) * | 1977-06-27 | 1982-01-27 | Hughes Aircraft Co | Volatile/non-volatile logic latch circuit |
US4404647A (en) * | 1978-03-16 | 1983-09-13 | International Business Machines Corp. | Dynamic array error recovery |
US4339804A (en) * | 1979-07-05 | 1982-07-13 | Ncr Corporation | Memory system wherein individual bits may be updated |
DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
US4281398A (en) * | 1980-02-12 | 1981-07-28 | Mostek Corporation | Block redundancy for memory array |
DE3032630C2 (de) * | 1980-08-29 | 1983-12-22 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeicher aus Speicherbausteinen mit redundanten Speicherbereichen und Verfahren zu dessen Betrieb |
US4365318A (en) * | 1980-09-15 | 1982-12-21 | International Business Machines Corp. | Two speed recirculating memory system using partially good components |
US4456966A (en) * | 1981-02-26 | 1984-06-26 | International Business Machines Corporation | Memory system with flexible replacement units |
US4736373A (en) * | 1981-08-03 | 1988-04-05 | Pacific Western Systems, Inc. | Memory tester having concurrent failure data readout and memory repair analysis |
US4422161A (en) * | 1981-10-08 | 1983-12-20 | Rca Corporation | Memory array with redundant elements |
JPS58137192A (ja) * | 1981-12-29 | 1983-08-15 | Fujitsu Ltd | 半導体記憶装置 |
GB2129585B (en) * | 1982-10-29 | 1986-03-05 | Inmos Ltd | Memory system including a faulty rom array |
JPS59151398A (ja) * | 1983-02-17 | 1984-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS6238599A (ja) * | 1985-08-13 | 1987-02-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
EP0257120B1 (de) * | 1986-08-22 | 1992-06-10 | International Business Machines Corporation | Dekodierverfahren und -Schaltungsanordnung für einen redundanten CMOS-Halbleiterspeicher |
US4922451A (en) * | 1987-03-23 | 1990-05-01 | International Business Machines Corporation | Memory re-mapping in a microcomputer system |
EP0327861B1 (de) * | 1988-02-10 | 1993-03-31 | Siemens Aktiengesellschaft | Redundanzdekoder eines integrierten Halbleiterspeichers |
US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
JP3001252B2 (ja) * | 1990-11-16 | 2000-01-24 | 株式会社日立製作所 | 半導体メモリ |
JPH0831279B2 (ja) * | 1990-12-20 | 1996-03-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 冗長システム |
US5313424A (en) * | 1992-03-17 | 1994-05-17 | International Business Machines Corporation | Module level electronic redundancy |
FR2699301B1 (fr) * | 1992-12-16 | 1995-02-10 | Sgs Thomson Microelectronics | Procédé de traitement d'éléments défectueux dans une mémoire. |
US5793942A (en) * | 1996-03-26 | 1998-08-11 | Lucent Technologies Inc. | Memory chip architecture and packaging method for increased production yield |
US6073258A (en) * | 1998-02-27 | 2000-06-06 | International Business Machines Corporation | Method and device for performing two dimensional redundancy calculations on embedded memories avoiding fail data collection |
TW405092B (en) * | 1998-12-10 | 2000-09-11 | Mitac Int Corp | Automatic switching control device for DRAM |
US6567290B2 (en) * | 2000-07-05 | 2003-05-20 | Mosaic Systems, Inc. | High-speed low-power semiconductor memory architecture |
US6675319B2 (en) * | 2000-12-27 | 2004-01-06 | Han-Ping Chen | Memory access and data control |
EP1559488B1 (de) | 2004-01-29 | 2017-04-26 | PROFIL-Verbindungstechnik GmbH & Co. KG | Verfahren zur Herstellung von Hohlkörperelement sowie Folgeverbundwerkzeug zur Durchführung des Verfahrens |
US7404136B2 (en) * | 2005-07-15 | 2008-07-22 | Infineon Technologies Ag | Semiconductor memory device including a signal control device and method of operating the same |
US7739545B2 (en) * | 2006-09-13 | 2010-06-15 | International Business Machines Corporation | System and method to support use of bus spare wires in connection modules |
US8015438B2 (en) * | 2007-11-29 | 2011-09-06 | Qimonda Ag | Memory circuit |
TWI666556B (zh) * | 2018-03-27 | 2019-07-21 | 緯創資通股份有限公司 | 電子裝置及其操作方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3245049A (en) * | 1963-12-24 | 1966-04-05 | Ibm | Means for correcting bad memory bits by bit address storage |
US3331058A (en) * | 1964-12-24 | 1967-07-11 | Fairchild Camera Instr Co | Error free memory |
US3422402A (en) * | 1965-12-29 | 1969-01-14 | Ibm | Memory systems for using storage devices containing defective bits |
US3432812A (en) * | 1966-07-15 | 1969-03-11 | Ibm | Memory system |
US3560764A (en) * | 1967-05-25 | 1971-02-02 | Ibm | Pulse-powered data storage cell |
US3588830A (en) * | 1968-01-17 | 1971-06-28 | Ibm | System for using a memory having irremediable bad bits |
NL149927B (nl) * | 1968-02-19 | 1976-06-15 | Philips Nv | Woordgeorganiseerd geheugen. |
-
1972
- 1972-06-01 US US00258572A patent/US3755791A/en not_active Expired - Lifetime
-
1973
- 1973-03-21 DE DE2313917A patent/DE2313917C3/de not_active Expired
- 1973-03-26 IT IT22091/73A patent/IT981605B/it active
- 1973-04-19 FR FR7315253A patent/FR2186700B1/fr not_active Expired
- 1973-04-19 JP JP4375473A patent/JPS5522880B2/ja not_active Expired
- 1973-05-02 CA CA171,098A patent/CA1017452A/en not_active Expired
- 1973-05-02 GB GB2096173A patent/GB1425766A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US3755791A (en) | 1973-08-28 |
JPS5522880B2 (de) | 1980-06-19 |
CA1017452A (en) | 1977-09-13 |
GB1425766A (en) | 1976-02-18 |
IT981605B (it) | 1974-10-10 |
JPS4929739A (de) | 1974-03-16 |
DE2313917C3 (de) | 1981-02-05 |
FR2186700B1 (de) | 1976-05-28 |
FR2186700A1 (de) | 1974-01-11 |
DE2313917A1 (de) | 1973-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2313917C3 (de) | Speicher mit redundanten Speicherstellen | |
DE3740361C2 (de) | ||
DE3833713C2 (de) | ||
DE4128919C2 (de) | Halbleiterspeichereinrichtung und Verfahren zum Betrieb derselben | |
DE69630268T2 (de) | Datenleseschaltung einer nichtflüchtigen Halbleiterspeicheranordnung | |
DE2527486B2 (de) | Verfahren zur Prüfung bistabiler Speicherzellen | |
DE3923629A1 (de) | Halbleiterspeichergeraet | |
DE4025151A1 (de) | Halbleiterspeichereinrichtung mit flasch-schreibfunktion | |
EP0104442A2 (de) | Monolithisch integrierte digitale Halbleiterschaltung | |
DE3916784A1 (de) | Dynamische halbleiterspeichereinrichtung | |
DE4132831C2 (de) | Halbleiterspeichervorrichtung | |
DE102012104648A1 (de) | Techniken zur Verifikation einer Verlässlichkeit eines Speichers | |
DE2925925C2 (de) | Informationsspeicher | |
DE2347968C3 (de) | Assoziative Speicherzelle | |
EP0282976B1 (de) | Verfahren und Schaltungsanordnung zum parallelen Einschreiben von Daten in einen Halbleiterspeicher | |
DE4121445A1 (de) | Speicherzelle mit bipolaren transistoren und verfahren | |
DE10218272A1 (de) | Programmierbarer Festwertspeicher, Speicherzelle hierfür und zugehöriges Verfahren zum Schreiben/Lesen von Daten | |
EP0100772B1 (de) | Elektrisch programmierbare Speichermatrix | |
DE60003451T2 (de) | Wortleitungssignale einer flashspeicher bleiben überall auf dem chip verlustfrei | |
DE2855866C3 (de) | Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers | |
DE2657561C2 (de) | ||
EP0286852B1 (de) | Schaltungsanordnung und Verfahren zum Testen von Speicherzellen | |
DE19963417A1 (de) | Nichtflüchtiger ferroelektrischer Speicher | |
DE10217290B4 (de) | Verfahren zum Schreiben in einen RAM mit Spaltenlöschung | |
DE3215121C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |