DE2264752C3 - Method and arrangement for the fast and error-proof transmission of information - Google Patents

Method and arrangement for the fast and error-proof transmission of information

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DE2264752C3
DE2264752C3 DE19722264752 DE2264752A DE2264752C3 DE 2264752 C3 DE2264752 C3 DE 2264752C3 DE 19722264752 DE19722264752 DE 19722264752 DE 2264752 A DE2264752 A DE 2264752A DE 2264752 C3 DE2264752 C3 DE 2264752C3
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Description

um fehlerhafte Übertragungen unschädlich zu machen, doch ist der hierzu erforderliche Aufwand an Schaltmitteln und/oder Zeit beträchtlich und oft nicht tragbar. So bedingt beispielsweise die Verwendung fehlerkorrigierender Codes komplexe und teure Schaltungen, die erneute Übertragung der fehlerhaften Information ist im Normalfall mit relativ häufig auftretenden Übertragungsfehlern entweder sehr zeitaufwendig, so wenn der gesamte Block erneut übertragen werden muß, oder es werden umfangreiche Speicher- und Logikkreise nötig, um selektiv fehlerhafte Datenelemente erneut zu übertragen und auszubessern.to render faulty transmissions harmless, but the effort required for this is still necessary Switching means and / or time is considerable and often unacceptable. For example, it depends on the use error-correcting codes complex and expensive circuits, the retransmission of the faulty Information is usually either very high with transmission errors that occur relatively frequently time consuming, if the entire block has to be retransmitted, or it becomes large Memory and logic circuits are necessary to selectively retransmit faulty data elements and to mend.

In der deutschen Aaslegeschrift 1549535 wird ein Verfahren zur Kontrolle der Übertragung von digita- 1S len Meßwerten angegeben, das auf dem Prinzip der Paritätsprüfung beruht. Jeder Meßwert (Datenwort) enthält mehrere zusätzliche Bitstellen, die ihrerseits jeweils verschiedenen Paritätsprüfschaltungen innerhalb einer Übertragungsstrecke zugeordnet sind. Tritt ao ein Übertragungsfehler auf, so wird dies von der nächstfolgenden Paritätsprüfschaltung erkannt; damit nachfolgende Prüfschaltungen nicht wieder ansprechen, setzt diese Prüfschaltung gleichzeitig das ihr zugeordnete Paritätsbit auf dender richtigen Parität ent- a5 sprechenden Wert. In der Empfangsstation wird geprüft, ob und an welcher Stelle des Übertragungsweges Fehler aufgetreten sind; danach kann e ne erneute Übertragung dieses Meßwertes erfolgen. Dieses Verfahren erfordert somit einen beträchtlichen Aufwand an zusätzlichen Paritätsbitstellen für jedes Wort und Steuereinrichtungen zur selektiven Neuübertragung fehlerhafter Information. In der deutschen Auslegeschrift 1 110207 ist ein spezieller Fehlerspeicher vorgesehen, der Angaben über die Datenelemente enthält, die bei der Übertragung als fehlerhaft erkannt wurden. Bei der erneuten Übertragung werden mit Hilfe dieser Angaben diese fehlerhaften Datenelemente im Empfdngerspeicher selektiv ersetzt. Der Schaltungsaufwand für ein derartiges Verfahren mit Fchlerspeicher und selektiver Ersetzungseinrichtung ist beträchtlich.In the German Aaslegeschrift 1549535 a method for controlling the transmission indicated by digitalized 1 S len measured values, which is based on the principle of the parity check. Each measured value (data word) contains several additional bit positions, which in turn are assigned to different parity check circuits within a transmission link. If a transmission error occurs ao , this is recognized by the next following parity check circuit; do not respond so that subsequent test circuits again, this test circuit is simultaneously its associated parity on dender correct parity corresponds a five-speaking value. The receiving station checks whether and at what point on the transmission path errors have occurred; this measured value can then be transmitted again. This method thus requires a considerable amount of additional parity bit positions for each word and control devices for the selective retransmission of incorrect information. In the German Auslegeschrift 1 110207 a special error memory is provided which contains information about the data elements that were recognized as defective during the transmission. With the help of this information, these faulty data elements are selectively replaced in the receiver memory during the renewed transmission. The circuit complexity for such a method with a Fchler memory and selective replacement device is considerable.

Ein wesentlicher Zeitverlust ergibt sich auch, wenn bei einem Fehler die Synchronisierung zwischen Sender und Empfänger verlorengeht, beispielsweise dann, wenn sofort nach dem Auftreten eines Fehlers die Übertragung erneut eingeleitet wird. Wird andererseits aber auch nach einem Fehler die Übertragung fortgesetzt, so sprechen die Fehlerprüf kreise im Empfänger auf die fehlerhaften Paritätsanzeigen an und 5» führen damit zum Stillstand des gesamten Systems {Maschinenfehleranzeige auf der Konsole), wenn nicht im Empfänger selbst ein (teurer) Speicher vorgesehen ist, der die fehlerhaften Daten bis zur Korrektur zwischenzeitlich aufnimmt.There is also a significant loss of time if, in the event of an error, the synchronization between the transmitters and receiver is lost, for example if the Transmission is initiated again. On the other hand, the transmission will continue after an error continued, the error checking circuits in the receiver respond to the incorrect parity displays and 5 » lead to a standstill of the entire system (machine error display on the console), if an (expensive) memory is not provided in the receiver itself, which stores the erroneous data until they are corrected in the meantime records.

Die vorliegende Erfindung geht nun von den geschilderten Nachteilen des Standes der Technik aus und stellt sich die Aufgabe, ein fehlergesichertes Übertragungsverfahren anzugeben, bei dem nach Auftreten eines Fehlers keine aufwendige Fehlerbehandlungund insbesondere keine Neusynchronisation zwischen Sender und Empfänger erforderlich ist und somit keine Geschwindigkeitseinbußen bei der Übertragung auftreten und das außerdem mit geringem schaltungstechnischen Aufwand durchgeführt werden kann, ohne die Flexibilität und die Sicherheit zu beeinträchtigen. The present invention is based on the disadvantages of the prior art that have been described and has the task of specifying an error-proof transmission method in which after If an error occurs, no complex error handling and in particular, no resynchronization between transmitter and receiver is required and thus there is no loss of speed during the transfer and that with little circuitry effort can be carried out without impairing flexibility and security.

Diese Aufgabe wird durcii die im Hauptanspruch gekennzeichnete Erfindung gelöst. Weiterbildungen der Erfindung und Anordnungen zur Durchführung des Verfahrens sind in den Unteransprüchen gekennzeichnet. This object is achieved by the invention characterized in the main claim. Advanced training of the invention and arrangements for carrying out the method are characterized in the subclaims.

Die Erfindung geht von der Erkenntnis aus, daß speziell innerhalb von modernen Datenverarbeitungsanlagen die Häufigkeit von Übertragungsfehlern sehr gering ist. Unter dieser Voraussetzung kann die bisher aus Gründen der Geschwindigkeitsverringerung praktisch ausgeschlossene Methode verwendet werden, beim Auftreten eines Fehlers den gesamten Datenblock erneut zu übertragen. Bei der geringen Zahl der Fälle ergibt sich nämlich dadurch insgesamt gesehen keine ins Gewicht fallende Verlangsamung der Arbeitsgeschwindigkeit des Systems.The invention is based on the knowledge that especially within modern data processing systems the frequency of transmission errors is very low. Under this condition, the previously used for reasons of speed reduction practically excluded method be able to retransmit the entire data block if an error occurs. With the small one In the number of cases, this does not result in any significant slowdown overall the operating speed of the system.

Das erfindungsgemäße Verfahren schlägt dementsprechend vor, die zu übertragenden Daten in großen Datenblöcken zu organisieren und die Richtigkeit des übertragenen Inforrriationsblockes nur einmal am Ende der Übertragung mit Hilfe einer Mikroinstruktion zu prüfen und nicht wie bisher nach jedem übertragenen Datenelement. Während der Übertragung überwacht ein besonderer Paritätsprüfkreis ohne Eingriff des Mikroprogramms die Parität der einzelnen Datenelemente und setzt im Fehlerfall eine Verriegelungsschaltung, die am Ende der Übertragung vom Mikroprogramm abgefragt wird. Bei einem aufgetretenen Fehler wird daraufhin die Übertragung des gesamten Blockes wiederholt.The method according to the invention accordingly proposes that the data to be transmitted be in large Organize data blocks and the correctness of the transmitted information block only once on Check the end of the transfer with the help of a microinstruction and not after each transfer as before Data element. A special parity check circuit monitors the transmission without any intervention of the microprogram the parity of the individual data elements and sets an interlock circuit in the event of an error, which is queried by the microprogram at the end of the transfer. When one occurred Error, the transmission of the entire block is repeated.

Zusätzlich zum Prüfschaltkreis für die einzeln übertragenen Datenelemente ist noch ein Paritätsbitgenerator vorgesehen, der das Paritätsbit im fehlerhaft übertragenen Datenelement entsprechend der fehlerhaften Information korrigiert, ohne die Information selbst zu korrigieren.In addition to the test circuit for the individually transmitted data elements, there is also a parity bit generator provided that the parity bit in the erroneously transmitted data element corresponding to the erroneous Corrected information without correcting the information itself.

Die Einsparung einer Mikroprogramm-Paritätsprüfung für jedes einzelne Datenelement bringt unter den geschilderten Voraussetzungen eine beträchtliche Geschwindigkeitssteigerung und somit eine deutliche Entlastung der Datenübertragungskanäle. Dieser Vorteil wird durch eine nur unwesentliche Erweiterung der Schaltmittel erzielt.The saving of a microprogram parity check for each individual data element accommodates a considerable increase in speed and thus a significant one Relief of the data transmission channels. This advantage is due to an only insignificant expansion the switching means achieved.

Die Sicherheit der Übertragung ist durch das gewählte Verfahren in jedem Fall gewährleistet, ohne daß hierzu teure Spezialeinrichtungen notwendig waren. The security of the transmission is guaranteed by the selected procedure in any case, without that this expensive special equipment was necessary.

Die Vermeidung von Maschinenhalten infolge von Paritätsfehlern ist insbesondere bei der Informationsübertragung innerhalb einer Datenverarbeitungsanlage wichtig, da die Empfänger außer den Datenverkehr gleichzeitig noch andere Aufgaben wahrnehmen, und somit im Fehlerfall das gesamte System ausfallen würde.Avoiding machine stops as a result of parity errors is particularly important when transmitting information important within a data processing system, since the recipients apart from the data traffic perform other tasks at the same time, which means that the entire system will fail in the event of a fault would.

Beim erfindungsgemäßen Verfahren entfällt weiterhin die Neusynchronisierung, die notwendig wäre, wenn die Übertragung eines Datenblockes nach dem Feststellen eines Fehlers abgebrochen würde und sofort die wiederholte Übertragung des Blockes eingeleitet werden würde. Da eine derartige Neusynchronisation relativ lange Zeit in Anspruch nimmt, ergibt sich hierdurch insgesamt eine beträchtliche Zeitersparnis, da, wie oben geschildert, die Fehlerhäufigkeit sehr klein ist. Der hierzu notwendige schaltungstechnisdv: Aufwand bleibt dabei sehr gering.In the case of the method according to the invention, there is still no need for resynchronization, which would be necessary if the transmission of a data block were aborted after an error was detected, and immediately the repeated transmission of the block would be initiated. Since such a resynchronization takes a relatively long time, this results in a considerable saving of time, because, as described above, the frequency of errors is very low. The circuit technology dv required for this: The effort remains very low.

Ein Ausführungsbeispiel der Erfindung wird nun an Hand der Figur dargestellt, die eine Schaltung zur Informationsübertragung zwischen Sender und Empfanger und in der umgekehrten Richtung zeigt.An embodiment of the invention will now be illustrated with reference to the figure, which shows a circuit for Shows information transfer between sender and receiver and in the opposite direction.

Die in der Figur gezeigte Schaltung dient zur Informationsübertragung zwischen einem zentralen Baustein MSC einer Datenverarbeitungsanlage, beispielsweise einer Hauptspeieher-Steuereinheit, und einem Satellitenbaustein IOP, beispielsweise einer Ein/Ausgabegeräte-Steuereinheit. Die für die Übertragung vorgesehene Information besteht aus Halbwörtern mit jeweils zwei Bytes. Diese Bytes werden nachfolgend als rechtes Byte [R) und linkes Byte ( L) bezeichnet. Demzufolge sind auch von MSC zwei Eingangssammellcitungen vorgesehen, eine für das linke Byte L und eine für das rechte Byte R. Die zu MSC führenden Datensammelleitungen sind in der gleichen Weise angeordnet.The circuit shown in the figure serves to transmit information between a central module MSC of a data processing system, for example a main storage control unit, and a satellite module IOP, for example an input / output device control unit. The information intended for transmission consists of half-words with two bytes each. These bytes are referred to below as the right byte [R) and the left byte (L). Accordingly, two input bus lines are also provided by MSC , one for the left byte L and one for the right byte R. The data bus lines leading to the MSC are arranged in the same way.

Zu Beginn eines Ubertragungszyklus wird mittels *5 einer von IOP übertragenen /OP-Instruktion, die im InstruktionsdecodiererSl entschlüsselt wird, ein Anfragesignal an MSC generiert. Der MSC gibt daraufhin ein Signal an den IOP zurück, worauf sich dieser mit dem Sender MSC synchronisiert.At the beginning of a transmission cycle , a request signal to MSC is generated by means of an / OP instruction transmitted by the IOP , which is decrypted in the instruction decoder S1. The MSC then sends a signal back to the IOP , whereupon it synchronizes with the transmitter MSC.

Nach seiner Synchronisierung mit dem Sender generiert der Baustein IOP, also der Empfänger, aus einer entsprechenden Instruktion mit Hilfe des Instruktionsdecodiercrs 31 das Signal »Daten abrufen«. Hierdurch werden die vom Sender, also MSC, zwi- a5 schenzeitlich in die Zwischenregistcr 32 A und 32B übertragenen Daten über die Torschaltung 35 abgegeben. After it has been synchronized with the transmitter, the IOP module, that is to say the receiver, generates the “retrieve data” signal from a corresponding instruction with the aid of the instruction decoder 31. This causes the, so be- 5 a rule temporally transferred to the Zwischenregistcr 32 A and 32 B data through the gate 35 output from the transmitter MSC.

Bei einer anderen, der beschleunigten Übertragung, wird vom /OP-Programm jedoch nicht die eben beschriebene Instruktion an den Decodierer 31 abgegeben, sondern eine kombinierte Instruktion, die nach ihrer Decodierung das Signal »Anfrage und Datenabruf« generiert. In dem Augenblick, in dem die Daten aus den Zwischenspeichern den Registern 32/1 und 32B abgerufen werden, wird durch das ODER-Tor 44, das UND-Tor 45 und die Verriegelungsschaltung 46 automatisch ein Anfragcsignal an MSC erzeugt. In another, the accelerated transmission, the / OP program does not issue the instruction just described to the decoder 31, but rather a combined instruction which, after decoding, generates the "request and data retrieval" signal. At the moment in which the data are retrieved from the buffers in registers 32/1 and 32 B , an inquiry signal is automatically generated by the OR gate 44, the AND gate 45 and the interlocking circuit 46 to the MSC.

Wenn zwischenzeitlich keine Anfrage aus einer höheren Priorität vorliegt, so wird die nächste Informationsgruppe, z. B. das nächste Byte, unmittelbar anschließend dem gleichen Baustein IOP zur Verfügung gestellt. Die Beendigung der Informationsübertragung in dem angeschlossenen Baustein IOP geschieht dadurch, daß wieder nur das Signal »Daten abrufen« aus einer /O/'-lnstiuktion generiert wird.If there is no request from a higher priority in the meantime, the next information group, e.g. B. the next byte is made available immediately afterwards to the same IOP block. The termination of the information transfer in the connected IOP module is achieved by only generating the "Retrieve data" signal from an / O / 'instuction.

Neben dem hier dargestellten Informationsaustausch zwischen MSC und IOP kann in analoger Weise ein Informationsaustausch in umgekehrter Richtung, d. h. zwischen IOP und MSC stattfinden.In addition to the information exchange between MSC and IOP shown here, information can be exchanged in the opposite direction, ie between IOP and MSC , in an analogous manner.

Im folgenden wird nun die erfindungsgemäßc Behandlung Vt)H fehlerhaft übertragenen Datenblöcken beschrieben. Die Federprüfung wird im Beispiel der Schaltung nach der Figur von den beiden Paritätsprüfschalt.mgen 33A und 33B vorgenommen, die für jeden Zwischenspeicher 32/1 und 32ß vorgesehen sind. Fehleranzeigesignale, die mittels dieser Prüfschaltungen im Fehlcrfall erzeugt werden, gelangen über ein nicht näher bezeichnetes ODER-Tor und ein UND-Tor zur Verriegclungsschaltung 37, wenn die weiteren Bedingungen des genannten, nicht bezeichneten UNDTorcs erfüllt sind. Diese Bedingungen sind einmai das Auftreten der Signaiiiaiike des Antwortsignals von MSC und ein Zcittaktsignal. Wenn also ein Fehleisignal, ein Zeittaktsignal und die Flanke des Antwortsignals von MSC vorliegen, kann durch das Ausgangssignal des genannten UND-Tores die Verriegclungsschaltung 37 eingestellt werden. Damit wird angezeigt, daß der gerade übertragene Datenblock nach Beendigung der Übertragung noch einmal zu übertragen ist.The treatment Vt) H incorrectly transmitted data blocks according to the invention will now be described below. In the example of the circuit according to the figure, the spring test is carried out by the two Paritätprüfschalt.mgen 33 A and 33 B , which are provided for each buffer memory 32/1 and 32β. Error display signals, which are generated by means of these test circuits in the event of an error, reach the locking circuit 37 via an OR gate and an AND gate, which are not designated in detail, if the other conditions of the aforementioned AND gate, which is not designated, are met. These conditions are the occurrence of the signals of the response signal from MSC and a clock signal. If an incorrect signal, a clock signal and the edge of the response signal from MSC are present, the locking circuit 37 can be set by the output signal of the said AND gate. This indicates that the data block that has just been transmitted must be transmitted again after the transmission has been completed.

Gleichzeitig mit der Feststellung eines Paritätsfehlers in den Paritätsprüfschaltungen 33/4 und 33 B wird in den beiden Paritätsbitgeneratoren 34A und 34 B. die jeweils einem Zwischenspeicher zugeordnet sind, erst zu einem fehlerhaften Byte gehörige Paritätsbits erzeugt. Nach erfolgter Paritätserzeugung kann ein fehlerhaftes Byte in den nachfolgenden Schaltungen nicht mehr als fehlerhaft erkannt werden, da seine Parität, bezogen auf den zugehörigen (falschen) Informationsinhalt, richtig ist.Simultaneously with the detection of a parity error in the parity check circuits 33/4 and 33 B , parity bits associated with a faulty byte are generated in the two parity bit generators 34A and 34B, which are each assigned to a buffer. Once the parity has been generated, a faulty byte can no longer be recognized as faulty in the subsequent circuits, since its parity is correct in relation to the associated (incorrect) information content.

Wie die Figur weiter zeigt, ist eine weitere Verriegclungsschaltung 38 vorgesehen, die zur Abgabe eines die Überprüfung von MSC anzeigenden Signals dient Sämtliche genannten Vcrriegelungsschaltungcn sine mit Rückstelleingängen ausgerüstet, wobei die Rückstcllcingängc der Verriegelungsschaltungcn 37 und 3S durch das gleiche Signal beaufschlagt werden. Fernei zeigt die Figur, daß die Daten jeweils über Tore aul die Sammelleitungen zu den Bausteinen MSC odei IOP übertragen werden.As the figure further shows, a further locking circuit 38 is provided, which is used to output a signal indicating that MSC has been checked. The figure also shows that the data are transmitted to the modules MSC or IOP via ports on the bus.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (6)

1 2 zur Aufnahme der in anderen Gliedern der Ober-Patentansprüche: tragungsstrecke festgestellten Fehleranzeigesignale vorgesehen ist.1 2 to accommodate the fault display signals determined in the other members of the upper claims: transmission route. 1. Verfahren zur schnellen und fehlergesicherten Übertragung von Informationen in Blockform 51. Procedure for the fast and error-proof transmission of information in block form 5 zwischen einem Sende- und einem Empfänger- between a sender and a recipient baustein, wobei jeder Datenblock im Empfänger
mindestens eine Paritätsprüfschaltung zur Kontrolle der übertragenen Datenelemente durchläuft Die Erfindung betrifft ein Verfahren zur schnellen und dieser Paritätsprüfschaltung eine Generator- 10 und fehlergesicherten Übertragung von Information schaltung zur Erzwingung der richtigen Parität für nach dem Oberbegriff des Hauptanspruches und eine ein fehlerhaft festgestelltes Datenelement zur Anordnung zur Durchführung des Verfahrens,
nicht störenden Weitersendung zugeordnet ist, Moderne Datenverarbeitungsanlagen sind häufig insbesondere für den Datenaustausch zwischen nach dem Baukastenprinzip konzipiert, bei dem einden Bausteinen einer Datenverarbeitungsanlage, '5 zelne, relativ selbständig arbeitende Bausteine durch gekennzeichnet durch folgende Merkmale: Datenaustauschkanäle zu einem komplexen Systemmodule, with each data block in the receiver
At least one parity check circuit runs through to check the transmitted data elements. The invention relates to a method for fast and this parity check circuit a generator 10 and error-proof transmission of information circuit for enforcing the correct parity for according to the preamble of the main claim and an erroneously determined data element for the arrangement for implementation the procedure,
not disruptive retransmission is assigned, Modern data processing systems are often designed in particular for data exchange between the modular principle, in which one building blocks of a data processing system, '5 individual, relatively independently working blocks characterized by the following features: Data exchange channels to a complex system a) Setzen einer Verriegelungsschaltung (37) im vereinigt sind.a) Setting a locking circuit (37) are combined in. Empfänger beim Auftreten eines Fehlers in- Mit der sich durch die technologische EntwicklungRecipient when an error occurs in the process of technological development nerhalb eines Datenblocks; immer weiter erhöhenden Verarbeitungsgeschwin-within a data block; ever increasing processing speed b) Invertierung des Paritätsbits des fehlerhaften ao digkeit der Bausteine und der Vergrößerung ihrer Datenelements durch die Generatorschal- Anzahl in komplizierten Gesamtsystemen werden an tung (34/4, 34ß), um ein Durchlaufen der die Übertragungsgeschwindigkeiten der Datenausfalschen Information ohne Ansprechen tauschkanäle immer höhere Anforderungen gestellt, nachgeschalteter Prüfschaltungen zu ermög- Oft stellen gerade diese den eigentlichen Systempaß liehen und eine Neusynchronisation zu ver- a5 dar, dereine weitere Erhöhung der Verarbeitungsgemeiden; schwindigkeit des Gesamtsystems verhindert.b) Inversion of the parity bit of the defective ao deity of the blocks and the enlargement of their data elements by the number of generator switches in complex overall systems are required (34/4, 34ß) to allow the transmission speeds of the incorrect data to be exchanged without addressing the exchange channels Often it is precisely these test circuits that provide the actual system passport and a resynchronization to enable a further increase in processing avoidance; prevents the speed of the entire system. c) vollständige Übertragung des aus mehreren Ähnliche Probleme wie die geschilderten innerhalb Datenelementen bestehenden Datenblocks, einer Datenverarbeitungsanlage stellen sich auch in dem ein Fehler durch die Paritätsschaltung beim Datenverkehr mit entfernt gelegenen Datenfestgestellt wurde, an weitere Speicherein- 3<> endstationen oder zwischen verschiedenen Rechnern, richtungen im Empfänger; Es ist deshalb von außerordentlichem Interesse, diec) Complete transfer of the several problems similar to those described within Data elements existing data blocks, a data processing system are also present in which an error is detected by the parity circuit in data traffic with remote data to other storage 3 <> end stations or between different computers, directions in the receiver; It is therefore of extraordinary interest that d) Prüfung der Fehlerverriegelungsschaltung Übertragungskapazität der Datenkanäle durch technach vollständig übertragenem Datenblock nologische und organisatorische Maßnahme zu erhö- und Einleiten einer erneuten Übertragung hen.d) Checking the error locking circuit transmission capacity of the data channels by technach completely transferred data block to increase ecological and organizational measures and initiating retransmission. des gleichen Datenblocks, um den fehlerhaf- 35 Die Steuerung der Informationsübertragung imof the same data block to avoid the faulty 35 The control of the information transfer in the ten Datenblock im Empfangsspeicher voll- Sender und im Empfänger erfolgt heute vorzugsweiseth data block in the receiving memory full transmitter and in the receiver is now preferred ständig zu ersetzen. über Mikroprogramme. Gegenüber der rein schal-constantly replacing. via microprograms. Compared to the purely 2. Verfahren nach Anspruch 1, dadurch gc- tungsmäßigen (Hardware-)Steuerung bieten diese kennzeichnet, daß bei erneut auftretenden Feh- den Vorteil einer großen Flexibilität, da sie ohne lern unter Umständen die Übertragung des ge- 40 Schwierigkeit an verschiedene Übertragsbedingungen samten Blocks mehrfach wiederholt wird. angepaßt werden können; trotzdem bleibt der erfor-2. The method according to claim 1, thereby providing proper (hardware) control indicates that if the error occurs again the advantage of great flexibility, since it is without may learn how to transfer the 40 difficulty to different transfer conditions the entire block is repeated several times. can be customized; nevertheless the required 3. Verfahren nach Anspruch 1 und/oder 2, da- derliche Schaltungsaufwand gering. Der Nachteil der durch gekennzeichnet, daß jeweils ein Sender-und mikroprogrammierten Steuerung liegt jedoch in ei-Empfängerbaustein ein Glied einer aus mehreren nem beträchtlich höheren Zeitaufwand und damit in solcher Glieder aufgebauten Übertragungsstrecke 45 einer Verringerung der Kanalkapazitätcn.3. The method according to claim 1 and / or 2, since the circuit complexity is low. The disadvantage of the characterized in that a transmitter and a micro-programmed controller are located in the ei-receiver module a link one of several nem considerably higher expenditure of time and thus in The transmission link 45 built up by such links results in a reduction in the channel capacity. sind und daß die gespeicherten Fehleranzeigesi- So muß beispielsweise bei einer mikroprogramm-and that the stored error displays - For example, in the case of a microprogram gnale zu demjenigen Glied der Übertragungs- gesteuerten Übertragung im Empfänger für jedes an-signals to that link in the transmission-controlled transmission in the receiver for each strecke weiterübertragen werden, das eine für eine kommende Datenelement (z. B. Byte) eine besondereroute, the one for an incoming data element (e.g. byte) a special one Auslösung der Wiederholungsvorgänge geeignete Mikroinstruktion ausgeführt werden, um festzustel-Initiation of the repetition processes, suitable microinstructions are carried out in order to determine Schaltkreisstruktur besitzt. 50 len, ob das in dem Datenelement enthaltene PrüfbitCircuit structure owns. 50 len whether the check bit contained in the data element 4. Anordnung zur Durchführung der Verfahren (Paritätsbit) korrekt ist, d. h. ob die von dem System nach den Ansprüchen 1 bis 3, gekennzeichnet geforderte geradzahlige oder ungeradzahlige Parität durch mindestens ein Zwischenregister (32A, vorliegt oder ob ein Übertragungsfehler aufgetreten 32fl) zur Aufnahme der bereitgestellten Daten, ist. Diese Prüfung stellt einen erheblichen Prozentsatz durch mindestens eine Korrektur- oder Prüfschal- 55 der insgesamt für die Übertragung eines Dateneletung (33/1, 33ß), deren Ausgang mit einem Feh- ments notwendige Zeit dar.4. The arrangement for carrying out the method (parity bit) is correct, ie whether the even-numbered or odd-numbered parity required by the system according to claims 1 to 3 , is present through at least one intermediate register (32A, or whether a transmission error occurred 32fl) for receiving the provided data is. This check represents a considerable percentage of the total time required for the transmission of a data line (33/1, 33 ß), the output of which with a deficiency, through at least one correction or test switch. lerspeicher (37) verbunden ist, und durch minde- Ein weiterer wesentlicher Faktor für den notwendi-memory (37) is connected, and by min- Another essential factor for the necessary stens einen Prüfinformationsgenerator (34/1, gen Zeitaufwand beider Übertragung einer bestimm-at least one test information generator (34/1, due to the time required to transmit a certain 34ß), dessen Ausgang mit einer im Datenfluß lie- ten Nachricht/Datenmenge über einen Datenkanal34ß), the output of which is a message / data volume in the data flow via a data channel genden Torschaltung (35) verbunden ist. 60 liegt in der Anforderungs- und Synduonisierungspro-low gate circuit (35) is connected. 60 lies in the requirement and syndication pro- 5. Anordnung nach Anspruch 4, dadurch ge- zedurder beiden beteiligten Bausteine zu Beginn der kennzeichnet, daß der Fehlerspeicher (37) als Übertragung. Dieser Anteil läßt sich relativ vermin-Verriegelungsschaltung ausgebildet ist, die beim dem, wenn große Datenmengen übertragen werden, Auftreten eines Fehlers eingestellt und zu Beginn beispielsweise in Blockform mit einer Vielzahl von einer neuen Übertragung zurückgestellt wird. 65 Bytes oder Worten.5. The arrangement as claimed in claim 4, characterized in that the two components involved are initiated at the beginning of the indicates that the error memory (37) as a transmission. This portion can be relatively vermin-locking circuit is designed that when large amounts of data are transmitted, Occurrence of an error set and at the beginning, for example in block form with a large number of a new transmission is deferred. 65 bytes or words. 6. Anordnung nach Anspruch 5 zur Durchfüh- Ein schwieriges Problem stellt hierbei die Behandrung des Verfahrens nach Anspruch 2, dadurch lung fehlerhaft übertragener Nachrichten dar. Es sind gekennzeichnet, daß ein weiterer Speicher (38) zwar'Verfahren und Einrichtungen bekanntgeworden.6. Arrangement according to claim 5 for implementation A difficult problem here is the treatment of the method according to Claim 2, characterized in that incorrectly transmitted messages are characterized in that a further memory (38) has become known.
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