DE19904388A1 - Halbleiterspeichervorrichtung mit Pulldown-Funktion für unausgewählte Bitleitungen - Google Patents

Halbleiterspeichervorrichtung mit Pulldown-Funktion für unausgewählte Bitleitungen

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Abstract

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, die eine Speicherzellenanordnung (1), die eine Vielzahl von Nurlesespeicherzellen (MC¶11¶, MC¶12¶, ...), die mit einer Vielzahl von Bitleitungen (BL¶1¶, BL¶2¶, ...) verbunden sind, eine Vielzahl von Tastverstärkern, die jeweils einen ersten MOS-Transistor (213, 223, ...) enthalten, der mit einer der Bitleitungen verbunden ist, eine Referenzspannungs-Erzeugungsschaltung (3) zum Anlegen einer Referenzspannung an ein Gate des ersten MOS-Transistors, eine Bitleitungs-Auswahlschaltung (DECY) zum Erzeugen einer Vielzahl von Bitleitungs-Auswahlsignalen zum Auswählen der jeweiligen Bitleitungen, und eine Vielzahl von zweiten MOS-Transistoren (412, 422, ...) hat, von denen jeder zwischen einer der Bitleitungen und dem Masseanschluß verbunden ist. Eine Vielzahl von Invertern ist zwischen der Bitleitungs-Auswahlschaltung und den zweiten MOS-Transistoren verbunden, so daß die zweiten MOS-Transistoren durch invertierte Signale der Bitleitungs-Auswahlsignale gesteuert werden.

Description

HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterspei­ chervorrichtung, die ROM-Zellen (Read Only Memory (ROM) = Nurlesespeicher) aufweist, und insbesondere die Verbesse­ rung ihrer Lesebetriebsgeschwindigkeit.
Beschreibung des Stands der Technik
Eine Halbleiterspeichervorrichtung des Stands der Technik besteht aus einer Speicherzellenanordnung, die eine Viel­ zahl von ROM-Zellen enthält, die mit einer Vielzahl von Bitleitungen verbunden sind, einer Vielzahl von Tastver­ stärkern, von denen jeder einen MOS-Transistor enthält, der mit einer der Bitleitungen verbunden ist, einer Referenz­ spannungs-Erzeugungsschaltung zum Anlegen einer Referenz­ spannung an ein Gate des ersten MOS-Transistors und einer Bitleitungs-Auswahlschaltung zum Erzeugen einer Vielzahl von Bitleitungs-Auswahlsignalen zum Auswählen der jeweili­ gen Bitleitungen.
In der zuvor beschriebenen ROM-Vorrichtung des Stands der Technik kann jedoch die Referenzspannung aufgrund einer ka­ pazitiven Kopplung von Gate und Source (Drain) des MOS- Transistors abgesenkt werden. Im Ergebnis wird die Ge­ schwindigkeit des Lesebetriebs herabgesetzt. Dies wird spä­ ter im Detail erläutert.
ÜBERBLICK ÜBER DIE ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, die Ge­ schwindigkeitsverminderung des Lesebetriebs einer Halblei­ terspeichervorrichtung, die ROM-Zellen enthält, zu unter­ drücken bzw. zu vermeiden.
Diese Aufgabe wird durch die Halbleiterspeichervorrichtung gemäß Anspruch 1 gelöst. Demnach umfaßt die Halbleiterspei­ chervorrichtung der vorliegenden Erfindung eine Speicher­ zellenanordnung bzw. eine Speicherzellenmatrix oder -feld, die eine Vielzahl von ROM-Zellen enthält, die mit einer Vielzahl von Bitleitungen verbunden sind, eine Vielzahl von Tastverstärkern bzw. Leseverstärkern, die jeweils einen er­ sten MOS-Transistor enthalten, der mit einer der Bitleitun­ gen verbunden ist, eine Referenzsspannungs-Erzeugungs­ schaltung zum Anlegen einer Referenzspannung an ein Gate des ersten MOS-Transistors, eine Bitleitungsauswahlschal­ tung zum Erzeugen einer Vielzahl von Bitleitungsauswahlsi­ gnalen zum Auswählen der jeweiligen Bitleitungen und eine Vielzahl von zweiten MOS-Transistoren, von denen jeder zwi­ schen einer der Bitleitungen und einem Masse- bzw. Erdean­ schluß verbunden ist. Eine Vielzahl von Invertern ist zwi­ schen der Bitleitungsauswahlschaltung und den zweiten MOS- Transistoren derart verbunden, daß die zweiten MOS- Transistoren durch invertierte Signale der Bitleitungsaus­ wahlsignale gesteuert werden.
Somit ist nur eine ausgewählte Bitleitung in Bereitschaft bzw. (vor)geladen (precharged), während die anderen nicht ausgewählten Bitleitungen auf Masse bzw. Massepotential oder Erde abgesenkt bzw. gelegt werden oder auf Masse ver­ bleiben.
Vorteilhafte Weiterbildungen der vorliegenden Erfindung sind den Unteransprüchen zu entnehmen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Weitere Vorteile, vorteilhafte Weiterbildungen und Anwen­ dungsmöglichkeiten der vorliegenden Erfindung sind aus der nachfolgenden Beschreibung von bevorzugten Ausführungsfor­ men der Erfindung in Verbindung mit den beiliegenden Zeich­ nungen zu entnehmen, worin:
Fig. 1 ein Schaltungsdiagramm ist, das eine ROM-Vorrich­ tung des Stands der Technik zeigt;
Fig. 2 ein Zeitgabediagramm ist, das den Betrieb der Vorrichtung der Fig. 1 zeigt;
Fig. 3 ein Schaltungsdiagramm ist, das eine erste Ausführungsform der ROM-Vorrichtung gemäß der vorliegenden Erfindung erläutert;
Fig. 4 ein Zeitgabediagramm ist, das den Betrieb der Vorrichtung der Fig. 3 zeigt
Fig. 5 ein Schaltungsdiagramm ist, das eine zweite Ausführungsform der ROM-Vorrichtung gemäß der vorliegenden Erfindung erläutert
Fig. 6 ein Zeitgabediagramm ist, das den Betrieb der Vorrichtung der Fig. 5 zeigt; und
Fig. 7A, 7B, 7C und 7D Schaltungsdiagramme der Modifikationen der Speicherzellenanordnung der Fig. 3 und 5 sind.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Vor der Beschreibung der bevorzugten Ausführungsformen wird eine ROM-Vorrichtung des Stands der Technik mit Bezug auf die Fig. 1 und 2 erläutert.
In der Fig. 1 bezeichnet das Bezugszeichen 1 eine Spei­ cherzellenanordnung (memory cell array), bezeichnen 2-1, 2-2, . . . Tastverstärker und bezeichnet 3 eine Referenzspan­ nungs-Erzeugungsschaltung.
Die Speicherzellenanordnung 1 wird durch nicht-flüchtige Speicherzellen MC11, MC12, . . ., MC21, MC22, . . . gebildet, von denen jede eine Source, die mit einem Erdeanschluß GND ver­ bunden ist, ein Drain, das mit einer der Bitleitungen BL1, BL2, . . . verbunden ist, ein gleitendes Gate (floating gate) und ein Steuergate hat, das mit einer der Wortleitungen WL1, WL2, . . . verbunden ist. Zum Beispiel beträgt eine Schwellenspannung einer Speicherzelle 6 Volt für Daten "0" und eine Schwellenspannung für eine Speicherzelle beträgt 2 Volt für Daten "1".
Eines der X-Adreßsignale X1, X2, . . . wird durch einen Rei­ hendecoder DECX hochpegelig gemacht und deshalb wird eine der Wortleitungen WL1, WL2, . . . ausgewählt. In diesem Fall ist die Spannung an der ausgewählten Wortleitung gleich 4 Volt und die Spannung an nicht ausgewählten Wortleitungen beträgt 0 Volt. Gleichzeitig wird eines der Y-Adreßsignale Y1, Y2, . . . durch einen Spaltendecoder DECY hochpegelig ge­ macht und deshalb wird eine der Bitleitungen BL1, BL2, . . . durch die Tastverstärker 2-1, 2-2, . . . ausgewählt. Daten werden deshalb aus einer ausgewählten Speicherzelle ausge­ lesen.
Der Tastverstärker 2-1 (2-2, . . .) besteht aus einer NAND- Schaltung 211 (221, . . .) zum Empfangen des Y-Adreßsignals Y1 (Y2, . . .) und eines Vorladesignals PRC, einem P-Kanal-MOS- Transistor 212 (222, . . .), der eine Source, die mit einem Stromversorgungsanschluß VDD verbunden ist, und ein Gate hat, das mit einem Ausgangsanschluß der NAND-Schaltung 211 (221, . . .) verbunden ist, einem N-Kanal-MOS-Transistor 213, der zwischen dem Drain des P-Kanal-MOS-Transistors 212, (222, . . .) und der Bitleitung BL1 (BL2, . . .) verbunden ist, und einem Inverter 214 (224, . . .), der mit den Drains der Transistoren 212 (222, . . .) und 213 (223, . . .) zum Erzeugen eines Tastverstärker-Ausgangssignals S1 (S2, . . .) verbunden ist. Auch wird eine Referenzspannung VREF von der Referenz­ spannungs-Erzeugungsschaltung 3 an die Gates der Transisto­ ren 213, 223, . . . angelegt. Es wird darauf hingewiesen, daß das Vorladesignal PRC von einer Steuerschaltung CONT er­ zeugt wird.
Die Referenzspannungs-Erzeugungsschaltung 3 besteht aus ei­ nem P-Kanal-MOS-Transistor 301, der ein geerdetes Gate hat, und aus zwei Drain-Gate-verbundenen N-Kanal-MOS-Tranistoren 302, 303. In diesem Fall ist der EIN-Widerstandswert des P-Kanal-MOS-Transistors 301 ausreichend groß. Wenn die Schwellenspannung Vthn der N-Kanal-MOS-Transistoren 302 und 303 durch 0,7 Volt gegeben ist, beträgt die Referenzspan­ nung VREF gleich
VREF = 2 . Vthn
= 1,4 V
Der Betrieb der Vorrichtung der Fig. 1 wird nachfolgend mit Bezug auf die Fig. 2 erläutert. Hier wird angenommen, daß die Speicherzellen MC11 und MC12 die Daten "0" speichern und daß die Speicherzellen MC21 und MC22 die Daten "1" spei­ chern.
Ein Lesebetrieb für die Speicherzelle MC11 wird von dem Zeitpunkt t1 bis zum Zeitpunkt t3 ausgeführt.
Zuerst wird beim Zeitpunkt t1, um eine Vorladeoperation be­ züglich der Bitleitung BL1 durchzuführen, das Vorladesignal PRC hochpegelig (= VDD) gemacht und die Y-Adreßsignale Y1 bzw. Y2 werden hochpegelig (= VDD) ( = "high") bzw. nie­ derpegelig (= GND) (= "low") gemacht. Im Ergebnis wird die Spannung am Knoten N1 der NAND-Schaltung 211 niederpegelig bzw. niedrig, während die Spannung am Knoten N2 der NAND- Schaltung 221 auf hohem Pegel bzw. hoch bleibt. Die Transi­ storen 212 und 222 werden deshalb EIN bzw. AUS geschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 und Y2 auf einen niedrigen Pegel bzw. einen hohen Pegel gebracht. Das Daten­ tast-Erkennungssignal SASTP ist jedoch auf hohem Pegel, so daß die Transistoren 411 und 421 beide ausgeschaltet sind. In diesem Fall wird, da die Transistoren 213 und 223 in ei­ nem EIN-Zustand durch die Referenzspannung VREF (= 2Vthn) sind, die Bitleitung BL1 auf VREF-Vthn vorgeladen, während die Spannung an der Bitleitung BL2 auf niedrigem Pegel bleibt.
Nachfolgend wird beim Zeitpunkt t2, um eine Datenabtastope­ ration bezüglich der Speicherzelle MC11 durchzuführen, das X-Adreßsignal X1 auf hohen Pegel gebracht, um die Wortlei­ tung WL1 auszuwählen, während das X-Adreßsignal X2 auf niedrigem Pegel verbleibt. In diesem Fall bleibt, da die Speicherzelle MC11 die Daten "0" speichert, die Speicher­ zelle MC11 in dem AUS-Zustand derart, daß die Spannungen an den Bitleitungen BL1 und BL2 auf hohem Pegel (= VREF-Vthn) bzw. niedrigem Pegel verbleiben. Im Ergebnis weist das Tastverstärker-Ausgangssignal S1 einen niedrigen Pegel (= Daten "0") auf.
Ein Lesebetrieb für die Speicherzelle MC12 wird nachfolgend vom Zeitpunkt t3 bis zum Zeitpunkt t5 ausgeführt.
Beim Zeitpunkt t3 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL2 durchzuführen, das Vorladesignal PRC auf hohen Pegel gebracht (= VDD) und die Y-Adreßsignale Y1 und Y2 werden auf niedrigen Pegel (= GND) bzw. hohen Pegel (= VDD) gebracht. Im Ergebnis wird die Spannung am Knoten N2 der NAND-Schaltung 221 niedrig, während die Spannung am Knoten N1 der NAND-Schaltung 211 hoch bleibt. Die Transi­ storen 212 und 222 werden deshalb ausgeschaltet bzw. einge­ schaltet. Es wird darauf hingewiesen, daß alle Speicherzel­ len durch niedrige X-Adreßsignale X1 und X2 ausgeschaltet werden. In diesem Fall ist, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Bezugsspannung VREF (= 2Vthn), sind, die Bitleitung BL2 auf VREF-Vthn vorgeladen, während die Spannung an der Bitleitung BL1 hochpegelig (= VREF-Vthn) bleibt.
Als nächstes wird beim Zeitpunkt t4, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC12 auszuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL1 auszuwählen, während das X-Adreßsignal X2 auf niedrigem Pegel verbleibt. In diesem Fall verbleibt, da die Speicher­ zelle MC12 die Daten "0" speichert, die Speicherzelle MC12 in einem AUS-Zustand, so daß die Spannungen an den Bitlei­ tungen BL1 und BL2 hoch (= VREF-Vthn) bleiben. Im Ergebnis ist das Tastverstärker-Ausgangssignal S2 niederpegelig (= Daten "0").
Als nächstes wird ein Lesebetrieb der Speicherzelle MC21 von dem Zeitpunkt t5 bis zum Zeitpunkt t7 ausgeführt.
Zum Zeitpunkt t5 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL1 auszuführen, das Vorladesignal PRC auf hohen Pegel (= VDD) gebracht und die Y-Adreßsignale Y1 und Y2 werden auf hohen Pegel (= VDD) bzw. niedrigen Pegel (= GND) gebracht. Im Ergebnis wird die Spannung am Knoten N1 der NAND-Schaltung 211 niedrig, wohingegen die Spannung am Knoten N2 der NAND-Schaltung 221 hoch bleibt. Die Transi­ storen 212 und 222 werden deshalb eingeschaltet bzw. ausge­ schaltet. Es wird darauf hingewiesen, daß alle Speicherzel­ len durch die niedrigen bzw. niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. Die Transistoren 213 und 223 sind in einem EIN-Zustand durch die Bezugsspannung VREF (= 2Vthn). In diesem Fall verbleiben die Spannungen an den Bitleitungen BL1 und BL2 auf VREF-Vthn.
Als nächstes wird beim Zeitpunkt t6, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC21 auszuführen, das X- Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL2 auszuwählen, während das X-Adreßsignal X1 auf niedrigem Pe­ gel verbleibt. In diesem Fall wird, da die Speicherzelle MC21 die Daten "1" speichert, die Speicherzelle MC21 einge­ schaltet, so daß die Spannung an der Bitleitung BL1 niedrig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal S1 einen hohen Pegel auf (= Daten "1").
In dem zuvor erwähnten Zustand ist, da die Speicherzelle MC22 auch die Daten "1" speichert, die Speicherzelle MC22 auch eingeschaltet, so daß die Spannung an der Bitleitung BL2 auch niedrig wird. D. h., daß, wenn die Spannungen an den Bitleitungen BL1 und BL2 gleichzeitig abgesenkt werden, die Referenzspannung VREF aufgrund der kapazitiven Kopplung von Gate und Source (Drain) von jedem der Transistoren 213 und 223, wie in der Fig. 1 durch C1 und C2 angegeben ist, auch abnimmt.
Es wird darauf hingewiesen, daß die Referenzspannung VREF um so niedriger wird, je größer die Anzahl der Bitleitungen wird, deren Spannungen gleichzeitig abgesenkt werden. Nach dem Absenken der Referenzspannung VREF steigt die Referenz­ spannung VREF allmählich an, wie in der Fig. 2 angegeben ist, da der EIN-Widerstand des Transistors 301 relativ groß ist.
Ein Lesebetrieb der Speicherzelle MC22 wird als nächstes vom Zeitpunkt t7 zum Zeitpunkt t9 ausgeführt.
Zum Zeitpunkt t7 wird, um einen Vorladebetrieb der Bitlei­ tung BL2 durchzuführen, das Vorladesignal PRC auf hohen Pe­ gel gebracht (= VDD) und die Y-Adreßsignale Y1 und Y2 wer­ den auf niedrigen Pegel (= GND) bzw. hohen Pegel (= VDD) ge­ bracht. Im Ergebnis wird die Spannung am Knoten N2 der NAND-Schaltung 221 niedrig, während die Spannung am Knoten N1 der NAND-Schaltung 211 hoch bleibt. Die Transistoren 212 und 222 werden deshalb ausgeschaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet wer­ den. In diesem Fall wird, da die Transistoren 213 und 223 in einem unvollständigen EIN-Zustand durch die niedrige Re­ ferenzspannung VREF sind, die Bitleitung BL2 allmählich auf VREF-Vthn vorgeladen, während die Spannung an der Bitlei­ tung BL1 niedrig bleibt.
Als nächstes wird beim Zeitpunkt t8, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC22 durchzuführen, das X-Adreßsignal X2 auf hohen Pegel gebracht, um die Wortlei­ tung WL2 auszuwählen, während das X-Adreßsignal X1 niedrig bleibt. In diesem Fall wird, da die Speicherzelle MC22 die Daten "1" speichert, die Speicherzelle MC22 eingeschaltet, so daß die Spannung an der Bitleitung BL2 niedrig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal 52 einen hohen Pegel (= Daten "1") auf.
In dem zuvor erwähnten Zustand, in dem die Referenzspannung VREF niedriger als 2.Vthn ist, wird, wenn eine Speicherzel­ le, die die Daten "1" speichert, ausgelesen werden soll, die Geschwindigkeit des Lesebetriebs für diese Speicherzel­ le abgesenkt, da der EIN-Widerstand des Transistors 213 (223) hoch ist, so daß die Spannung an dem vorgeladenen Eingang des Inverters 214 (224) nur schwer bzw. kaum oder nur langsam abfällt.
In der Vorrichtung der Fig. 1 wird somit die Spannung VREF kleiner, wodurch die Geschwindigkeit des Lesebetriebs nied­ riger wird.
In der Fig. 3, die eine erste Ausführungsform der vorlie­ genden Erfindung wiedergibt, ist eine Herunterziehschaltung 4 den Elementen der Fig. 1 hinzugefügt. D. h., daß die Her­ unterziehschaltung 4 oder Pulldown-Schaltung durch N-Kanal- MOS-Transistoren 411, 421, . . . aufgebaut ist. Jeder der Transistoren 411, 421, . . . hat ein Drain, das mit den ent­ sprechenden Bitleitungen BL1, BL2. . . verbunden ist, eine Source, die mit dem Masseanschluß GND verbunden ist, und ein Gate zum Empfangen des jeweiligen Y-Adreßsignals Y1, Y2, . . . über Inverter 412, 422, . . ..
Der Betrieb der Vorrichtung der Fig. 3 wird als nächstes unter Bezugnahme auf die Fig. 4 erläutert. Hier wird ange­ nommen, daß die Speicherzellen MC11 und MC12 Daten "0" spei­ chern und daß die Speicherzellen MC21 und MC22 Daten "1" speichern.
Ein Lesebetrieb für die Speicherzelle MC11 wird vom Zeit­ punkt t1 bis zum Zeitpunkt t3 ausgeführt (vgl. Fig. 4). Zuerst wird beim Zeitpunkt t1, um einen Vorladebetrieb be­ züglich der Bitleitung BL1 auszuführen, das Vorladesignal PRC auf hohen Pegel (= VDD) gebracht und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (= VDD) bzw. niederpegelig (= GND) gemacht. Im Ergebnis wird die Spannung am Knoten N1 der NAND-Schaltung 211 niedrig, während die Spannung am Knoten N2 der NAND-Schaltung 221 hoch bleibt. Die Transi­ storen 212 und 222 werden deshalb eingeschaltet bzw. ausge­ schaltet. Es wird darauf hingewiesen, daß alle Speicherzel­ len durch die niederpegeligen X-Adreßsignale X1 und X2 aus­ geschaltet werden. Andererseits werden die Signale Y1 und Y2 niederpegelig bzw. hochpegelig gemacht, so daß die Tran­ sistoren 411 und 421 ausgeschaltet bzw. eingeschaltet wer­ den. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung VREF (= 2Vthn) sind, die Bitleitung BL1 auf VREF-Vthn vorgeladen, während die Spannung an der Bitleitung BL2 niedrig bleibt.
Als nächstes wird beim Zeitpunkt t2, um einen Datenabtast­ betrieb bzw. Datenlesebetrieb bezüglich der Speicherzelle MC11 durchzuführen, daß X-Adreßsignal X1 hochpegelig ge­ macht, um die Wortleitung WL1 auszuwählen, während das X- Adreßsignal X2 auf niedrigem Pegel bleibt. In diesem Fall bleibt, da die Speicherzelle MC11 die Daten "0" speichert, die Speicherzelle MC11 im AUS-Zustand, so daß die Spannung an der Bitleitung BL1 bzw. BL2 hochpegelig (= VREF - Vtnn) bzw. niederpegelig bleibt. Im Ergebnis weist das Tastver­ stärker-Ausgangssignal S1 einen niedrigen Pegel auf (= Da­ ten "0").
Ein Lesebetrieb der Speicherzelle MC12 wird als nächstes vom Zeitpunkt t3 bis zum Zeitpunkt t5 ausgeführt.
Beim Zeitpunkt t3 werden, um einen Vorladebetrieb bezüglich der Bitleitung BL2 durchzuführen, das Vorladesignal PRC hochpegelig (= VDD) und die Y-Adreßsignale Y1 und Y2 werden niederpegelig (= GND) bzw. hochpegelig (= VDD) gemacht. Im Ergebnis wird die Spannung am Knoten N2 der NAND-Schaltung 221 niederpegelig, während die Spannung an dem Knoten N1 der NAND-Schaltung 211 hochpegelig verbleibt. Die Transi­ storen 212 und 222 werden deshalb ausgeschaltet bzw. einge­ schaltet. Es wird darauf hingewiesen, daß alle Speicherzel­ len durch die niederpegeligen X-Adreßsignale X1 und X2 aus­ geschaltet werden. Andererseits werden die Signale Y1 und Y2 hochpegelig bzw. niederpegelig gemacht, so daß die Tran­ sistoren 411 und 421 eingeschaltet bzw. ausgeschaltet wer­ den. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung VREE (= 2Vthn) sind, die Bitleitung BL2 auf VREF-Vthn vorgeladen, während die Spannung an der Bitleitung BL1 niedrig bleibt.
Als nächstes wird beim Zeitpunkt t4, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC12 durchzuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL1 auszuwählen, während das X-Adreßsignal X2 niederpegelig bleibt. In diesem Fall bleibt, da die Speicherzelle MC12 die Daten "0" speichert, die Speicherzelle MC12 im AUS- Zustand, so daß die Spannungen an den Bitleitungen BL1 und BL2 auf niedrigem bzw. hohem Pegel (= VREF-Vthn) verblei­ ben. Im Ergebnis weist das Tastverstärker-Ausgangssignal 52 niedrigen Pegel auf (= Daten "0").
Ein Lesebetrieb der Speicherzelle MC21 wird als nächstes vom Zeitpunkt t5 bis zum Zeitpunkt t7 ausgeführt.
Beim Zeitpunkt t5 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL1 auszuführen, das Vorladesignal PRC hochpegelig gemacht (= VDD) und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (= VDD) bzw. niederpegelig (= GND) gemacht. Im Ergebnis wird die Spannung am Knoten N1 der NAND-Schaltung 211 niedrig, während die Spannung am Knoten N2 der NAND-Schaltung 221 hoch bleibt. Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet wer­ den. Andererseits werden die Signale Y1 bzw. Y2 niederpege­ lig bzw. hochpegelig gemacht, so daß die Transistoren 411 und 421 ausgeschaltet bzw. eingeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN- Zustand durch die Referenzspannung (VREF = 2Vthn) sind, die Bitleitung BL1 auf VREF-Vthn vorgeladen, während die Span­ nung an der Bitleitung BL2 niedrig bleibt.
Als nächstes wird beim Zeitpunkt t6, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC21 auszuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL2 auszuwählen, während das X-Adreßsignal X1 niederpegelig bleibt. In diesem Fall wird, da die Speicherzelle MC21 die Daten "1" speichert, die Speicherzelle MC21 eingeschaltet, so daß die Spannung an der Bitleitung BL1 niedrig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal 51 einen hohen Pegel auf (= Daten "1").
In dem zuvor erwähnten Zustand wird, da die Speicherzelle MC22 auch die Daten "1" speichert, die Speicherzelle MC22 auch eingeschaltet. In diesem Fall, wird die Spannung an der Bitleitung BL2 jedoch bereits niederpegelig.
Auch wenn die Spannung an der Bitleitung BL1 absinkt, sinkt deshalb die Referenzspannung VREF aufgrund der kapazitiven Kopplung von Gate und Source (Drain) jedes der Transistoren 213 und 223 nicht ab.
Einen Lesebetrieb der Speicherzelle MC22 wird nachfolgend vom Zeitpunkt t7 bis zum Zeitpunkt t9 ausgeführt.
Beim Zeitpunkt t7 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL2 auszuführen, das Vorladesignal PRC hochpegelig gemacht (= VDD) und die Y-Adreßsignale Y1 und Y2 werden niederpegelig (= GND) und hochpegelig (= VDD) ge­ macht. Im Ergebnis wird die Spannung am Knoten N2 der NAND- Schaltung 221 niederpegelig, während die Spannung am Knoten N1 der NAND-Schaltung 211 hochpegelig bleibt. Die Transi­ storen 212 und 222 werden deshalb aus- bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet wer­ den. Andererseits werden die Signale Y1 bzw. Y2 hochpegelig bzw. niederpegelig gemacht, so daß die Transistoren 411 bzw. 421 eingeschaltet bzw. ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem Ein- Zustand durch die Referenzspannung VREF (= 2Vthn) sind, die Bitleitung BL2 auf VREF-Vthn vorgeladen, während die Span­ nung an der Bitleitung BL1 niedrig bleibt.
Als nächstes wird beim Zeitpunkt t8, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC22 durchzuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL2 auszuwählen, während das X-Adreßsignal X1 niederpegelig bleibt. In diesem Fall wird, da die Speicherzelle MC22 die Daten "1" speichert, die Speicherzelle MC22 ausgeschaltet, so daß die Spannung an der Bitleitung BL2 niederpegelig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal S2 einen hohen Pegel auf (= Daten "1").
In der zuvor beschriebenen Ausführungsform wird während ei­ ner Vorlade-Zeitdauer nur eine ausgewählte Bitleitung vor­ geladen, während die Spannungen an nicht ausgewählten Bit­ leitungen auf niedrigem Pegel (= GND) verbleiben. Im Ergeb­ nis tritt, auch wenn die Spannung an der ausgewählten Bit­ leitung von hohem Pegel auf niedrigen Pegel zu Beginn einer Datenabtastzeitdauer fällt, die Reduzierung der Referenz­ spannung VREF aufgrund der kapazitiven Kopplung der Transi­ storen 213, 223, . . . nicht bzw. kaum auf, da sich die Span­ nungen an allen anderen nicht ausgewählten Bitleitungen nicht ändern. Die Reduzierung der Geschwindigkeit des Lese­ betriebs kann somit unterdrückt bzw. vermieden werden. In der Fig. 5, die eine zweite Ausführungsform der vorlie­ genden Erfindung wiedergibt, ist die Herunterziehschaltung 4 in eine Herunterziehschaltung 4' abgeändert, in der NOR- Schaltungen 413, 423, . . . hinzugefügt sind, um ein Daten­ tast-Erkennungssignal SASTP zu empfangen.
Das Datentast-Erkennungssignal SASTP wird durch eine Daten­ tast-Erkennungssignal-Erzeugungsschaltung 5 erzeugt, die durch eine Verzögerungsschaltung 501 und eine ODER- Schaltung 502 gebildet wird. Die Verzögerungsschaltung 501 hat eine Verzögerungszeit τ, die lang genug ist, daß eine Übertragung von Daten von einer ausgewählten Speicherzelle zu einer entsprechenden Bitleitung abgeschlossen werden kann. In diesem Fall ist die Verzögerungszeit τ kleiner als eine Datenabtastzeitdauer. Die ODER-Schaltung 502 führt ei­ ne ODER-Logikverknüpfung bezüglich des Vorladesignals PRC und eines Signals PRC' von der Verzögerungsschaltung 501 aus, um ein Datentast-Erkennungssignal SASTP zu erzeugen. Es wird darauf hingewiesen, daß das Datentast-Erkennungs­ signal SASTP dazu dient, im wesentlichen eine Datenab­ tastdauer anzuhalten bzw. zu stoppen.
Der Betrieb der Vorrichtung der Fig. 5 wird nachfolgend mit Bezug auf die Fig. 6 erläutert. Hier wird davon ausge­ gangen, daß die Speicherzellen MC11 und MC12 die Daten "0" speichern und daß die Speicherzellen MC21 und MC22 die Daten "1" speichern.
Wie in der Fig. 6 gezeigt ist, verzögert die Verzögerungs­ schaltung 501 das Vorladesignal PRC um die Verzögerungszeit τ, um das Signal PRC' zu erzeugen. Die ODER-Schaltung 502 erzeugt das Datentast-Erkennungssignal SASTP, das zu den Zeitpunkten t2', t4', t6', t8', . . . abfällt und zu den Zeit­ punkten t3, t5, t7, t9, . . . ansteigt.
Ein Lesebetrieb der Speicherzelle MC11 wird vom Zeitpunkt t1 bis zum Zeitpunkt t2' ausgeführt.
Zuerst wird beim Zeitpunkt t1, um einen Vorladebetrieb be­ züglich der Bitleitung BL1 durchzuführen, das Vorladesignal PRC hochpegelig gemacht (= VDD) und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (= VDD) bzw. niederpegelig (= GND) gemacht. Im Ergebnis wird die Spannung am Knoten N1 der NAND-Schaltung 211 niederpegelig, während die Spannung an dem Knoten N2 der NAND-Schaltung 221 hochpegelig bleibt. Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 und Y2 niederpegelig bzw. hochpegelig gemacht. Das Daten­ tast-Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 beide ausgeschaltet werden. In diesem Fall, da die Transistoren 213 und 223 in einem EIN- Zustand durch die Referenzspannung (VREF = 2Vthn) sind, wird die Bitleitung BL1 auf VREF-Vthn vorgeladen, während die Spannung an der Bitleitung BL2 niederpegelig bleibt.
Als nächstes beim Zeitpunkt t2 wird, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC11 durchzuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL1 auszuwählen, während das X-Adreßsignal X2 niederpegelig verbleibt. In diesem Fall verbleibt, da die Speicherzelle MC11 die Daten "0" speichert, die Speicherzelle MC11 in dem AUS-Zustand, so daß die Spannungen an den Bitleitungen BL1 und BL2 hochpegelig (= VREF-Vthn) bZW. niederpegelig bleiben. Im Ergebnis weist das Tastverstärker-Ausgangssignal S1 ei­ nen niedrigen Pegel (= Daten "0") auf.
Zum Zeitpunkt t2' wird dann, da das Datentast-Erkennungs­ signal SASTP auf die Bedingung hin abfällt, daß das Y- Adreßsignal Y1 hochpegelig ist, das Signal Y1' der NOR- Schaltung 413 hochpegelig, so daß der Transistor 411 einge­ schaltet wird, um die Bitleitung BL1 zu entladen. Die Da­ tenabtastdauer für die Speicherzelle MC11 wird somit im we­ sentlichen vervollständigt, bevor die nächste Vorladedauer beim Zeitpunkt t3 startet.
Ein Lesebetrieb für die Speicherzelle MC12 wird als näch­ stes vom Zeitpunkt t3 zum Zeitpunkt t4' ausgeführt.
Beim Zeitpunkt t3 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL2 durchzuführen, das Vorladesignal PRC hochpegelig (= VDD) gemacht und die Y-Adreßsignale Y1 und Y2 werden niederpegelig (= GND) bzw. hochpegelig (= VDD) gemacht. Im Ergebnis wird die Spannung am Knoten N2 der NAND-Schaltung 221 niederpegelig, während die Spannung an dem Knoten N1 der NAND-Schaltung 211 hochpegelig verbleibt. Die Transistoren 212 und 222 werden deshalb ausgeschaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 bzw. Y2 hochpegelig bzw. niederpegelig gemacht. Das Daten­ tast-Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 beide ausgeschaltet werden. In diesem Fall, da die Transistoren 213 und 223 in einem EIN- Zustand durch die Referenzspannung VREF (= 2Vthn) sind, wird die Bitleitung BL2 auf VREF-Vthn vorgeladen, während die Spannung an der Bitleitung BL1 niederpegelig bleibt.
Als nächstes wird beim Zeitpunkt t4, um eine Datenabtastbe­ trieb bezüglich der Speicherzelle MC12 durchzuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL1 auszuwählen, während das X-Adreßsignal X2 niederpegelig bleibt. In diesem Fall bleibt, da die Speicherzelle MC12 die Daten "0" speichert, die Speicherzelle MC12 in dem AUS- Zustand, so daß die Spannungen an den Bitleitungen BL1 und BL2 niederpegelig bzw. hochpegelig (= VREF-Vthn) bleiben. Im Ergebnis weist das Tastverstärker-Ausgangssignal 52 den niedrigen Pegel (= Daten "0") auf.
Als nächstes wird beim Zeitpunkt t4', da das Datentast- Erkennungssignal SASTP auf die Bedingung hin fällt, daß das Y-Adreßsignal Y2 hochpegelig ist, das Signal Y2' der NOR- Schaltung 423 hochpegelig gemacht, so daß der Transistor 421 eingeschaltet wird, um die Bitleitung BL2 zu entladen. Die Datenabtastdauer für die Speicherzelle MC12 wird somit im wesentlichen abgeschlossen, bevor die nächste Vorlade­ dauer beim Zeitpunkt t5 anfängt.
Ein Lesebetrieb für die Speicherzelle MC21 wird als näch­ stes vom Zeitpunkt t5 bis zum Zeitpunkt t6' ausgeführt.
Beim Zeitpunkt t5 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL1 durchzuführen, das Vorladesignal PRC hochpegelig (= VDD) gemacht und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (= VDD) bzw. niederpegelig (= GND) ge­ macht. Im Ergebnis wird die Spannung am Knoten N1 der NAND- Schaltung 211 niederpegelig, während die Spannung an dem Knoten N2 der NAND-Schaltung 221 hochpegelig bleibt. Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Spei­ cherzellen durch X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 bzw. Y2 nie­ derpegelig bzw. hochpegelig gemacht. Das Datentast- Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN- Zustand durch die Referenzspannung VREF (= 2Vthn) sind, die Bitleitung BL1 auf VREF-Vthn vorgeladen, während die Span­ nung an der Bitleitung BL2 niederpegelig bleibt.
Als nächstes wird beim Zeitpunkt t6, um einen Datenabtast­ betrieb bezüglich der Speicherzelle MC21 auszuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL2 auszuwählen, während das X-Adreßsignal X1 niederpegelig verbleibt. In diesem Fall wird, da die Speicherzelle MC21 die Daten "1" speichert, die Speicherzelle MC21 eingeschal­ tet, so daß die Spannung an der Bitleitung BL1 niederpege­ lig wird. Im Ergebnis weist das Tastverstärker- Ausgangssignal S1 einen hohen Pegel (= Daten "1") auf.
Als nächstes wird beim Zeitpunkt t6', da das Datentast- Erkennungssignal SASTP auf die Bedingung hin fällt, daß das Y-Adreßsignal Y2 hochpegelig ist, das Signal Y2' der NOR- Schaltung 413 hochpegelig gemacht, so daß der Transistor 411 eingeschaltet wird, um die Bitleitung BL1 zu entladen. Die Datenabtastdauer für die Speicherzelle MC21 wird im we­ sentlichen abgeschlossen, bevor die nächste Aufladedauer beim Zeitpunkt t7 startet.
In dem zuvor erwähnten Zustand wird, da die Speicherzelle MC22 auch die Daten "1" speichert, die Speicherzelle MC22 eingeschaltet. In diesem Fall wird die Spannung an der Bit­ leitung BL2 jedoch bereits niederpegelig. Auch wenn die Spannung an der Bitleitung BL1 abnimmt, wird jedoch die Re­ ferenzspannung VREF nicht aufgrund der kapazitiven Kopplung des Gate und der Source (Drain) jedes der Transistoren 213 und 223 abgesenkt.
Ein Lesebetrieb der Speicherzelle MC22 wird als nächstes vom Zeitpunkt t7 bis zum Zeitpunkt t8' ausgeführt.
Beim Zeitpunkt t7, damit ein Vorladebetrieb bezüglich der Bitleitung BL2 durchgeführt werden kann, wird das Vorlade­ signal PRC hochpegelig (= VDD) und werden die Y- Adreßsignale Y1 und Y2 niederpegelig (= GND) bzw. hochpege­ lig (= VDD) gemacht. Im Ergebnis wird die Spannung beim Knoten N2 der NAND-Schaltung 221 niederpegelig, während die Spannung am Knoten N1 der NAND-Schaltung 211 hochpegelig bleibt. Die Transistoren 212 und 222 werden deshalb ausge­ schaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Si­ gnale Y1 und Y2 hochpegelig bzw. niederpegelig gemacht. Das Datentast-Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 beide ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung VREF (= 2Vthn) sind, die Bitleitung BL2 auf VREF-Vthn vorgeladen, während die Spannung an der Bitleitung BL1 niederpegelig verbleibt.
Als nächstes wird beim Zeitpunkt t8, um einen Datenabtast­ betrieb der Speicherzelle MC22 durchzuführen, das X- Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL2 auszuwählen, während das X-Adreßsignal X1 niederpegelig verbleibt. In diesem Fall wird, da die Speicherzelle MC22 die Daten "1" speichert, die Speicherzelle MC22 eingeschal­ tet, so daß die Spannung an der Bitleitung BL2 niederpege­ lig wird. Im Ergebnis wird das Tastverstärker-Ausgangs­ signal 52 hochpegelig (= Daten "1").
Als nächstes wird beim Zeitpunkt t8', da das Datentast- Erkennungssignal SASTP auf die Bedingung hin abfällt, daß das Y-Adreßsignal Y2 hochpegelig ist, das Signal Y2' der NOR-Schaltung 423 hochpegelig gemacht, so daß der Transi­ stor 421 eingeschaltet wird, um die Bitleitung BL2 zu ent­ laden. Die Datenabtastdauer der Speicherzelle MC22 ist so­ mit im wesentlichen abgeschlossen, bevor die nächste Vorla­ dedauer beim Zeitpunkt t9 anfängt.
In der zuvor beschriebenen zweiten Ausführungsform wird während einer Vorladezeitdauer nur eine ausgewählte Bitlei­ tung vorgeladen, während die Spannungen an nicht ausgewähl­ ten Bitleitungen niederpegelig verbleiben (= GND). Zudem wird an dem Ende der Datenabtastzeitdauer, bevor die näch­ ste Vorladezeitdauer anfängt, die Spannung an der ausge­ wählten Bitleitung niederpegelig. Im Ergebnis tritt, auch wenn die Spannung an der ausgewählten Bitleitung von einem hohen Pegel auf einen niedrigen Pegel zu Anfang einer Da­ tenabtastzeitdauer fällt, die Reduzierung der Referenzspan­ nung VREF aufgrund der kapazitiven Kopplung der Transistoren 213, 223, . . . kaum oder nicht auf, da sich die Spannungen an allen anderen unausgewählten Bitleitungen nicht ändern. Die Reduzierung der Geschwindigkeit des Lesebetriebs kann somit unterdrückt bzw. vermieden werden.
In den Fig. 3 und 5 kann die Speicherzellenanordnung 1 durch Masken-ROM-Zellen aufgebaut sein. Z. B., wie in der Fig. 7A gezeigt ist, entsprechen die Daten "0" oder "1" einer Speicherzelle dem Vorhandensein oder Fehlen eines Transistors vom Anreicherungstyp. Wie in der Fig. 7B ge­ zeigt ist, entsprechen die Daten "0" oder "1" der niedrigen Schwellenwertspannung oder hohen Schwellenwertspannung ei­ nes Transistors. Weiterhin, wie in der Fig. 7C dargestellt ist, entsprechen die Daten "0" oder "1" einem Transistor vom Verarmungstyp oder Anreicherungstyp. Weiterhin, wie in der Fig. 7D gezeigt ist, entsprechen die Daten "0" oder "1" dem Vorhandensein oder Fehlen eines Kontaktfensters (Durchgangslochs), das einen Transistor mit einer Bitlei­ tung verbindet.
Wie zuvor erläutert wurde, kann gemäß der vorliegenden Er­ findung die Reduzierung der Geschwindigkeit des Lesebe­ triebs verhindert werden, da die Referenzspannung, die den Tastverstärkern zugeführt wird, nicht bzw. kaum abnimmt.

Claims (9)

1. Halbleiterspeichervorrichtung, die aufweist:
erste und zweite Spannungsversorgungsanschlüsse (VDD, GND);
eine Vielzahl von Bitleitungen (BL1, BL2, . . .);
eine Speicherzellenanordnung (1), die eine Vielzahl von Nurlesezellen bzw. ROM-Zellen (MC11, MC12, . . .) aufweist, die mit den Bitleitungen verbunden sind;
eine Vielzahl von Tastverstärkern (2-1, 2-2, . . .), die mit dem ersten Spannungsversorgungsanschluß verbunden sind, wo­ bei jeder der Tastverstärker einen ersten MOS-Transistor (213, 223, . . .) aufweist, der mit einer der Bitleitungen verbunden ist;
eine Referenzspannungs-Erzeugungsschaltung (3) zum Erzeugen einer Referenzspannung (VREF) und zum Anlegen der Referenz­ spannung an ein Gate des ersten MOS-Transistors;
eine Bitleitungsauswahlschaltung (DECY), die mit den Tastverstärkern verbunden ist, zum Erzeugen einer Vielzahl von Bitleitungs-Auswahlsignalen (Y1, Y2, . . .) zum Auswählen der jeweiligen Bitleitungen;
eine Vielzahl von zweiten MOS-Transistoren (411, 421, . . .), von denen jeder zwischen einer der Bitleitungen und dem zweiten Spannungsversorgungsanschluß verbunden ist; und
eine Vielzahl von Invertern (412, 422, . . .), von denen jeder zwischen der Bitleitungs-Auswahlschaltung und einem der zweiten MOS-Transistoren derart verbunden ist, daß die zweiten MOS-Transistoren durch invertierte Signale der Bit­ leitungs-Auswahlsignale gesteuert werden.
2. Vorrichtung nach Anspruch 1, die weiterhin aufweist:
eine Datentast-Erkennungssignal-Erzeugungsschaltung (5) zum Erzeugen eines Datentast-Erkennungssignals; und
eine Vielzahl von NOR-Schaltungen (413, 423, . . .), von de­ nen jede einen ersten Eingang, der mit einem der Inverter verbunden ist, einen zweiten Eingang, der mit der Daten­ tast-Erkennungssignal-Erzeugungsschaltung verbunden ist, und einen Ausgang hat, der mit einem der zweiten MOS- Transistoren verbunden ist.
3. Vorrichtung nach Anspruch 2, die weiterhin aufweist:
eine Steuerschaltung (CONT), die mit den Tastverstärkern verbunden ist, zum Erzeugen eines Vorladesignals zum Vorla­ den der Bitleitungen;
eine Verzögerungsschaltung (501), die mit der Steuerschal­ tung verbunden ist, zum Verzögern des Vorladesignals; und
eine ODER-Schaltung (502), die mit der Steuerschaltung und der Verzögerungsschaltung verbunden ist, zum Erzeugen des Datentast-Erkennungssignals.
4. Vorrichtung nach Anspruch 1, worin die ersten und zwei­ ten MOS-Transistoren vom N-Kanaltyp sind.
5. Vorrichtung nach Anspruch 2, worin jeder der Tastver­ stärker aufweist:
eine NAND-Schaltung (211, 221, . . .), die mit der Bitlei­ tungs-Auswahlschaltung und der Steuerschaltung verbunden ist, zum Empfangen eines der Bitleitungs-Auswahlsignale und des Vorladesignals und zum Erzeugen eines Ausgangssignals;
einen dritten MOS-Transistor (212, 222, . . .), der zwischen dem ersten Spannungsversorgungsanschluß und dem ersten MOS- Transistor verbunden ist, wobei der dritte MOS-Transistor durch das Ausgangssignal der NAND-Schaltung gesteuert wird; und
einen Inverter (214, 224, . . .), der mit einem Knoten zwi­ schen dem ersten MOS-Transistor und dem dritten MOS- Transistor verbunden ist, zum Erzeugen eines Tastverstär­ ker-Ausgangssignals.
6. Vorrichtung nach Anspruch 5, worin der dritte MOS- Transistor vom P-Kanaltyp ist.
7. Vorrichtung nach Anspruch 1, worin die Referenzspan­ nungs-Erzeugungsschaltung aufweist:
einen P-Kanal-MOS-Transistor (301), der eine Source, die mit dem ersten Spannungsversorgungsanschluß verbunden ist, ein Gate, das mit dem zweiten Spannungsversorgungsanschluß verbunden ist, und ein Drain oder Gate hat;
mindestens einen N-Kanal-MOS-Transistor (302, 303), der ei­ ne Source, die mit dem zweiten Spannungsversorgungsanschluß verbunden ist, und ein Drain hat, das mit einem Gate des N- Kanal-MOS-Transistors verbunden ist; und
einen Knoten zwischen dem P-Kanal-MOS-Transistor und dem N- Kanal-MOS-Transistor, der die Referenzspannung erzeugt.
6. Vorrichtung nach Anspruch 1, worin die Nurlesespeicher­ zellen vom nicht-flüchtigen Typ sind.
9. Vorrichtung nach Anspruch 1, worin die Nurlesespeicher­ zellen vom Masken-ROM-Zellentyp sind.
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